KR930000963B1 - 불휘발성 메모리 회로장치 - Google Patents

불휘발성 메모리 회로장치 Download PDF

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가부시기가이샤 도오시바
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Abstract

내용 없음.

Description

불휘발성 메모리 회로장치
제1도는 종래의 불휘발성 메모리회로의 구성을 나타내는 회로도.
제2도는 본 발명에 관한 불휘발성 메모리 회로의 구성을 나타내는 회로도.
제3도는 본 발명의 타실시예의-구성을 나타내는 회로도.
제4도는 제2도 및 제3도의 회로동작을 설명하기 위한 타이밍차트.
제5도 내지 제8도는 각각 제1도 및 제2도의 회로내의 일부 구체적 회로의 구성을 나타낸 회로도.
본 발명은 메모리 셀로서 불휘발성 트랜지스터를 사용한 불휘발성 메모리(Non volatile Memory)회로장치에 관한 것이다.
최근의 불휘발성 메모리 회로장치에서는 메모리 셀의 미세화(微細化)가 진전되어 온 결과, 데이터 판독시에 메모리 셀의 드레인(Drain)에 전원전압을 그대로 공급하면 메모리 셀이 파괴되거나 잘못 기록될 우려가 있었다. 그러므로 이런류의 메모리 회로에서는 데이터 판독시에 메모리 셀의 드레인 전압을 낮게 억제할 필요가 있고, 또 이 경우에 있어서도 판독시의 신뢰성을 확보할 필요가 있다.
제1도는 종래의 불휘발성 메모리 회로장치의 구성을 나타내는 회로도이다. 또한 설명의 명확화를 위하여 기록회로등은 생략한다.
정극성의 전원전위(Vcc)와 노드(Node)(A)사이에는 전위(Vcc)보다도 낮은 전위를 출력하는 중간전위 출력회로(30)가 형성되어 있다. 또 상기 노드(A)에는 복수의 열선택용(列選擇用)트랜지스터(31)의 일단이 공통으로 접속되고 있으며, 이들 트랜지스터(31) 각각의 타단에는 비트선(32)이 접속되어 있다.
이들 비트선(32)과 교차하도록 복수의 워드선(33)이 형성되어 있으며, 각 비트선과 워드선이 교차하는 위치에는 불휘발성 트랜지스터로 된 메모리 셀(34)이 배치되어 있다.
그리고, 각 메모리 셀의 드레인은 대응하는 비트선(32)에, 게이트는 대응하는 워드선(33)에 각각 접속되며, 모든 메모리 셀의 소스는 어스전위(Vss)에 접속되어 있다. 또 상기 노드(A)에는 아날로그회로에 의하여 구성된 전압 비교기로 이루어진 센스앰프(35)가 접속되어 있다. 상기 센스앰프(35)에는 상기 중간전위 출력회로(30)의 출력전위 보다도 약간 낮은 전위가 기준전위(Vref)로서 공급되어 있으며, 센스앰프(35)는 상기 노드(A)의 전위를 이 기준전위 (Vref)와 비교하므로써 데이터(Dout)를 출력한다.
이와 같은 구성으로 된 메모리회로에서는 중간전위 출력회로(30)에 의하여 노드(A)의 전위가 항상 전원 전위(Vcc)보다도 낮은 전위로 된다. 따라서 데이터 판독시에 선택된 메모리 셀의 드레인에는 상기의 낮은 전위가 인가되며, 상기한 바와같은 메모리 셀의 파괴나 오기록의 발생이 방지된다.
그러나 중간전위 출력회로(30)를 형성하므로써 노드(A)의 전위진폭(電位振幅)이 제한되며, 센스앰프(35)로서 아날로그회로에 의한 복잡한 구성의 전압비교기형의 것을 사용할 필요가 있다. 이러한 센스앰프는 전원 마진이 낮고, 저전압으로 구동시키는 것이 곤란하며, 또 소비전류가 많다는 문제가 있다.
또 데이터 판독시에 선택된 메모리 셀(34)이 온(ON)욀 경우에, 전원전위 (Vcc)와 어스전위(Vss)사이에 직류관통전류가 흐르기 때문에 소비전류가 더욱 많아진다.
또 중간전위 출력회로(30)에서는 큰 전류용량이 필요하게 되며, 그 회로구성이 복잡해진다는 문제도 있다.
이와 같은 종래의 불휘발성 메모리 회로장치에서는, 메모리셀의 파괴방지, 오기록방지를 위하여 센스앰프로 검출할 전위 그 자체를 낮게 하고 있기 때문에, 저전압으로 구동할 수 없으며, 소비전류가 많다는 등의 결점이 있다.
본 발명은 상기한 사정을 고려하여 이루어진 것으로, 그 목적은 판독시의 신뢰성을 저하시킴이 없이 저전압으로 구동할 수 있을 뿐 아니라 소비전류가 적은 불휘발성 메모리 회로장치를 제공하고저 하는 것이다.
본 발명의 불휘발성 메모리 회로장치는, 불휘발성 트랜지스터로 이루어진 복수의 메모리 셀이 형성된 메모리 셀 어레이와, 상기 메모리 셀의 드레인이 접속된 복수의 열선(列線)과, 각 일단이 상기 복수의 각 열선과 각각 접속되며 타단이 제 1노드에 공통접속된 복수의 열선택용 트랜지스터와, 제1전위와 상기 제1노드사이에 끼워진 제1극성의 충전(precharge)용 트랜지스터와, 상기 메모리 셀의 소스와 제2전위사이에 끼워진 제2극성의 방전(dis-charge)용 트랜지스터와, 어드레스입력에 대응하여 상기 복수의 열선택용 트랜지스터의 게이트에 상기 제 1전위보다도 낮은 전위를 선택적으로 공급하는 전위공급수단과, 상기 제1노드에 접속된 센스앰로 구성된다.
본 발명에 의한 불휘발성 메모리 회로장치에서는, 열선택용 트랜지스터의 게이트에 전원전위보다도 낮은 전위를 인가하므로써 메모리 셀의 드레인전위를 낮게 억제하도록 되어 있다. 열선택용 트랜지스터에 게이트 전위를 공급하는 전위공급회로는 열선택용 트랜지스터의 게이트 용량을 충전하면 되기 때문에, 이 전위공급회로의 전류용량을 적게할 수 있어 구성이 간단하게 된다.
또 본 발명에서는 센스앰프가 접속된 제 1노드를 충전용 트랜지스터로 전원전위에 충전하고, 메모리 셀의 선택시에는 각 메모리 셀의 소스를 방전용 트랜지스터로 방전하도록 하고 있기 때문에, 직류관통전류가 발생하지 않으므로 소비전류의 저감화를 도모할 수 있다.
또 센서앰프가 접속된 제1노드는 전원전위인 제1전위까지 충전되기 때문에, 제1노드의 전위진폭이 충분히 커지며, 이 제1노드에 접속되는 센스앰프를 논리게이트 회로를 사용하여 구성할 수 있다 따라서 센스앰프에 있어서의 전원마진의 향상 및 소비전류의 저감화를 도모말 수 있다.
이하 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.
제2도는 본 발명에 관한 불휘발성 메모리 회로장치의 구성을 나타내는 회로도이다. 이 경우에서도 설명의 명확화를 위하여 기록회로등을 생략하고 있다.
정극성의 전원전위(Vcc)와 데이터 검출노드인 노드(A)사이에는 P채널 MOS트랜지스터로 이루어진 충전용 트랜지스터(1)가 끼워져 있다. 상기 트랜지스터(1)의 게이트에는 충전신호(Pr)가 공급된다. 상기 노드(A)에는 N채널 MOS트랜지스터로 이루어진 복수의 열선택용 트랜지스터(2)의 일단이 공통으로 접속되어 있다. 상기 각각의 열선택용 트랜지스터 (2)의 타단에는 비트선(3)이 접속되어 있다 상기 비트선(3)과 교차하도록 복수의 워드선(4)이 형성되어 있다. 상기 복수의 워드선(4)은 행(行)어드레스가 공급되는 행디코더(5)의 출력에 의하여 선택적으로 구동된다. 상기 각 비트선(3)과 각 워드선(4)이 교차하는 위치에는 각 부유(stray)게이트 구조를 가진 불휘발성 트랜지스터로 이루어진 메모리 셀(6)이 배치되어 있다 그리고 각 메모리 셀의 드레인은 대응하는 비트선(3)에, 게이트는 대응하는 워드선(4)에 각각 접속되어 있다. 상기 모든 메모리 셀(6)의 소스는 N채널 MOS트랜지스터로 이루어진 방전용 트랜지스터(7)의 드레인에 접속되어 있다. 상기 방전용 트랜지스터(7)의 소스는 어스전위(Vss)에 접속되어 있다.
8은 전원전위(Vcc)보다는 낮은 어스전위(Vss)보다는 높은 일정전위(VDD)를 발생하는 중간전위 발생회로이다. 여기서 발생된 전위(VDD)는, 열어드레스가 공급되는 열디코더(9)에 공급된다 상기 열디코더(9)는 열어드레스에 의거하여 상기 열선택용 트랜지스터(2)의 게이트에 선택적으로 출력하게 되는데 여기서, 상기 중간전위 발생회로(8)와 열디코더(9)를 전위 공급수단이라 칭한다.
상기 노드(A)애는 센스앰프(10)가 접속되어 있다. 팡기 센스앰프(10)는 2개의 CMOS형 NOR게이트회로(11,12)의 입출력간을 교차 접속하여 이루어진 플립플롭으로 구성되어 있으며, 일방의 NOR게이트회로(11)에는 상기 노드(A)의 전위가, 타방의 NOR게이트회로(12)에는 비교전위 발생회로(13)에서 출력되는 비교 전위(Vref)가 각각 공급된다.
상기 비교전위 발생회로(13)는, 상기 열선택용 트랜지스터(2)와 등가인 트랜지스터로 구성되며, 메모리셀 선택시에 상기 일정전위(VDD)와 같은 값의 전위가 게이트에 공급되는 트랜지스터(14)와; 상기 충전용 트런지스터(1)와 등가인 트랜지스터로 구성되며, 게이트에 상기 충전신호(Pr)가 공급되는 트랜지스터(15)와 : 상기 메모리 셀(6)과 같은 불휘발성 트랜지스터로 이루어지며, 소스, 드레인간 전류가 메모리 셀(6)의 약 반이되도록 설정된 더미 셀(dummy cell) (16) 및 이 더미셀(16)과 어스전위 (Vss)사이에 끼워지며, 상기 방전용 트랜지스터(1)와 등가인 트랜지스터로 구성되며, 게이트에 상기 충전신호(Pr)가 공급되는 트랜지스터(17)로 구성되어 있다.
다음은 상기한 구성으로 이루어진 메모리 회로애 있어서의 데이터 관독동작에 대하여 제 4도의 타이밍 흐름도를 참조하여 설명한다.
먼저, 판독제어신호(Rd)가 ″H″레벨의 상태에 있어서, 충전신호(Pr)가 ″L″레벨로 되어 충전용 트랜지스터(1)가 온(ON)상태로 된다. 따라서 노드(A)는 전원전위 (Vcc)까지 충전된다(충전기간(Tp). 이때 방전용 트랜지스터(7)는 오프(OFF)상태로 되어 전원전위(Vcc)와 어스전위(Vss)사이에는 직류관통전류가 흐르지 않는다.
한편, 비교전위 발생회되로(13)내에서도 트랜지스터(15)는 온상태, 트랜지스터(17)는 오프상태로 되어 센스앰프(10)에 접속된 노드(B)는 전원전위(CC)까지 충전된다. 이 경우, 노드(A,B)가 모두 Vcc.레벨, 즉 ″H″레벨로 되기 때문에 센스앰프(10)의 출력데이터(Dout)는 ″L″레벨로 된다.
이어서, 열 및 행어드레스(ADD)가 열디코더(9) 및 행디코더(6)에 공급되며, 충전신호(Pr)가 ″L″레벨에서 ″H″레벨로 변화한다. 충전신호(Pr)가 ″H″레벨로 변화하므로써 트랜지스터(7)가 온상태로 되며, 데이터가 판독되는 기간이다(방전기간 (Td)).
먼저, 트랜지스터(7)가 온상태로 되므로써 각 메모리 셀(6)의 소스가 어스전위로 설정된다. 또 열어드레스에 대응하여 어느 1개의 열선택용 트랜지스터(2)가 열디코더(9)에 의하여 선택되며, 선택된 트랜지스터(2)의 게이트에 중간전위 발생회로(8)로부터의 일정전위 (VDD)가 인가된다.
따라서 열선택용 트랜지스터(2)가 온상태로 되는데, 그 게이트 전위는 전원전위 (Vcc)보다도 낮은 값이기 때문에, 상기 열선택용 트랜지스터(2)에 접속된 비트선(3)에는 전원전위 (Vcc)보다도 낮은 전위가 출력된다.
한편, 행어드레스에 대응하여 어느 1개의 워드선(4)이 행디코더(5)에 의하여 선택된다. 따라서 선택된 워드선(4)에 접속되어 있는 메모리 셀(6)의 게이트에 ″H″레벨의 구동신호가 인가된다. 따라서 전원전위(Vcc)보다도 낮은 전위가 출력되고 있는 비트선과, 선택워드선과의 교차위치에 배치된 메모리 셀이 선택된다.
지금, 상기 선택 메모리 셀의 스레숄드전압이 낮은 상태로 설정되어 있다면, 상기 메모리 셀은 온상태로 되며, 비트선(3) 및 노드(A)는 어스전위(Vss)로 방전된다.
반대로, 선택 메모리 셀의 스레숄드전압이 높은 상태로 설정되어 있다면, 상기 메모리 셀은 오프상태로 되며, 비트선(3) 및 노드(A)는 방전되지 않는다.
한편, 비교전위 발생회로(13)내에서는 충전신호(Pr)가 ″H″레벨로 변화하므로써 트랜지스터(17)가 온상태로 되며, 또 열선택용 트랜지스터(2)중 어느 1개가 선택될때 동시에 트랜지스터(14)의 게이트에 중간전위(VDD)가 공급된다. 따라서 노드(B)의 전위는 Vcc에서 방전된다.
여기서, 지금, 상기에서 선택된 메모리 셀(6)의 스레숄드전압이 낮고, 노드(A)의 전위가 방전되는 경우, 비교전위 발생회로(13)의 더미셀(16)의 소스, 드레인간 전류가 메모리 셀(6)의 약 반이 되도록 설정되어 있기 때문에, 노드(A)의 전위측이 노드( B)의 전위보다도 빠르게 Vss에 가까워지기게 되어, 센스앰프(10)의 출력데이터(Dout)는 ″L″레벨에서 ″H″레벨로 반전된다. 선택된 메모리 셀(6)의 스레숄드전압이 높은 경우, 노드(A)의 전위는 방전되지 않으며, 노드(B)의 전위가 방전되기 때문에 센스앰프 (10)의 출력데이터 (Dout)는 본래의 ″L″레벨인 상태에서 변화하지 않는다. 이와 같이 하여 선택 메모리 셀에서 데이터판독이 이루어진다.
여기서, 각 비트선(3)에는 전원전위(Vcc)보다도 낮은 전위가 인가되기 때문에, 종래와 같은 메모리 셀의 파괴나, 오판독을 방지할 수 있다.
또 데이터의 판독기간에는 트랜지스터(1)에 의하여 제1노드(A)를 전원전위로 충전하고, 그후 트랜지스터(7)에 의하여 각 메모리 셀(6)의 소스를 어스전위로 방전하도록 하고 있어, 전원전위와 어스전위사이에는 직류관통전류가 발생하지 않는다 그러므로 소비전류를 삭감할 수 있다.
또한 전원전위보다도 낮은 전위를 발생하는 중간전위 발생회로(8)에서는, 열선택용 트랜지스터(2)의 게이트를 구동하는 것만으로 족하이 때문에, 전류용량이 적어 소비전류의 저감과 구성의 간단화를 기할 수 있다.
또한 노드(A)의 전위는 전원전위(Vcc)와 어스전위(Vss)사이에서 변화하기 때문에, 센스앰프(10)로서 NOR게이트회로(11,12)로 이루어지는 논리게이트회로를 이용한 간단한 구성의 것을 사용할 수 있어 소비전류를 적게할 수 있다.
또한 상기 NOR게이트회로(11,12)로서 CMOS구성의 것을 사용하면 소비전류는 더욱더 적어진다.
이와 같이 플립플롭방식으로 구성되는 논리회로는, 넓은 전압범위에 있어서 안정한 회로동작을 얻을 수 있기 때문에 저소비전력 및 저전압구동등의 이점이 있다.
제3도는 본 발명의 불휘발성 메모리 회로장치의 타실시예의 구성을 나타내는 회로도이다.
본 실시예의 회로에서는, 복수의 열선택용 트랜지스터(2)의 공통접속단인 노드 (A)와, 일단이 제1전위에 접속된 충전용 트랜지스터(1)의 타단과의 사이에, 게이트에 중간전위(VDD)가 공급되는 레벨다운용 트랜지스터(18)를 삽입하여, 열선택용 트랜지스터(2)를 통하벼 선택적으로 비트선(3)에 제1전위인 전원전위(VCC)보다도 낮은 전위를 공급하도록 구성한 것이다.
따라서 비교전위 발생회로(13)에는 상기 더미셀(16)과 트랜지스터(14)사이에, 게이트에 전원전위(Vcc)가 공급되며 상기 열선택용 트랜지스터(2) 등가가 되는 트랜지스터(19)가 삽입된다.
그리고 센스앰프(10)내의 NOR게이트회로(11)에는 상기 충전용 트낸지스터 (1)와 레벨다운용 트랜지스터(18)의 접속노드(C)의 전위가 공급되도록 구성되어 있다.
상기 제3도의 실시예 장치에 있어서의 데이터판독동작은 상기 제4도의 타이밍 흐름도와 같다.
또 상기 제3도의 실시예 장치에 의하면 집적도의 면에서 우수하다. 즉, 제2도의 실시예 장치에서는 중간전위(VDD)를 열디코더(9)에 공급하도록 되어 있다. 그러므로 열디코더(9)내에 있어서, 열선택용 트랜지스터(2)의 각 게이트에 제 1전위인 전원전위 (Vcc)보다도 낮은 전위를 공급하기 위해 CMOS회로 등으로 이루어지는 버퍼(도시없음)을 각각 설치할 필요가 있어 패턴면적이 중대하는 경향이 있다.
상기 제3도의 실시예에서는 복수개의 열선택용 트랜지스터에 대하여 1개의 제벨다운용 트랜지스터(18)를 설치하면 되므로, 상기와 같이 많은 버퍼를 형성할때에 비하여 패턴면적의 증대는 약간에 불과하다.
또 열디코더가 갖는 용량 및 저항은 메모리가 대용량이 됨에 따라 증가하기 때문에, 상기 버퍼등의 지연 요소가 되는 회로가 조금이라도 감소하는 만큼 동작상의 신뢰성도 향상한다는 이점이 있다.
제5도, 제6도 및 제7도는 상기 각 실시예 회로에서 사용되는 중간전위 발생회로 (8)의 구체적인 구성을 나타내는 회로도이다.
제5도의 회로에서는 전원전위(Vcc)와 어스전위(Vss)사이에 P채널 MOS트랜지스터로 이루어지는 스위치용 트랜지스터(20)과 2개의 저항(21,22)을 직렬로 접속하여, 스위치용 트전지스터(20)를 데이터판독시에 ″L″레벨로 하는 신호, 예를들면 판독제어신호(Rd)의 역상신호(Rd)로 도통제어하도록 한 것이다. 이 회로에서는 데이터판독기간 이외에는 트랜지스터(20)가 오프상태로 되므로 전류는 소비되지 않는다.
한편, 데이터판독기간에는 트랜지스터(20)가 온상태로 되어 2개의 저항(21, 22)에 의하여 저항분할된 Vcc보다도 낮은 전위(VDD)가 출력된다.
제6도의 회로에서는 전원전위(Vcc)와 어스전위(Vss)사이에 P채널 MOS트랜지스터로 이루어지는 스위치용 트랜지스터(23)와 복수개의 P채널 MOS트랜지스터(24)를 직렬로 접속하여, 스위치용 트랜지스터(23)를 상기 역상신호(Rd)로 도통제어하도록 한 것이다. 이 회로에서는 데이터판독기간 이외에는 트랜지스터(23)가 오프상태로 되므로 전류는 소비되지 않는다. 또, 데이터판독기간에는 트랜지스터(23)가 온상태로 되어 스위치용 트랜지스터(23) 및 복수개의 트랜지스터(24)에 의하여 저항분할된 Vcc보다도 낮은 전위 VDD가 출력 된다.
제7도의 회로에서는 전원전위(Vcc)와 어스전위(VSS)사이에 P채널 MOS트랜지스터로 이루어지는 스위치용 트랜지스터(25)와 디프레선(depression)형의 N채널 MOS트랜지스터(26) 및 인트린직(intrinsic)형 (스레숄드가 대략 OV)의 N채널 MOS트랜지스터(27)가 직렬접속되며, 출럭노드(D)로서 상기 트랜지스터(26,27)의 서로의 게이트 및 일단을 공통접속하여 구성되어 있으며, 상기 스위치용 트랜지스터(25)를 상기 신호(Rd)로 도통제어하도록 한 것이다. 이 회로애서도, 데이터판독기간 이외에는 트랜지스터(25)가 오프상태로되어 전류는 소비되지 않는다. 또 데이터 판독기간에는 트랜지스터(25)가 온상태로 되어 스위치용 트랜지스터(25)의 드레인전압이 상기 트랜지스터(26,27)의 온 저항으로 분할된 VCC보다도 낮은 전압 VDD가 노드(D)에 출력된다. 상기 구성에 의하면, 상기 트랜지스터(26,27)의 각 게이트와 노드(D)는 단락되어 있기 때문에, 전원전위(Vcc)가 어느정도 변동하여도 항상 일정한 중간전위가 출력된다.
여기서, 상기 트랜지스터(25-27)를 전위공급수단이라 칭한다.
또한, 본 발명은 상기 실시예에 한정되는 것이 아니며 여러가지 변형이 가능하다. 예를들면, 각 메모리셀의 소스를 방전용 트랜지스터(7)에 공통접속하고, 이 방전용 트랜지스터(7)를 모든 메모리 셀에 공용해도 무방하며, 또 제 8도의 회로도에서와 같이 각 메모리 셀(6)마다에 독립한 방전용 트랜지스터(7)를 형성하도록 해도 된다. 또 중간전위 발해회로(8)나 센스앰프(10)등도 도시한 구성에 한정되는 것으 아니며, 여러가지 회로구성의 것을 사용할 수 있다.
이상 상술한 바와 같이 본 발명은 판독시의 신뢰성을 저하시킴이 없이 회로의 간소화를 실현함과 동시에 저소비 전력으로 또 저전압으로 구동하는 불휘발성 메모리 회로장치를 제공할 수 있다.

Claims (6)

  1. 불휘발성 트랜지스터로 이루어지는 복수의 메모리 셀(6)이 형성된 메모리 셀 어레이와 : 상기 메모리셀의 드레인이 접속된 복수의 열선(3)과 각 일단이 상기 복수의 각 열선(3)과 각각 접속되며 타단이 제1노드(A)에 공통접속된 복수의 열선택용 트랜지스터(2)와 ; 제1전위(Vcc)상기 제1노드(A)사이에 삽입된 제1극성의 충전용 트랜지스터 (1)와 ; 상기 메모리 셀(6)의 소스와 제2전위(Vss)사이에 삽입된 제2극성의 방전통 트랜지스터(7)와 ; 어드레스 입력에 대응하여 상기 복수의 열선택용 트랜지스터(2)의게이트에 상기 제1전위(Vcc)보다도 낮은 전위를 선택적으로 공급하는 전위공급수단(8,9)과 : 상기 제1노드(A)에 접속된 센스앰프(10); 를 구비한 것을 특징으로 하는 불휘발성 메모리 회로장치.
  2. 제1항에 있어서, 상기 센스앰프(10)는 상기 제1노드(A)의 전위를 비교전위(V ref)와 비교하는 CMOS논리게이트 회로(11,12)로 이루어지는 플립플롭(10)으로 구성되어 있는 불휘발성 메모리 회로장치.
  3. 제1항에 있어서, 상기 전위공급수단은 전원전압의 변동에 관계없이 항상 일정한 상기 전위를 출력하는 트랜지스터(25-27)를 포함하는 불휘발성 메모리 회로장치.
  4. 불휘발성 트랜지스터로 이루어지는 복수의 메모리 셀(6)이 형성된 메모리 셀 어레이와, 상기 메모리셀의 드레인이 접속된 복수의 열선(3)과 ; 각 일단이 상기 복수의 각 열선(3)과 각각 접속되며 타단이 제1노드(A)에 공통접속된 복수의 열선택용 트랜지스터(2)와 ; 제1전워(Vcc)와 제2노드(C)사이에 삽입된 제1극성의 충전용 트랜지스터 (1)와 ; 상기 메모리 셀의 소스와 제2전위(Vss)사이에 삽입된 제2극성의 방전용 트랜지스터(7)와 ; 상기 제1노드(A)와 제2노드(C)사이에 삽입되며 상기 메모리 셀(6)에서의 판독시에 게이트에 상기 제1전극보다도 낮은 전위가 공급되는 제2극성의 레벨다운용 트랜지스터(18)와 : 상기 제 2노드(C)에 접속된 센스앰프(10)를 구비한 것을 특징으로 하는 불휘발성 메모리 회로장치.
  5. 제4항에 있어서. 상기 센스앰프(10)는 상기 제2노드(C)의 전위를 기준전위( Vref)와 비교하는 CMOS논리게이트 회로(11,12)를 포함하는 플립플롭(10)으로 된 비교수단으로 구성되어 있는 불휘발성 메모리 회로장치.
  6. 제4항에 있어서, 상기 제1전위(Vcc)보다도 낮은 전위(VDD)는 전원전압의 변동에 관계없이 항상 일정한 상기 전위를 출력하는 전위공급수단(25∼27)에서 공급되는 것을 특징으로 하는 불휘발성 메모리 회로장치.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5237534A (en) * 1989-04-27 1993-08-17 Kabushiki Kaisha Toshiba Data sense circuit for a semiconductor nonvolatile memory device
JP2573380B2 (ja) * 1989-12-22 1997-01-22 株式会社東芝 不揮発性半導体メモリ
JPH0426989A (ja) * 1990-05-18 1992-01-30 Toshiba Corp ダイナミックメモリ装置
JP2680939B2 (ja) * 1991-03-27 1997-11-19 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
JP3313383B2 (ja) * 1991-06-27 2002-08-12 日本電気株式会社 読み出し専用記憶装置
JP2637314B2 (ja) * 1991-08-30 1997-08-06 株式会社東芝 不揮発性メモリ回路
JP2991546B2 (ja) * 1991-10-07 1999-12-20 株式会社東芝 半導体集積回路
DE4219464A1 (de) * 1992-06-13 1993-12-16 Philips Patentverwaltung Verfahren und Schaltungsanordnung zum Erzeugen einer Programmierspannung
US5497475A (en) * 1993-02-05 1996-03-05 National Semiconductor Corporation Configurable integrated circuit having true and shadow EPROM registers
US6219291B1 (en) * 2000-05-01 2001-04-17 Advanced Technology Materials, Inc. Reduction of data dependent power supply noise when sensing the state of a memory cell
JP3709132B2 (ja) * 2000-09-20 2005-10-19 シャープ株式会社 不揮発性半導体記憶装置
US6424571B1 (en) * 2001-05-01 2002-07-23 Micron Technology, Inc. Sense amplifier with data line precharge through a self-bias circuit and a precharge circuit
JP3904537B2 (ja) * 2003-07-01 2007-04-11 沖電気工業株式会社 半導体記憶装置
US7046566B1 (en) * 2004-12-06 2006-05-16 Altera Corporation Voltage-based timing control of memory bit lines
WO2008057524A1 (en) * 2006-11-10 2008-05-15 Skyworks Solutions, Inc. Compact low loss high frequency switch with improved linearity performance

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1502270A (en) * 1974-10-30 1978-03-01 Hitachi Ltd Word line driver circuit in memory circuit
JPS54137933A (en) * 1978-04-18 1979-10-26 Sharp Corp Programmable nonvolatile rom
US4281397A (en) * 1979-10-29 1981-07-28 Texas Instruments Incorporated Virtual ground MOS EPROM or ROM matrix
US4314362A (en) * 1980-02-04 1982-02-02 Texas Instruments, Incorporated Power down sequence for electrically programmable memory
US4394748A (en) * 1981-08-18 1983-07-19 Motorola, Inc. ROM Column select circuit and sense amplifier
JPS59117787A (ja) * 1982-12-24 1984-07-07 Hitachi Ltd Ｅｐｒｏｍ装置
JPS60125998A (ja) * 1983-12-12 1985-07-05 Fujitsu Ltd 半導体記憶装置
JPS60177499A (ja) * 1984-02-22 1985-09-11 Nippon Texas Instr Kk シリアルロム装置
JPS6173300A (ja) * 1984-09-17 1986-04-15 Toshiba Corp 半導体記憶装置
US4833646A (en) * 1985-03-04 1989-05-23 Lattice Semiconductor Corp. Programmable logic device with limited sense currents and noise reduction
KR940011426B1 (ko) * 1985-07-26 1994-12-15 가부시기가이샤 히다찌세이사꾸쇼 반도체 기억 장치
JPS6231094A (ja) * 1985-08-01 1987-02-10 Toshiba Corp 不揮発性半導体記憶装置
US4713797A (en) * 1985-11-25 1987-12-15 Motorola Inc. Current mirror sense amplifier for a non-volatile memory

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