JP2624818B2

JP2624818B2 - 不揮発性半導体記憶装置

Info

Publication number: JP2624818B2
Application number: JP4350189A
Authority: JP
Inventors: 伸朗大塚; 順一宮本; 寿実夫田中; 賢一今宮
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-02-23
Filing date: 1989-02-23
Publication date: 1997-06-25
Anticipated expiration: 2012-06-25
Also published as: JPH02223096A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、電気的に書き込みが可能な不揮発性半導
体記憶装置に係り、特にメモリセルの記憶データを判別
する際に使用されるレファレンス電位を、メモリセルと
等価なトランジスタからなるダミーメモリセルを用いて
行うようにした不揮発性半導体記憶装置に関する。

（従来の技術）一般に、紫外線消去型再書き込み可能な読み出し専用
メモリ（EPROM）では、アドレスにより選択されたメモ
リセルアレイ内のメモリセルから、その記憶データに応
じて読み出された電位を差動型センスアンプでレファレ
ンス電位と比較することにより、データの“1"、“0"を
判別するようにしている。また、上記レファレンス電位
は、メモリセルと同様のフローティングゲートを有する
不揮発性トランジスタからなり、データの書き込みが行
われていないダミーメモリセルを使用することによって
発生させている。

第７図は従来のEPROMの一部の構成を示す回路図であ
る。図において、10はメモリセルアレイであり、このメ
モリセルアレイ10内にはそれぞれフローティングゲート
を有する不揮発性トランジスタからなる複数個のメモリ
セルMC、複数個の第１のダミーメモリセルDC1及び第２
のダミーメモリセルDC2が設けられている。また、WL1〜
WLnはワード線、BL1〜BLmはビット線、DBLはダミービッ
ト線、Dgは第２のダミーメモリセルDC2のゲートを駆動
するゲート制御線、11は上記ビット線BL1〜BLmを選択す
るカラムセレクタ、13は上記カラムセレクタ11内に設け
られている図示しないカラム選択用のトランジスタと等
価なトランジスタ、13,14はそれぞれビット線もしくは
ダミービット線用の負荷回路、16は差動増幅器からなる
センスアンプである。

このような構成のEPROMにおいて、データ読み出し時
にはワード線WLとカラムセレクタ11とによってメモリセ
ルアレイ10内の１個のメモリセルMCが選択され、その読
み出しデータに応じて負荷回路12の出力電位が決定され
る。他方、データ読み出し時には第２のダミーセルDC2
のゲートがゲート制御線Dgによって駆動され、負荷回路
14からはレファレンス電位が出力される。このとき、上
記レファレンス電位の値は、“1"データを記憶している
メモリセルMCからデータが読み出された時の負荷回路12
の出力電位と、“0"データを記憶しているメモリセルMC
からデータが読み出された時の負荷回路12の出力電位と
の中間電位となるように負荷回路14の負荷駆動能力が設
定されており、上記両負荷回路12,14の出力電位がセン
スアンプ16で比較されることによって記憶データが判別
され、読み出しデータとして出力される。

上記EPROMでは、各ビット線BLに接続されているメモ
リセルMCと同数の第１のダミーセルDC1をメモリセルア
レイ10内に設け、これらダミーセルDC1の各ソースをど
こにも接続せず、電位的に浮遊状態にしている。これに
より、ダミービット線DBLに附随する容量の値が各ビッ
ト線BLに附随する容量とが等しくなる。このように構成
することにより、電源ノイズが発生し、負荷回路12の出
力である読み出し電位と、負荷回路14の出力であるレフ
ァレンス電位が変動した場合でも、両電位の変動の仕方
が同じとなり、センスアンプ16の誤動作を防止すること
ができるという特徴がある。

さらに、電源ノイズに対する影響をそろえるため、従
来では、各メモリセルMCのゲートに供給される制御信
号、つまり各ワード線WLの信号と、第２のダミーメモリ
セルDC2のゲートに供給される制御信号、つまりゲート
制御線Dgの信号とを同一電源を用いて発生している。す
なわち、EPROMでは、選択されたワード線WLにはデータ
の読み出し時と書き込み時とでは異なる電圧が供給され
ており、例えばデータの読み出し時には5Vの電圧V
_CCが、データの書き込み時には12.5Vの電圧V_PPがそれぞ
れ供給される。このような電圧は、EPROM内部に設けら
れた図示しない電源切替回路の出力SWとして得られる。
そこで、上記電源切替回路の出力SWが高電圧V_PPになっ
た場合は、ゲート制御線Dgの電位を0Vのアース電位に設
定し、ダミーメモリセルDC2に不必要な電圧ストレスが
加わらないようにしている。

ところで、EPROMではゲートストレステストと呼ばれ
るテストが行われる。これはメモリセルのドレインを低
電位にして、ゲートにのみ書き込み用の高電圧V_PPを印
加したときのメモリセルのデータ保持特性及び誤書き込
みのチェックを行うためのテストであり、このときのテ
スト時間を短縮するために専用のテスト回路が設けられ
ている。このテスト回路を用いると、全てのカラム
（列）を非選択状態にして、全てのワード線WL1〜WLnを
同時に選択状態にすることができる。このとき、前記電
源切替回路の出力SWは書き込み用の高電圧V_PPとなり、
全てのワード線WL1〜WLnにこの高電圧が供給される。こ
れにより、全てのメモリセルMCのゲートに同時に電圧ス
トレスが印加される。

第８図は上記従来のEPROMでゲートストレステストを
行う時のタイミングチャートである。まず、特定のアド
レスA_xに読み出し時では使用されない電圧、例えば12.5
Vの高電圧V_PPが供給されたときにこのテストモードに入
る。そして、このテストモードの時、内部チップイネー
ブル信号▲▼が“L"にされている期間では電源切替
回路の出力SWがV_PPとなり、各ワード線WL1〜WLnに高電
圧V_PPが印加される。このとき、ゲート制御線Dgの信号
はSW、すなわちV_PPではなく、0Vのアース電位に設定さ
れるため、ダミーメモリセルDC2のゲートには高電圧ス
トレスは印加されない。しかし、第８図のタイミングチ
ャートは各信号波形の理想的な電位変化を示しており、
実際には以下のような問題が生じる。

第８図における各期間ａつまり、各メモリセルMCのゲ
ートストレスが無い状態では、ゲート制御線Dgの信号が
“H"（5V）であるため、ダミーメモリセルDC2は導通
し、ダミービット線DBLは読み出し時と同じ電位にな
る。しかし、内部チップイネーブル信号CEが“L"とな
り、期間ａから期間ｂに変化したときはゲート制御線Dg
の信号が“L"になり、ダミーメモリセルDC2は非導通と
なる。また、全てのワード線はSWの電位変化に伴い、V
_CCからV_PPに切り替わる。ここで、各ワード線WL1〜WLn
とダミービット線DBLとは、第１の各ダミーメモリセルD
C1のゲート，ドレイン間及びゲート，チャネル間の寄生
容量により容量結合されている。このため、全てのワー
ド線WL1〜WLnの電位が高電位V_PPに変化することによ
り、ダミービット線DBLがブートされ、その電位が高電
位側に上昇して例えば４〜5V程度になる。このとき、各
第１のダミーモリセルDC1は導通するが、ソースが浮遊
状態であり、また第２のダミーメモリセルDC2は非導通
であるため、ダミービット線DBLは放電されない。この
ため、ダミービット線DBLが一度ブートされると、放電
経路がないためにダミービット線DBLの電位はブートさ
れた電位に保たれたままとなる。通常のデータ書き込み
時にはワード線が高電位になっても問題は生じない。す
なわち、書き込み時には１本のワード線のみが高電位に
なり、残りのワード線はアース電位のままであるから、
ダミービット線DBLはほとんどブートされない。しか
し、ゲートストレステスト時では全てのワード線が同時
に高電位にされるため、ダミービット線DBLは強力にブ
ートされる。いま、第８図中の各期間ｂでは、ダミービ
ット線DBL、つまりダミーメモリセルDC2のドレインの電
位が上記のように４〜5Vになっていても、そのゲート電
位は0Vであるため、ダミーメモリセルDC2に書き込みが
行われることはない。しかし、次に内部チップイネーブ
ル信号CEが“H"になり、期間ｂからａに変化した時、ダ
ミーメモリセルDC2に誤書き込みが起こる可能性があ
る。その理由を以下に説明する。

第８図のタイミングチャートでは、内部チップイネー
ブル信号CEの切替わりと共に電源切替回路の出力SWの電
位がこれに遅れることなく直ちに変化する場合を説明し
たが、実際には電源切替回路における動作遅れや、電源
切替回路の出力に附随している容量等の影響により、出
力SWの電位変化は第９図のタイミングチャートに示すよ
うにある時間をかけてV_CCからV_PP、もしくはこの反対に
変化する。ゲート制御線Dgの信号電位はａの期間ではSW
と等しくなるため、アース電位から一度V_PPに上昇し、
その後、低下してV_CCに落着くことになる。従って、各
期間ａの始めにはダミーメモリセルDC2のゲート電位が
高電位となる期間が存在する。また、ダミービット線DB
L、つまりダミーメモリセルDC2のドレイン電位は、前記
のように期間ｂでは４〜5V程度にブートされており、期
間ａになってゲート制御線Dgの信号が“H"となり、ダミ
ーメモリセルDC2が導通して始めて放電される。従っ
て、ｂからａの期間に移った瞬間、ダミーメモリセルDC
2のゲートは書き込み用の高電圧V_PPに近い電位となり、
ドレインも４〜5Vの電位となっており、両電位は時間の
経過と共にそれぞれV_CC及び１〜1.5V程度の読み出し用
のレファレンス電位に遷移する。従って、期間ａになっ
てから後のある時間内では、通常の書き込み状態、すな
わちゲートがV_PPでドレインが６〜8Vの状態に比べれば
ゲート、ドレイン共低い電位であっても、フローティン
グゲートへのホットエレクトロン注入が起り得る状態が
存在する。この状態の１回当りの時間はごく僅かで、注
入量も少ないとしても、内部チップイネーブル信号CEが
１回“L"に低下する毎に書き込みが行われることにな
り、本来、書き込みが行われないはずのダミーメモリセ
ルDC2にデータが書き込まれてしまう。ダミーメモリセ
ルDC2にデータの書き込みが行われると、レファレンス
電位が高い方にシフトするため、書き込み量がある程度
以上になるとセンスアンプでデータを判別できなくなる
という致命的な不良に陥る。また、書き込み量がたとえ
僅かであっても、センスアンプの“1"、“0"判別のバラ
ンスがくずれ、アクセスタイムが遅くなるという不良も
発生する。

（発明が解決しようとする課題）このように従来の不揮発性半導体記憶装置では、全て
のワード線が高電位に設定されるゲートストレステスト
の際に、レファレンス電位発生用のダミーメモリセルに
対して書き込みが行われるという欠点がある。

この発明は上記のような事情を考慮してなされたもの
であり、その目的は、ダミーメモリセルに対する書き込
みを防止することができ、もって信頼性の高い不揮発性
半導体記憶装置を提供することにある。

［発明の構成］（課題を解決するための手段）この発明の不揮発性半導体記憶装置は、各一端が基準
電位に接続されたデータ記憶用の複数のメモリセルが行
列状に配置されたメモリセルアレイと、上記メモリセル
アレイ内で同一の列に配置された複数のメモリセルの各
他端が接続されたビット線と、上記メモリセルアレイ内
で同一の列に配置された複数のメモリセルの各ゲートに
接続され、全てが選択状態にされる動作モード期間を有
する複数のワード線と、各ゲートが上記複数のワード線
のそれぞれに接続され、各一端が電位的に浮遊状態にさ
れた複数個の第１のダミーメモリセルと、上記複数個の
第１のダミーメモリセルの各他端が接続されたダミービ
ット線と、一端が基準電位に接続され、他端が上記ダミ
ービット線に接続されたレファレンス電位発生用の第２
のダミーメモリセルと、一端が基準電位に接続され、他
端が上記ダミービット線に接続され、上記複数の全ての
ワード線が選択状態にされる動作モード期間に導通する
ダミービット線電位設定用のトランジスタとを具備した
ことを特徴とする。

さらにこの発明の不揮発性半導体記憶装置は、各一端
が基準電位に接続されたデータ記憶用の複数のメモリセ
ルが行列状に配置されたメモリセルアレイと、上記メモ
リセルアレイ内で同一の列に配置された複数のメモリセ
ルの各他端が接続されたビット線と、上記メモリセルア
レイ内で同一の列に配置された複数のメモリセルの各ゲ
ートに接続され、全てが選択状態にされる動作モード期
間を有する複数のワード線と、各ゲートが上記複数のワ
ード線のそれぞれに接続され、各一端が電位的に浮遊状
態にされた複数個の第１のダミーメモリセルと、上記複
数個の第１のダミーメモリセルの各他端が接続されたダ
ミービット線と、一端が基準電位に接続され、他端が上
記ダミービット線に接続されたレファレンス電位発生用
の第２のダミーメモリセルと、上記複数の全てのワード
線が選択状態にされる動作モード期間に上記第２のダミ
ーセルのゲート電位をこの第２のダミーセルがオフする
ようにな電位に固定するゲート制御手段とを具備したこ
とを特徴とする。

（作用）この発明による不揮発性半導体記憶装置では、全ての
ワード線が選択状態にされる動作モード期間にダミービ
ット線電位設定用のトランジスタが導通し、これにより
ダミービット線が放電され、ダミービット線電位が基準
電位に設定される。

さらに、この発明による不揮発性半導体記憶装置で
は、全てのワード線が選択状態にされる動作モード期間
に、ゲート制御手段により第２のダミーセルのゲート電
位がこの第２のダミーセルがオフするようにな電位に固
定される。

（実施例）以下、図面を参照してこの発明を実施例により説明す
る。

第１図はこの発明の不揮発性半導体記憶装置をEPROM
に実施した場合の構成を示す回路図である。図におい
て、メモリセルアレイ10内にはそれぞれフローティング
ゲートと有する不揮発性トランジスタからなる複数個の
メモリセルMCが行列状に配置されて設けられており、さ
らにこのメモリセルアレイ10内の同一列（カラム）には
上記メモリセルMCと同様の不揮発性トランジスタからな
る複数個の第１のダミーメモリセルDC1及びこれと同一
列に配置された第２のダミーメモリセルDC2が設けられ
ている。上記メモリセルMCの各ソースは0Vのアース電位
に接続されており、各ドレインは列毎に複数のビット線
BL1〜BLmのうち対応するものに共通に接続されている。
また上記第１のダミーメモリセルDC1の各ドレイン及び
第２のダミーセルDC2のドレインはダミービット線DBLに
共通に接続されており、第１のダミーメモリセルDC1の
各ソースはどこにも接続されず電位的に浮遊状態にされ
ており、第２のダミーメモリセルDC2のソースはアース
電位に接続されている。

上記メモリセルアレイ10内では、各行（ロウ）毎に複
数個のメモリセルMCのゲート及び第１のダミーセルDC1
のゲートが複数のワード線WL1〜WLnのうち対応するもの
に接続されており、第２のダミーセルDC2のゲートはゲ
ート制御線Dgに接続されている。

上記複数のビット線BL1〜BLmはカラムセレクタ11を介
して負荷回路12に接続されており、ダミービット線DBL
は上記カラムセレクタ11内に設けられている図示しない
カラム選択用のトランジスタと等価なトランジスタ13を
介して負荷回路14に接続されている。上記両負荷回路1
2,14は、カラムデコーダ15からのデコード出力に応じ、
上記カラムセレクタ11によって選択されるビット線BLも
しくはダミービット線DBLに対して所定のバイアス電位
を与えると共に、その電位を電源電位まで拡大して読み
出し電位Vdatもしくはレファレンス電位Vrefとしてセン
スアンプ16に供給する。上記センスアンプ16は例えば差
動増幅器からなり、両負荷回路12,14の出力電位である
読み出し電位Vdatとレファレンス電位Vrefを比較するこ
とによってメモリセルMCの記憶データを判別し、読み出
しデータとして出力する。

上記複数のワード線WL1〜WLnはロウデコーダ17からの
デコード出力に応じて選択的に駆動されるようになって
おり、このロウデコーダ17の各デコード出力は複数個の
レベルシフト回路18−１〜18−ｎを介して対応するワー
ド線WL1〜WLnに供給される。上記ロウデコーダ17にはロ
ウアドレスの他に、ゲートストレステストの動作モード
を指定するための制御信号MODが供給されるようになっ
ている。また、上記ゲート制御線Dgにはレベルシフト回
路19を介してゲート制御信号GCが供給される。また、上
記レベルシフト回路18−１〜18−ｎ、19には、通常の読
み出し用の5Vの電源電圧V_CCと、書き込み用の12.5Vの電
源電圧V_PPを切替て出力する電源切替回路20の出力SWが
電源電圧として供給される。

さらに上記ダミービット線DBLとアース電位との間に
は、上記制御信号MODがゲートに供給されるトランジス
タ21が接続されている。

第２図は上記実施例のEPROMにおけるメモリセルアレ
イ10の一部のパターンレイアウトを示す図である。前記
各メモリセルMCは、それぞれドレイン拡散領域31がドレ
インコンタクト部32でビット線（第２図では図示せず）
に接続されている。この場合、ロウ方向に並ぶメモリセ
ルMCの各ソース拡散領域33は、ロウ方向で互いに隣接す
る複数のメモリセルMCで共通にされており、この共通の
ソース拡散領域33はソースコンタクト部34で図示しない
アース電位の配線に接続されている。一方、第２のダミ
ーメモリセルDC2は、上記メモリセルMCとは別のカラム
にメモリセルと同様に構成されており、そのドレインコ
ンタクト部35でダミービット線（第２図では図示せず）
に接続されており、ソース拡散領域は前記メモリセル用
のソース拡散領域33と接続されている。上記第２のダミ
ーメモリセルDC2と同一カラムに並んで形成されている
複数個の第１のダミーメモリセルDC1は、それぞれ前記
メモリセルMCと同様に構成され、カラム方向に並ぶ２個
ずつのソース拡散領域35は互いに接続されているが、メ
モリセルMCのソース拡散領域33とは分離され、電気的に
浮遊状態にされている。

このようなパターンレイアウトにすれば、メモリセル
MC、第１のダミーメモリセルDC1及び第２のダミーメモ
リセルDC2が同一のメモリセルアレイ内に形成されるの
で、パターン構成が容易であり、各ビット線に付加して
いる寄生容量の値とダミービット線DBLに付加している
寄生容量の値が揃い易くなる。この場合、各メモリセル
MCのパターン形状と、第１、第２のダミーメモリセルDC
1、DC2のパターン形状とがほぼ同じになるので、上記２
つの寄生容量の値がほぼ一致する。

第３図は上記実施例のEPROMにおける電源切替回路20
の具体的構成を示す回路図である。電源電圧V_CCの印加
点と出力SWのノード41との間にはデプレッション型のト
ランジスタ42のソース，ドレイン間が接続されている。
上記トランジスタ42のゲートには、ゲートストレステス
ト時では内部チップイネーブル信号▲▼と同様の電
位変化を持つライトイネーブル信号▲▼が供給され
る。また、電源電圧V_PPの印加点と上記ノード41との間
にはデプレッション型のトランジスタ43のソース，ドレ
イン間が接続されており、このトランジスタ43のゲート
には、上記ライトイネーブル信号▲▼がレベルシフ
ト回路44を介して供給される。

次に上記構成でなるEPROMにおけるゲートストレステ
スト時の動作を、第４図のタイミングチャートを用いて
説明する。まず、ゲートストレステストモードにするた
めに、特定のアドレスA_Xに通常動作時では使用されない
電圧、例えば12.5Vの高電圧V_PPが供給される。このと
き、図示しない回路でアドレスA_Xの電位が検出され、制
御信号MODが“H"（V_CC）に立ち上げられる。これによ
り、ロウデコーダ17は入力ロウアドレスにかかわらず全
てのワード線WL1〜WLnを選択するために“L"の信号を出
力する。

このテストモードのときには、内部チップイネーブル
信号▲▼の電位が交互に“H"、“L"され、これに伴
ってライトイネーブル信号WEの電位も交互に“H"、“L"
にされる。そして、信号▲▼が“H"にされている第
４図中のａの各期間では、第３図に示す電源切替回路20
内のトランジスタ42が導通し、ノード41には出力SWとし
てV_CCの電圧が得られる。また、信号▲▼が“L"に
されている第４図中のｂの期間では電源切替回路20内の
トランジスタ43が導通し、ノード41には出力SWとしてV
_PPの高電圧が得られる。この電源切替回路20の出力SWは
レベルシフト回路18−１〜18−ｎ及び19に電源電圧とし
て供給されている。このため、電源切替回路20の出力SW
がV_CCのときには各ワード線WL1〜WLnにはV_CCの電位が出
力される。このとき、各メモリセルMCのゲートには高電
圧ストレスが印加されない。他方、電源切替回路20の出
力SWがV_PPのときには各ワード線WL1〜WLnにこのV_PPの電
位が出力される。このときは各メモリセルMCのゲートに
高電圧ストレスが印加される。

また、上記ゲート制御信号GCは内部チップイネーブル
信号▲▼の逆相信号としてレベルシフト回路19に供
給される。このため、ゲート制御線Dgの信号は、内部チ
ップイネーブル信号▲▼が“H"になっている第４図
中のａの各期間ではV_CCとなり、信号▲▼が“L"に
なっている第４図中のｂの期間ではアース電位となる。
しかし、上記レベルシフト回路19の電源電圧として電源
切替回路20の出力SWを用いているため、従来の場合と同
様に電源切替回路20における動作遅れや、電源切替回路
20の出力に附随している容量等の影響により、出力SWの
電位変化は第４図に示すようにある時間をかけてV_CCか
らV_PP、もしくはこの反対に変化する。従って、ゲート
制御線Dgの信号電位はａの期間ではSWと等しくなるた
め、アース電位から一度V_PPに上昇し、その後、低下し
てV_CCに落着く。従って、従来の場合と同様にａの各期
間の始めにはダミーメモリセルDC2のゲート電位が高電
位となる期間が存在する。ところが、この実施例の場
合、テストモードの際には、ダミービット線DBLに接続
されているトランジスタ21は制御信号MODにより導通し
ている。このため、全てのワード線WL1〜WLnの電位が同
時に高電位V_PPに上昇し、第１の各ダミーメモリセルDC1
のゲート，ドレイン間及びゲート，チャネル間の寄生容
量による容量結合により、ダミービット線DBLがブート
され、その電位が高電位側に上昇しても、導通している
トランジスタ21を介してその電位が放電され、ダミービ
ット線DBLの電位は直ちに低下する。従って、ゲート制
御線Dgの信号電位がV_PPとなるａの期間の始めのときに
は、ダミービット線DBLの電位は既にアース電位になっ
ている。このため、ゲートストレステストの際に、ダミ
ーメモリセル13のゲートに高電位V_PPが印加されること
があっても、同時にダミービット線DBLの電位は１〜1.5
V程度のレファレンス電位以上にはならない。従って、
ゲートストレステストの際に、第２のダミーメモリセル
DC2に対する書き込みは起こらない。これにより、レフ
ァレンス電位が高い方にシフトすることがなくなり、セ
ンスアンプ16で常に正しくデータを判別することがで
き、また、センスアンプにおける“1"、“0"判別のバラ
ンスを一定にすることができるため、データ読み出し時
におけるアクセスタイムも変化しない。

なお、上記実施例において、トランジスタ21のサイズ
は、ダミービット線DBLを十分に放電することができる
程度に大きくする必要がある。しかし、上記トランジス
タ21が導通しているときは、負荷回路14からこのトラン
ジスタ21を介して直流電流が流れるが、このトランジス
タ21のサイズを必要以上に大きくしなければ、熱の発生
や電圧降下が問題とはならない程度の電流値に押えるこ
とができる。しかも、この直流電流はテストモードの際
にのみ流れるものであり、通常の動作時にはトランジス
タ21が非導通となるために流れないものであるから、通
常のデータ読み出し動作や書き込み動作の時は問題とな
らない。

次にこの発明の第２の実施例について、第５図の回路
図及び第６図のタイミングチャートを参照して説明す
る。この実施例のEPROMでは、上記第１図の実施例回路
内のトランジスタ21を設ける代わりに、ゲート制御線Dg
を制御するためのゲート制御信号GCと、ゲートストレス
テストの動作モードを指定するための制御信号MODとが
供給されるNORゲート22を新たに設け、このNORゲート22
の出力をレベルシフト回路19に供給するように構成した
ものである。この実施例の場合、ゲートストレステスト
モードが検出され、制御信号MODが“H"（V_CC）に立ち上
げられると、その後、NORゲート22の出力はゲート制御
信号GCの電位にかかわず常に“H"となる。このため、電
源切替回路20の出力電位にかかわらず、制御線Dgの電位
は常に0Vになる。この実施例の場合、内部チップイネー
ブル信号▲▼が“L"に変化し、電源切替回路20の出
力SWがV_PPに上昇し、これに伴ってワード線WL1〜WLnの
電位がV_PPになると、ダミービット線DBLは従来の場合と
同様に４〜5V程度までブートされ、次に信号▲▼が
“H"に立ち上がるまでその電位が保持される。すなわ
ち、このとき、第２のダミーメモリセルDC2のドレイン
には４〜5V程度の電位が印加される。しかし、この第２
のダミーメモリセルDC2のゲートの電位は、ゲートスト
レステストの期間にはNORゲート22によって常に0Vの設
定されるので、上記実施例の場合と同様に第２のダミー
メモリセルDC2に対する書き込みは起こらない。

なお、この発明は上記実施例に限定されるものではな
く種々の変形が可能であることはいうまでもない。例え
ば、ダミーメモリセルDC2に対する書き込みを防止する
ため、上記一方の実施例ではゲートストレステストの際
にダミービット線電位を放電するためのトランジスタ21
を設けることによってこれを実現し、他方の実施例では
ゲートストレステストの際にダミーメモリセルDC2のゲ
ート電位をNORゲート22を用いて0Vに固定することによ
ってこれを実現する場合について説明したが、これは両
方を組合せることによって実現することもできる。この
ように構成すれば、ダミーメモリセルDC2のゲート電位
を0Vに、ドレイン電位をレファレンス電位程度の低い電
位にすることができ、より安全な対策となる。

［発明の効果］以上説明したようにこの発明によれば、ダミーメモリ
セルに対する書き込みを防止することができ、もって信
頼性の高い不揮発性半導体記憶装置を提供することがで
きる。

【図面の簡単な説明】

第１図はこの発明の不揮発性半導体記憶装置の一実施例
の構成を示す回路図、第２図は上記実施例装置の一部回
路のパターンレイアウトを示す図、第３図は上記実施例
装置の一部回路の具体的構成を示す回路図、第４図は上
記実施例装置のタイミングチャート、第５図はこの発明
の第２の実施例装置の回路図、第６図は上記第２の実施
例装置のタイミングチャート、第７図は従来のEPROMの
一部の構成を示す回路図、第８図及び第９図はそれぞれ
上記従来装置のタイミングチャートである。 10……メモリセルアレイ、11……カラムセレクタ、12,1
4……負荷回路、13……トランジスタ、15……カラムデ
コーダ、16……センスアンプ、17……ロウデコーダ、18
−１〜18−n,19……レベルシフト回路、20……電源切替
回路、21……トランジスタ、22……NORゲート、MC……
メモリセル、DC1……第１のダミーメモリセル、DC2……
第２のダミーメモリセル、BL1〜BLm……ビット線、DBL
……ダミービット線、Dg……ゲート制御線。

Claims

(57)【特許請求の範囲】

【請求項１】各一端が基準電位に接続されたデータ記憶
用の複数のメモリセルが行列状に配置されたメモリセル
アレイと、上記メモリセルアレイ内で同一の列に配置された複数の
メモリセルの各他端が接続されたビット線と、上記メモリセルアレイ内で同一の列に配置された複数の
メモリセルの各ゲートに接続され、全てが選択状態にさ
れる動作モード期間を有する複数のワード線と、各ゲートが上記複数のワード線のそれぞれに接続され、
各一端が電位的に浮遊状態にされた複数個の第１のダミ
ーメモリセルと、上記複数個の第１のダミーメモリセルの各他端が接続さ
れたダミービット線と、一端が基準電位に接続され、他端が上記ダミービット線
に接続されたレファレンス電位発生用の第２のダミーメ
モリセルと、一端が基準電位に接続され、他端が上記ダミービット線
に接続され、上記複数の全てのワード線が選択状態にさ
れる動作モード期間に導通するダミービット線電位設定
用のトランジスタとを具備したことを特徴とする不揮発性半導体記憶装置。
【請求項２】各一端が基準電位に接続されたデータ記憶
用の複数のメモリセルが行列状に配置されたメモリセル
アレイと、上記メモリセルアレイ内で同一の列に配置された複数の
メモリセルの各他端が接続されたビット線と、上記メモリセルアレイ内で同一の列に配置された複数の
メモリセルの各ゲートに接続され、全てが選択状態にさ
れる動作モード期間を有する複数のワード線と、各ゲートが上記複数のワード線のそれぞれに接続され、
各一端が電位的に浮遊状態にされた複数個の第１のダミ
ーメモリセルと、上記複数個の第１のダミーメモリセルの各他端が接続さ
れたダミービット線と、一端が基準電位に接続され、他端が上記ダミービット線
に接続されたレファレンス電位発生用の第２のダミーメ
モリセルと、上記複数の全てのワード線が選択状態にされる動作モー
ド期間に上記第２のダミーセルのゲート電位をこの第２
のダミーセルがオフするようにな電位に固定するゲート
制御手段とを具備したことを特徴とする不揮発性半導体記憶装置。