KR100248867B1 - 동기형 반도체 메모리 장치 - Google Patents

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KR100248867B1
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Abstract

본 발명은, 복수 개의 메모리 셀들로 이루어진 더미 셀 어레이와; 외부 클럭 신호에 동기되어 내부 클럭 신호를 발생하는 클럭 버퍼와; 기입 동작 동안에 상기 내부 클럭 신호에 동기되어 펄스 신호들을 발생하는 펄스 발생 회로들과; 기입 동작 동안에 외부로부터 인가되는 신호들과 상기 펄스 신호를 입력받아 워드 라인 펄스 신호를 발생하는 회로와; 기입 동작 동안에 외부로부터 인가되는 신호들과 상기 펄스 신호를 입력받아 기입 펄스 신호를 발생하는 회로와; 외부로부터 인가되는 정보를 선택되는 한쌍의 비트 라인들 상으로 공급하기 위한 더미 기입 구동 회로와; 상기 더미 셀 어레이의 행들을 선택하기 위한 더미 행 선택 회로로 이루어져 있다.

Description

동기형 반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로서, 구체적으로는 외부 클럭 신호에 동기되어 동작하는 동기형 반도체 메모리 장치에 관한 것이다.
정보를 저장하기 위한 메모리 셀들을 갖는 반도체 메모리 장치, 특히 동기형 반도체 메모리 장치는 콘트롤 패스(contro path), 디코딩 패스(decoding path), 그리고 센싱 패스(sensing path)로 분배하여 그것들의 제어 타이밍을 일치(매칭, matching)시키기 위해 외부 클럭 신호에 동기되어 발생되는 내부 클럭 신호를 사용한다. 이러한 내부 클럭 신호는 동기형 반도체 메모리 장치의 성능과 그것의 안정된 동작에 있어 중요한 역할을 하게 된다. 동기형 반도체 메모리 장치에는, 통상적으로 ,행들(rows)과, 즉 워드 라인들, 열들(columns)에, 즉 비트 라인들, 배열된 메모리 셀들의 매트릭스(matrix), 즉 메모리 셀 어레이(memory cell array)와, 메모리 셀 어레이의 행들을 선택하기 위해 그것의 일측면에 배치되는 행 선택 회로(row selection circuit)와, 그것의 열들을 선택하기 위해 그것의 타측면에 배치되는 열 선택 회로(column selection circuit)가 제공된다. 그리고, 메모리 셀 어레이와 행 선택 회로 사이에는 그것들을 분리하거나 연결시키기 위해 특정 신호에 의해서 제어되는 전달 트랜지스터들이 제공된다. 그리고, 열 선택 회로는 어레이의 열들을 선택함과 아울러 비트 라인들과 각각 대응되는 데이터 라인들을 분리하거나 연결시키기 위해 특정 신호에 의해서 제어된다.
상기한 바와같이, 동기형 반도체 메모리 장치의 메모리 셀로 정보를 저장하는 기입 동작 동안에 상기 전달 트랜지스터들과 상기 열 선택 회로로 인가되는 특정 신호들은 내부 클럭 신호에 동기되어 발생되는 신호로서 이하 워드 라인 펄스(word line pulse)와 기입 펄스(write pulse)라고 칭한다. 이러한 펄스 신호들의 폭(width)은 비트 라인을 정확하게 모델링하여 그것들의 펄스 폭은 전원 전압, 공정 파라메터의 변화, 온도 등을 고려하여 레이 아웃상 나쁜 경우(worse-case)에 마진을 갖도록 결정되어진다.
만약, 워드 라인 펄스 및 기입 펄스의 폭들이 비트 라인 모델링을 위한 시뮬레이션(simulation)시 정확하게 모델링이 되지 않고 넓은 폭을 갖도록 결정하게 되면, 타이트(tight)한 디스바이 스펙(specipication)에서 전체적인 사이클 타임(cycle time)에 부담이 된다. 반대로, 좁은 폭을 갖도록 결정하게 되면, 낮은 전원 전압(low VCC)에서 동작하는 디바이스의 경우에는 기입 마진(write margin)의 부족으로 기입 실패(write fail)를 유발하는 문제점이 생긴다. 또한, 롱 비트 라인(long bit line)인 경우 그것의 커패시턴스(capacitance)와 로딩(loading)이 증가하여 기입 동작 동안에 그것들의 펄스 폭들을 충분하게 제공하지 못하게 되면 역시 기입 실패를 유발하게 된다. 기입 동작 동안에 제어 신호로서 인가되는 기입 펄스 및 워드 라인 펄스의 폭을 정확하게 제어하는 것이 앞에서 설명한 바와같이 용이하지 않음을 알 수 있다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 메모리 셀에 정보를 저장하기 위한 기입 동작 동안에 발생되는 펄스 신호들의 폭을 정확하게 제어할 수 있는 동기형 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 낮은 전원 전압에서 안정된 동작을 수행하는 동기형 반도체 메모리 장치를 제공하는 데 있다.
본 발명의 또 다른 목적은 전원 전압, 공정 매개 변수(parameter)의 변화, 온도 등에 따른 영향을 최소화할 수 있는 동기형 반도체 메모리 장치를 제공하는 데 있다.
도 1은 본 발명의 실시예에 따른 동기형 반도체 메모리 장치의 구성을 보여주는 블럭도;
도 2는 도 1의 워드 라인 펄스 발생 회로와 기입 펄스 발생 회로의 상세 회로도;
도 3은 도 1의 검출 회로의 상세 회로도;
도 4는 본 발명의 실시예에 따른 동작 타이밍도,
*도면의 주요 부분에 대한 부호 설명*
100 : 더미 셀 어레이120 : 더미 열 패스 회로
140 : 클럭 버퍼 회로160 : 제 1 펄스 발생 회로
180 : 제 2 펄스 발생 회로200 : 워드 라인 펄스 발생 회로
220 : 기입 펄스 발생 회로240 : 더미 기입 드라이버 회로
260 : 더미 행 선택 회로280 : 검출 회로
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 행 방향으로 신장하는 복수 개의 워드 라인들과; 열 방향으로 신장하는 복수 개의 비트 라인들과; 상기 비트 라인들과 각각 대응되는 복수 개의 데이터 라인들과; 복수 개의 메모리 셀들로 이루어진 더미 셀 어레이와; 상기 메모리 셀들은 각각 대응되는 워드 라인들에 접속되고 상기 비트 라인들 사이에 순차로 병렬로 접속되며; 기입 동작 동안에 클럭 신호에 동기되어 소정 폭을 갖는 제 1 및 제 2 펄스 신호들을 각각 발생하는 제 1 및 제 2 펄스 발생 수단들과; 기입 동작 동안에 외부로부터 인가되는 행 어드레스에 관련된 신호들과 상기 제 1 펄스 신호를 입력받아 워드 라인 펄스 신호를 발생하는 수단과; 기입 동작 동안에 외부로부터 인가되는 기입 명령에 관련된 신호들과 상기 제 2 펄스 신호를 입력받아 기입 펄스 신호를 발생하는 수단과; 상기 제 2 펄스 신호를 반전시키기 위한 인버터와; 기입 동작 동안에 상기 반전된 제 2 펄스 신호가 인가될 때 활성화되어 외부로부터 인가되는 정보를 선택되는 한쌍의 비트 라인들 상으로 공급하기 위한 더미 기입 구동 수단과; 상기 행 어드레스를 입력받아 상기 더미 셀 어레이의 행들을 선택하기 위한 더미 행 선택 수단과; 상기 더미 행 선택 수단은, 기입 동작 동안에 상기 제 1 펄스 신호를 입력받아 선택되는 행의 워드 라인 상으로 상기 제 1 펄스 신호를 공급하며; 상기 스위칭 수단에 의해서 선택되는 한쌍의 비트 라인들에 접속되는 검출 수단과; 상기 검출 수단은 상기 더미 기입 구동 수단으로부터 인가된 정보가 상기 더미 행 선택 회로에 의해서 선택된 메모리 셀에 기입되었는지 유무를 검출한 제 1 및 제 2 검출 신호들을 발생하여 상기 워드 라인 펄스와 상기 기입 펄스를 각각 발생하는 상기 수단들을 비활성화시킨다.
이 실시예에 있어서, 상기 검출 수단은, 상기 선택된 한쌍의 비트 라인들에 각각 입력 단자들이 접속된 낸드 게이트와; 상기 낸드 게이트의 출력을 입력받아 상기 제 2 검출 신호를 출력하는 제 1 인버터와; 상기 제 2 검출 신호를 반전시킨 상기 제 1 검출 신호를 출력하는 제 2 인버터로 구성된다.
이 실시예에 있어서, 상기 제 1 및 제 2 검출 신호들은 선택된 메모리 셀에 대한 기입 동작이 완료되었을 때 그것들 중 하나만 하이 레벨의 상태를 갖는다.
이 실시예에 있어서, 상기 제 1 및 제 2 검출 신호들의 하이 레벨은 상기 낸드 게이트이 드레솔드 전압과 같거나 높은 레벨을 갖는다.
이와같은 장치에 의해서, 기입 동작 동안 더미 비트 라인들의 전압차를 트래킹할 수 있는 검출 회로를 통해 기입 및 워드 라인 펄스 발생 회로들을 제어할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 1 내지 도 4에 의거하여 상세히 설명한다.
도 1을 참조하면, 본 발명의 신규한 동기형 반도체 메모리 장치는 기입 동작 동안에 요구되는 펄스 신호들, 즉 기입 펄스(SWLN) 및 워드 라인 펄스(
Figure kpo00001
)의 폭을 제어하기 위한 검출 회로(280) 및 그에 따른 제어 방법을 제공한다. 종래의 경우 낮은 전원 전압, 공정 매개 변수의 변화, 온도, 그리고 롱 비트 라인에 따른 커패시턴스와 로딩 등에 의해서 상기 펄스 신호들(SWLN) 및 (
Figure kpo00002
)의 폭을 정확히 제어하기가 어려웠다. 하지만, 본 발명의 경우 더미 셀 어레이(100)를 이용하여 기입 동작 동안에 발생되는 펄스 신호들(DPWL) 및 (
Figure kpo00003
)을 이용하여 더미 비트 라인들(DBL) 및 (
Figure kpo00004
)의 전압 레벨을 트래킹한 검출 신호들(TDIS) 및 (
Figure kpo00005
)에 의해서 자동적으로 제어되도록 하였다. 이로써, 낮은 전원 전압(low VCC)에서도 디바이스의 안정된 동작을 보장할 수 있을 뿐만아니라, 상기 펄스 신호들(SWLN) 및 (
Figure kpo00006
)의 폭을 정확하게 제어할 수 있게 되었다.
도 1은 본 발명의 바람직한 실시예에 따른 동기형 반도체 메모리 장치의 구성 블럭들을 보여준다.
도 1을 참조하면, 동기형 반도체 메모리 장치는 더미 셀 어레이(dummy cell array) (100), 더미 열 패스 회로(dummy column path circuit) (120), 클럭 버퍼 회로(clock buffer circuit) (140), 펄스 발생 회로들(pulse generating circuits) (160) 및 (180), 워드 라인 펄스 발생 회로(word line pulse generating circuit) (200), 기입 펄스 발생 회로(write pulse generating circuit) (220), 더미 기입 드라이버 회로(dummy write driver circuit) (240), 검출 회로(detection circuit) (280)로 구성되어 있다.
SRAM(static randem access memory) 장치의 더미 셀 어레이(100)는 행 방향으로 신장으로 복수 개의 워드 라인들(WL0)∼(WLn)에 각각 접속되며 한쌍의 비트 라인들(DBL) 및 (
Figure kpo00007
) 사이에 순차로 직렬로 접속되는 복수 개의 메모리 셀들(MC0)∼(MCn)로 구성되어 있다. 본 도면에는 도시되지 않았지만 어레이의 열의 수는 필요에 따라 더 많은 열들로 구성될 수 있고, 상기 어레이(100)는 주로 내부 제어 신호들을 발생하느 데 이용된다. 그리고, 상기 더미 열 패스 회로(120)는 제어 신호(C)에 응답하여 한쌍의 비트 라인(DBL) 및 (
Figure kpo00008
)에 각각 대응되는 한쌍의 데이터 라인들(DDL) 및 (
Figure kpo00009
)을 절연시키거나 접속시키기 위한 것이다.
상기 클럭 버퍼 회로(140)는 외부 클럭 신호(K)를 입력받아 이에 동기되는 내부 클럭 신호(clk)를 발생한다. 그리고, 내부 클럭 신호(clk)에 동기되는 제 1 및 제 2 펄스 발생 회로들(160) 및 (180)은 스펙에서 규정하는 최소 사이클(minimum cycle)의 마진을 갖는 충분한 크기의 제 1 및 제 2 펄스 신호들(DPWL) 및 (DPWD)을 발생한다. 그리고, 상기 워드 라인 펄스 발생 회로(200)는 제 1 펄스 신호(DPWL)와 행 어드레스에 관련된 신호들 (PXDEC), (SiCi)을 입력받아 로우 레벨(low level)의 워드 라인 펄스 신호(SWLN)를 하이 레벨(high level)로 활성화시킨다. 그리고, 기입 펄스 발생 회로(220)는 제 2 펄스 신호(DPWD)와 기입 동작 동안에 인가되는 기입 명령에 관련된 신호들 (
Figure kpo00010
), (WECON), (DESELCT), 및 (BLC)을 입력받아 하이 레벨의 기입 펄스 신호(
Figure kpo00011
)를 로우 레벨로 활성화시킨다.
상기 워드 라인 펄스 신호(SWLN)는 본 도면에는 도시되지 않았지만 메인 셀 어레이의 행들을 행 선택 회로와 분리시키거나 접속시키기 위한 전달 트랜지스터들을 제어하기 위한 신호로서 기입 동작 동안에 그것들의 게이트들로 인가된다. 그리고, 상기 기입 펄스 신호(
Figure kpo00012
)는 메인 셀 어레이의 비트 라인들과 그것들에 대응되는 데이터 라인들을 절연 또는 접속시키기 위한 메인 열 패스 회로(main column path circuit)를 제어하기 위한 신호이다.
상기 더미 기입 드라이버 회로(240)는 인버터(115)를 통해 반전된 상기 제 2 펄스 신호(
Figure kpo00013
)에 응답하여 더미 열 패스 회로(120)를 통해 소정 메모리 셀에 기입할 정보를 한쌍의 비트 라인들(DBL) 및 (
Figure kpo00014
) 상으로 공급하기 위한 것이다. 그리고, 상기 더미 행 선택 회로(260)는 행 어드레스(X-address)를 입력받아 더미 셀 어레이(100)의 행들 중 하나의 그것을 선택하며, 선택된 행의 워드 라인 상으로 제 1 펄스 신호(DPWL)를 인가하게 된다.
이와같이, 상기 더미 기입 드라이버 회로(240) 및 상기 더미 행 선택 회로(260)에 의해서 선택된 메모리 셀(여기서, n번째 메모리 셀(MCn)이라 가정하자)에 대한 기입 동작이 수행됨에 따라, 검출 회로(280)는 더미 비트 라인들(DBL) 및 (
Figure kpo00015
)간의 전압차(differential voltage)를 감지하여 메모리 셀(MCn)에 대한 기입 동작이 완료되었음을 알리는 검출 신호들(TDIS) 및 (
Figure kpo00016
)을 출력한다. 그리고, 상기 검출 회로(280)로부터 발생된 검출 신호들(TDIS) 및 (
Figure kpo00017
)은 워드 라인 펄스 발생 회로(200)와 기입 펄스 발생 회로(220)로 인가되어 그것들을 비활성화시키게 된다. 이로써, 워드 라인 펄스(SWLN) 및 기입 펄스 신호(
Figure kpo00018
)는 기입 동작 동안에 활성화되는 구간이 최적화된 펄스 폭을 갖게 된다.
도 2는 도 1의 워드 라인 펄스 발생 회로, 기입 펄스 발생 회로, 그리고 검출 회로에 대한 상세 회로도를 보여준다.
도 2를 참조하면, 클럭 버퍼 회로(140)와 제 1 및 제 2 펄스 발생 회로들(160) 및 (180)은 도 1의 그것들과 동일하기 때문에 설명의 중복을 피하기 위해 여기서 그것들에 대한 설명은 생략한다. 제 1 펄스 발생 회로(160)로부터 출력되는 제 1 펄스 신호(DPWL)를 일 입력으로 하는 노어 게이트(102)는 타 입력 단자로 신호 (PXDEC)가 인가된다. 상기 신호 (PXDEC)는 도시되지 않은 행 프리 디코더로부터 출력되는 신호이다. 낸드 게이트(104)는 일 입력 단자가 노어 게이트(102)의 출력 단자에 접속되고 타 입력 단자로 검출 신호(
Figure kpo00019
)가 인가되며, 그것의 출력 단자에 접속된 인버터(106)를 통해 신호 (MWL)이 출력된다. PMOS 트랜지스터들(108) 및 (110)과 NMOS 트랜지스터들(112)은 전원과 접지 사이에 소오스-드레인 채널, 즉 전류 통로(current path)가 순차로 직렬로 접속되어 있다.
그리고, PMOS 트랜지스터 및 NMOS 트랜지스터의 게이트들은 인버터(106)의 출력 단자에 접속되고, PMOS 트랜지스터(110)의 게이트로 신호 (SiCi)가 인가된다. 상기 신호 (SiCi)는 행 어드레스의 최하위 비트(LSB)이다. 전원과 접속 노드 (113)사이에 전류 통로가 접속된 PMOS 트랜지스터(114)는 그것의 게이트가 접지되어 있다. 그리고, 입력 단자가 접속 노드 (113)에 접속된 인버터(118)를 통해 워드 라인 펄스 신호(SWLN)가 출력된다.
신호들 (
Figure kpo00020
) 및 (WECON)이 인가되는 노어 게이트(120)의 출력 단자에 일 입력 단자가 접속된 낸드 게이트(122)는 타 입력 단자로 제 2 펄스 발생 회로(180)로부터 발생된 제 2 펄스 신호(DPWD)가 인가된다. 낸드 게이트(122)의 출력 단자에 일 입력 단자가 접속된 노어 게이트(124)는 타 입력 단자로 신호 (DESELECT)가 인가된다. 그리고, 일 입력 단자로 신호 (BLC)가 인가되는 낸드 게이트(126)의 타 입력 단자는 노어 게이트(124)의 출력 단자에 접속되어 있다. 낸드 게이트(126)의 출력 단자에 일 입력 단자가 접속된 노어 게이트(128)은 타 입력 단자로 검출 신호(TDIS)가 인가되며, 그것의 출력 단자에 입력 단자가 연결된 인버터(130)를 통해 기입 펄스 신호(
Figure kpo00021
)가 출력된다.
도 3는 도 1의 더미 셀 어레이, 더미 열 패스 회로, 더미 기입 드라이버 회로, 더미 행 선택 회로, 그리고 검출 회로를 보여준다.
도 3을 참조하면, 더미 셀 어레이(100), 더미 열 패스 회로(120), 더미 기입 드라이버 회로(240), 그리고 더미 행 선택 회로(260)는 도 1의 그것들과 동일하기 때문에 설명의 중복을 피하기 위해 여기서 그것들에 대한 설명은 생략한다. 검출 회로(280)는 기입 동작 동안 더미 셀 어레이(100)의 비트 라인들(DBL) 및 (
Figure kpo00022
) 사이의 전압차를 감지하여 기입 동작이 완료되었음을 알리는 검출 신호들(TDIS) 및 (
Figure kpo00023
)을 출력한다. 낸드 게이트(132)의 입력 단자들은 비트 라인들(DBL) 및 (
Figure kpo00024
)에 각각 접속되어 있고, 그것의 출력 단자에 인버터(134)가 연결되어 있다. 그리고, 인버터(134)를 통해 신호 (
Figure kpo00025
)가 출력되고 그것의 출력 단자에 접속된 인버터(136)를 통해 신호 (TDIS)가 출력된다.
도 4는 본 발명의 실시예에 따른 동작 타이밍도가 도시되어 있다. 도 4의 타이밍도에 의거하여, 본 발명의 실시예에 따른 동작이 도 1 내지 도 3를 참조하면서 이하 설명될 것이다.
도 4를 참조하면, 외부 클럭 신호(K)가 로우 레벨에서 하이 레벨로 천이하면 클럭 버퍼 회로(140)를 통해 발생되는 내부 클럭 신호(clk)에 동기되는 제 1 및 제 2 펄스 발생 회로들(160) 및 (180)은 스펙에서 규정하는 최소 사이클(minimum cycle)의 마진을 갖는 충분한 크기의 제 1 및 제 2 펄스 신호들(DPWL) 및 (DPWD)을 발생한다. 계속해서, 인버터(138)를 통해 반전된 상기 제 2 펄스 신호(DPWD)가 인가되는 더미 기입 드라이버 회로(240)가 활성화되어 더미 열 패스 회로(120)를 통해 더미 비트 라인쌍(DBL) 및 (
Figure kpo00026
)으로 기입할 정보를 전달하게 된다. 아울러, 더미 행 선택 회로(260)에 의해서 선택되는 워드 라인(WLn) 상으로 상기 제 1 펄스 신호(DPWL)가 인가된다.
이와 동시에, 상기 제 1 펄스 신호(DPWL)와 행 어드레스에 관련된 신호들 (PXDEC) 및 (SiCi)를 입력받은 워드 라인 펄스 발생 회로(200)는 로우 레벨의 워드 라인 펄스 신호(SWLN)를 하이 레벨로 활성화시키며, 상기 제 2 펄스 신호(DPWD)와 기입 동작 동안에 인가되는 기입 명령에 관련되는 신호들 (
Figure kpo00027
) 및 (WECON)를 입력받은 기입 펄스 발생 회로(220)는 하이 레벨의 기입 펄스 신호(
Figure kpo00028
)를 로우 레벨로 활성화시킨다.
상기 선택된 워드 라인(WLn)과 한쌍의 비트 라인들(DBL) 및 (
Figure kpo00029
)에 관련된 선택된 메모리 셀(MCn)의 데이터 기입 동작이 일정 시간 동안 진행된다. 이후, 검출 회로(280)는 상기 한쌍의 비트 라인들(DBL) 및 (
Figure kpo00030
) 사이의 전압차를 감지하여 기입 동작이 완료되었음을 알리는 검출 신호들(TDIS) 및 (
Figure kpo00031
)을 발생함에 따라 워드 라인 펄스 발생 회로(200) 및 기입 펄스 발생 회로(220)의 동작이 제어됨으로써 워드 라인 펄스 신호(SWLN) 및 기입 펄스 신호(
Figure kpo00032
)가 비활성화된다.
이로써, 메인 셀 어레이와 동일한 웨이퍼 상에 제조된 더미 셀 어레이의 특정 메모리 셀에 대한 기입 동작을 트랭킹하기 위한 검출 회로를 구현함으로써 롱 비트 라인, 낮은 전원 전압, 공정 매개 변수의 변화, 온도 등의 변화에도 디바이스가 안정된 동작을 수행할 수 있도록 펄스 신호들(SWLN) 및 (
Figure kpo00033
)의 폭을 정확히 제어할 수 있다.
상기한 바와같이, 더미 셀 어레이를 이용하여 기입 동작 동안에 더미 비트 라인들의 전압차를 트랭킹한 신호들로 펄스 발생 회로들을 제어함으로써 펄스 신호들의 폭을 정확하게 제어할 수 있다. 이로써, 낮은 전원 전압에서도 반도체 메모리 장치의 안정된 동작을 보장할 수 있을 뿐만아니라, 전원 전압, 공정 매개 변수(parameter)의 변화, 온도 등에 따른 영향을 최소화함으로써 기입 동작에 따른 수율(yield)을 향상시킬 수 있다.

Claims (4)

  1. 행 방향으로 신장하는 복수 개의 워드 라인들과;
    열 방향으로 신장하는 복수 개의 비트 라인들과;
    상기 비트 라인들과 각각 대응되는 복수 개의 데이터 라인들과;
    복수 개의 메모리 셀들로 이루어진 더미 셀 어레이와;
    상기 메모리 셀들은 각각 대응되는 워드 라인들에 접속되고 상기 비트 라인들 사이에 순차로 병렬로 접속되며;
    기입 동작 동안에 클럭 신호에 동기되어 소정 폭을 갖는 제 1 및 제 2 펄스 신호들을 각각 발생하는 제 1 및 제 2 펄스 발생 수단들과;
    기입 동작 동안에 외부로부터 인가되는 행 어드레스에 관련된 신호들과 상기 제 1 펄스 신호를 입력받아 워드 라인 펄스 신호를 발생하는 수단과;
    기입 동작 동안에 외부로부터 인가되는 기입 명령에 관련된 신호들과 상기 제 2 펄스 신호를 입력받아 기입 펄스 신호를 발생하는 수단과;
    상기 제 2 펄스 신호를 반전시키기 위한 인버터와;
    기입 동작 동안에 상기 반전된 제 2 펄스 신호가 인가될 때 활성화되어 외부로부터 인가되는 정보를 선택되는 한쌍의 비트 라인들 상으로 공급하기 위한 더미 기입 구동 수단과;
    상기 행 어드레스를 입력받아 상기 더미 셀 어레이의 행들을 선택하기 위한 더미 행 선택 수단과;
    상기 더미 행 선택 수단은, 기입 동작 동안에 상기 제 1 펄스 신호를 입력받아 선택되는 행의 워드 라인 상으로 상기 제 1 펄스 신호를 공급하며;
    상기 스위칭 수단에 의해서 선택되는 한쌍의 비트 라인들에 접속되는 검출 수단과;
    상기 검출 수단은 상기 더미 기입 구동 수단으로부터 인가된 정보가 상기 더미 행 선택 회로에 의해서 선택된 메모리 셀에 기입되었는지 유무를 검출한 제 1 및 제 2 검출 신호들을 발생하여 상기 워드 라인 펄스와 상기 기입 펄스를 각각 발생하는 상기 수단들을 비활성화시키는 동기형 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 검출 수단은, 상기 선택된 한쌍의 비트 라인들에 각각 입력 단자들이 접속된 낸드 게이트와;
    상기 낸드 게이트의 출력을 입력받아 상기 제 2 검출 신호를 출력하는 제 1 인버터와;
    상기 제 2 검출 신호를 반전시킨 상기 제 1 검출 신호를 출력하는 제 2 인버터로 구성되는 동기형 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 검출 신호들은 선택된 메모리 셀에 대한 기입 동작이 완료되었을 때 그것들 중 하나만 하이 레벨의 상태를 갖는 동기형 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 및 제 2 검출 신호들의 하이 레벨은 상기 낸드 게이트이 드레솔드 전압과 같거나 높은 레벨을 갖는 동기형 반도체 메모리 장치.
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