JP2010055734A - 半導体記憶装置 - Google Patents
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Abstract
【課題】半導体記憶装置において、プログラム動作時においてメモリセルに接地電圧を印加するときに生じる、IR-DROPに起因した電圧上昇を抑制する。
【解決手段】メモリセルMCのソースおよびドレインと接続されたビット線MBL0,MBL1について、グランドとの間にディスチャージトランジスタD0,D1が設けられている。ディスチャージトランジスタD0,D1は、DSデコーダドライバ53によって生成出力された、互いに独立したディスチャージ制御信号DS0,DS1をゲートに受ける。メモリセルMCのプログラム動作時に、接地電圧を印加するビット線MBL0について、ディスチャージトランジスタD0を用いて接地電圧を設定することが可能になる。
【選択図】図5
【解決手段】メモリセルMCのソースおよびドレインと接続されたビット線MBL0,MBL1について、グランドとの間にディスチャージトランジスタD0,D1が設けられている。ディスチャージトランジスタD0,D1は、DSデコーダドライバ53によって生成出力された、互いに独立したディスチャージ制御信号DS0,DS1をゲートに受ける。メモリセルMCのプログラム動作時に、接地電圧を印加するビット線MBL0について、ディスチャージトランジスタD0を用いて接地電圧を設定することが可能になる。
【選択図】図5
Description
本発明は、半導体記憶装置に関し、特に、プログラム動作時においてメモリセルに接地電圧を印加するときに生じる不具合を改善するための回路技術に関する。
近年、電子機器、特に携帯電話、携帯音楽プレーヤー、デジタルカメラ等の需要増に伴い、半導体記憶装置、特にフラッシュメモリの需要が高まっており、大容量化、小型化、高速プログラム、高速読み出しのための技術開発が盛んに行われている。
フラッシュメモリの大容量化を実現する技術として、メモリセルの多値技術がある。これは、1つのメモリセルに2ビット以上のデータを格納するものである。多値技術を実現する技術として、近年、MONOS型メモリセル(NROM)を使用したフラッシュメモリの開発が盛んである。これは、1つのメモリセル内の物理的に異なる2箇所にデータ格納することで多値を実現するものであり、例えば電子機器のコード格納用フラッシュメモリとして使用されている。
このMONOS型フラッシュメモリのプログラム動作は、メモリセルのゲートに約9Vの正の高電圧を、ドレインに約3〜6Vの正の高電圧を、ソースに0Vの接地電圧を印加することによって行われる。MONOS型フラッシュメモリのプログラム動作は、CHE(Channel Hot Electron)動作により行われ、このときのセル電流は100〜200μA程度と大きな値である。
図8は従来のMONOS型フラッシュメモリにおける、プログラム動作時の電流経路を示す図である。図8において、メモリセルMCのゲートはワード線WL0に、ドレインは副ビット線SBL1に、ソースは副ビット線SBL0に接続されている。副ビット線SBL0,SBL1は選択トランジスタS0,S1を介してそれぞれ主ビット線MBL0,MBL1に接続される。選択トランジスタS0,S1のゲートには選択トランジスタ制御信号SL0,SL1が与えられる。メモリセルMCのプログラム動作時には、選択トランジスタ制御信号SL0,SL1は選択状態となっており、副ビット線SBL0,SBL1と主ビット線MBL0,MBL1とは接続状態となっている。
主ビット線MBL0,MBL1はそれぞれ第1カラムトランジスタC0,C1に接続されており、第1カラムトランジスタC0,C1のゲートには第1カラムトランジスタ制御信号CS0,CS1が与えられる。メモリセルMCのプログラム動作時には、第1カラムトランジスタ制御信号CS0,CS1は選択状態となっている。さらに、第1カラムトランジスタC0,C1はそれぞれ第2カラムトランジスタB0,B1に接続されており、第2カラムトランジスタB0,B1のゲートには第2カラムトランジスタ制御信号BS0が与えられる。メモリセルMCのプログラム動作時には、第2カラムトランジスタ制御信号BS0は選択状態となっている。
第2カラムトランジスタB1はドレイン電圧印加トランジスタT1に接続され、第2カラムトランジスタB0は接地電圧印加トランジスタT0に接続されている。プログラム動作時には、ドレイン電圧印加トランジスタT1によりメモリセルMCのドレインに正の高電圧VPPDが印加され、接地電圧印加トランジスタT0によりメモリセルMCのソースに接地電圧0Vが印加される。
すなわち、プログラム動作時には、正の高電圧VPPDは、ドレイン電圧印加トランジスタT1、第2カラムトランジスタB1、第1カラムトランジスタC1、主ビット線MBL1、選択トランジスタS1、副ビット線SBL1を介して、メモリセルMCのドレインに印加される。また、接地電圧0Vは、接地電圧印加トランジスタT0、第2カラムトランジスタB0、第1カラムトランジスタC0、主ビット線MBL0、選択トランジスタS0、副ビット線SBL0を介して、メモリセルMCのソースに印加される。
特開2007−128583号公報
特開2004−253115号公報
しかしながら、上述の従来の半導体記憶装置には、次のような問題があった。
すなわち、MONOS型フラッシュメモリのプログラム動作はCHE(Channel Hot Electron)動作により行われるため、100〜200μA程度と大きなメモリセル電流が流れる。このため、グランドからメモリセルMCのソースまでの電流経路におけるIR-DROPにより、メモリセルのソースに印加される接地電圧が、実際には、本来の接地電圧から上昇してしまう。
すなわち図8を用いて説明すると、メモリセルMCのソースに印加される接地電圧は、実際には、接地電圧印加トランジスタT0、第2カラムトランジスタB0、第1カラムトランジスタC0、主ビット線MBL0、選択トランジスタS0、副ビット線SBL0を介して、印加される。この電流経路に100〜200μA程度の大きなメモリセル電流が流れるため、メモリセルMCのソースには実際には、例えば200〜300mV程度の電圧が印加されることになる。
今後、フラッシュメモリの大容量化、微細化が進むにつれて、上述した電流経路を形成するトランジスタのサイズは小さくなっていく傾向にある。また、図8の構成では、カラムトランジスタは第1カラムトランジスタC0と第2カラムトランジスタB0との2段構成であったが、フラッシュメモリの大容量化、微細化が進むにつれて、カラムトランジスタは2段構成からさらに3段、4段と多段化する方向にある。すわなち、フラッシュメモリの大容量化、微細化が進むにつれて、プログラム動作時にメモリセルのソースに実際に印加される電圧(本来は接地電圧)は、上昇する傾向にある。
メモリセルのソースに印加される電圧が上昇することは好ましいことではない。例えば、プログラム動作を行うためにはメモリセルのドレインとソースとの間に所定の電圧を印加する必要があるが、ソースの電圧が上昇するということは、プログラム動作に必要なドレイン電圧を高くする必要があるということになる。ドレイン電圧はチップ内のチャージポンプ回路やレギュレータ回路により生成・供給されるが、高いドレイン電圧を生成するためには、チャージポンプ回路やレギュレータ回路の面積増加が必要であり、この結果、チップ面積が増大する。
また、MONOS型フラッシュメモリのデバイス信頼性の観点からも、プログラム動作時のソース電圧は、接地電圧に近い値であることが望ましい。
プログラム動作時のソース電圧のIR-DROPに起因する上昇を抑えるためには、電流経路のトランジスタサイズを大きくする方法があるが、これはチップ面積の増大を引き起こすため好ましくない。また、電流経路にあるトランジスタのゲート電圧を上げる方法もあるが、この場合もチャージポンプ回路やレギュレータ回路の面積増大を引き起こすため、好ましくない。
前記の問題に鑑み、本発明は、半導体記憶装置において、プログラム動作時においてメモリセルに接地電圧を印加するときに生じる、IR-DROPに起因した電圧上昇を抑制することを目的とする。
本発明は、半導体記憶装置として、メモリセルと、前記メモリセルのソースおよびドレインとそれぞれ、直接的にあるいは選択トランジスタを介して間接的に、接続された第1および第2のビット線と、前記メモリセルに印加するための、接地電圧と所定の正電圧とを出力する電圧印加回路と、前記電圧印加回路から出力された接地電圧および所定の正電圧を前記第1および第2のビット線に印加するか否かを制御するカラム選択回路と、前記第1および第2のビット線のそれぞれとグランドとの間に設けられており、互いに独立したディスチャージ制御信号をゲートに受ける、第1および第2のディスチャージトランジスタと、前記ディスチャージ制御信号を生成出力するディスチャージ制御回路とを備えたものである。
本発明によると、半導体記憶装置において、メモリセルのソースおよびドレインと接続された第1および第2のビット線について、当該ビット線とグランドとの間に、第1および第2のディスチャージトランジスタが設けられている。そして、この第1および第2のディスチャージトランジスタは、ディスチャージ制御回路によって生成出力された、互いに独立したディスチャージ制御信号をゲートに受ける。このような構成によって、第1および第2のビット線についてそれぞれ、第1および第2のディスチャージトランジスタを活性化状態にすることによって、接地電圧を印加することが可能になる。したがって、メモリセルに接地電圧を印加するビット線について、ディスチャージトランジスタを用いて接地電圧を設定することが可能になり、この結果、IR-DROPに起因した接地電圧の上昇を抑えることが可能になる。
そして、前記本発明に係る半導体記憶装置において、前記カラム選択回路は、前記第1のビット線に接地電圧を印加し、前記第2のビット線に所定の正電圧を印加し、前記ディスチャージ制御回路は、前記第1のディスチャージトランジスタを活性化状態にするとともに、前記第2のディスチャージトランジスタを非活性化状態にするように、前記ディスチャージ制御信号を生成出力するのが好ましい。
あるいは、前記本発明に係る半導体記憶装置において、前記カラム選択回路は、前記第1のビット線に電圧を印加せず、前記第2のビット線に所定の正電圧を印加し、前記ディスチャージ制御回路は、前記第1のディスチャージトランジスタを活性化状態にするとともに、前記第2のディスチャージトランジスタを非活性化状態にするように、前記ディスチャージ制御信号を生成出力するのが好ましい。
以上のように本発明によると、プログラム動作時においてメモリセルに接地電圧を印加するときに生じる、IR-DROPに起因した電圧上昇を抑制することが可能になるので、低電圧書き込み動作を実現することができ、かつ、チップ面積縮小を実現することができる。
以下、本発明の実施形態について、図面を参照して説明する。
図1は本発明の実施形態に係る半導体記憶装置の構成を示す図である。図1の半導体記憶装置は、ローデコーダ/ドライバ10、ディスチャージデコーダ/ドライバ11、カラムデコーダ/ドライバ12、メモリセルアレイ13、ディスチャージトランジスタ14、カラムトランジスタ15、電圧印加回路16、およびセンスアンプ17を備えている。
ローデコーダ/ドライバ10は、入力アドレス(図1には図示せず)を受けて、メモリセルアレイ13内のワード線を選択・駆動する回路である。ディスチャージデコーダ/ドライバ11は、入力アドレスを受けて、ディスチャージトランジスタ14を選択・駆動する回路である。カラムデコーダ/ドライバ12は、入力アドレスを受けて、カラムトランジスタ15を選択・駆動する回路である。
メモリセルアレイ13では、データを格納するメモリセルがマトリクス状に配置されている。ディスチャージトランジスタ14は、ビット線毎に配置されており、ビット線を接地電圧に設定する回路である。カラムトランジスタ15は、ビット線毎に配置されており、複数のビット線から所定のビット線を選択して、電圧印加回路16およびセンスアンプ17に接続する回路である。
電圧印加回路16は、メモリセルに所定の電圧を印加するための回路である。具体的には、読み出し動作、プログラム動作およびイレーズ動作時において、メモリセルのドレイン端子およびソース端子に、正の電圧または接地電圧を印加する。電圧印加回路16から供給される電圧はカラムトランジスタ15で選択されるビット線に印加される。
センスアンプ17は、メモリセルアレイ13に格納されたデータを判定する回路である。具体的には、読み出し動作時において、カラムトランジスタ15で選択されたビット線がセンスアンプ17に接続され、メモリセルのデータを判定する。
ここで、メモリセルアレイ13、ディスチャージトランジスタ14、カラムトランジスタ15、電圧印加回路16およびセンスアンプ17はそれぞれ、センスアンプ単位で同一回路が使用される。例えば図1において、センスアンプ17は(N+1)個のセンスアンプ回路17−0〜17−nから構成されているが、センスアンプ17−0に接続される回路は、電圧印加回路16−0、カラムトランジスタ15−0、ディスチャージトランジスタ14−0、およびメモリセルアレイ13−0である。同様にセンスアンプ17−1に接続される回路は、電圧印加回路16−1、カラムトランジスタ15−1、ディスチャージトランジスタ14−1、メモリセルアレイ13−1であるが、これらはセンスアンプ17−0に接続されるものと同一回路である。
以下、センスアンプ17−0に接続される構成要素を例にとって、説明を行う。
図2は本発明の実施形態に係る半導体記憶装置のメモリセルアレイの構成を示す図である。
メモリセルアレイ13−0は、メモリセル領域20と選択トランジスタ領域21とから構成される。メモリセル領域20は仮想接地構成のメモリセルアレイである。メモリセル領域20は複数のワード線WL0〜WLnと複数の副ビット線SBL0〜SBL15(副ビット線は一部のみ図示されている)から構成される。各々の副ビット線SBL0〜SBL15は選択トランジスタ領域21の選択トランジスタS0〜S15に接続されている。選択トランジスタS0〜S15のゲート端子には選択トランジスタ制御信号SL0〜SL7が与えられている。
副ビット線SBL0〜SBL15は、選択トランジスタS0〜S15を介して主ビット線MBL0〜MBL3に接続されている。例えば、主ビット線MBL0は、選択トランジスタS0,S2,S4,S6を介して副ビット線SBL0,SBL2,SBL4,SBL6に接続される。すなわち、1本の主ビット線に対して4個の選択トランジスタを介して4本の副ビット線が接続された構成である。主ビット線MBL1〜MBL3に関しても同様の回路構成であるため、詳細な説明を省略する。
図3は本発明の実施形態に係る半導体記憶装置のメモリセルアレイの断面を示す図である。図3はワード線方向の断面を示す図であり、3個のメモリセルであるメモリセル0〜メモリセル2を示している。
半導体基板30上に拡散領域31a〜31dが形成されており、この拡散領域が拡散ビット線として作用する。拡散ビット線間がメモリセルのチャネル領域として作用し、このチャネル領域上に、酸化膜32、窒化膜33および酸化膜34のONO(Oxide-Nitride-Oxide)構造からなるONO膜36が形成される。このONO膜36にメモリセルのデータが記憶される。ONO膜36上にはポリシリコンで形成されるワード線35が形成される。メモリセル0は拡散ビット線31a,31bを、メモリセル1は拡散ビット線31b,31cを、メモリセル2は拡散ビット線31c,31dを、それぞれソース端子およびドレイン端子として用いる。
図4は本発明の実施形態に係る半導体記憶装置のメモリセルの断面構造、及び印加電圧値を示す図である。図4(a)はワード線方向の断面図であり、図3におけるメモリセル0の断面構造を示している。図4(a)において、図3と共通の構成要素については同一の符号を付しており、ここでは説明を省略する。図4(a)に示すように、メモリセルはONO膜36内の物理的に異なる2箇所である位置A及び位置Bにデータを格納する。
また、図4(b)は読み出し動作(READモード)およびプログラム動作(PROGRAMモード)における印加電圧値、並びにメモリセルに流れるセル電流値を示す図である。
図4(b)に示すように、位置Aに格納されたデータの読み出し動作は、ゲート35に約5Vの電圧を、拡散ビット線(ドレイン)31aに正の電圧1.5Vを、拡散ビット線(ソース)31bに接地電圧0Vを印加することによって行う。位置Aに格納されたデータが消去データ(閾値電圧が低い)の場合は、メモリセルに電流が流れるが、一方、位置Aに格納されたデータがプログラムデータ(閾値電圧が高い)の場合は、メモリセルに電流が流れない。読み出し動作時のリファレンスセルのセル電流は、約10〜20μAである。
また、位置Aに格納されたデータのプログラム動作は、ゲート35に約9Vの電圧を、ドレイン31bに正の高電圧3〜6Vを、ソース31aに接地電圧0Vを印加することによって行う。MONOS型フラッシュメモリはCHE(Channel Hot Electron)によりプログラム動作が行われるため、このときのメモリセル電流は約100〜200μAと大きな値になる。
一方、位置Bに格納されたデータの読み出し動作およびプログラム動作は、位置Aの読み出し動作およびプログラム動作と対比すると、ゲート35に印加する電圧は同じであるが、ドレイン31aおよびソース31bへの印加電圧が逆になる。すなわち、読み出し動作では、ドレイン31bに正の電圧1.5Vを、ソース31aに接地電圧0Vを印加し、プログラム動作では、ドレイン31aに正の高電圧3〜6Vを、ソース31bに接地電圧0Vを印加する。
図5は本発明の実施形態に係る半導体記憶装置の構成を示す図である。図5では、図1の半導体記憶装置における、ローデコーダ/ドライバ10、ディスチャージデコーダ/ドライバ11、カラムデコーダ/ドライバ12、センスアンプ17−0、電圧印加回路16−0、カラムトランジスタ15−0、ディスチャージトランジスタ14−0、メモリセルアレイ13−0の、より詳細な回路構成を示している。
図5において、WLデコーダドライバ51は、図1におけるローデコーダ/ドライバ10に相当するものであり、メモリセルアレイ13−0のメモリセル領域20のワード線WL0〜WLnを選択・駆動する回路である。SLデコーダドライバ52は、図1におけるカラムデコーダ/ドライバ12に相当するものであり、メモリセルアレイ13−0の選択トランジスタ領域21の選択トランジスタ制御信号SL0〜SL7を選択・駆動する回路である。
DSデコーダドライバ53は、図1におけるディスチャージデコーダ/ドライバ11に相当するものであり、ディスチャージトランジスタ14−0のディスチャージ制御信号DS0〜DSnを選択・駆動する回路である。
CSデコーダドライバ54は、図1におけるカラムデコーダ/ドライバ12に相当するものであり、カラムトランジスタ15−0内のCSトランジスタ56のCSトランジスタ制御信号CS0〜CSnを選択・駆動する回路である。BSデコーダドライバ55は、図1におけるカラムデコーダ/ドライバ12に相当するものであり、カラムトランジスタ15−0内のBSトランジスタ57のBSトランジスタ制御信号BS0、BS1を選択・駆動する回路である。
メモリセルアレイ13−0の構成は図2と同様であるため、その詳細な説明を省略する。ただし、図5のメモリアレイ13−0は、メモリセル領域20と選択トランジスタ領域21との接続関係をわかりやすくするために、メモリセル領域20を上部に、選択トランジスタ領域21を下部に配置している。しかし実際のレイアウトでは、図2に示すように、メモリセル領域20の上部と下部とにそれぞれ選択トランジスタ領域21が配置される構成となっていることが多い。メモリセル領域20の副ビット線SBL0〜SBL15は選択トランジスタS0〜S15を介して主ビット線MBL0〜MBL3に接続される。
ディスチャージトランジスタ14−0は、主ビット線毎に配置されたディスチャージトランジスタD0〜Dn(図にはD0〜D3のみを図示している)から構成される。各々のディスチャージトランジスタD0〜Dnは、主ビット線とグランドとの間に設けられており、互いに独立したディスチャージ制御信号DS0〜DSnをゲートに受ける。すなわち、ディスチャージトランジスタD0のゲートはディスチャージ制御信号DS0を、ディスチャージトランジスタD1のゲートはディスチャージ制御信号DS1を、ディスチャージトランジスタD2のゲートはディスチャージ制御信号DS2を、ディスチャージトランジスタD3のゲートはディスチャージ制御信号DS3を、それぞれ受ける。
本実施形態に係る半導体記憶装置は、主ビット線毎にディスチャージトランジスタD0〜Dnが配置されており、各ディスチャージトランジスタD0〜Dnの活性化状態・非活性化状態がそれぞれ独立に制御できるよう、互いに独立したディスチャージ制御信号DS0〜DSnがそのゲートに与えられていることを特徴とする。さらに、後述するが、ディスチャージ制御信号DS0〜DSnを選択・駆動するDSデコーダドライバ53のデコード動作にも特徴がある。
カラムトランジスタ15−0は、主ビット線MBL0〜MBL3と後述する電圧印加回路16−0およびセンスアンプ17−0とを接続・遮断する回路である。本実施形態のカラムトランジスタ15−0は2段構成になっており、CSトランジスタ領域56とBSトランジスタ領域57とから構成される。
CSトランジスタ領域56は、主ビット線毎に設けられたCSトランジスタC0〜Cn(図にはC0〜C3のみを図示している)から構成され、各々のゲートにはCSトランジスタ制御信号CS0〜CSnが与えられる。CSトランジスタC0〜Cnの他端はノードNEVENまたはノードNODDに接続される。すなわち、偶数番目のCSトランジスタC0,C2はノードNEVENに接続され、奇数番目のCSトランジスタC1,C3はノードNODDに接続される。
BSトランジスタ領域57は、BSトランジスタB0〜B3から構成され、各々のゲートにはBSトランジスタ制御信号BS0またはBS1が与えられる。すなわち、BSトランジスタB0,B1のゲートはBSトランジスタ制御信号BS0が、BSトランジスタB2,B3のゲートはBSトランジスタ制御信号BS1が、それぞれ与えられる。BSトランジスタ制御信号BS0が選択されたときは、BSトランジスタB0,B1が選択状態となり、ノードNEVENが接地電圧印加回路58に、ノードNODDがドレイン電圧印加回路59およびセンスアンプ60に接続される。一方、BSトランジスタ制御信号BS1が選択されたときは、BSトランジスタB2,B3が選択状態となり、ノードNEVENがドレイン電圧印加回路59およびセンスアンプ60に、ノードNODDが接地電圧印加回路58に接続される。
CSデコーダドライバ54、BSデコーダドライバ55およびカラムトランジスタ15−0によって、カラム選択回路が構成されている。
電圧印加回路16−0は、メモリセルに印加するドレイン電圧および接地電圧を発生・供給する回路であり、接地電圧印加回路58とドレイン電圧印加回路59とを備えている。接地電圧印加回路58はメモリセルに接地電圧0Vを印加する回路である。ドレイン電圧印加回路59はメモリセルにドレイン電圧を印加する回路であり、読み出し動作時は約1.5Vのドレイン電圧を、プログラム・消去動作時は約3〜6Vのドレイン電圧を印加する。
センスアンプ17−0は、読み出し動作時にビット線電位を検出・増幅することによってメモリセル領域20に格納されたデータを判定する回路である。
以上のように構成された本実施形態に係る半導体記憶装置において、そのプログラム動作について説明する。ここでは、図5のメモリセル領域20内の、ワード線WL0に接続され、副ビット線SBL0,SLB1をドレイン、ソースとするメモリセルMCにプログラムする場合を例にとって、説明する。
図6は本実施形態に係る半導体記憶装置の、メモリセルMCに関わる構成を抜き出した図であり、本実施形態におけるプログラム動作時の電流経路を示している。メモリセルMCへのプログラム動作は、ワード線WL0に約9Vの正の高電圧を、副ビット線SBL1に約3〜6Vの正の高電圧を、副ビット線SBL0に接地電圧0Vを印加することによって行われる。
メモリセルMCへのプログラム動作を行うために、WLデコーダドライバ51はワード線WL0を選択し、約9Vの電圧を印加する。SLデコーダドライバ52は選択トランジスタ制御信号SL0,SL1を選択し、約10Vの電圧を印加する。これにより、副ビット線SBL0,SBL1は選択トランジスタS0,S1を介してそれぞれ主ビット線MBL0,MBL1に接続される。
ここで、ディスチャージ制御回路としてのDSデコーダドライバ53は、第1のビット線としての主ビット線MBL0(プログラム動作時に接地電圧0Vが印加される)に接続された第1のディスチャージトランジスタD0を活性化状態にするために、ディスチャージ制御信号DS0を選択し駆動する。これにより、ディスチャージトランジスタD0を介して主ビット線MBL0が接地電圧0Vに設定される。このとき、第2のビット線としての主ビット線MBL1(プログラム動作時に約3〜6Vの正の高電圧が印加される)に接続された第2のディスチャージトランジスタD1は、ディスチャージ制御信号DS1が非選択状態となっているため、非活性化状態となっている。これは、ディスチャージトランジスタD1が活性化状態になると、約3〜6Vの正の高電圧が印加される主ビット線MBL1がグランドとショートするので、これを防止するためである。
すなわち、本実施形態に係る半導体記憶装置では、ディスチャージ制御回路としてのDSデコーダドライバ53が、互いに独立したディスチャージ制御信号DS0〜DSnを生成出力することによって、ディスチャージトランジスタD0〜Dnの活性化状態・非活性化状態を各々独立に制御することができる。このため、プログラム動作時において、接地電圧が印加される主ビット線MBL0に接続されるディスチャージトランジスタD0を活性化状態にする一方、約3〜6Vの正の高電圧が印加される主ビット線MBL1に接続されるディスチャージトランジスタD1を非活性化状態にすることができる。これにより、プログラム動作時に接地電圧が印加される主ビット線MBL0のみが、ディスチャージトランジスタD0を介して接地電圧0Vに設定される。
CSデコーダドライバ54はCSトランジスタ制御信号CS0,CS1を選択し、約10Vの電圧を印加する。これにより、主ビット線MBL0はノードNEVENに、主ビット線MBL1はノードNODDに接続される。
BSデコーダドライバ55はBSトランジスタ制御信号BS0を選択し、約10Vの電圧を印加する。これにより、ノードNEVENは接地電圧印加回路58に、ノードNODDはドレイン電圧印加回路59およびセンスアンプ60に接続される。図6において、接地電圧印加回路58はトランジスタT0により構成され、ドレイン電圧印加回路59はトランジスタT1により構成される。
これにより、約3〜6Vの正の高電圧VPPDが、ドレイン電圧印加回路T1、BSトランジスタB1、CSトランジスタC1を介して主ビット線MBL1に印加され、さらに、選択トランジスタS1を介して副ビット線SBL1に印加される。また、接地電圧0Vが、接地電圧印加回路T0、BSトランジスタB0、CSトランジスタC0を介して主ビット線MBL0に印加されるとともに、ディスチャージトランジスタD0を介して主ビット線MBL0に印加される。さらに、選択トランジスタS0を介して副ビット線SBL0に印加される。この結果、メモリセルMCには、ドレインに約3〜6Vの正の高電圧が印加されるとともに、ソースに接地電圧0Vが印加される。
この場合、図6に点線で示すように、プログラム動作時に流れる約100〜200μAのメモリセル電流は、ドレイン電圧印加回路T1に電圧を供給するVPPD端子から、メモリセルMCを経由して、ディスチャージトランジスタD0と接地電圧印加回路T0とに流れる。
従来の半導体記憶装置では、図8に示すように、メモリセル電流は、ドレイン電圧印加回路T1に電圧を供給するVPPD端子から、メモリセルMCを経由して、接地電圧印加回路T0にのみ流れていた。これに対して本実施形態では、接地電圧印加回路T0に加えて、ディスチャージトランジスタD0にもメモリセル電流が流れる。すなわち本実施形態によると、約100〜200μAのメモリセル電流は2箇所に分流してグランドに流れることになる。このため、従来の半導体記憶装置と比べて、メモリセル電流が流れた場合の電流経路におけるIR-DROPが小さくなる。特に、接地電圧印加回路T0、BSトランジスタB0およびCSトランジスタC0の電流経路におけるIR-DROPが小さくなる。この結果、メモリセルMCのソースに接地電圧を印加する際に生じる、メモリセル電流の電流経路におけるIR-DROPに起因する電圧上昇を抑えることが可能となる。
図7は本実施形態に係る半導体記憶装置の、メモリセルMCに関わる構成を抜き出した図であり、他の実施形態におけるプログラム動作時の電流経路を示している。図7の構成は図6とほぼ同様であり、図6の場合と異なる点についてのみ説明を行う。
図7の場合は、図6と比べて、CSデコーダドライバ54が選択するCSトランジスタ制御信号が異なる。すなわち図6の場合は、CSトランジスタ制御信号CS0,CS1を選択・駆動し、CSトランジスタC0,C1を活性化状態にしたが、図7の場合は、CSデコーダドライバ54はCSトランジスタ制御信号CS1のみを選択・駆動し、メモリセルMCのドレインと接続されるCSトランジスタC1のみを活性化状態にする。
これにより、約3〜6Vの正の高電圧VPPDが、ドレイン電圧印加回路T1、BSトランジスタB1およびCSトランジスタC1を介して主ビット線MBL1に印加され、さらに、選択トランジスタS1を介して副ビット線SBL1に印加される。また、接地電圧0Vが、ディスチャージトランジスタD0を介して主ビット線MBL0に印加され、さらに、選択トランジスタS0を介して副ビット線SBL0に印加される。この結果、メモリセルMCには、ドレインに約3〜6Vの正の高電圧が印加されるとともに、ソースに接地電圧0Vが印加される。
この場合、図7に点線で示すように、プログラム動作時に流れる約100〜200μAのメモリセル電流は、ドレイン電圧印加回路T1に電圧を供給するVPPD端子から、メモリセルMCを経由して、ディスチャージトランジスタD0のみに流れる。接地電圧印加回路T0にはメモリセル電流は流れない。
図6の場合と比べると、メモリセルMCに接地電圧を印加するときに生じるIR-DROP上昇量は大きくなるが、図8に示す従来技術と比べるとIR-DROP上昇量は小さい。すなわち、図8の場合は、接地電圧0Vは接地電圧印加トランジスタT0、BSトランジスタB0およびCSトランジスタC0を介して主ビット線MBL0に印加されるのに対して、図7に示す他の実施形態では、接地電圧0VはディスチャージトランジスタD0を介して直接主ビット線MBL0に印加されるためである。
このように、図7に示す本発明の他の実施形態によると、従来技術と比べてメモリセルに接地電圧を印加するときに生じるIR-DROP上昇量の低減を図ることが可能となる。一方、図6に示す実施形態と比べると、メモリセルに接地電圧を印加するときに生じるIR-DROP上昇量は大きくなるが、その一方で、選択・駆動するCSトランジスタ制御信号の個数が1個少なくなる。カラムトランジスタ制御信号の駆動数が削減されるため、カラムトランジスタ駆動による消費電流削減を図ることが可能となる。プログラム動作時のカラムトランジスタは正の高電圧で駆動されるため、カラムトランジスタ制御信号の駆動数を削減することによって、正の高電圧を生成・供給するチャージポンプ回路やレギュレータ回路の面積削減を図ることができる。
以上のように、本実施形態に係る半導体記憶装置によると、主ビット線毎にディスチャージトランジスタが設けられており、各ディスチャージトランジスタには、互いに独立したディスチャージ制御信号がゲートに与えられる。このため、プログラム動作時に、接地電圧が印加される主ビット線に設けられたディスチャージトランジスタについてのみ、活性化状態にすることができる。これにより、メモリセルのソースに印加される接地電圧の、メモリセル電流の電流経路におけるIR-DROPに起因する電圧上昇を低減することが可能になる。したがって、メモリセルのドレインに印加する正の高電圧の低減を図ることができるので、低電圧書き込み動作を実現することが可能になるとともに、正の高電圧を生成・供給するチャージポンプ回路やレギュレータ回路の面積削減を実現することが可能となる。
また、プログラム動作時のメモリセルのソースを接地電圧に近い値に設定することができるために、MONOS型フラッシュメモリのデバイス信頼性の向上を図ることができる。
また、メモリセルのソースを接地電圧に設定するのにディスチャージトランジスタを用いるため、カラムトランジスタのトランジスタサイズを縮小することが可能となり、これによりチップ面積の縮小を図ることができる。
さらに、図7の場合には、メモリセルのソースと接続される主ビット線のカラムトランジスタを非選択状態にして電圧を印加しないようにし、接地電圧をディスチャージトランジスタのみから供給する。これにより、カラムトランジスタ制御信号の駆動数を削減することができるため、カラムトランジスタ駆動による消費電流削減を図ることが可能となる。したがって、正の高電圧を生成・供給するチャージポンプ回路やレギュレータ回路の面積削減を図ることができる。
また、上述の実施形態において、プログラム動作時を例に説明したが、プログラム動作以外、例えば、読み出し動作時において実施してもよい。
なお、上述の実施形態において、DSデコーダドライバ53は、プログラム動作終了後に、ディスチャージトランジスタD0,D1をともに活性化状態にするのが好ましい。
また、上述の実施形態において、DSデコーダドライバ53は、読み出し動作終了後に、ディスチャージトランジスタD0,D1をともに活性化状態にするのが好ましい。
以上、本発明の実施形態を説明してきたが、本発明の半導体記憶装置は、上述の例示にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更等を加えたものに対しても有効である。
例えば、上述の実施形態に係る半導体記憶装置は、MONOS型フラッシュメモリを例にとって説明したが、本発明は、マスクROM等、フラッシュメモリ以外の半導体記憶装置でも適用可能である。
また、上述の実施形態に係る半導体記憶装置は、主ビット線と副ビット線とを備えた階層型ビット線構造を有するものとしたが、本発明は、階層型ビット線構造でないメモリセルアレイを備えた半導体記憶装置でも適用可能である。例えば、ディスチャージトランジスタは、上述の実施形態のように、メモリセルのソースおよびドレインと接続されている副ビット線と選択トランジスタを介して接続された、主ビット線に設けてもいいし、メモリセルのソースおよびドレインと直接的に接続されたビット線に設けてもかまわない。
また、上述の実施形態に係る半導体記憶装置は、仮想接地構成のメモリセルアレイを備えた例であったが、本発明は、NOR型、DINOR型、NAND型、AND型構成のメモリセルアレイを備えた半導体記憶装置でも適用可能である。
本発明に係る半導体記憶装置は、プログラム動作時においてメモリセルに接地電圧を印加するときに生じる、IR-DROPに起因した電圧上昇を抑制可能なので、低電圧書き込み動作及びチップ面積縮小を実現することができる。このため、例えば、消費電力がより少なく、サイズがさらに小さいフラッシュメモリ等を実現するのに有用である。
MC メモリセル
MBL0 主ビット線(第1のビット線)
MBL1 主ビット線(第2のビット線)
S0,S1 選択トランジスタ
D0 第1のディスチャージトランジスタ
D1 第2のディスチャージトランジスタ
15,15−0 カラムトランジスタ
16,16−0 電圧印加回路
53 DSデコーダドライバ(ディスチャージ制御回路)
54 CSデコーダドライバ
55 BSデコーダドライバ
MBL0 主ビット線(第1のビット線)
MBL1 主ビット線(第2のビット線)
S0,S1 選択トランジスタ
D0 第1のディスチャージトランジスタ
D1 第2のディスチャージトランジスタ
15,15−0 カラムトランジスタ
16,16−0 電圧印加回路
53 DSデコーダドライバ(ディスチャージ制御回路)
54 CSデコーダドライバ
55 BSデコーダドライバ
Claims (6)
- メモリセルと、
前記メモリセルのソースおよびドレインとそれぞれ、直接的に、あるいは、選択トランジスタを介して間接的に、接続された第1および第2のビット線と、
前記メモリセルに印加するための、接地電圧と、所定の正電圧とを出力する電圧印加回路と、
前記電圧印加回路から出力された接地電圧および所定の正電圧を、前記第1および第2のビット線に印加するか否かを制御する、カラム選択回路と、
前記第1および第2のビット線のそれぞれとグランドとの間に設けられており、互いに独立したディスチャージ制御信号をゲートに受ける、第1および第2のディスチャージトランジスタと、
前記ディスチャージ制御信号を生成出力するディスチャージ制御回路とを備えた
ことを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記カラム選択回路は、前記第1のビット線に接地電圧を印加し、前記第2のビット線に所定の正電圧を印加し、
前記ディスチャージ制御回路は、前記第1のディスチャージトランジスタを活性化状態にするとともに、前記第2のディスチャージトランジスタを非活性化状態にするように、前記ディスチャージ制御信号を生成出力する
ことを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記カラム選択回路は、前記第1のビット線に電圧を印加せず、前記第2のビット線に所定の正電圧を印加し、
前記ディスチャージ制御回路は、前記第1のディスチャージトランジスタを活性化状態にするとともに、前記第2のディスチャージトランジスタを非活性化状態にするように、前記ディスチャージ制御信号を生成出力する
ことを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記ディスチャージ制御回路は、プログラム動作終了後に、前記第1および第2のディスチャージトランジスタをともに活性化状態にする
ことを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記ディスチャージ制御回路は、読み出し動作終了後に、前記第1および第2のディスチャージトランジスタをともに活性化状態にする
ことを特徴とする半導体記憶装置。 - 請求項1記載の半導体記憶装置において、
前記第1および第2のビット線は、前記メモリセルのソースおよびドレインと接続されている副ビット線と選択トランジスタを介して接続された、主ビット線である
ことを特徴とする半導体記憶装置。
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