KR20030019271A - 반도체 장치 - Google Patents

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KR20030019271A
KR20030019271A KR1020020052305A KR20020052305A KR20030019271A KR 20030019271 A KR20030019271 A KR 20030019271A KR 1020020052305 A KR1020020052305 A KR 1020020052305A KR 20020052305 A KR20020052305 A KR 20020052305A KR 20030019271 A KR20030019271 A KR 20030019271A
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Abstract

제1 모드인 경우에는, 본체 블록 복수개 및 용장 블록을 갖는 메모리부의 본체 블록 복수개에 대응하는 블록 어드레스 공간 중에서 선택된 제1 블록 어드레스를 출력하고, 제2 모드인 경우에는, 블록 어드레스 공간의 2배의 블록 어드레스 공간 중에서 선택한 제2 블록 어드레스를 출력하는 어드레스 카운터와, 제2 모드일 때는, 어드레스 카운터의 출력인 블록 어드레스의 최상위의 값이 제1 로직 레벨인 경우에 어드레스 카운터의 출력에 대응하는 본체 블록을 선택하고, 최상위의 값이 제2 로직 레벨인 경우에 본체 블록을 강제 비선택으로 하여 용장 블록을 대신 선택하는 블록 선택 제어 회로를 갖는 어드레스 제어 회로를 구비하고 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 메모리 셀과 용장 메모리 셀을 갖는 반도체 메모리의 테스트를 행하는 것이 가능한 반도체 장치에 관한 것이다.
일반적으로 반도체 메모리는 어드레스와 I/O 폭으로 결정되는 메모리 용량의 메모리 셀 이외에 용장 메모리 셀을 갖고, 제조 공정의 여러 요인에 의해 생기는 불량 메모리 셀을 상기 용장 메모리 셀로 치환함으로써 반도체 메모리의 수율이 확보되도록 구성되어 있다.
반도체 메모리의 테스트에 이용되는 종래의 반도체 장치의 구성을, 반도체 메모리로서 플래시 메모리를 예로 들어 설명한다. 이 종래의 반도체 장치는 플래시 메모리를 갖고 있다. 일반적으로 플래시 메모리는, 복수의 메모리 셀로 이루어지는 블록 단위로 데이터의 소거를 행하는 것이 가능한 구성으로 되어 있다. 이 때문에, 불량 메모리 셀을 용장 메모리 셀로 치환하는 경우에는, 불량 메모리 셀을 포함하는 블록을, 복수의 용장 메모리 셀로 이루어지는 용장 블록으로 치환하는 것이 행해진다.
플래시 메모리는 일반적으로 도 13에 도시한 바와 같이, 메모리 셀 어레이(3) 및 컬럼 디코더(4) 및 로우 디코더(5)를 갖는 메모리부(2)와, 감지 증폭기부(7)와, 어드레스 제어 회로(11) 및 데이터 제어 회로(13)를 갖는 제어부(10)와, 커맨드 인터페이스(14)와, 자동 동작 제어 회로(16)와, 전원 제어 회로(18)를 구비하고 있다. 어드레스 제어부(11)는 입력된 어드레스에 기초하여 메모리부(2)를 제어한다. 데이터 제어 회로(13)는 출력 인에이블 신호 OEB, 칩 인에이블 신호 CEB, 기록 인에이블 신호 WEB에 기초하여 메모리부를 제어한다. I/O부를 통해 입력된 데이터는 데이터 제어 회로(13)에 의해 메모리부(2)로 보내진다. 또한, 감지 증폭기부(7)에 의해 판독된 메모리부(2)의 데이터는 데이터 제어 회로(13)를 통해 I/O부로 출력된다. 한편, I/O부를 통해 입력된 커맨드는 커맨드 인터페이스(14)를 통해 자동 동작 제어 회로(16)나 전원 제어 회로(18)로 보내진다. 전원 제어 회로(18)는 메모리부(2)의 전원의 제어를 행하고, 자동 동작 제어 회로(16)는, 예를 들면 복수 블록 자동 소거 기능을 실행한다. 또, 자동 소거 기능이란, 메모리 셀이 소거 상태에 있는지의 여부를 검증(소거 검증)하여, 모든 셀에 대한 소거 검증이 패스할 때까지 소거 동작을 제어하는 기능이다.
그런데, 용장 블록은 치환을 전제로 하고 있기 때문에 특정한 어드레스를 갖지 않는다. 따라서 용장 블록에 대하여 자동 동작에서의 기입, 소거의 테스트를 실행하는데 있어서는, 치환의 어드레스를 기억하고 있는 치환 어드레스 기억 회로의 데이터를 재기입하거나, 강제적으로 용장 블록을 선택하는 테스트 모드로 하여 본체 블록의 테스트와는 별도로 다시 한번 자동 동작을 실행할 수밖에 없어, 한번에 모든 블록의 기입, 소거를 확인하는 것은 불가능하였다. 이 때문에 테스트에 시간이 걸린다는 문제가 있었다.
본 발명은, 상기 사정을 감안하여 이루어진 것으로, 테스트 시간을 가급적 단축할 수 있는 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치에 관한 어드레스 제어 회로의 구성을 도시한 블록도.
도 2는 치환 어드레스 데이터를 일시적으로 래치하는 테스트용 치환 어드레스 기억 회로의 구성을 도시한 회로도.
도 3은 제1 실시예에 따른 어드레스 제어 회로의 통상 시의 블록 선택 타이밍을 설명하는 플로우차트.
도 4는 제1 실시예에 따른 어드레스 제어 회로의 테스트 시의 블록 선택 타이밍을 설명하는 플로우차트.
도 5a 내지 도 5c는 본 발명의 제2 실시예에 따른 반도체 장치의 자동 소거 동작을 설명하는 플로우차트.
도 6은 도 5에 도시한 자동 소거 동작에 이용되는 플래그의 설정 회로의 구성을 도시한 회로도.
도 7은 본 발명의 제3 실시예에 따른 반도체 장치에 관한 어드레스 제어 회로의 구성을 도시한 블록도.
도 8은 제3 실시예의 자동 소거 동작에 이용되는 플래그의 설정 회로의 구성을 도시한 회로도.
도 9는 제3 실시예의 블록 선택 타이밍을 도시한 타이밍차트.
도 10은 본 발명의 제4 실시예에 따른 반도체 장치의 자동 소거 동작을 설명하는 플로우차트.
도 11은 본 발명의 제5 실시예에 따른 반도체 장치에 관한 행 용장 치환 판정 회로의 구성을 도시한 회로도.
도 12는 본 발명의 제6 실시예에 따른 반도체 장치에 관한 I/O 치환의 기입 제어 회로.
도 13은 플래시 메모리의 일반적인 구성을 도시한 블록도.
도 14는 종래의 반도체 장치의 어드레스 제어 회로의 구성을 도시한 블록도.
도 15는 어드레스 카운터를 구성하는 어드레스 버퍼의 일 구체예를 도시한 회로도.
도 16은 용장 블록 치환 판정 회로의 일 구체예를 도시한 회로도.
도 17a 내지 도 17c는 자동 소거 동작을 설명하는 플로우차트.
도 18은 종래의 다른 반도체 장치에 관한 I/O 치환의 기입 제어 회로.
도 19는 도 18에 도시한 기입 제어 회로에 이용되는 멀티플렉서의 일례를 도시한 회로도.
도 20은 도 18에 도시한 기입 제어 회로에 이용되는 검증 판정 회로의 일례를 도시한 회로도.
도 21은 도 18에 도시한 기입 제어 회로에 이용되는 기입 데이터 전환 회로의 일례를 나타내는 회로도.
도 22a 및 도 22b는 도 18에 도시한 기입 제어 회로에 이용되는 내부 데이터 발생 회로의 일례를 도시한 회로도.
도 23은 제1 실시예의 변형예에 따른 어드레스 제어 회로의 구성을 도시한 블록도.
도 24는 제4 실시예의 변형예의 동작을 설명하는 플로우차트.
도 25는 제6 실시예의 변형예의 구성을 도시한 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
2 : 메모리부
3 : 메모리 셀 어레이
4 : 컬럼 디코더
5 : 로우 디코더
7 : 감지 증폭기부
10 : 제어부
11 : 어드레스 제어 회로
13 : 데이터 제어 회로
14 : 커맨드 인터페이스
16 : 자동 동작 제어 회로
18 : 전원 제어 회로
20 : 어드레스 제어 회로
22 : 어드레스 카운터
23, 23a∼23c : 어드레스 버퍼
23d : 더미 버퍼
24 : 블록 어드레스 디코더
26 : 용장 블록 치환 판정 회로
28 : 치환 어드레스 기억 회로
29 : 테스트용 치환 어드레스 기억 회로
30 : 블록 선택 제어부
40 : 최종 블록 판정 회로
본 발명의 제1 양태에 따른 반도체 장치는, 제1 모드인 경우에는, 본체 블록 복수개 및 용장 블록을 갖는 메모리부의 상기 본체 블록 복수개에 대응하는 블록 어드레스 공간 중에서 선택된 제1 블록 어드레스를 출력하고, 제2 모드인 경우에는, 상기 블록 어드레스 공간의 배의 블록 어드레스 공간 중에서 선택한 제2 블록 어드레스를 출력하는 어드레스 카운터와, 불량 블록의 어드레스 정보 및 상기 불량 블록이 치환되는 용장 블록의 어드레스를 기억하는 기억 회로와, 상기 어드레스 카운터의 출력과 상기 기억 회로에 기억된 불량 블록의 어드레스를 비교하여 일치했을 때에는 일치 신호를 출력하는 용장 블록 치환 판정 회로와, 상기 제2 모드일 때는, 상기 어드레스 카운터의 출력인 블록 어드레스의 최상위의 값이 제1 로직 레벨인 경우에 상기 어드레스 카운터의 출력에 대응하는 본체 블록을 선택하고, 상기최상위의 값이 제2 로직 레벨인 경우에 상기 본체 블록을 강제 비선택으로 하여 상기 용장 블록을 대신 선택하며, 상기 제1 모드일 때는, 상기 일치 신호가 상기 용장 블록 치환 판정 회로로부터 출력되지 않은 경우에 상기 어드레스 카운터의 출력에 대응하는 본체 블록을 선택하고, 상기 일치 신호가 상기 용장 블록 치환 판정 회로로부터 출력된 경우에, 상기 본체 블록을 강제 비선택으로 하고 또한 상기 기억 회로의 출력에 기초하여 상기 어드레스 카운터의 출력에 대응하는 본체 블록이 치환되는 용장 블록을 대신 선택하는 블록 선택 제어 회로를 갖는 어드레스 제어 회로를 포함하는 것을 특징으로 한다.
본 발명의 제2 양태에 따른 반도체 장치는, 불량 메모리 셀을 치환하기 위한 용장 워드선 또는 비트선과, 불량 워드선 또는 비트선을 상기 용장선으로 치환하기위한 어드레스 정보를 기억하는 기억 회로와, 어드레스 카운터와, 상기 어드레스 카운터 출력에 따라서 순차적으로 메모리 셀을 선택하고, 기입 또는 소거를 실행하며, 모든 메모리 셀에 대하여 동작을 종료한 시점에서 자동적으로 동작 완료하는 자동 동작 제어 회로를 구비하고, 테스트 시에는, 모든 메모리 셀을 순차적으로 선택하고, 기입 및 소거 동작을 실행하는 것을 특징으로 한다.
본 발명의 제3 양태에 따른 반도체 장치는, 메모리 셀이 접속된 본체 컬럼 및 용장 컬럼과, 용장 컬럼을 어떤 본체 컬럼으로 치환하였는지의 정보를 보유하는 보유 회로와, 선택된 본체 및 용장 컬럼 상의 데이터를 감지하는 감지 증폭기와, 각각의 감지 증폭기에 대하여 감지 출력과 셀 데이터 기대값을 비교하는 비교 회로와, 통상시에는 상기 보유 회로에 보유된 정보에 따라 지정된 컬럼의 감지 출력을,용장 컬럼용 감지 증폭기 출력으로 치환하여 기준값과 비교하고, 테스트 시에는 상기 보유 회로의 정보에 관계없이, 본체 컬럼과 용장 컬럼 각각의 감지 증폭기 출력과 기준값을 비교하는 검증 판정 회로를 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예를, 도면을 참조하여 상세히 설명한다.
[제1 실시예]
본 발명의 제1 실시예에 따른 반도체 장치를, 도 1 내지 도 4를 참조하여 설명한다. 이 실시예의 반도체 장치는, 플래시 메모리를 갖고, 예를 들면 도 13에 도시한 바와 같이, 메모리 셀 어레이(3) 및 컬럼 디코더(4) 및 로우 디코더(5)를 갖는 메모리부(2)와, 감지 증폭기부(7)와, 어드레스 제어 회로(11) 및 데이터 제어 회로(13)를 갖는 제어부(10)와, 커맨드 인터페이스(14)와, 자동 동작 제어 회로(16)와, 전원 제어 회로(18)를 구비하고 있다. 어드레스 제어 회로(11)는 입력된 어드레스에 기초하여 메모리부(2)를 제어한다. 데이터 제어 회로(13)는 출력인에이블 신호 OEB, 칩 인에이블 신호 CEB, 기록 인에이블 신호 WEB에 기초하여 메모리부를 제어한다. I/O부를 통해 입력된 데이터는 데이터 제어 회로(13)에 의해 메모리부(2)로 보내진다. 또한, 감지 증폭기부(7)에 의해 판독된 메모리부(2)의 데이터는 데이터 제어 회로(13)를 통해 I/O부로 출력된다. 한편, I/O부를 통해 입력된 커맨드는 커맨드 인터페이스(14)를 통해 자동 동작 제어 회로(16)나 전원 제어 회로(18)로 보내진다. 전원 제어 회로(18)는 메모리부(2)의 전원의 제어를 행하고, 자동 동작 제어 회로(16)는, 예를 들면 복수 블록 자동 소거 기능을 실행한다. 그리고, 이 실시예에 따른 어드레스 제어 회로의 구성을 도 1에 도시한다.
이 실시예에 따른 어드레스 제어 회로(20)는, 8개의 블록 BLK0∼BLK7과, 2개의 용장 블록 RD0∼RD1을 갖는 메모리부에 대하여 적용된다. 어드레스 제어 회로(20)는, 어드레스 카운터(22)와, 블록 어드레스 디코더(24)와, 용장 블록 치환 판정 회로(26)와, 치환 어드레스 기억 회로(28)와, 블록 선택 제어부(30)와, 최종 블록 판정 회로(40)를 구비하고 있다.
어드레스 카운터(22)는, 복수의 어드레스 버퍼(23a, 23b, 23c) 및 더미 버퍼(23d)로 구성되어 있다. 이들 어드레스 버퍼(23a, 23b, 23c) 및 더미 버퍼(23d)는 각각, 도 15에 도시한 어드레스 버퍼(23)로 구성되어 있으며, 이 어드레스 버퍼(23)는 카운터부(230)와 멀티플렉서부(250)로 구성되어 있다. 멀티플렉서부(250)는 NAND 게이트(251, 253, 254)와 인버터(252)로 구성되며, 통상 판독 시(READ=H)에는, 입력 단자 IN로부터 입력된 어드레스를 그대로 출력 단자 OUT으로부터 출력한다. 그리고, 어드레스를 카운트하는 자동 소거 시(READ=L)에는, 카운터부(230)의 출력(후술하는 인버터(238)의 출력)을 출력 단자 OUT로부터 출력한다.
카운터부(230)는, 게이트에 리세트 신호 RST가 입력되는 n 채널 MOS 트랜지스터(231, 237)와, 인버터(232a, 232b)로 이루어지는 래치 회로(232)와, 트랜스퍼 게이트(234)와, 인버터(235a, 235b)로 이루어지는 래치 회로(235)와, 인버터(238)와, 트랜스퍼 게이트(239)와, NAND 게이트(240)와, 인버터(241)와, NAND 게이트(242)와, 인버터(243)를 구비하고 있다. 래치 회로(232)의 입력은 트랜지스터(231)에 의해 리세트되며, 래치 회로(235)의 입력은 트랜지스터(237)에 의해 래치되는 구성으로 되어 있다. 또한 래치 회로(232)의 출력단은 트랜스퍼게이트(234)를 통해 래치 회로(235)의 입력단에 접속된다. 래치 회로(235)의 출력단은, 인버터(238)의 입력단에 접속되어 있다. 인버터(238)의 출력은 멀티플렉서부(250)로 보내짐과 함께, 트랜스퍼 게이트(239)를 통해 래치 회로(232)의 입력으로 귀환하는 구성으로 되어 있다. 또한, 2입력 NAND 게이트(240)의 한쪽의 입력단에 래치 회로(232)의 입력단이 접속되고, 다른 쪽의 입력단에 입력 캐리 신호 CARRYIN이 입력된다. NAND 게이트(240)의 출력은 인버터(241)를 통해 캐리 신호 CARRY로서 외부로 출력된다. 2입력 NAND 게이트(242)의 한쪽의 입력단에는 입력 캐리 신호 CARRYIN 신호가 입력되고, 다른 쪽의 입력단에는 펄스인 카운트 업 신호 ADV가 입력되는 구성으로 되어 있다.
이 카운터부(230)는, 다음과 같이 동작한다.
a) 인버터(238)의 출력이 "L" 레벨 또한 입력 캐리 신호 CARRYIN가 "H" 레벨일 때에 카운트 업 신호 ADV로 되는 펄스가 입력되고, 카운트 업 신호 ADV가 "L" 레벨로부터 "H" 레벨로 변화한 경우에는, 인버터(238)의 출력 및 캐리 신호 CARRY는 모두 "L" 레벨로부터 "H" 레벨로 변화한다.
b) 인버터(238)의 출력이 "H" 레벨 또한 입력 캐리 신호 CARRYIN가 "H" 레벨일 때에 카운트 업 신호 ADV로 되는 펄스가 입력되고, 카운트 업 신호 ADV가 "L" 레벨로부터 "H" 레벨로 변화한 경우에는, 인버터(238)의 출력 및 캐리 신호 CARRY는 모두 "H" 레벨로부터 "L" 레벨로 변화한다.
c) 입력 캐리 신호 CARRYIN가 "L" 레벨인 경우에는, 인버터(238)의 출력의 레벨에 상관없이, 인버터(238)의 출력 및 캐리 신호 CARRY의 레벨은 "L" 레벨 상태로 유지된다.
다시 도 1로 되돌아가, 이와 같이 구성된 어드레스 버퍼(23a, 23b, 23c), 및 더미 버퍼(23d)로 이루어지는 어드레스 카운터(22)에서는, 최하단의 어드레스 버퍼(23a)의 입력 캐리 신호 CARRYIN로서 항상 "H" 레벨의 신호가 입력되고, 어드레스 버퍼(23a)로부터 출력되는 캐리 신호 CARRY는 다음단의 어드레스 버퍼(23b)의 입력 캐리 신호 CARRYIN로 되고, 어드레스 버퍼(23b)로부터 출력되는 캐리 신호 CARRY는 다음단의 어드레스 버퍼(23c)의 입력 캐리 신호 CARRYIN로 된다. 어드레스 버퍼(23c)로부터 출력되는 캐리 신호 CARRY는 다음단의 더미 버퍼(23d)의 입력 캐리 신호 CARRYIN로 된다. 또, 더미 버퍼(23d)의 입력 단자 IN는 접지되어 있다.
따라서, 통상 판독 시에는, 어드레스 카운터(22)에 3비트의 블록 어드레스 신호가 어드레스 패드로부터 입력되면, 최하위의 비트는 어드레스 버퍼(23a)에, 중위의 비트는 어드레스 버퍼(23b)에, 최상위의 비트는 어드레스 버퍼(23c)에 각각 입력되는 구성으로 되어 있다. 또한, 자동 소거 동작 시에는, 입력된 카운트업 신호 ADV의 펄스의 총수를 카운트하여 카운트 결과에 따른 블록 어드레스가 어드레스 카운터(22)로부터 출력된다. 예를 들면, 먼저, 카운트 업 신호 ADV로서 1개의 펄스가 입력되면, 어드레스 버퍼(23a)의 출력은 "H" 레벨의 신호로 되지만, 다른 어드레스 버퍼(23b, 23c)의 출력은 모두 "L" 레벨로 된다. 이 상태에서, 카운트 업 신호 ADV로서 1개의 펄스가 더 입력되면, 어드레스 버퍼(23a)의 출력은 "L" 레벨, 어드레스 버퍼(23b)의 출력은 "H" 레벨, 어드레스 버퍼(23c)의 출력은 "L" 레벨로 된다. 이 상태에서, 카운트 업 신호 ADV로서 1개의 펄스가 더욱 입력되면, 어드레스 버퍼(23a)의 출력은 "H" 레벨, 어드레스 버퍼(23b)의 출력은 "H" 레벨, 어드레스 버퍼(23c)의 출력은 "L" 레벨로 된다.
또, 더미 버퍼(23d)의 출력단 OUT으로부터 출력되는 신호 RDSEL는, 블록 BLK0∼BLK7을 전부 강제적으로 비선택 상태로 하는 데 이용된다. 또한, 어드레스 버퍼(23c)로부터 출력되는 캐리 신호 CARRY1는, 용장 블록이 최종의 용장 블록인지의 여부 판정에 이용된다.
참고로서, 종래의 반도체 장치에 따른 어드레스 제어 회로(200)의 구성을 도 14에 도시한다. 이 어드레스 제어 회로(200)는, 8개의 블록 BL0∼BL7과, 2개의 용장 블록 RD0∼RD1을 갖는 메모리부에 대하여 적용된다. 어드레스 제어 회로(200)는, 어드레스 카운터(220)와, 블록 어드레스 디코더(24)와, 용장 블록 치환 판정 회로(26)와, 치환 어드레스 기억 회로(28)와, 블록 선택 제어부(300)를 구비하고 있다.
이 종래의 어드레스 제어 회로(200)에서는, 어드레스 버퍼(23c)로부터 출력되는 캐리 신호 CARRY는, 어드레스 공간 내의 최종 어드레스에 상당하는 블록인지의 여부의 판정에 이용되는 신호이다. 또한, 치환 어드레스 기억 회로(28)에는, 불량 블록의 어드레스 및 이 불량 블록에 대하여 치환해야 될 용장 블록의 정보가 기억되어 있다. 블록 선택 제어부(300)는, 인버터(32)와, 블록 BLK0∼BLK7에 대응하여 설치된 AND 게이트(340∼347)를 구비하고 있다. 각 AND 게이트(34i)(i=0, …, 7)는, 용장 블록 치환 판정 회로(26)로부터 인버터(32)를 통해 전송되어 오는 용장블록 사용 지시 신호 HIT와, 블록 어드레스 디코더(24)로부터 전송되어 오는 블록 선택 신호 BLK<i>에 기초하여, 대응하는 블록 BLKi을 선택한다.
다음에, 본 실시예에 따른 용장 블록 치환 판정 회로(26)의 일 구체예를 도 16에 도시한다. 이 용장 블록 치환 판정 회로(26)는, 도 16에 도시한 바와 같이, 용장 블록 선택부(26a, 26b)와, OR 게이트(27)를 구비하고 있다. 용장 블록 선택부(26a)는, 3개의 배타적 NOR 회로(26a0∼26a2)와, 4입력 AND 게이트(26ax)를 갖고, 어드레스 카운터(22)로부터 전송되어 오는 블록 어드레스 신호 BLKAD<0>∼BLKAD<2>와, 용장 블록 RD0을 사용할지의 여부를 나타내는 신호 FUSE0USE와, 용장 블록 RD0에 의해 치환해야 될 블록의 어드레스 신호 FUSE0AD<0>∼FUSE0AD<2>에 기초하여, 용장 블록 RD0을 선택하는 용장 블록 선택 신호 RDBLK<0>를 출력한다. 또한, 용장 블록 선택부(26b)는, 3개의 배타적 NOR 회로(26b0∼26b2)와, 4입력 AND 게이트(26bx)를 갖고, 어드레스 카운터(22)로부터 전송되어 오는 블록 어드레스 신호 BLKAD<0>∼BLKAD<2>와, 용장 블록 RD1을 사용할지의 여부를 나타내는 신호 FUSE1USE와, 용장 블록 RD1에 의해 치환해야 될 블록의 어드레스 신호 FUSE1AD<0>∼FUSE1AD<2>에 기초하여, 용장 블록 RD1을 선택하는 용장 블록 선택 신호 RDBLK<1>를 출력한다. OR 게이트(27)는 AND 게이트(26ax, 26bx)의 출력에 기초하여 용장 블록 사용 지시 신호 HIT를 출력한다.
또한, 치환 어드레스 기억 회로(28)에는, 불량 블록의 어드레스 및 이 불량 블록에 대하여 치환해야 될 용장 블록의 정보가 기억되어 있다. 예를 들면, 용장블록 RD0에는 블록 BLK0의 어드레스0h(16진수의 0)를, 용장 블록 RD1에는 블록 BLK1의 어드레스1h(16진수의 1)를 치환원으로 한다. 치환 어드레스 기억 회로(28)가 재기입 가능한 불휘발성 메모리인 경우에는 치환할 어드레스를 상기 메모리에 직접 기입해 놓으면 된다. 퓨즈 회로와 같이 치환 어드레스 데이터를 한번밖에 기입할 수 없는 타입의 치환 어드레스 기억 회로인 경우에는, 도 2에 도시한 바와 같이 일시적으로 치환 어드레스 데이터를 래치하는 테스트용 치환 어드레스 기억 회로(29)를 새롭게 설치함으로써 테스트가 가능해진다. 도 2에 도시한 테스트용 치환 어드레스 기억 회로(29)의 예에서는, 통상적으로는 파워 온 시 등의 치환 어드레스 판독 기간(FUSEREADB="L")에 치환 어드레스 데이터를 래치한다. 한편, 테스트를 위해 TESTLAT 신호를 "H" 레벨로 하고, 치환을 할 블록 어드레스를 입력 패드로부터 입력함으로써 치환 어드레스 기억 회로(28)에 데이터를 직접 기입하지 않고 일시적으로 임의의 치환 어드레스 데이터를 래치시킬 수 있다.
블록 선택 제어부(30)는, NAND 게이트(31)와, 인버터(32)와, NAND 게이트(33)와, 블록 BLK0∼BLK7에 대응하여 설치된 AND 게이트(340∼347)를 구비하고 있다. 각 AND 게이트(34i)(i=,…, 7)는, 인버터(32) 및 NAND 게이트(33)를 통해 전송되어 오는 테스트 신호 TEST와, 용장 블록 치환 판정 회로(26)로부터 NAND 게이트(33)를 통해 전송되어 오는 용장 블록 사용 지시 신호 HIT와, 블록 어드레스 디코더(24)로부터 전송되어 오는 블록 선택 신호 BLK<i>에 기초하여, 블록 어드레스에 대응하는 블록 BLKi을 선택한다.
최종 블록 판정 회로(40)는, 인버터(41)와 NAND 게이트(42, 43, 44)를 구비하고 있다. NAND 게이트(42)는, 더미 버퍼(23d)의 출력 신호 RDSEL와, 테스트 신호 TEST와, 어드레스 버퍼(23a)의 캐리 신호 CARRY2에 기초하여, NAND 연산을 행하고, 연산 결과를 NAND 게이트(44)로 출력한다. NAND 게이트(43)는, 인버터(41)를 통해 전송되어 오는 테스트 신호 TEST와, 어드레스 버퍼(23c)의 캐리 신호 CARRY1에 기초하여, NAND 연산을 행하고, 연산 결과를 NAND 게이트(44)로 송출한다. NAND 게이트(44)는, NAND 게이트(42) 및 NAND 게이트(43)의 출력에 기초하여, NAND 연산을 행하고, 최종 블록인지의 여부 판정에 이용되는 신호 BLKEND를 출력한다.
다음에, 도 1에 도시한 어드레스 제어 회로(20)의 동작을 설명한다.
먼저, 어드레스 제어 회로(20)의 통상의 판독 시(도 15에 도시한 신호 READ가 "H"일 때)의 동작에 대하여 설명한다. 통상의 판독 시에는, 일반적으로 테스트 신호 TEST는 "L" 레벨이기 때문에, 블록 선택 제어부(30)의 NAND 게이트(31)의 출력이 "H" 레벨로 되어 있다. 또한 통상의 판독 시에는, 어드레스 패드로부터 입력된 블록 어드레스는 어드레스 카운터(22)를 통해 블록 어드레스 디코더(24) 및 용장 블록 치환 판정 회로(26)로 보내진다. 이 때, 어드레스 카운터(22)를 통해 전송되어 온 블록 어드레스가 불량 블록의 어드레스가 아닌 경우에는, 용장 블록 치환 판정 회로(26)로부터 출력되는 용장 블록 사용 지시 신호 HIT가 "L" 레벨로 되고, 블록 어드레스 디코더(24)로부터 출력되는 블록 선택 신호 중, 상기 블록 어드레스에 대응하는 블록을 선택하는 블록 선택 신호만이 "H" 레벨로 되며, 다른 블록 선택 신호가 "L" 레벨로 된다. 예를 들면, 상기 블록 어드레스에 대응하는 블록이블록 BLK0이면, 블록 선택 신호 BLK<0>만이 "H" 레벨로 되고, 다른 블록 선택 신호 BLK<1>∼BLK<7>가 "L" 레벨로 된다. 이에 따라, 상기 블록 어드레스에 대응하는 블록만이 블록 선택 제어부(30)에 의해 선택되도록 제어된다.
한편, 어드레스 카운터(22)를 통해 전송되어 온 블록 어드레스가 불량 블록의 어드레스인 경우에는 용장 블록 치환 판정 회로(26)로부터 출력되는 용장 블록 사용 지시 신호 HIT가 "H" 레벨이고, 통상의 판독 시에는 테스트 신호 TEST는 "L" 레벨이기 때문에, NAND 게이트(33)의 출력이 "L" 레벨로 되고, 블록 선택부(30)에 의해 블록 BLK0∼BLK7은 강제적으로 비선택 상태로 된다. 그리고, 이 때, 치환 어드레스 기억 회로(28)에 기억된 정보에 기초하여 용장 블록 치환 판정 회로(26)로부터 출력되는 용장 블록 선택 신호 RDBLK<0>, RDBLK<1> 중, 상기 불량 블록으로 치환되어야 될 용장 블록을 선택하는 용장 블록 선택 신호만이 "H" 레벨이고 다른 용장 블록 선택 신호가 "L" 레벨로 되어, 상기 불량 블록으로 치환되어야 될 용장 블록만이 선택된다. 예를 들면, 상기 불량 블록으로 치환되어야 될 용장 블록이 용장 블록 RD0인 경우에는, 용장 블록 선택 신호 RDBLK<0>만이 "H" 레벨로 되고, 다른 용장 블록 선택 신호 RDBLK<1>는 "L" 레벨로 된다. 이에 따라, 상기 불량 블록으로 치환되어야 될 용장 블록이 선택된다.
다음에, 어드레스 제어 회로(20)의 자동 소거 시(도 15에 도시한 신호 READ가 "L" 레벨일 때)의 동작에 대하여 설명한다. 자동 소거 동작 시에는, 어드레스 카운터(22)로부터 출력되는 블록 어드레스는, 어드레스 카운터(22)에 입력된 카운트업신호 ADV의 펄스의 총수에 따른 블록 어드레스이기 때문에, 카운트 업 신호ADV의 1 펄스가 어드레스 카운터(22)에 입력될 때마다 이전 블록 어드레스로부터 1만큼 증가한 블록 어드레스가 출력되게 된다. 통상의 판독 동작의 경우와 마찬가지로, 어드레스 카운터(22)로부터 출력되는 블록 어드레스에 대응하는 블록이 불량 블록이 아닐 때는 상기 블록이 선택된다. 그러나, 상기 블록이 불량 블록일 때는, 용장 블록 치환 판정 회로(26)의 출력 신호 HIT가 "H" 레벨로 되지만, 테스트 신호 TEST의 값에 따라 동작이 다르다. 테스트 신호 TEST가 "L" 레벨인 경우에는 통상의 판독 시와 마찬가지로, NAND 게이트(33)의 출력이 "L" 레벨로 되기 때문에, 상기 블록 어드레스에 대응하는 블록으로 치환되는 용장 블록이 선택되고, 각각 자동 소거 동작이 행해진다. 테스트 신호 TEST가 "H" 레벨인 경우에는, NAND 게이트(33)의 출력이 "H" 레벨로 되기 때문에, 블록 BLK0∼BLK7이 블록 어드레스 디코더(24)의 출력에 따라서 순차적으로 선택되고, 자동 소거 동작이 행해진다. 그리고, 이 경우, 블록 어드레스가 최종의 블록 BLK7의 블록 어드레스에 도달했을 때, 어드레스 버퍼(23c)로부터 출력되는 신호 CARRY1는 "H" 레벨로 되지만 더미 버퍼(23d)의 출력 RDSEL은 "L" 레벨이기 때문에, 최종 블록 선택 플래그 BLKEND는 "H" 레벨로 되지 않고, 또한 블록 어드레스가 카운트 업된다. 이에 따라, 더미 버퍼(23d)의 출력 RDSEL이 "H" 레벨로 되어, 블록 BLK0∼BLK7이 강제 비선택 상태로된다. 여기서, 용장 블록 RD0, RD1의 블록 어드레스가 0h(16진수 0), 1h(16진수 1)로 각각 지정되어 있으면, 용장 블록 RD0, RD1이 순차적으로 선택되어, 1 블록씩 기입, 소거 동작이 실행된다. 최후의 용장 블록이 선택된 시점에서(RDSEL이 "H" 레벨로 되는 시점에서), 최종 블록 선택 플래그 BLKEND가 "H" 레벨이 되기 때문에,최종의 용장 블록으로의 기입, 소거가 종료한 때에, 자동 소거 동작이 종료한다.
상기 자동 소거 동작은, 도 13에 도시한 자동 동작 제어 회로(16)에 의해 행해진다.
이 자동 소거 동작을, 도 17a 내지 도 17 c를 참조하여 설명한다. 먼저, 도 17a의 단계 F40에 도시한 바와 같이, 어드레스 카운터(220)의 블록 어드레스를 리세트한다. 계속해서, 상기 블록 어드레스에 대응하는 블록 또는 용장 블록 내의 모든 셀이 기입 상태로 되어 있는, 즉 블록 기입 처리가 종료되어 있는지의 여부를 단계 F41에서 판정하고, 블록 기입이 종료되지 않은 경우에는, 단계 F42로 진행하여 블록 기입 처리를 행한다. 이 블록 기입 처리는 도 17b에 도시한 바와 같이 하여 행해진다. 도 17b에서, 먼저, 단계 F51에 도시한 바와 같이 로우 또는 컬럼 어드레스를 리세트한다. 계속해서, 단계 F52로 진행하여, 기입 검증, 즉 상기 로우 또는 컬럼 어드레스에 대응하는 모든 셀이 기입 상태에 있는지의 여부의 검증 처리를 행한다. 상기 로우 또는 컬럼 어드레스에 대응하는 모든 셀이 기입 상태에 있지 않은 경우에는 단계 F53으로 진행하여, 기입을 행하고, 그 후 단계 F52로 되돌아간다. 상기 로우 또는 컬럼 어드레스에 대응하는 모든 셀이 기입 상태에 있다고 검증된 경우에는, 단계 F54로 진행하여, 상기 로우 또는 컬럼 어드레스가 최종 어드레스인지의 여부가 판정된다. 상기 로우 또는 컬럼 어드레스가 최종 어드레스인 경우에는 기입 처리를 종료한다. 상기 로우 또는 컬럼 어드레스가 최종 어드레스가 아닌 경우에는, 단계 F55로 진행하여 상기 로우 또는 컬럼 어드레스를 카운트 업하고, 그 후 단계 F52로 되돌아가 상술한 단계를 반복함으로써 기입 처리가 행해진다.
이와 같이 하여, 도 17a에 도시한 단계 F42에서, 상기 블록 어드레스에 대응하는 블록의 기입 처리가 끝나면, 도 17a의 단계 F41로 되돌아가, 블록 기입이 종료했는지의 여부가 판정된다. 블록 기입이 종료하였다고 판정되면, 단계 F43으로 진행하여, 상기 블록 어드레스에 대응하는 블록의 소거가 종료하였는지의 여부가 판정된다. 블록의 소거가 종료하지 않은 경우에는, 단계 F44로 진행하여, 블록의 소거 처리가 행해진다.
이 블록의 소거 처리의 상세를 도 17c를 참조하여 설명한다. 먼저, 도 17c의 단계 F61에서 도시한 바와 같이, 로우 또는 컬럼 어드레스를 리세트한다. 계속해서, 단계 F62로 진행하여 소거 검증, 즉 상기 로우 또는 컬럼 어드레스에 대응하는 모든 셀이 소거 상태에 있는지 여부의 검증 처리를 행한다. 상기 로우 또는 컬럼 어드레스에 대응하는 모든 셀이 소거 상태에 있지 않은 경우에는, 단계 F63으로 진행하여 소거 처리를 행하고, 그 후, 단계 F62로 진행하여, 상술한 단계를 반복한다. 상기 로우 또는 컬럼 어드레스에 대응하는 모든 셀이 소거 상태에 있는 경우에는, 단계 F64로 진행하여, 상기 로우 또는 컬럼 어드레스가 블록 내의 최종 어드레스인지의 여부를 판정한다. 상기 로우 또는 컬럼 어드레스가 블록 내의 최종 어드레스일 때는 소거 처리를 종료한다. 상기 로우 또는 컬럼 어드레스가 블록 내의 최종 어드레스가 아닐 때에는, 단계 F65로 진행하여 상기 로우 또는 컬럼 어드레스를 카운트 업한다. 그리고, 그 후 단계 F62로 되돌아가 상술한 단계를 반복함으로써, 소거 처리를 행한다.
이와 같이 하여 도 17a의 단계 F44에 도시한 소거 처리가 행해지면, 도 17a의 단계 F43으로 되돌아가, 상기 블록 어드레스에 대응하는 블록의 소거가 종료하였는지 여부의 판정이 행해진다. 상기 블록 어드레스에 대응하는 블록의 소거가 종료하였다고 판정된 경우에는, 단계 F45로 진행하여 상기 블록이 최종 블록인지가 판정된다. 최종 블록이라고 판정된 경우에는, 자동 소거 동작은 종료한다. 최종 블록이라고 판정되지 않은 경우에는, 단계 F46으로 진행하여 블록 어드레스를 1만큼 카운트 업하고, 단계 F47로 진행한다. 단계 F47에서, 단계 F42의 블록 기입 처리 및 단계 F44의 블록 소거 처리로 이용되는 종료 플래그를 리세트하고, 다시 단계 F41로 진행하여, 상술한 단계를 반복하여, 자동 소거 동작을 행한다.
이상 설명한 바와 같이 하여, 1회의 시퀀스로 용장 블록을 포함시킨 모든 블록에서 기입, 소거를 실행하는 것이 가능해진다.
도 3에 통상 동작 시의, 도 4에 테스트 시의 블록 선택의 타이밍차트를 각각 도시한다.
도 3은, 임시로 BLK<1>가 불량 블록이며 또한 이 블록이 선택될 때(어드레스 1h)에 용장 블록 RD0으로 치환하도록 치환 어드레스 데이터가 기입되어 있는 경우를 도시한다. 한편, 도 4는, 어드레스 0h, 1h일 때에 각각 용장 블록 RD0, RD1로 치환하도록 치환 어드레스 데이터가 기입되어 있는 경우를 도시한다.
이상 설명한 바와 같이, 본 실시예에 따르면, 1회의 시퀀스로 용장 블록을 포함시킨 모든 블록에서 기입, 소거를 실행하는 것이 가능해지므로, 테스트 시간을 가급적 단축할 수 있다.
다음에, 제1 실시예의 변형예를, 도 23을 참조하여 설명한다.
일반적으로, 플래시 메모리는 어드레스에서 규정되는 메모리 공간 이외에도 기억 영역, 즉 메모리 셀 어레이를 갖는 경우가 있다. 이들은 불량 블록을 치환하기 위한 용장 블록과는 다른 용장 블록이다. 이러한 용장 블록에는 특정한 커맨드를 입력하는 등의 조작에 의해 액세스 가능하게 할 수 있어, 시크리트 정보를 저장하는 은닉 메모리 공간으로서 사용하거나, 또는 칩 제조/테스트 공정에서의 칩 이력(정보)을 저장하는 영역으로서 이용되기도 한다.
불량 메모리 셀을 치환하기 위한 용장 메모리 셀과 마찬가지로, 이와 같은 여분의 메모리 공간으로서 사용하는 용장 메모리 셀에 대해서도 통합하여 기입/소거할 수 있다. 여분의 메모리 블록 EXBLK이 하나 있는 경우의 어드레스 제어 회로의 구성을 도 23에 도시한다.
도 23에 도시한 어드레스 제어 회로(20)는, 도 1에 도시한 제1 실시예의 어드레스 제어 회로(20)에서, 블록 어드레스 디코더(24a)와, NAND 게이트(25a)와, 인버터(25b)와, NAND 게이트(25c)를 새롭게 설치한 구성으로 되어 있다. 신호 RDSEL를 추가하여 배(倍)가 된 어드레스 공간에 리던던시 블록 RD0, RD1과, 또한 여분의 메모리 블록 EXBLK에 대해서도 적당한 블록 어드레스를 할당하면 된다. 그리고 커맨드 등에서 통상 선택되는 신호(SELEXTRA)와 OR 논리를 취해 RDSEL=H일 때에 할당한 블록 어드레스에 도달하였을 때, 이 여분의 메모리 블록 EXBLK을 선택하는 것이 가능하게 된다. 여분의 메모리 공간은, 여분의 로우 또는 컬럼으로 갖고 있는 경우도 마찬가지로 할 수 있다.
[제2 실시예]
다음에, 본 발명의 제2 실시예에 따른 반도체 장치를, 도 5a∼도 5c 및 도 6을 참조하여 설명한다. 제1 실시예에서는 전체 블록 소거의 예를 설명하였지만, 도 17a∼도 17c의 소거 시퀀스의 플로우차트에서는 소거 전에 모든 셀을 기입한다. 따라서, 도 17a∼도 17c의 시퀀스 중 소거 서브 시퀀스를 스킵하여 기입 서브 시퀀스만 실행하면, 1회의 칩 소거 시퀀스 커맨드의 입력으로 용장 블록을 포함시킨 전체 블록, 모든 셀로의 기입을 행할 수 있다.
도 17a∼도 17c에 도시한 플로우를 실현하기 위해서는, 어드레스마다의 기입(또는 소거)의 검증에 대한 Pass/Fai1 플래그(VFYOK), 기입 서브 시퀀스의 종료 플래그(PVOK), 소거 서브 시퀀스의 종료 플래그(EVOK) 및 블록 내 최종 어드레스 선택 플래그(ADDEND), 최종 블록 선택 플래그(BLKEND)의 5개의 플래그가 필요해진다. 이들 플래그를 이용하여 도 17a∼도 17c의 플로우차트를 재기입하면 도 5a∼ 도 5c에 도시된 바와 같다.
제2 실시예의 반도체 장치는, 제1 실시예에서, 도 6에 도시한 회로(50)를 새롭게 설치한 구성으로 되어 있으며, 자동 소거 동작이 도 5a 내지 도 5c에 설명하는 플로우차트에 따라서 행해진다. 도 6에 도시한 회로(50)는 도 5a 내지 도 5c에 도시한 자동 소거 동작을 실행하기 위한 회로이다. 제2 실시예에서의 자동 소거 동작을 설명한다.
먼저, 도 5a의 단계 F1에 도시한 바와 같이, 어드레스 카운터(22)의 블록 어드레스를 리세트한다. 계속해서, 상기 블록 어드레스에 대응하는 블록 또는 용장블록 내의 모든 셀이 기입 상태로 되어 있는, 즉 블록 기입 처리가 종료되어 있는지의 여부를, 플래그 PVOK의 값에 기초하여 단계 F2에서 판정하고, 블록 기입이 종료하지 않은 경우, 즉 플래그 PVOK의 값이 "L" 레벨인 경우에는, 단계 F3으로 진행하여 블록 기입 처리를 행한다. 이 블록 기입 처리는 도 5b에 도시한 바와 같이 하여 행해진다. 도 5b에서, 먼저, 단계 F11에 도시한 바와 같이 로우 또는 컬럼 어드레스를 리세트한다. 계속해서, 단계 F12로 진행하여, 기입 검증, 즉 상기 로우 또는 컬럼 어드레스에 대응하는 모든 셀이 기입 상태에 있는지의 여부를 플래그 VFYOK의 값에 기초하여 검증하는 것을 행한다. 상기 로우 또는 컬럼 어드레스에 대응하는 모든 셀이 기입 상태에 있지 않은 경우, 즉 플래그 VFYOK의 값이 "L" 레벨인 경우에는 단계 F13으로 진행하여, 기입을 행하고, 그 후 단계 F12로 되돌아간다. 상기 로우 또는 컬럼 어드레스에 대응하는 모든 셀이 기입 상태에 있다고 검증된 경우, 즉 플래그 VFYOK의 값이 "H" 레벨인 경우에는, 단계 F14로 진행하여, 상기 로우 또는 컬럼 어드레스가 최종 어드레스인지의 여부가 플래그 ADDEND의 값에 기초하여 판정된다. 상기 로우 또는 컬럼 어드레스가 최종 어드레스인 경우, 즉 플래그 ADDEND의 값이 "H" 레벨인 경우에는 기입 처리를 종료한다. 상기 로우 또는 컬럼 어드레스가 최종 어드레스가 아닌 경우, 즉 플래그 ADDEND의 값이 "L" 레벨인 경우에는, 단계 F15로 진행하여 상기 로우 또는 컬럼 어드레스를 카운트 업하고, 그 후 단계 F12로 되돌아가 상술한 단계를 반복함으로써 기입 처리가 행해진다.
이와 같이 하여, 도 5a에 도시한 단계 F3에서, 상기 블록 어드레스에 대응하는 블록의 기입 처리가 끝나면, 도 5a의 단계 F1로 되돌아가, 블록 기입이 종료하였는지가 판정된다. 블록 기입이 종료하였다고 판정되면(PVOK=H), 단계 F4로 진행하여, 상기 블록 어드레스에 대응하는 블록의 소거가 종료하였는지의 여부가, 플래그 EVOK의 값에 기초하여 판정된다. 블록의 소거가 종료하지 않은 경우, 즉 플래그 EVOK의 값이 "L" 레벨인 경우에는 단계 F5로 진행하여, 블록의 소거 처리가 행해진다. 이 블록의 소거 처리의 상세를, 도 5c를 참조하여 설명한다. 먼저, 도 5c의 단계 F21에 도시한 바와 같이, 로우 또는 컬럼 어드레스를 리세트한다. 계속해서, 단계 F22로 진행하여 소거 검증, 즉 상기 로우 또는 컬럼 어드레스에 대응하는 모든 셀이 소거 상태에 있는지의 여부를 플래그 VFYOK의 값에 기초하여 검증하는 처리르 행한다. 상기 로우 또는 컬럼 어드레스에 대응하는 모든 셀이 소거 상태가 아닌 경우, 즉 플래그 VFYOK의 값이 "L" 레벨인 경우에는, 단계 F23으로 진행하여 소거 처리를 행하고, 그 후, 단계 F22로 되돌아가, 상술한 단계를 반복한다. 단계 F22에서, 상기 로우 또는 컬럼 어드레스에 대응하는 모든 셀이 소거 상태에 있는 경우, 즉 플래그 VFYOK의 값이 "H" 레벨인 경우에는, 단계 F24로 진행하여, 상기 로우 또는 컬럼 어드레스가 블록 내의 최종 어드레스인지의 여부를 플래그 ADDEND의 값에 기초하여 판정한다. 상기 로우 또는 컬럼 어드레스가 블록 내의 최종 어드레스일 때, 즉 플래그 ADDEND의 값이 "H" 레벨일 때에는 소거 처리를 종료한다. 상기 로우 또는 컬럼 어드레스가 블록 내의 최종 어드레스가 아닐 때, 즉 플래그 ADDEND의 값이 "L"일 때는, 단계 F25로 진행하여 상기 로우 또는 컬럼 어드레스를 카운트 업한다. 그리고, 그 후 단계 F22로 되돌아가 상술한 단계를 반복함으로써, 소거 처리를 행한다.
이와 같이 하여 도 5a의 단계 F5에 도시한 소거 처리가 행해지면, 도 5a의 단계 F4로 되돌아가, 상기 블록 어드레스에 대응하는 블록의 소거가 종료하였는지 여부의 판정이 행해진다. 상기 블록 어드레스에 대응하는 블록의 소거가 종료하였다고 판정된 경우, 즉 플래그 EVOK의 값이 "H" 레벨인 경우에는, 단계 F6으로 진행하여 상기 블록이 최종 블록인지의 여부가 플래그 BLKEND의 값에 기초하여 판정된다. 최종 블록이라고 판정된 경우, 즉 플래그 BLKEND의 값이 "H" 레벨인 경우에는, 자동 소거 동작은 종료한다. 최종 블록이라고 판정되지 않은 경우, 즉 플래그 BLKEND의 값이 "L" 레벨인 경우에는, 단계 F7로 진행하여 블록 어드레스를 1만큼 카운트 업하고, 단계 F8로 진행한다. 단계 F8에서, 단계 F3의 블록 기입 처리 및 단계 F5의 블록 소거 처리에서 이용되는 플래그 PVOK 및 EVOK를 리세트하고, 다시 단계 F2로 진행하여, 상술의 단계를 반복하여, 자동 소거 동작을 행한다.
상술의 플래그 PVOK 및 EVOK의 발생은 도 6에 도시한 회로(50)에 의해 실현할 수 있다. 신호 PVMD 및 신호 EVMD는 각각 기입 및 소거의 서브 시퀀스 중에 "H" 레벨이 되는 신호이다. 선택 블록이 변하면, 또한 기입 서브 시퀀스로부터 개시하기 때문에 블록 어드레스의 카운트 업 신호(BLKADV)를 이용하여 리세트한다. 이들 신호의 천이는 도 3 및 도 4의 타이밍차트에 도시한 바와 같다.
테스트 신호(TESTPRG)를 이용하여 TESTPRG="H" 레벨일 때에 EVOK="H" 레벨로 고정하면, 도 5a 내지 도 5c에 도시한 플로우차트에서 소거 서브 시퀀스는 실행되지 않고, 전체 블록, 전체 어드레스에 대하여 기입 서브 시퀀스만 실행하고 자동동작은 종료한다. 또, 반대로, 테스트 신호(TESTPRG)를 이용하여 TESTPRG="H" 레벨일 때에 PVOK="H" 레벨로 고정하면, 도 5a 내지 도 5c에 설명하는 플로우차트에서 기입 서브 시퀀스는 실행되지 않고, 전체 블록, 전체 어드레스에 대하여 소거 서브 시퀀스만 실행하고 자동 동작은 종료한다.
이 테스트의 경우에는 전체 어드레스를 기입 상태로 할 수 있지만, 기입 데이터를 어드레스나 I/O의 짝수 홀수로 반전시키는 등 규칙적인 패턴 기입을 실현할 수 있다.
제2 실시예도, 제1 실시예와 마찬가지로, 1회의 시퀀스로 용장 블록을 포함시킨 모든 블록에서 기입, 소거를 실행하는 것이 가능해지므로, 테스트 시간을 가급적 단축할 수 있다.
[제3 실시예]
다음에, 본 발명의 제3 실시예에 따른 반도체 장치를, 도 7을 참조하여 설명한다. 도 7은 제3 실시예의 반도체 장치에 따른 어드레스 제어 회로(20)의 구성을 도시한 블록도이다. 도 1에 도시한 제1 실시예에 따른 어드레스 제어 회로(20)에서는, 본체 블록을 전부 선택한 후, 용장 블록을 전부 선택하여 끝난 시점에서, BLKEND="H" 레벨로 하여, 시퀀스를 종료하였다. 그러나, 도 7에 도시한 바와 같이 단순히 더미 버퍼(23d)에 의해 어드레스 공간을 2배로 하여 그 공간 모든 블록 어드레스를 카운트 업한 후, BLKEND="H" 레벨로 하도록 구성하여도 된다. 즉, 도 7에 도시한 제3 실시예에 따른 어드레스 제어 회로는, 도 1에 도시한 제1 실시예에 따른 어드레스 제어 회로(20)에서, 최종 블록 판정 회로(40)를 최종 블록 판정 회로(40A)로 치환한 구성으로 되어 있으며, 최종 블록 판정 회로(40A)는 최종 블록 판정 회로(40)의 NAND 게이트(42)를 NAND 게이트(42A)로 치환한 구성으로 되어 있다. 그리고, NAND 게이트(42A)는 더미 버퍼(23d)의 캐리 신호 CARRY와 테스트 신호 TEST에 기초하여 NAND 연산을 행하고, 그 연산 결과를 NAND 게이트(44)로 보내는 구성으로 되어 있다.
용장 블록의 개수는 본체 블록의 개수보다 적은 것이 일반적기 때문에, 이 실시예에서는, 선택하는 블록이 존재하지 않는 경우가 있다. 즉 어떤 RDBLK 신호도 "H" 레벨이 되지 않는 경우가 있다. PVOK나 EVOK 등 시퀀스 분기를 제어하는 플래그를, 예를 들면 도 8에 도시한 서브 시퀀스 플래그 설정 회로(50A)를 이용하여, 선택할 용장 블록이 존재하지 않을 때에는 강제적으로 "H" 레벨로 하여 시퀀스를 진행시키면 된다.
이와 같이 하면, 치환 어드레스 기억 회로(28)에 기억되는 치환 블록 어드레스 데이터는 직렬일 필요는 없고 임의이어도 상관없다. 이러한 경우의 블록 선택의 타이밍차트를 도 9에 도시한다. 도 9의 예는 치환 어드레스 데이터로서 BLK<4>와 BLK<6>을, 치환 어드레스 기억 회로(28)에 기억시킨 경우를 도시하고 있다.
제3 실시예의 반도체 장치는, 제1 실시예와 마찬가지로, 1회의 시퀀스로 용장 블록을 포함시킨 모든 블록에서 기입, 소거를 실행하는 것이 가능해지므로, 테스트 시간을 가급적 단축할 수 있다.
[제4 실시예]
다음에, 본 발명의 제4 실시예에 따른 반도체 장치를, 도 10을 참조하여 설명한다.
제2 실시예의 도 5에 도시한 자동 소거 동작에서는, 예를 들면 임의의 어드레스의 셀로의 기입이 영원히 종료하지 않는 경우가 발생한다. 즉 VFYOK="L" 레벨 상태이면 무한 루프에 빠져 자동 동작이 종료하지 않는다. 따라서, 통상 루프가 어떤 규정 횟수를 초과하거나, 또는 시퀀스 소요 시간이 규정 시간을 초과하면 시퀀스를 강제적으로 종료시키고, 에러 플래그를 출력하는 기능을 부가하는 것이 고려된다. 이와 같이 구성한 것이 본 발명의 제4 실시예이다. 상기 기능을 실현하는 경우의 플로우차트를 도 10에 도시한다.
도 10에서, 먼저 로우 또는 컬럼 어드레스를 리세트한다(단계 F31 참조). 그 후, 단계 F32로 진행하여, 검증이 OK인지의 여부를 판정한다. 검증이 OK가 아닌 경우에는, 단계 F33으로 진행하여, 루프 횟수(CYCLE)가 규정 횟수를 초과하였는지의 여부를 판정한다. 초과하고 있는 경우에는, 단계 F35으로 진행하여, 에러 플래그를 세트한 후, 자동 동작을 종료한다. 루프 횟수가 규정 횟수를 초과하지 않는 경우에는, 단계 F34으로 진행하여, 기입 또는 소거의 루프 횟수를 카운트 업하고, 그 후, 단계 F32로 되돌아간다. 단계 F32에서, 검증이 OK인 경우에는, 단계 F36으로 진행하여, 현재의 어드레스가 종료 어드레스인지의 여부를 판정한다. 종료 어드레스인 경우에는, 자동 동작을 종료한다. 종료 어드레스가 아닌 경우에는, 단계 F37로 진행하여, 어드레스를 카운트 업하고, 그 후 단계 F32로 되돌아가, 상술한 단계를 반복한다.
그러나, 이 실시예에서는, 테스트 시에는 불량 셀이 칩 내에 존재하는 것은주지하는 바와 같이 용장 셀을 포함하는 전체 메모리 셀에 대하여 기입, 소거를 실행한다. 만일 에러 조건이 성립하여 거기서 자동 동작이 종료하면, 자동 동작이 종료한 어드레스 이후의 셀에 대해서는 기입·소거의 테스트가 이루어지지 않게 된다. 따라서, 에러 조건이 되는 규정 횟수(또는 시간)보다도 짧은 횟수의 상태에서 강제적으로 VFYOK="H" 레벨로 하여 시퀀스를 진행시키게 됨으로써 불량 셀의 유무에 상관없이, 전체 메모리 셀에 대한 자동 기입, 소거를 실현하도록 구성하여도 된다. 필요하면, 강제적으로 VFYOK="H" 레벨로 한 경우에는 플래그를 설정하고, 그 어드레스를 래치해 두면 시퀀스 종료 후, 확인할 수 있다.
에러 조건이 되는 규정 횟수(또는 시간)보다도 짧은 횟수의 상태에서 강제적으로 VFYOK="H" 레벨로서 시퀀스를 진행시키게 됨으로써 불량 셀의 유무에 상관없이, 전체 메모리 셀에 대한 자동 기입, 소거를 실현하는 경우의 플로우차트를 도 24에 도시한다.
도 24에서, 먼저 로우 또는 컬럼 어드레스를 리세트한다(단계 F71 참조). 그 후, 단계 F72로 진행하여, 검증 횟수가 상수 N인지의 여부를 판정한다. 여기서 상수 N은, 커맨드 등에 의해 가변으로 하여도 된다. 검증 횟수가 N인 경우에는, 단계 F73으로 진행하여, 에러 플래그가 세트된다. 그 후, 단계 F76로 진행하여, 현재의 어드레스가 블록 내의 최종 어드레스인지의 여부가 판정된다. 최종 어드레스인 경우에는 자동 동작을 종료한다. 최종 어드레스가 아닌 경우에는 단계 F77로 진행하여, 어드레스가 카운트 업되고, 그 후, 단계 F72로 되돌아가, 검증 횟수가 N인지의 여부가 판정된다. 검증 횟수가 N이 아닌 경우에는, 단계 F74로 진행하여,검증이 OK인지의 여부가 판정된다. OK가 아닌 경우에는 단계 F75로 진행하여, 기입 또는 소거를 행하고, 그 후, 단계 F72로 되돌아간다. 단계 F74에서, 검증이 OK인 경우에는 단계 F76으로 진행한다.
이상 설명한 바와 같이, 제4 실시예의 반도체 장치는, 제2 실시예와 마찬가지로, 1회의 시퀀스로 용장 블록을 포함시킨 모든 블록에서 기입, 소거를 실행하는 것이 가능해지므로, 테스트 시간을 가급적 단축할 수 있다.
[제5 실시예]
다음에, 본 발명의 제5 실시예에 따른 반도체 장치를, 도 11을 참조하여 설명한다.
불량 셀의 치환 단위가 블록이 아니라 로우나 컬럼인 경우에도 마찬가지의 것이 가능하다. 예로서 로우 리던던시가 각 블록에 2개 있는 경우를 생각한다. 이 경우의 로우 어드레스의 제어 회로도 구성 그 자체는, 도 1이나 도 7에 도시한 실시예의 구성과 동일하다. 단, 로우 리던던시는 각 블록에 존재하기 때문에 치환을 위한 치환 어드레스 데이터에는 불량 행 어드레스 외에 불량 워드선이 존재하는 블록 어드레스도 포함된다. 전체 셀 기입, 소거 테스트에서는 용장 워드선도 포함시켜 전부에 기입, 소거를 행하기 때문에 블록 어드레스의 치환 어드레스 데이터는 무시하여도 된다. 그래서, 제1 또는 제3 실시예의 용장 블록 치환 판정 회로(26)를, 도 11에 도시한 로우 용장 치환 판정 회로(60)로 치환하고, 치환 어드레스 데이터 중 블록 어드레스를 무시한다. 하나의 블록 내에 구비한 용장 워드선의 수와 동일한 치환 어드레스 세트를 이용하여, 각각의 용장 워드선에 상당하는 치환 어드레스를 직렬로 치환 어드레스 기억 회로(28)에, 치환 어드레스로서 갖게 하면 된다. 후의 동작은 제1 또는 제3 실시예의 경우와 동일하다.
이 실시예도, 1회의 시퀀스로 용장 블록을 포함시킨 모든 블록에서 기입, 소거를 실행하는 것이 가능해지므로, 테스트 시간을 가급적 단축할 수 있다.
[제6 실시예]
본 발명의 제6 실시예에 따른 반도체 장치를, 도 12를 참조하여 설명한다. 도 12는, 제6 실시예의 반도체 장치에 따른 I/O 재기입의 기입 제어 회로의 구성을 도시한 블록도이다.
제6 실시예의 반도체 장치의 구성 및 작용을 설명하기 전에, 종래의 반도체 장치를, 도 18을 참조하여 설명한다.
컬럼 용장 회로를 I/O의 치환에 사용한 경우의 기입과 검증에 대하여 도 18의 블록도를 참조하여 설명한다. 도 18은 16비트의 I/O에 대하여 1비트의 용장 회로가 있는 종래의 반도체 장치의 블록도이다. 먼저 검증 시의 기대값이 되는 데이터를 멀티플렉서(1040∼10415)가 선택한다. 기입 시에는 칩 외부로부터 지정된 데이터를 기입하기 때문에 멀티플렉서의 선택 제어 신호 SEL_EXTERNAL이 "H" 레벨로 되고, 외부 지정된 데이터 EXTDATA<i>(i=0, …, 15)가 멀티플렉서(104i)에 의해 선택된다. 소거 시에는 내부 데이터 발생 회로(101)의 출력이 선택된다. 소거는, 블록 내의 모든 셀에 "0"을 기입하는 "블록 기입" 처리와, 소거에 의해 "1"로 하는 "블록 소거" 처리로 이루어진다. 따라서 도 22a에 도시한 내부 데이터 발생 회로를이용하여 블록 기입 처리 시에는 기대값 데이터를 "0"으로, 블록 소거 처리 시에는 기대값을 "1"로 고정한다.
멀티플렉서(1040∼10415)로 선택된 검증 기대값은 검증 판정 회로(1080∼10815)에 의해 감지 증폭기 SA0∼SA15의 출력과 비교되어 각 I/O마다, 일치하고 있는지의 여부, 즉, OK(일치)인지 NG(불일치)인지가 판정된다. 모든 I/O에서 OK가 되면 AND 게이트(120)를 통해 선택 어드레스의 검증 신호 패스 VFYOK가 "H" 레벨의 신호로 된다.
I/O 치환의 컬럼 용장 회로를 갖는 계에서는, 용장 컬럼용의 감지 증폭기 SARD가 존재한다. 검증 판정 회로(1080∼1O815)로 감지 증폭기 출력과 기대값 데이터와 비교할 때, 불량 컬럼의 감지 증폭기 출력은 용장 컬럼용 감지 증폭기 SARD의 출력으로 치환할 필요가 있다. 따라서, 치환 어드레스 기억 회로(110)에 기억된 데이터를 디코더(112)에 의해 디코드한 신호를 이용하여, 불량 컬럼에 대응하고 있으면, 감지 증폭기 출력이 용장 컬럼용 감지 증폭기의 출력으로 멀티플렉서(1040∼10415)에 의해 치환된다.
각 검증 판정 회로(108i)(i=0, …, 15)에서는 검증 판정을 행하여, 일치하고 있는 것을 나타내는 신호 OKi를 각 I/O마다 출력함과 동시에 다음에 기입할 데이터 PRGi를 확정시킨다. 예를 들면 도 20에 도시한 검증 판정 회로를 이용하여, 검증 판정이 OK(OKi=H)이면 PRGi=H로 되고 "0" 데이터는 기입되지 않는다.
실제로 셀에 바이어스할 때에는, 불량 컬럼이 아니게 용장 컬럼에 기입을 실행해야 한다. 따라서 치환 어드레스 기억 회로(110)의 데이터와 일치한 I/O는 본체 셀이 아니라 용장 셀쪽에 바이어스하기 때문에, 전환 스위치(1220∼12215)로 기입 데이터를 스위치한다. 기입 데이터의 전환 스위치(1220∼12215)는 예를 들면 도 21에 도시한 회로 구성으로 실현할 수 있다. 치환 어드레스 기억 회로의 데이터와 일치하지 않은 I/O는 용장 블록 사용 지시 신호 HIT가 "L" 레벨로 되기 때문에 검증 판정 회로(1080∼10815)에서 지정된 기입 데이터를 그대로 전송한다. 불량 I/O에서는 HIT=H로 되고 본체 셀은 기입 데이터가 "1"(OUT=H)로 고정되어 바이어스되지 않는다. 대신에 기입 데이터는 PRGIO<RD>로서 전송되어 용장 셀에 기입된다.
또, 내부 데이터 발생 회로(101)에서 도 22b에 도시한 로직의 회로를 사용하면 최하위 비트(ADD<0>)의 짝수 홀수에 따라 "1" 또는 "0"이 결정되도록 한특정 패턴을 기입할 수 있다. 테스트 시에 이와 같은 로직을 활용함으로써 다양한 특정 패턴의 데이터를 셀에 기입할 수 있다. 필요하면 내부 데이터 발생 회로(101)를 I/O마다 독립적으로 갖게 하면 I/O 내에서도 균일 패턴 이외의 패턴(모든 데이터가 "0" 또는 "1"로 되는 이외의 패턴)의 셀 데이터를 자동으로 기입할수 있다.
도 18에 도시한 종래의 반도체 장치에서는, 용장 컬럼(R/D 컬럼)은 항상 치환하기 때문에 검증 판정 회로를 사용하여, R/D 컬럼까지 포함시킨 전체 셀을 기입하는 것은 불가능하다. 따라서 본 실시예와 같이 도 12에 도시한 구성을 취함으로써 그것이 가능하게 된다.
본 실시예에서는, 도 12에 도시한 바와 같이, R/D용 검증 판정 회로(108RD)와, 기입 데이터 스위치(122RD)를 추가한다. 그리고 테스트 시에는 R/D 치환의 스위치를 전부 사용 금지로 한다.
먼저 내부 데이터 발생 회로(101)의 출력만을 검증 기대값으로서 이용한다. 따라서 AND 게이트(102)로 기대값 데이터를, 멀티플렉스(1040∼10416)의 내부 기대값으로 고정한다. 또한 검증 기대값이나 기입 데이터의 R/D 치환을 하지 않도록 OR 게이트(114)에 의해 치환을 위한 HIT 신호를 전부 "L"로 한다. 또한 대상 어드레스 검증 판정은 R/D용 검증 판정 결과도 OK일 필요가 있기 때문에 AND 게이트(120)에 R/D용의 판정 결과 신호 OKi를 추가한다.
통상 시(TEST="L")에서는 치환을 인에이블로 함과 함께, R/D 검증 판정 회로(108RD) 및 기입 데이터 스위치(122RD)의 출력 로직을 고정한다. 구체적으로는 검증 판정 회로(108RD)의 판정 결과 신호 OKi는 "H"로 고정되고, 기입 데이터 선택 스위치의 출력은 "H" 레벨로 되고, 본래의 치환 데이터가 R/D 셀에 인가된다.
이 실시예도, 1회의 시퀀스로 용장 블록을 포함시킨 모든 블록에서 기입, 소거를 실행하는 것이 가능해지므로, 테스트 시간을 가급적 단축할 수 있다.
컬럼 용장 회로를 I/O의 치환에 사용한 경우의 기입과 검증에 대하여 도 12를 참조하여 설명한다. 도 12는 16 비트의 I/O에 대하여 1비트의 용장 회로가 있는 반도체 장치의 블록도이다. 먼저 검증 시의 기대값으로 되는 데이터를 멀티플렉서(1040∼10415)가 선택한다. 기입 시에는 칩 외부로부터 지정된 데이터를 기입하기 때문에 멀티플렉서의 선택 제어 신호 SEL_EXTERNAL이 "H" 레벨로 되고, 외부 지정된 데이터 EXTDATA<i>(i=0, …, 15)가 멀티플렉서(104i)에 의해 선택된다. 소거 시에는 내부 데이터 발생 회로(101)의 출력이 선택된다. 소거는 블록 내의 모든 셀에 "0"을 기입하는 "블록 기입" 처리와, 소거에 의해 "1"로 하는 "블록 소거" 처리로 이루어진다. 따라서 도 22a에 도시한 내부 데이터 발생 회로를 이용하여 블록 기입 시에는 기대값 데이터를 "0"으로, 블록 소거 처리 시에는 기대값을 "1"로 고정한다.
멀티플렉서(1040∼10415)로 선택된 검증 기대값은 검증 판정 회로(1080∼10815)로 감지 증폭기 SA0∼SA15의 출력과 비교되어 각 I/O마다, 일치하고 있는지의 여부, 즉, OK(일치)인지 NG(불일치)인지가 판정된다. 모든 I/O에서 OK로 되면 AND 게이트(120)를 통해 선택 어드레스 검증 신호 패스 VFYOK가 "H" 레벨의 신호로 된다.
I/O 치환의 컬럼 용장 회로를 갖는 계에서는, 용장 컬럼용의 감지 증폭기 SARD가 존재한다. 검증 판정 회로(1O80∼1O815)로 감지 증폭기 출력과 기대값 데이터와 비교할 때, 불량 컬럼의 감지 증폭기 출력은 용장 컬럼용 감지 증폭기 SARD출력으로 치환할 필요가 있다. 따라서, 치환 어드레스 기억 회로(110)에 기억된 데이터를 디코더(112)에 의해 디코드한 신호를 이용하여, 불량 컬럼에 대응하고 있으면, 감지 증폭기 출력이 용장 컬럼용 감지 증폭기의 출력에 멀티플렉서(1040∼10415)에 의해 치환된다.
각 검증 판정 회로(108i)(i=0, …, 15)에서는 검증 판정을 행하고, 일치하고 있는 것을 나타내는 신호 OKi를 각 I/O마다 출력함과 동시에 다음에 기입하는 데이터 PRGi를 확정시킨다. 예를 들면 도 20에 도시한 검증 판정 회로를 이용하여, 검증 판정이 OK(OKi=H)이면 PRGi=H로 되어 "0" 데이터는 기입되지 않는다.
실제로 셀에 바이어스할 때에는, 불량 컬럼이 아니라 용장 컬럼에 기입을 실행해야 한다. 따라서 치환 어드레스 기억 회로(110)의 데이터와 일치한 I/O는 본체 셀이 아니라 용장 셀쪽으로 바이어스하기 위해서, 전환 스위치(1220∼12215)로 기입 데이터를 스위치한다. 기입 데이터의 전환 스위치(1220∼12215)는 예를 들면 도 21에 도시한 회로 구성으로 실현할 수 있다. 치환 어드레스 기억 회로의 데이터와 일치하지 않은 I/O는 용장 컬럼 사용 지시 신호 HIT가 "L" 레벨로 되기 때문에 검증 판정 회로(1080∼10815)로 지정된 기입 데이터는 그대로 전송한다. 불량 I/O에서는 HIT=H로 되고 본체 셀은 기입 데이터가 "1"(OUT=H)로 고정되어 바이어스되지 않는다. 대신에 기입 데이터는 PRGIO<RD>로서 전송되어 용장 셀에 기입된다.
또, 내부 데이터 발생 회로(101)에서 도 22b에 도시한 로직의 회로를 사용하면 어드레스의 최하위 비트(ADD<0>)의 짝수 홀수에 따라 "1" 또는 "0"이 결정되도록 한 특정 패턴을 기입할 수 있다. 테스트 시에 이와 같은 로직을 활용함으로써다양한 특정 패턴의 데이터를 셀에 기입할 수 있다. 필요하면 내부 데이터 발생 회로(101)를 I/O마다 갖게 하면 I/O 내에서도 균일 패턴 이외의 패턴(모든 데이터가 "0" 또는 "1"로 되는 이외의 패턴)의 셀 데이터를 자동으로 기입할 수 있다.
도 12에서 TEST=H로서 동작시키면 114의 0R 논리에 의해 컬럼 R/D의 치환 로직이 디스에이블로 된다. 즉, PRGIO<RD>는 기입 스위치(1220∼12216)의 출력으로서는 결정되지 않게 된다. 대신에 R/D용 검증 판정 회로(108RD), 기입 스위치(122RD) 를 통해 결정되게 된다.
TEST=H일 때의 동작에 대하여 설명한다.
TEST=H일 때는 내부 데이터 발생 회로(1O1)의 출력만을 검증 기대값으로서 이용한다. 그 때문에 AND 게이트(102)로 멀티플렉스(1040∼10416)의 입력 선택을 내부 데이터 발생 회로 출력(101)으로 고정한다. 또한 검증 기대값이나 기입 데이터의 R/D 치환을 하지 않도록 0R 게이트(114)를 이용하여 HIT 신호를 전부 "L" 레벨로 고정한다. 또한 대상 어드레스 검증 판정 신호 VFYOK는 논리(118, 120)에 의해 0∼15의 통상의 I/O 외에 검증 판정 회로(108RD)의 출력도 반영시킨다.
이렇게 함으로써 마치 R/D 컬럼이 17번째의 I/O로서 선택할 수 있게 된다. 단, 셀 어레이의 모든 어드레스를 순차적으로 선택하여 기입을 행해 가면 동일한 R/D 컬럼이 복수회 선택되게 된다. 그 경우는 122RD와 118의 논리를 바꿔 처음에 대상의 R/D 컬럼이 선택되었을 때만 인에이블이 되도록 어드레스의 논리를 포함시키면 된다. 도 12는 치환 I/O가 하나일 때에 대하여 설명하였지만, 예를 들면 도 25에 도시한 바와 같이 복수이어도 상관없다.
이상 설명한 바와 같이, 본 발명에 따르면, 1회의 시퀀스로 용장 블록을 포함시킨 모든 블록에서 기입, 소거를 실행하는 것이 가능해지므로, 테스트 시간을 가급적 단축할 수 있다.

Claims (14)

  1. 제1 모드인 경우에는, 본체 블록 복수개 및 용장 블록을 갖는 메모리부의 상기 본체 블록 복수개에 대응하는 블록 어드레스 공간 중에서 선택된 제1 블록 어드레스를 출력하고, 제2 모드인 경우에는, 상기 블록 어드레스 공간의 배(倍)의 블록 어드레스 공간 중에서 선택한 제2 블록 어드레스를 출력하는 어드레스 카운터와,
    불량 블록의 어드레스 정보 및 상기 불량 블록이 치환되는 용장 블록의 어드레스를 기억하는 기억 회로와,
    상기 어드레스 카운터의 출력과 상기 기억 회로에 기억된 불량 블록의 어드레스를 비교하여 일치했을 때에는 일치 신호를 출력하는 용장 블록 치환 판정 회로와,
    상기 제2 모드일 때는, 상기 어드레스 카운터의 출력인 블록 어드레스의 최상위의 값이 제1 로직 레벨인 경우에 상기 어드레스 카운터의 출력에 대응하는 본체 블록을 선택하고, 상기 최상위의 값이 제2 로직 레벨인 경우에 상기 본체 블록을 강제 비선택으로 하여 상기 용장 블록을 대신 선택하며, 상기 제1 모드일 때는, 상기 일치 신호가 상기 용장 블록 치환 판정 회로로부터 출력되지 않은 경우에 상기 어드레스 카운터의 출력에 대응하는 본체 블록을 선택하고, 상기 일치 신호가 상기 용장 블록 치환 판정 회로로부터 출력된 경우에, 상기 본체 블록을 강제 비선택으로 하여, 상기 기억 회로의 출력에 기초하여 상기 어드레스 카운터의 출력에 대응하는 본체 블록이 치환되는 용장 블록을 대신 선택하는 블록 선택 제어 회로
    를 갖는 어드레스 제어 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 어드레스 카운터는, 입력된 어드레스 카운트 업 신호의 펄스의 총수에 따른 블록 어드레스를 출력하는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 기억 회로는, 전원 오프 상태에서도 불량 블록의 블록 어드레스 정보를 보유하는 제1 기억부와, 전원 오프 상태에서는 상기 블록 어드레스 정보를 보유할 수 없는 제2 기억부를 구비하고,
    상기 용장 블록 치환 판정 회로는, 상기 제1, 제2 기억부 중 어느 하나를 선택하여 일치 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 기억 회로는, 불량 블록의 블록 어드레스 정보를 재기입할 수 있는 불휘발성 메모리 셀을 갖고 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 기억 회로는 용장 블록의 치환 어드레스를 직렬로 지정한 정보를 갖고,
    상기 어드레스 카운터의 출력으로 지정되는 메모리 셀을 순차적으로 선택하는 동작에서, 제1 모드 시에는 본체 셀의 최종 어드레스 지정 시에 종료 신호를 출력하고, 제2 모드 시에는 용장 셀의 최종 어드레스 지정 시에 종료 신호를 출력하는 최종 블록 판정 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 어드레스 카운터의 출력으로 지정되는 메모리 셀을 순차적으로 선택하는 동작에서, 제1 모드 시에는 본체 셀의 최종 어드레스 지정 시에 종료 신호를 출력하고, 제2 모드 시에는 상기 어드레스 카운터로 지정되는 어드레스 공간 전부를 선택했을 때 종료 신호를 출력하는 최종 블록 판정 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 어드레스 카운터의 출력에 따라서 메모리부의 본체 블록 또는 용장 블록을 선택하여, 기입 또는 소거를 실행하고, 모든 블록에 대하여 동작을 종료한 시점에 자동적으로 동작 완료하는 자동 동작 제어 회로를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서,
    상기 자동 동작 제어 회로는, 모든 블록에 대하여 기입을 행할 때 어드레스의 짝수 홀수로 데이터를 반전시키는 소정의 패턴을 기입할 수 있는 수단을 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서,
    상기 자동 동작 제어 회로는, 각각의 블록에 대하여 기입, 또는 소거 동작을 실행한 후, 검증을 행하여, 패스이면 다음의 블록 어드레스를 선택하고, 페일이면 재차 기입, 소거를 행하며,
    제2 모드 시에는, 하나의 메모리 셀에 대하여, 어떤 횟수 이상 페일이 되면 그대로 다음의 어드레스를 선택하도록 제어하는 것을 특징으로 하는 반도체 장치.
  10. 불량 메모리 셀을 치환하기 위한 용장 워드선 또는 비트선과,
    불량 워드선 또는 비트선을 상기 용장선으로 치환하기 위한 어드레스 정보를 기억하는 기억 회로와,
    어드레스 카운터와,
    상기 어드레스 카운터 출력에 따라서 순차적으로 메모리 셀을 선택하여, 기입 또는 소거를 실행하고, 모든 메모리 셀에 대하여 동작을 종료한 시점에 자동적으로 동작 완료하는 자동 동작 제어 회로를 구비하며,
    테스트 시에는, 모든 메모리 셀을 순차적으로 선택하여, 기입 및 소거 동작을 실행하는 것을 특징으로 하는 반도체 장치.
  11. 제10항에 있어서,
    상기 자동 동작 제어 회로는, 모든 메모리 셀에 대하여 기입을 행할 때 어드레스의 짝수 홀수로 데이터를 반전시키는 소정의 패턴을 기입할 수 있는 수단을 포함하는 것을 특징으로 하는 반도체 장치.
  12. 제10항에 있어서,
    상기 자동 동작 제어 회로는, 각 어드레스에 대하여, 어떤 횟수 이상 페일이 되면 그대로 다음의 어드레스를 선택하도록 제어하는 수단을 포함하는 것을 특징으로 하는 반도체 장치.
  13. 메모리 셀이 접속된 본체 컬럼 및 용장 컬럼과,
    용장 컬럼을 어떤 본체 컬럼으로 치환하였는지의 정보를 보유하는 보유 회로와,
    선택된 본체 및 용장 컬럼 상의 데이터를 감지하는 감지 증폭기와,
    각각의 감지 증폭기에 대하여 감지 출력과 셀 데이터 기대값을 비교하는 비교 회로와,
    통상 시에는, 상기 보유 수단에 보유된 정보에 의해 지정된 컬럼의 감지 출력을, 용장 컬럼용 감지 증폭기 출력으로 치환하여 기준값과 비교하고, 테스트 시에는 상기 보유 회로의 정보에 관계없이, 본체 컬럼과 용장 컬럼 각각의 감지 증폭기 출력과 기준값을 비교하는 검증 판정 회로
    를 포함하는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서,
    각 어드레스에 대하여, 어떤 횟수 이상 페일이 되면 그대로 다음의 어드레스를 선택하도록 제어하는 것을 특징으로 하는 반도체 장치.
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