JP2005190582A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】メモリセルアレイの複数カラムのメモリセルMCにそれぞれカラム選択トランジスタCSを介して接続された複数本のデータ線DLからなるデータ線アレイDLA と、データ線充電回路24と、複数カラムのリファレンスセルRMC にそれぞれカラム選択トランジスタRCS を介して接続された複数本のリファレンスデータ線RDL からなるリファレンスデータ線アレイRDLAと、リファレンスデータ線充電回路24a と、選択されたデータ線とリファレンスデータ線が充電されている途中でそれぞれの電位を比較することによって、読み出し対象となるメモリセルの記憶データを検知するS/A 19とを具備する。データ線アレイとリファレンスデータ線アレイとは同一配線層に形成され、同じ構成を有する。
【選択図】 図2
Description
図1は、本発明の不揮発性半導体記憶装置の一例に係るNOR 型フラッシュメモリのチップ内部の構成を示すブロック図である。
第2の実施形態のNOR 型フラッシュメモリでは、第1の実施形態に示したNOR 型フラッシュメモリが複数のメモリバンクを有し、あるメモリバンクに対する読み出し動作中に別のメモリバンクに対する消去/書き込み動作を行うようにアクセスが可能なRWW(Read While Write) 方式が適用されている。また、読み出しバンク用のリファレンスセル電流と書き込み・消去バンク用のリファレンスセル電流とのばらつきを抑制するために、カレントミラー回路を用いて特定のリファレンスセル電流から読み出しバンク用のリファレンスセル電流と書き込み・消去バンク用のリファレンスセル電流を生成するIREF方式が適用されている。この場合、第2の実施形態では、リファレンスセル電流を生成するためのミラートランジスタ群を、選択されたメモリセルをセンスアンプから見た接続位置とほぼ等距離の位置に配置することによって、選択されたデータ線およびリファレンスデータ線に対する充電速度等価性を等しく設定するように実現している。
第2の実施形態のNOR 型フラッシュメモリのように、電流コピー回路55によって電流がコピーされるミラートランジスタ群57が複数配置される場合、電流コピー回路55に対する寄生容量が大きくなり、ミラートランジスタ群57にミラー電流が流れ始めてから動作が安定するまでの時間が余分にかかるので、それに応じて読み出し開始時間を遅らせないとデータ判定を正確に行うことができない。
Claims (7)
- 複数のメモリセルおよびリファレンス電位生成用の複数のリファレンスセルを含むメモリセルアレイと、
前記メモリセルアレイの複数のカラムにそれぞれ対応して接続され、第1のデコード信号に応じて任意のカラムを選択する複数のカラム選択トランジスタと、
前記メモリセルアレイの複数のカラムにそれぞれ対応して前記カラム選択トランジスタを介して接続された複数本のデータ線が一定間隔を有するように配列されたデータ線アレイと、
前記データ線アレイと同じ配線層において前記データ線アレイの両端のデータ線の外側で前記各データ線と同じ間隔をあけて隣り合うようにそれぞれ配置され、前記各データ線と等しい長さおよび太さを有する第1のダミーデータ線と、
データ読み出し時に、前記メモリセルアレイの読み出し対象となるメモリセルに対応して選択されたデータ線を充電するデータ線充電回路と、
前記メモリセルアレイの複数のリファレンス用カラムにそれぞれ対応して接続され、第2のデコード信号に応じて任意のリファレンス用カラムを選択する複数のリファレンス用カラム選択トランジスタと、
前記複数のリファレンス用カラムにそれぞれ対応して前記リファレンス用カラム選択トランジスタを介して接続され、前記データ線アレイ複と同じ配線層において前記各データ線と等しい長さおよび太さを有する複数のリファレンスデータ線が一定間隔を有するように配列されたリファレンスデータ線アレイと、
前記リファレンスデータ線アレイと同じ配線層において前記リファレンスデータ線アレイの両端のリファレンスデータ線の外側で前記各リファレンスデータ線と同じ間隔をあけて隣り合うようにそれぞれ配置され、前記各リファレンスデータ線と等しい長さおよび太さを有する第2のダミーデータ線と、
前記データ読み出し時に、前記メモリセルアレイの読み出し対象となるリファレンスセルに対応して選択されたリファレンスデータ線を充電するリファレンスデータ線充電回路と、
前記データ読み出し時に、選択されたデータ線が属するデータ線アレイの外側に配置されている第1のダミーデータ線および選択されたリファレンスデータ線が属するリファレンスデータ線アレイの外側に配置されている第2のダミーデータ線を充電するダミーデータ線充電回路と、
前記選択されたデータ線およびリファレンスデータ線がそれぞれ充電されている途中でそれぞれの電位を比較することによって、前記読み出し対象となるメモリセルの記憶データを検知するセンスアンプ
とを具備することを特徴とする半導体記憶装置。 - 前記第1のデコード信号と第2のデコード信号は同じタイミングで供給されることを特徴とする請求項1記載の半導体記憶装置。
- 前記ダミーデータ線充電回路に設けられ、対応するダミーデータ線と充電電源ノードとの間に挿入接続され、第3のデコード信号により選択駆動されるデータ線選択トランジスタをさらに具備し、前記データ線選択トランジスタは前記カラム選択トランジスタおよびリファレンス用カラム選択トランジスタと同じタイミングで選択駆動されることを特徴とする請求項2記載の半導体記憶装置。
- 請求項1乃至3のいずれか1つに記載の半導体記憶装置において、選択されたデータ線、リファレンスデータ線およびダミーデータ線をそれぞれ充電している途中における充電速度等価性を有し、充電途中における前記センスアンプによるデータ検知動作による高速読み出しを可能にしたことを特徴とする半導体記憶装置。
- 請求項4記載の半導体記憶装置は、
複数のメモリバンクを有し、あるメモリバンクに対する読み出し動作中に別のメモリバンクに対する消去/書き込み動作を行うようにアクセスが可能であって、
前記複数のメモリバンクで共通に基準として用いられるリファレンスセルのセル電流を各メモリバンクにコピーするための電流コピー回路と、
前記各メモリバンク毎に設けられ、各リファレンスビット線に前記電流コピー回路によりコピーされたリファレンスセル電流を流すためのミラートランジスタ群
とを具備し、前記センスアンプから見たミラートランジスタの接続位置までの配線距離を前記メモリセルの接続位置までの配線距離とほぼ等しくすることによって、データ線とリファレンスデータ線に対する充電途中における充電速度等価性を実現したことを特徴とする半導体記憶装置。 - 前記メモリバンク内のリファレンスビット線に対応して接続されているミラートランジスタを選択するために設けられ、第4のデコード信号により選択駆動されミラートランジスタ選択用トランジスタをさらに具備し、選択されたメモリバンク内のミラートランジスタにミラー電流が流れ始めてから動作が安定する時間を短縮したことを特徴とする半導体記憶装置。
- 前記電流コピー回路から前記各メモリバンクのミラートランジスタ群にミラー電流コピー用のバイアス電圧を供給するためのバイアス配線と、前記バイアス配線の両側に沿って配置され、固定電位に接続されたシールド配線とをさらに具備し、前記バイアス配線に対するノイズの影響を軽減したことを特徴とする請求項5または6記載の半導体記憶装置。
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