JP2004079075A

JP2004079075A - 半導体記憶装置

Info

Publication number: JP2004079075A
Application number: JP2002237818A
Authority: JP
Inventors: Atsuko Ono; 大野　敦子
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-08-19
Filing date: 2002-08-19
Publication date: 2004-03-11

Abstract

【課題】非選択ビット線のメモリセルが“１”データ（メモリセル電流＝０）の場合、プリチャージされた電荷がビット線間のカップリングノイズによる誤動作を回避させるため全てディスチャージされるので、低消費電力化できないという問題があった。
【解決手段】プリチャージ開始前に、カラムデコーダ制御回路１０によって、前サイクルのトランジスタＱｎ２０と次サイクルのトランジスタＱｎ２１を一定期間多重選択させる。前サイクルのビット線ＢＬ０に充電されていた電荷は、トランジスタＱｎ２０、Ｑｎ２１を介して均等分配される。その結果、ディスチャージされる電荷量は１／２となり、低消費電力化することができる。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置に関し、とくに不揮発性メモリ等のメモリセルアレイを有するコアの読み出し回路技術に関するものである。
【０００２】
【従来の技術】
半導体記憶装置、特に不揮発性記憶装置の読み出し手段の一つとして、マトリックス状に配列されたメモリセルをワード線およびビット線によって選択し、選択メモリセルのセル電流から、センスアンプによって記憶情報を増幅する方式が一般的に用いられている。
【０００３】
また高速化のため、選択されたビット線のプリチャージを予め行ない、プリチャージ終了後メモリセルの電流に従って、センスアンプでデータの“０”、“１”の判定を行なっている。ここでメモリセルに電流が流れる場合を“０”データ読み出し、メモリセルに電流が流れない場合を“１”データ読み出しと呼ぶことにする。
【０００４】
データ“１”の読み出しを行なう際、非選択の隣接ビット線とのカップリングノイズの影響によって誤動作が起こる場合がある。そのため、センス動作を行なう前に、ビット線に接続されたディスチャージトランジスタを介し、非選択ビット線に蓄積された電荷を予めディスチャージする等のビット線のリセット動作を行なっている。
【０００５】
図５に従来の読み出し回路の構成図を示す。１は１ビットの情報を記録するＮチャンネル型メモリセル、２はＮチャンネル型メモリセル１のゲートにつながるワード線（ＷＬ０〜ＷＬｍ）、３はＮチャンネル型メモリセル１のドレインにつながるビット線（ＢＬ０〜ＢＬｎ）、４はＮチャンネル型メモリセル１がマトリックス状に配置されたｍ行ｎ列のメモリセルアレイである。
【０００６】
７はメモリセルの列方向を選択するカラムデコーダであり、Ｑｎ２０〜Ｑｎ２ｎのＮチャンネル型トランジスタによって構成され、各々ソースはセンスノードＮ００に、ドレインはビット線（ＢＬ０〜ＢＬｎ）に、ゲートはカラムアドレス信号線ＣＬＭ０〜ＣＬＭｎにそれぞれ接続されている。センスノードＮ００には、プリチャージ回路１２のドレインが接続されている。プリチャージ回路１２のゲートはプリチャージ信号ＳＰＲの信号線に、ソースはＶＤＤにそれぞれ接続されている。また１１はＩＮＶで構成された、センスアンプ出力回路であり、入力はＮ００に出力はＳＯＵＴに接続されている。
【０００７】
５はビット線に蓄積された電荷をディスチャージするための、ビット線リセット回路であり、ＮチャンネルトランジスタＱｎ１０〜Ｑｎ１ｎによって構成されている。ドレインは各ビット線ＢＬ０〜ＢＬｎに、ゲートはビットリセット信号の信号線ＢＬＲ０〜ＢＬＲｎにそれぞれ接続され、ソースは接地されている。
【０００８】
以上のような構成の読み出し回路の、タイミング図を図６に示す。ワード線ＷＬ０がロウアドレスによって選択され、カラムアドレスに従って、サイクルＴ１では、カラムトランジスタＱｎ２１（ＣＬＭ１）が、サイクルＴ２ではカラムトランジスタＱｎ２２（ＣＬＭ２）が、サイクルＴ１の前サイクルにはカラムトランジスタＱｎ２０（ＣＬＭ０）がそれぞれ選択される。またメモリセルＱｎ００，Ｑｎ０１は“１”データ、Ｑｎ０２は“０”データとする。
【０００９】
サイクルＴ１において、カラムアドレスが変化すると、カラムアドレス信号線ＣＬＭ０が“Ｈ”から“Ｌ”に、カラムアドレス信号線ＣＬＭ１が“Ｌ”から“Ｈ”に変化し選択ビット線が、ＢＬ０からＢＬ１に変化する。またビットリセット信号は、カラム信号と反対の論理であるため、ビットリセット信号ＢＬＲ０が“Ｌ”から“Ｈ”に、ビットリセット信号ＢＬＲ１が“Ｈ”から“Ｌ”にそれぞれ変化する。メモリセルＱｎ００は“１”データであるため、ビット線に電荷が充電されている状態から、ビットリセットトランジスタＱｎ１０を介して接地レベル迄ディスチャージされる。プリチャージされているビット線の電位をＶＢＬとすると、ビット線ＢＬ０はＶＢＬから０Ｖに変化する。一方、プリチャージ信号ＳＰＲが“Ｌ”期間ＢＬ１は、ＶＢＬ迄プリチャージされる。プリチャージ終了後センス動作が開始されるが、隣接ビット線ＢＬ０、ＢＬ２は、接地されているためカップリングによる誤動作を起こすことなくそのままＶＢＬレベルが維持される。
【００１０】
さらにサイクルＴ２においては、カラムアドレスが変化するとビットリセット信号ＢＬＲ１が“Ｌ”から“Ｈ”に変化し、ビット線ＢＬ１はビットリセットトランジスタＱｎ１１を介して接地レベルまでディスチャージされる。一方選択ビット線ＢＬ２は、プリチャージ信号ＳＰＲが“Ｌ”期間プリチャージされ、プリチャージ終了後、データ“０”のため、メモリセルＱｎ０２を介してディスチャージされる。
【００１１】
【発明が解決しようとする課題】
しかしながら、このような読み出し回路では、ビット線間のカップリングによる誤動作防止のため、ビット線リセット回路５のトランジスタによって、データ“１”に蓄積された電荷を全てディスチャージし、選択ビット線のプリチャージは必ず０Ｖから行なわれるので、低消費電力化できないという問題があった。
【００１２】
本発明は、このような課題を解決するためになされたもので、消費電力を抑えることができる半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１記載の半導体記憶装置は、マトリックス状に配置されたメモリセルアレイと、このメモリセルアレイの複数の行にそれぞれ接続された複数のワ−ド線と、メモリセルアレイの複数の列にそれぞれ接続された複数のビット線と、この複数のビット線の列方向を選択するカラムデコーダと、このカラムデコーダで選択されたビット線のプリチャージを行なうプリチャージ回路と、メモリセルアレイを選択的にディスチャージするためのビット線リセット回路と、カラムデコーダを制御するためのカラムデコーダ制御手段を備え、カラムデコーダ制御手段は、あるサイクルで選択された第１のビット線と次のサイクルで選択される第２のビット線との間で電荷をプリチャージ前に分配するように、カラムデコーダを制御し、
ビット線リセット回路は、電荷の分配後に第１のビット線をディスチャージすることを特徴とするものである。
【００１４】
請求項１記載の半導体記憶装置によれば、ビット線にプリチャージされメモリセルによってディスチャージされなかった電荷の半分を、次サイクルの選択ビット線に分配することができ、ビット線のプリチャージに必要な電荷は従来の１／２となり、消費電力を抑えることができる。
【００１５】
請求項２記載の半導体記憶装置は、請求項１において、第１のビット線が、カラムデコーダの第１のカラムゲートによって選択され、第２のビット線は、カラムデコーダの第２のカラムゲートによって選択されており、第１のカラムゲートおよび第２のカラムゲートは、カラムデコーダ制御手段によって、ある一定期間多重選択されるものである。
【００１６】
請求項２記載の半導体記憶装置によれば、請求項１の効果をカラムデコーダの多重選択を行なうことで実現することができる。
【００１７】
請求項３記載の半導体記憶装置は、マトリックス状に配置されたメモリセルアレイと、このメモリセルアレイの複数の行にそれぞれ接続された複数のワ−ド線と、メモリセルアレイの複数の列にそれぞれ接続された複数のビット線と、この複数のビット線の列方向を選択するカラムデコーダと、このカラムデコーダで選択されたビット線のプリチャージを行なうプリチャージ回路と、メモリセルアレイを選択的にディスチャージするためのビット線リセット回路と、カラムデコーダによる選択または非選択に応じてメモリセルアレイのソース線の電位を制御するメモリセルソース電圧制御回路と、ビット線リセット回路のリセット電圧を制御するビット線リセット電圧設定回路を備え、ビット線リセット電圧設定回路は、カラムデコーダによる非選択のビット線のディスチャージ電位が、接地レベルを超えかつカップリングノイズの影響のないレベル以下になるようにリセット電圧を設定することを特徴とするものである。
【００１８】
請求項３記載の半導体記憶装置によれば、非選択時ビット線のディスチャージのレベル、例えばビット線リセット回路のソース電位を、カップリングノイズの影響を受けないレベルに設定することで、非選択ビット線のディスチャージ電位を接地レベルを超えるレベルに設定することができ、ビット線のプリチャージに必要な電荷は減少し、低消費電力化が可能となる。
【００１９】
【発明の実施の形態】
以下本発明の実施の形態について、図面を用いて説明する。
【００２０】
図１に本発明における第１の実施の形態の半導体記憶装置の読み出し回路構成図を示す。１は１ビットの情報を記録するＮチャンネル型メモリセル（Ｑｎ００〜Ｑｎｍｎ）、２はＮチャンネル型メモリセル１のゲートにつながるワード線（ＷＬ０〜ＷＬｍ）、３はＮチャンネル型メモリセル１のドレインにつながるビット線（ＢＬ０〜ＢＬｎ）、４はＮチャンネル型メモリセル１がマトリックス状に配置されたｍ行ｎ列のメモリセルアレイである。５はビット線をディスチャージするためのビットリセット回路であり、Ｎチャンネルトランジスタ６（Ｑｎ１０〜Ｑｎ１ｎ）によって構成され、Ｎチャンネルトランジスタ６は、ドレインがビット線（ＢＬ０〜ＢＬｎ）に接続され、ソースは接地され、ゲートはビットリセット信号ＢＬＲ０〜ＢＬＲｎの信号線に接続されている。７はビット線のカラム方向を選択するためのカラムデコーダであり、Ｎチャンネルトランジスタ８（Ｑｎ２０〜Ｑｎ２ｎ）によって構成され、ゲートがＣＬＭ０〜ＣＬＭｎに、ドレインがビット線（ＢＬ０〜ＢＬｎ）に、ソースがノードＮ００にそれぞれ接続されている。１０はカラムデコーダ１の選択タイミングを制御するためのカラムデコーダ制御回路であり、アドレスＡｘに同期動作している。１２はＰチャンネル型トランジスタで構成されたプリチャージトランジスタであり、ゲートがＳＰＲに、ソースがＶＤＤに、ドレインがセンスノードＮ０１にそれぞれ接続されている。カラムデコーダ７とプリチャージトランジスタ１２の間には、Ｎチャンネルトランジスタで構成されたセンスアンプ側カラムデコーダ９が介在し、ゲートは制御信号ＳＣＬＭに接続されている。センスアンプ出力回路１１は、ＩＮＶにより構成され、入力がセンスノードＮ０１に出力がＳＯＵＴに接続されている。
【００２１】
以上のような構成の読み出し回路の動作について、タイミングチャートを示す図２により説明する。
【００２２】
ワード線ＷＬ０を共有する、メモリセルＱｎ００、Ｑｎ０１は“１”プログラム（メモリセル電流＝０）、Ｑｎ２は“０”プログラム（メモリセル電流≠０）とする。今ワード線ＷＬ０が選択されカラムアドレスのみ変化した場合、アドレスＡｘではカラムアドレス信号線ＣＬＭ０が、Ａｘ＋１（サイクルＴ１）ではカラムアドレス信号線ＣＬＭ１，Ａｘ＋２（サイクルＴ２）ではカラムアドレス信号線ＣＬＭ２が選択される。ワード線ＷＬ０がロウアドレスによって選択され、ワード線ＷＬ０は“Ｈ”に設定されている。
【００２３】
サイクルＴ１において、カラムアドレスは変化すると、カラムアドレス信号線ＣＬＭ１が“Ｌ”から“Ｈ”に、ビットリセット信号ＢＬＲ１は“Ｈ”から“Ｌ”に変化する。ビット線ＢＬ１は前サイクルにおいて、ビットリセット信号ＢＬＲ１によって、０Ｖに接地されている。またカラムアドレス信号線ＣＬＭ０とＣＬＭ１は、ＣＬＫが“Ｈ”の期間、カラムデコーダ制御回路１０によって、多重選択され、ビット線ＢＬ０とＢＬ１はイコライズ状態となる。この際、センスアンプ側のカラムデコーダ９のゲートに接続された制御信号ＳＣＬＭを“Ｌ”とし、センスアンプ側からの影響を遮断している。
【００２４】
前サイクルの読み出しが“１”データで、ビット線ＢＬ０に電荷が蓄積されている場合、ＢＬ０のプリチャージ電位をＶＢＬとすると、ビット線ＢＬ１は０Ｖのため、カラムデコーダ９を介し、イコライズされることにより、ビット線ＢＬ０，ＢＬ１の電位はＶＢＬ／２となる。ＣＬＫが“Ｈ”→“Ｌ”に変化すると、カラムアドレス信号線ＣＬＭ０が“Ｈ”から“Ｌ”に、ビットリセット信号は、ＢＬＲ０が“Ｌ”から“Ｈ”にそれぞれ変化し、ビット線ＢＬ０はビットリセットトランジスタＱｎ１０によって１／２ＶＢＬから０Ｖ迄ディスチャージされる。次にプリチャージ信号ＳＰＲが一定期間“Ｌ”となり、選択ビット線ＢＬ１のプリチャージが開始、ＢＬ１は、１／２ＶＢＬからＶＢＬ迄プリチャージされる。プリチャージ信号ＳＰＲが“Ｌ”→“Ｈ”になるとプリチャージが終了し、センス動作が開始されるが、選択ビット線ＢＬ１の隣接ビット線ＢＬ０、ＢＬ２は０Ｖのため、カップリングによる誤動作を起こすことなく、正常に“１”データを読み出すことができる。
【００２５】
次に、サイクルＴ２において、カラムアドレスが変化すると、カラムアドレス信号線ＣＬＭ２が“Ｌ”から“Ｈ”に、ビットリセット信号ＢＬＲ２が“Ｈ”から“Ｌ”に変化する。ビット線ＢＬ２は、サイクルＴ１において、ビットリセットトランジスタＱｎ１２によって０Ｖに設定されている。ＣＬＫが“Ｈ”の期間、カラムアドレス信号線ＣＬＭ１とＣＬＭ２はカラムデコーダ制御回路１０によって、多重選択され、ＢＬ１とＢＬ２はイコライズ状態となる。ビット線ＢＬ１には、電荷が蓄積されており（ＶＢＬ）、ＢＬ２は０Ｖのため、カラムデコーダ９を介し、イコライズされるとＢＬ１，ＢＬ２の電位はＶＢＬ／２となる。ＣＬＫが“Ｈ”→“Ｌ”に変化すると、カラムアドレス信号線ＣＬＭ１が“Ｈ”から“Ｌ”に、ビットリセット信号は、ビットリセット信号ＢＬＲ１が“Ｌ”から“Ｈ”に変化し、ビット線ＢＬ１はビットリセットトランジスタＱｎ１１によって、１／２ＶＢＬから０Ｖ迄ディスチャージされる。次にＳＰＲ信号が一定期間“Ｌ”となり、選択ビット線ＢＬ２のプリチャージが開始し、選択ビット線ＢＬ２は、１／２ＶＢＬからＶＢＬ迄プリチャージされる。プリチャージが終了すると、選択ビット線ＢＬ２はメモリセルＱｎ０２を介して０Ｖ迄、ディスチャージされる。
【００２６】
以上のように、ビット線にプリチャージされメモリセルによってディスチャージされなかった“１”データの電荷の半分を、カラムデコーダの多重選択によって、次サイクルの選択ビット線に分配する。その結果選択ビット線のプリチャージに必要な電荷は従来の１／２となり、消費電力を抑えることができる。また非選択ビット線は、ビットリセットトランジスタによって、０Ｖ迄ディスチャージされているため、センス動作時にカップリングノイズによる誤動作を受けることなく、正常に読み出すことができる。
【００２７】
次に図３に本発明における第２の実施の形態の半導体記憶装置の読み出し回路構成図を示す。
【００２８】
１００は１ビットの情報を記録するＮチャンネル型メモリセル（Ｑｎ１００〜Ｑｎ１ｍｎ）、１０１はＮチャンネル型メモリセル１００のゲートにつながるワード線（ＷＬ０〜ＷＬｍ）、１０２はＮチャンネル型メモリセル１００のドレインにつながるビット線（ＢＬ０〜ＢＬｎ）、１０３はＮチャンネル型メモリセル１００のソースにつながるソース線（ＳＬ０〜ＳＬｎ）、１０４はＮチャンネル型メモリセル１００がマトリックス状に配置されたｍ行ｎ列のメモリセルアレイである。１０５はビット線をディスチャージするためのビットリセット回路であり、Ｎチャンネルトランジスタ１０６（Ｑｎ１０〜Ｑｎ１ｎ）によって構成され、Ｎチャンネルトランジスタ１０６は、ドレインがビット線（ＢＬ０〜ＢＬｎ）に、ソースはビット線リセット電圧設定回路１５の出力Ｎ１０に、ゲートはビットリセット信号ＢＬＲ０〜ＢＬＲｎの信号線にそれぞれ接続されている。ビット線リセット電圧設定回路１５は、ビット線を、接地レベル以上且つ、カップリングノイズの影響をうけないレベルに設定する回路である。１０７はビット線のカラム方向を選択するためのカラムデコーダであり、Ｎチャンネルトランジスタ１０８（Ｑｎ２０〜Ｑｎ２ｎ）によって構成され、ゲートがカラムアドレス信号線ＣＬＭ０〜ＣＬＭｎに、ドレインがビット線（ＢＬ０〜ＢＬｎ）に、ソースがノードＮ００にそれぞれ接続されている。１０９はメモリセルソース線（ＳＬ０〜ＳＬｎ）選択回路でありかつメモリセルソース電圧制御回路であって、Ｎチャンネルトランジスタ１１０（Ｑｎ３０〜Ｑｎ３ｎ）で構成され、ドレインはメモリセルソース線（ＳＬ０〜ＳＬｎ）に、ゲートがカラムアドレス信号線ＣＬＭ０〜ＣＬＭｎにそれぞれ接続され、ソースは接地されている。センスノードＮ００には、プリチャージ回路１２のドレインが接続されている。プリチャージ回路１２のゲートはプリチャージ信号ＳＰＲがソースはＶＤＤに接続されている。また１１はＩＮＶで構成された、センスアンプ出力回路であり、入力はＮ００に出力はＳＯＵＴに接続されている。
【００２９】
以上のような構成の読み出し回路のタイミングチャートを図４に示す。
【００３０】
ワード線ＷＬ０がロウアドレスによって選択され、ワード線ＷＬ０はＣＬＫの“Ｈ”期間非選択状態になるように設定されている。ＣＬＫの“Ｌ”期間プリチャージ信号ＳＰＲは“Ｌ”となり、プリチャージが開始される。カラムアドレスに従って、サイクルＴ１では、カラムトランジスタＱｎ２１（ＣＬＭ１）が、サイクルＴ２ではカラムトランジスタＱｎ２２（ＣＬＭ２）が、サイクルＴ１の前にはカラムトランジスタＱｎ２２（ＣＬＭ０）がそれぞれ選択されている。またメモリセルＱｎ１００，Ｑｎ１０１は“１”データ、Ｑｎ１０２は“０”データとする。
【００３１】
サイクルＴ１において、カラムアドレスが変化すると、カラムアドレス信号線ＣＬＭ０が“Ｈ”から“Ｌ”に、カラムアドレス信号線ＣＬＭ１が“Ｌ”から“Ｈ”にそれぞれ変化し、ビットリセット信号は、ＢＬＲ０が“Ｌ”から“Ｈ”に、ＢＬＲ１が“Ｈ”から“Ｌ”にそれぞれ変化する。メモリセルソース線ＳＬ０は、トランジスタＱｎ３０によって０Ｖからフローティング状態になり、一方メモリセルソース線ＳＬ１は、トランジスタＱｎ３１によりフローティングの状態から接地される。またノードＮ１０は、ビット線リセット電圧設定回路１５によって、ビット線が接地レベル以上、且つカップリングノイズの影響をうけない電圧（１Ｖと仮定）に設定されている。ビット線ＢＬ０は、メモリセルＱｎ１００が“１”データであるため、ビット線に電荷が充電されている状態（ＶＢＬ）から、ビット線リセットトランジスタＱｎ１０を介して１Ｖに設定される。サイクルＴ１の前サイクルでは、メモリセルＱｎ１０１が“１”データであるため、ビット線ＢＬ１は、ビット線リセットトランジスタＱｎ１１を介して１Ｖに設定されている。サイクルＴ１において、ビット線ＢＬ１はＳＰＲが“Ｌ”期間プリチャージされ、１ＶからＶＢＬに変化し、プリチャージ終了後ワード線ＷＬ０が“Ｌ”から“Ｈ”に変化する。隣接ビット線ＢＬ０およびＢＬ２は、カップリングノイズを受けないレベル（１Ｖ）までディスチャージされているため、ビット線ＢＬ１は、誤動作することなくプリチャージレベルＶＢＬを維持する。
【００３２】
さらにサイクルＴ２においては、カラムアドレスが変化すると、カラムアドレス信号線ＣＬＭ１が“Ｈ”から“Ｌ”に、カラムアドレス信号線ＣＬＭ２が“Ｌ”から“Ｈ”にそれぞれ変化し、またビットリセット信号ＢＬＲ１が“Ｌ”から“Ｈ”に、ビットリセット信号ＢＬＲ２が“Ｈ”から“Ｌ”にそれぞれ変化する。ソース線ＳＬ１は、トランジスタＱｎ３１により０Ｖからフローティング状態に、ソース線ＳＬ２は、トランジスタＱｎ３２によりフローティング状態から、０Ｖにそれぞれ設定される。ビット線ＢＬ１は、ビットリセットトランジスタＱｎ１１を介して、１Ｖ迄ディスチャージされる。一方選択ビット線ＢＬ２は、サイクルＴ１の間、ビットリセットトランジスタＱｎ１２を介して１Ｖに設定されている。ＳＰＲが“Ｌ”になりプリチャージが開始されると、選択ビット線ＢＬ２は、１ＶからＶＢＬにプリチャージされる。プリチャージ終了後ワード線ＷＬ０が“Ｌ”から“Ｈ”に変化すると、メモリセルＱｎ１０２を介して０Ｖ迄ディスチャージされる。
【００３３】
上記のように、非選択時ビット線のディスチャージのレベルを、０Ｖより高く且つカップリングノイズの影響を受けないレベルに設定することで、プリチャージされた電荷を全てディスチャージすることなく、プリチャージの際の電荷を減少させることができ、低消費電力化することが可能となる。
【００３４】
以上説明したように、ビット線にプリチャージされメモリセルによってディスチャージされなかった電荷を、０Ｖ迄ディスチャージすることなく、ビット線をカップリングノイズの影響のないレベルまでディスチャージさせることで、ビット線のプリチャージ電流を削減することができ、低消費電力を可能にするというすぐれた効果を有する半導体記憶装置を提供することができるものである。
【００３５】
【発明の効果】
請求項１記載の半導体記憶装置によれば、ビット線にプリチャージされメモリセルによってディスチャージされなかった電荷の半分を、次サイクルの選択ビット線に分配することができ、ビット線のプリチャージに必要な電荷は従来の１／２となり、消費電力を抑えることができる。
【００３６】
請求項２記載の半導体記憶装置によれば、請求項１の効果をカラムデコーダの多重選択を行なうことで実現することができる。
【００３７】
請求項３記載の半導体記憶装置によれば、非選択時ビット線のディスチャージのレベル、例えばビット線リセット回路のソース電位を、カップリングノイズの影響を受けないレベルに設定することで、非選択ビット線のディスチャージ電位を接地レベルを超えるレベルに設定することができ、ビット線のプリチャージに必要な電荷は減少し、低消費電力化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の半導体記憶装置の読み出し回路の構成図である。
【図２】第１の実施の形態の読み出しタイミングチャートである。
【図３】本発明の第２の実施の形態の半導体記憶装置の読み出し回路の構成図である。
【図４】第３の実施の形態の読み出しタイミングチャートである。
【図５】従来の半導体記憶装置の読み出し回路構成図である。
【図６】従来の読み出しタイミングチャートである。
【符号の説明】
１　メモリセル
２　メモリセルの列方向を選択するためのワード線
３　メモリセルの行方向を選択するためのビット線
４　ｍ行ｎ列のメモリセルアレイ
５　ビット線リセット回路
６　ビット線リセットトランジスタ
７　カラムデコーダ
８　カラムデコードトランジスタ
９　センスアンプ側カラムデコーダ
１０　カラムデコーダ制御回路
１１　センスアンプ出力回路
１２　プリチャージトランジスタ
１５　ビット線リセット電圧設定回路
１００　メモリセル
１０１　メモリセルの列方向を選択するためのワード線
１０２　メモリセルの行方向を選択するためのビット線
１０３　メモリセルのソース線
１０４　ｍ行ｎ列のメモリセルアレイ
１０５　ビット線リセット回路
１０６　ビット線リセットトランジスタ
１０７　カラムデコーダ
１０８　カラムデコードトランジスタ
１０９　メモリセルソース電圧制御回路

Claims

マトリックス状に配置されたメモリセルアレイと、このメモリセルアレイの複数の行にそれぞれ接続された複数のワ−ド線と、前記メモリセルアレイの複数の列にそれぞれ接続された複数のビット線と、この複数のビット線の列方向を選択するカラムデコーダと、このカラムデコーダで選択された前記ビット線のプリチャージを行なうプリチャージ回路と、前記メモリセルアレイを選択的にディスチャージするためのビット線リセット回路と、前記カラムデコーダを制御するためのカラムデコーダ制御手段を備え、前記カラムデコーダ制御手段は、あるサイクルで選択された第１のビット線と次のサイクルで選択される第２のビット線との間で電荷をプリチャージ前に分配するように、前記カラムデコーダを制御し、
前記ビット線リセット回路は、前記電荷の分配後に前記第１のビット線をディスチャージすることを特徴とする半導体記憶装置。
第１のビット線は、カラムデコーダの第１のカラムゲートによって選択され、第２のビット線は、前記カラムデコーダの第２のカラムゲートによって選択されており、前記第１のカラムゲートおよび第２のカラムゲートは、カラムデコーダ制御手段によって、ある一定期間多重選択される請求項１記載の半導体記憶装置。
マトリックス状に配置されたメモリセルアレイと、このメモリセルアレイの複数の行にそれぞれ接続された複数のワ−ド線と、前記メモリセルアレイの複数の列にそれぞれ接続された複数のビット線と、この複数のビット線の列方向を選択するカラムデコーダと、このカラムデコーダで選択された前記ビット線のプリチャージを行なうプリチャージ回路と、前記メモリセルアレイを選択的にディスチャージするためのビット線リセット回路と、前記カラムデコーダによる選択または非選択に応じて前記メモリセルアレイのソース線の電位を制御するメモリセルソース電圧制御回路と、前記ビット線リセット回路のリセット電圧を制御するビット線リセット電圧設定回路を備え、前記ビット線リセット電圧設定回路は、前記カラムデコーダによる非選択のビット線のディスチャージ電位が、接地レベルを超えかつカップリングノイズの影響のないレベル以下になるように前記リセット電圧を設定することを特徴とする半導体記憶装置。