JP3607439B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体集積回路装置に関し、クロック信号により同期して動作する半導体集積回路装置、例えばシンクロナスダイナミック型RAM(ランダム・アクセス・メモリ)の同期クロック発生回路や外部クロックに対して周波数逓倍された内部クロックを発生させる同期クロック発生回路を備えた1チップマイクロコンピュータ等に利用して有効な技術に関するものである。
【0002】
【従来の技術】
シンクロナス・ミラー・ディレイ回路(SMD)は、外部クロックと内部クロックとの同期をとるための回路である。このようなシンクロナス・ミラー・ディレイ回路については、アイ・エス・エス・シー・シー ダイジェスト オブ テクニカル ペーパーズ(ISSCC DIGIST OF TECHNICAL PAPERS)誌1996年2月10日、第 374頁〜第 375頁がある。
【0003】
【発明が解決しようとする課題】
図18には、本願発明者等において先に検討されたシンクロナス・ミラー・ディレイ回路の回路図が示され、図19にはその動作を説明するための波形図が示されている。この回路において、内部クロックCLKout の立ち上がりと外部クロックCLKinの立ち上がりが同期する場合を考える。外部クロックCLKinは、遅延時間がそれぞれd1、d2及びd1の3つの遅延回路を通してフォワード・ディレイ・アレイ回路(以下、FDAという)に入力される。このFDA中を伝播しているnサイクル目のクロックの立ち上がりエッジは、コモンCOMMONとして伝播されるn+1サイクル目のクロックの立ち上がりにより、上記FDA中での伝播が止められ、同時に伝播が止められた位置とちょうど対称の位置にあるバックワード・ディレイ・アレイ(以下、BDAという)中のノードに立ち上がりエッジが転送される。
【0004】
上記立ち上がりエッジは、FDA中の伝播時間tDAとちょうど同じ時間をかけてBDA中を伝播し、遅延時間d2の遅延回路(内部クロックドライバに相当する)を通して、内部クロックCLKout として出力される。上記FDA中のnサイクル目の立ち上がりエッジがn+1サイクル目のCOMMONの立ち上がりエッジによって伝播が止められることから、次式(1)という関係が成立する。ここで、tCKは、クロックCLKinのサイクル時間(1周期)である。
d2+d1+tDA=tCK ………(1)
【0005】
また、外部クロックCLKinから内部クロックCLKout までの立ち上がりエッジの伝播時間は、上記のような伝播経路に沿って計算すると次式(2)の関係が成立する。つまり、外部クロックCLKinから内部クロックCLKout までがちょうど2tCKに等しくなり、上記の外部クロックCLKinと内部クロックCLKout とが同期することとなる。
d1+d2+d1+tDA+tDA+d2=2(d1+d2+tDA)
=2tCK ……(2)
【0006】
上記のような同期回路では、動作周波数範囲を広くするためには、上記FDA、MCC及びBDAを構成する論理段数が膨大となり、回路規模が増大するという問題が生じる。例えば、シンクロナスDRAMでは、メモリアクセス動作の高速化に伴い動作周波数は高くなる傾向になる。これに対して、リフレッシュ等においては、低消費電力化を図るためにクロック信号の周波数を低くして行うことが便利でありその差は益々拡大する傾向にある。また、汎用メモリとして用いられようクロック信号の周波数範囲は広くなるように要求されている。このように同期化させるクロック信号の周波数範囲が広くしようとすると、それに適合すべくFDA、MCC及びBDAを構成する遅延段数が膨大となって回路規模を増大させるとともに、例えばリフレッシュ動作等のように低消費電力化のためにクロック信号の周波数を低くしたにも係わらずに同期クロック発生回路での電流消費を増大させてしまうという相反する問題を引き起こす。
【0007】
なお、PLL回路やDLL回路を用いた場合には、位相ロック状態になるまでの引込み時間に相当の時間を費やすこととなって、応答性に大きな問題を持つとともに、ディジタル回路での電源線に発生する比較的大きなノイズの影響を受けて動作の安定性の点でも問題があり、上記のようなディジタル回路による同期クロック発生回路の開発に至ったものである。
【0008】
この発明の目的は、簡単な構成で同期可能なクロック周波数帯域を拡大させた同期クロック発生回路を備えた半導体集積回路装置を提供することにある。この発明の他の目的は、簡単な構成で、しかも短い時間内に逓倍されたクロック信号を形成することができる同期クロック発生回路を備えた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0009】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、外部端子から入力バッファ回路を介して取り込まれたクロック信号を遅延回路で遅延させ、上記遅延回路を通したクロック信号により起動され、上記クロック信号に対して十分高くされた発振パルスをカウント動作し、上記入力バッファ回路を通した1周期遅れのクロック信号により上記カウント値を逆方向にカウント動作してその計数値が計数開始時に戻ったときに出力タイミング信号を発生させ、その出力タイミング信号をクロックドライバを介して内部回路に伝えるとともに、遅延回路の遅延時間は、上記入力バッファ回路の遅延時間と上記クロックドライバの遅延時間の和に対応した遅延時間に設定する。
【0010】
【発明の実施の形態】
図1には、この発明に係る同期クロック発生回路の基本的な概念を説明するためのブロック図が示されている。この同期クロック発生回路は、特に制限されないが、シンクロナスDRAMを構成する他の回路とともに、公知の半導体集積回路の製造技術により、単結晶シリコンのような1個の半導体基板上において形成される。
【0011】
クロックバッファCKBは、入力バッファ回路であり、外部端子から供給される外部クロック信号ext.CLKを取り込むために設けられるものである。このクロックバッファCKBの出力信号は、一方において遅延回路DL1とDL2を通してタイミング発生回路TGのスタート端子(START)に伝えられる。上記クロックバッファCKBの出力信号は、他方において上記タイミング発生回路TGのリバース端子(REVERSE)に伝えられる。タイミング発生回路TGは、回路規模を小さくするために、カウンタ回路で構成されており、スタート端子(STRAT)に供給される第1の入力信号で計数動作の起動がかかり一方向(例えばアップ計数)に計数動作を開始し、リバース端子(REVERSE)に供給される第2の入力信号で上記計数動作が逆転(例えばダウン計数)され、上記第1と第2の入力信号の時間差に対応した時間経過後に、言い換えるならばアップ計数値と同じダウン計数を行って出力端子OUTからタイミング信号を出力させる。
【0012】
上記計数動作のためにパルスは、内部に設けられた発振回路により形成される。この発振回路の発振周波数は、上記クロック信号CLKに対して十分高い周波数に設定されものである。上記タイミング発生回路TGにより形成されたタイミング信号は、クロックドライバCKDを介して内部クロックint.CLKが形成される。
【0013】
図2には、上記図1の同期クロック発生回路の動作を説明するためのタイミング図が示されている。外部クロック信号ext.CLKの1周期はtCKであり、上記クロックバッファCKBの出力ノードn1の信号は、その遅延時間td1だけ遅れたクロック信号とされる。クロックバッファCKBの出力ノードn1の信号は、上記遅延回路DL1とDL2により、上記クロックドライバCKBの遅延時間td1と、上記クロックドライバの遅延時間td2だけ遅れてタイミング発生回路TGのスタート端子に伝えられる。一方、上記クロックバッファCKBの出力ノードn1の信号は、そのまま上記タイミング発生回路TGのリバース端子に伝えられる。
【0014】
上記タイミング発生回路TGのスタート端子には、外部クロック信号ext.CLKの立ち上がりから、遅延時間td1+td1+td2の後に入力信号(ノードn2)が供給されて計数動作を開始し、リバース端子には1周期(tCK)遅れた外部クロック信号から上記遅延時間td1の後に入力信号(ノードn2)が供給されて計数動作を逆転させる。これにより、ノードn1のクロック信号の1周期tCKは、次式(1)のように表される。
tCK=td1+td2+tDA ……… (3)
【0015】
上記タイミング発生回路TGは、上記時間差tDAに対応した計数値と同じ時間tDAだけ計数動作を行ってタイミング信号(ノードn3)を形成し、クロックドライバCKDの遅延時間td2の内部クロック信号int.CLKを立ち上げる。つまり、外部クロック信号ext.CLKの立ち上がりから内部クロック信号int.CLKまでに費やされた時間は、td1+td1+td2+tDA+tDA+td2=2(td1+td2+tDA)となる。この時間td1+td2+tDAは、上記式(3)のようにクロック信号の1周期tCKに等しいから、内部クロック信号int.CLKは、2クロック後に入力される外部クロック信号ext.CLKと同期することとなる。
【0016】
図3には、この発明に係る同期パルス発生回路の一実施例の論理回路図が示されている。この実施例では、タイミング発生回路TGは、可逆カウンタにより構成される。つまり、T型フリップフロップ回路T1ないしTnの非反転出力Qと反転信号/Qとをアップ・ダウン制御信号up/downにより切り換えて次段回路に順次伝えるようにして、n桁のアップ・ダンウの可逆カウンタが構成される。上記切り換え回路は、各桁の出力に対応してそれぞれ設けられる。この切り換え回路は、最終段のT型フリップフロップ回路Tnにおいて、例示的に示されているように、上記アップ・ダウン制御信号up/downと上記非反転出力Qとを受けるノアゲート回路G1と、上記アップ・ダウン制御信号up/downがインバータ回路N1により反転された信号と上非反転出力/Qとを受けるノアゲート回路G2と、かかる2つのノアゲート回路G1,G2の出力を受けて出力信号を形成するノアゲート回路G3を単位回路とするn−1個の単位回路から構成される。
【0017】
上記カウンタ回路を構成するT型フリップフロップ回路T1〜Tnの各段の非反転出力Qは、オール0の検出信号を形成するノアゲート回路G4に入力される。つまり、オール0(all0)の検出回路は、カウンタの計数値がゼロであることを検出するものであり、かかるオール0の検出信号は、フリップフロップ回路FF3のセット信号Sとして用いられる。
【0018】
上記可逆カウンタのアップ/ダウン動作の制御のために、フリップフロップ回路FF1とFF2が設けられる。フリップフロップ回路FF1は、クロックバッファ回路CKBの出力信号(ノードn1)がトリガ端子Tに供給され、その立ち上がりエッジに同期して出力Qが反転させられて、上記アップ・ダウン制御信号up/downを形成する。フリップフロップ回路FF2は、上記遅延回路DL1とDL2を通した遅延信号(ノードn2)よりセットされ、上記オール0の検出信号によりリセットされる。このフリップフロップ回路FF2の非反転出力Qは、上記カウンタ回路を構成するT型フリップフロップ回路T1〜Tnのリセット信号resetとされる。
【0019】
奇数個のインバータ回路列をリング状態に接続して計数クロック発振回路が形成される。この発振パルスは、上記外部クロック信号ext.CLKに対して十分高い周波数にされており、上記カウンタ回路を構成する初段のT型フリップフロップ回路T1のトリガ端子Tに供給される。このようなカウンタ回路を利用することにより、例えば10段のバイナリーカウンタにより1024の計数出力を得ることができる。つまり、前記図18に示したようなFDA、MCC及びBDAを用いた同期パルス発生回路では、1024段の回路に相当するものであり、回路規模を大幅に小さくすることができる。
【0020】
図4には、上記同期パルス発生回路の動作を説明するためのタイミング図が示されている。最初の外部クロック信号ext.CLKの立ち上がりに対してクロックバッファ回路CKBの遅延時間td1だけ遅れて出力信号(ノードn1)がハイレベルに立ち上がり、フリップフロップ回路FF1の出力がロウレベルからハイレベルに変化してアップ計数動作を指示する。このとき、フリップフロップ回路FF2は、リセット状態であり出力Qのロウレベルにより、リセット信号/resetをロウレベルにして上記カウンタ回路を構成するT型フリップフロップ回路T1〜Tnをリセット状態にしているので、その計数動作が強制的に停止状態にさせられるものである。遅延時間td1とtd2の経過後に、遅延回路DL1とDL2を通した遅延信号(ノードn2)がハイレベルに立ち上がり、フリップフロップ回路FF2をセット状態として出力Qをハイレベルにする。これにより、カウンタ回路は、そのリセット信号/resetがハイレベルとなるために上記発振パルスの計数動作を開始する。
【0021】
次の外部クロック信号ext.CLKの立ち上がりから遅延時間td1経過の後に、クロックバッファ回路CKBの出力信号(ノードn1)がハイレベルとなり、フリップフロップ回路FF1を反転させる。これにより、アップ・ダウン制御信号up/downがロウレベルとなりダウン計数動作に切り換えられるとともに、フリップフロップ回路FF3をリセットさせる。上記時間差tDAに対応したアップ計数値からダウン動作を行い、同じ時間tDAに対応したダウン計数動作によって計数値が0になる。このような計数値の0に対応してオール0の検出信号all0がハイレベルとなって、上記フリップフロップ回路FF3をセットし、その出力Q(ノードn3)をハイレベルに立ち上げる。これにより、クロックバッファ回路CKDから出力される内部クロック信号int.CLKは、2周期(2TCK)遅れて入力された外部クロック信号ext.CLKと正確に同期した信号とされる。
【0022】
図5には、この発明に係る同期パルス発生回路の他の一実施例のブロック図が示されている。この実施例では、時間差を検出し、それと同じ時間を作り出すタイミング発生回路として、アップカウンタとダウンカウンタの2つのカウンタ回路が用いられる。つまり、図3の実施例のようなアップ/ダウンの可逆カウンタに代えて、上記2つのカウンタ回路が用いられる。このような2つのカウンタ回路を用いることは、回路規模が増加する反面、その動作範囲を拡大させることができる。
【0023】
上記アップカウンタは、スタート端子に入力信号が供給されるとセット入力端子SETに供給されるオール0を取り込んで、アップ計数動作を開始する。上記ダウンカウンタは、スタート端子に入力信号が供給されると、セット入力SETに供給された上記アップカウンタの計数出力を取り込んで、ダウン計数動作を開始する。このダウンカウンタの出力は、オール0の検出回路に入力され、ここで前記同様なオール0の検出信号all0が形成される。
【0024】
この実施例では、上記のようにアップカウンタとダウンカウンタの2つのカウンタ回路を必要とし、その部分では回路規模がほぼ2倍になるが、図3の実施例のようなアップ・ダウンの切り換えを行うゲート回路、動作制御のためのフリップフロップ回路FF1,FF2等が不要になるので、回路規模がそれほど増加しないばかりか、フリップフロップ回路FF1,FF2等での遅延時間が誤差として入り込むことがないから精度を高くすることができる。また、アップ計数値に対応したダウン計数動作中に、遅延回路DL1とDL2を通した次の周期のクロック信号が到来しても、上記のようにアップ計数動作とダウン計数動作とを同時並行的に行うことができるので動作範囲を拡大できる。
【0025】
図6には、上記図5の実施例回路の動作を説明するためのタイミング図が示されている。第1番目の外部クロック信号ext.CLKは、クロックバッファ回路CKBを通して取り込まれ、ノードn1の信号は遅延時間td1経過後に立ち上がる。これにより、ダウンカウンタは計数動作を開始するが、この計数動作それ自体は意味を持たない。上記ノードn1の立ち上がりにより、フリップフロップ回路FF3がリセットされて、ノードn3がロウレベルにされる。クロックバッファCKBの遅延時間td2が経過して、内部クロック信号int.CLKもロウレベルになる。
【0026】
遅延回路DL1とDL2による遅延時間td1+td2の後に、ノードn2の信号がハイレベルにされたアップカウンタはオール0を初期値として取り込んでアップ計数動作を開始する。同図では、アップ計数動作を判り易く示すために計数値を階段状にアナログ的に表している。このことは、上記ダウン計数値も同様である。上記アップカウンタとダウンカウンタのクロック入力端子CLKには、同じ計数クロック信号fCが供給されており、この計数クロック信号fCは、前記のようなリングオシレータにより形成されるものである。
【0027】
第2番目の外部クロック信号ext.CLKが到来し、クロックバッファ回路CKBの出力ノードn1が遅延時間td1経過後に立ち上がると、ダウンカウンタは上記アップカウンタの計数値を初期値として取り込んでダウン計数動作を開始する。この計数動作は、上記アップカウンタにより形成された時間tDAに対応した時間tDAを作り出すための本来のダウン計数動作である。この実施例において、注目すべきは、上記ダウンカウンタにおいて上記時間tDAに対応した計数動作の途中において、上記第2番目の外部クロック信号ext.CLKの上記ダウン計数動作を指示するノードn1の出力信号に対応した遅延信号(td1+td2)がハイレベルになると、アップカウンタは上記オール0の初期値を取り込んでアップ計数動作を行うことができることである。つまり、上記のように2つのアップとダウンのカウンタを設けた場合には、上記のように動作条件のもとでもそれに応答して、同期パルス発生動作を行うようにすることができるものである。これにより、その動作範囲の拡大を図ることができるものである。
【0028】
上記アップカウンタの動作と並行して、ダウンカウンタはダウン計数動作を行い、その計数値がゼロになると、オール0検出回路がこれを検出してフリップフロップ回路FF3をセットするので、その出力ノードn3の信号がハイレベルに変化し、クロックドライバ回路CKDから出力される内部クロック信号int.CLKは、2周期遅れてハイレベルに立ち上がり、それは第3番目の外部クロック信号ext.CLKの立ち上がりに同期したものとされる。
【0029】
なお、上記フリップフロップ回路FF3は、上記のようにノードn1のハイレベルによりリセットされるので、その出力パルスのパルス幅、言い換えるならば、内部クロック信号int.CLKの出力パルスのパルス幅は、上記クロックドライバ回路CKDと上記クロックバッファ回路CKBによる総合の遅延時間td2+td1に対応したものとされる。
【0030】
図7には、この発明に係る同期クロック発生回路に用いられるリングオシレータの一実施例の回路図が示されている。リングオシレータは、奇数段のインバータ回路列等により構成される。一般に、最小の3段のインバータ回路をリング状に縦列接続したものは動作が不安定になるので、発振動作の安定化の観点から比較的大きな論理段数から構成される。この実施例では、ナンドゲート回路とインバータ回路とを合わせて11段によりリングオシレータを構成する。
【0031】
精度を高くるために、アップカウント用のリングオシレータとダウンカウト用のリングオレータの2つが用いられる。上記2つのリングオシレータは、制御信号UCEとDCEにより、ナンドゲート回路のゲートが制御されて、発振動作の制御が可能にされる。つまり、同期クロック発生回路が非動作状態に置かれるときには、信号UCEとDCEがロウレベルにされて、発振帰還信号に無関係にナンドゲート回路の出力をハイレベルに固定して、発振動作を停止させるようにして低消費電力化を図るようにするものである。
【0032】
上記のようなアップカウンタでの計数動作の終了タイミングは、上記リングオシレータの発振動作とは非同期で発生するために、リングオシレータ内では遅延段において端数が生じている。このような端数は、常に切捨てられるものであるので、それが誤差として生じてしまう。この実施例では、上記のような端数についても実質的に計数するように次のような工夫を行うものである。
【0033】
アップカウント用のリングオシレータ(RO)は、例えば左側から右側に向かってナンドゲート回路とインバータ回路の組み合わせで合計11段の遅延段を構成し、右端の最終段の出力を上記左端の初段に帰還させてリングオシレータを構成する。この場合、入力段には、ナンドゲート回路を設け、そこに上記動作制御信号UCEを供給して、上記のように非動作状態での発振動作を停止させて無駄な電流消費を抑えている。
【0034】
ダウンカウント用のリングオシレータ(RO)は、上記アップカウント用のリングオシレータとは逆に、右端から左端に向かってナンドゲート回路とインバータ回路との組み合わせで合計11段の遅延段を構成し、左端の最終段の出力を上記右端の初段に帰還させてリングオシレータを構成する。この場合、入力段には、ナンドゲート回路を設け、そこに上記動作制御信号DCEを供給して、上記のように非動作状態での発振動作を停止させて無駄な電流消費を抑えている。
【0035】
上記のようにミラー反転させて2つのリングオシレータを平行に並べ、アップカウント用の各遅延段のうち、ナンドゲート回路に入力される信号をミラー反転の関係にあるダウンカウント用の各遅延段を構成するナンドゲート回路の入力に伝えるようにする。つまり、アップカウント用のリングオシレータの最終出力段の出力信号は、上記のように初段のナンドゲート回路が発振制御に用いられているので、ダウンカウント用のリングオシレータの第2段目のナンドゲート回路の入力に伝えられる。以下、順次に実質的にミラー反転させた形態でアップカウント用のリングオシレータにおける遅延段の信号をダウンカウント用のリングオシレータに伝えるようにする。
【0036】
アップカウント用のリングオシレータの各遅延段の信号は、セット信号SETによりゲートが制御されるナンドゲート回路を介して、上記ダウンカウント用のリングオシレータに伝えられる。この場合、セット信号SETが出力されたタイミングで、アップカウント用のリングオシレータはそのときの状態で発振動作を停止させるようにするため、上記セット信号SETによりゲートが制御されるナンドゲート回路の出力信号は、上記のようにダウンカウント用のリングオシレータに伝えられるとともに、その遅延段のナンドゲート回路の他方の入力にも供給される。ダウンカウント用のリングオシレータでは、上記状態転写用のナンドゲート回路に対応したダミーのナンドゲート回路が負荷として設けられる。つまり、アップカウント用のリングオシレータとダウンカウント用のリングオシレータとを同じ回路条件とすることにより、両者の発振周波数を等しくさせるようにするものである。
【0037】
例えば、同図に示すようにアップカウント用の各遅延段を構成するナンドゲート回路の入力信号がHHHHLL(ここでHはハイレベル、Lはロウレベル)であるときにセット信号SETがハイレベルに立ち上がり、アップ計数動作が停止して、そのときのアップ計数値をダウンカウンタに伝えるとき、それとともにアップカウント用のリングオシレータの上記信号HHHHLLがダウンカウント用のリングオシレータに投影される。アップカウント用のリングオシレータでは、セット信号SETのハイレベルの期間においてHが入力されている第2段目のナンドゲート回路では、その出力信号がLに変化して第3段目のナンドゲート回路の入力をHからLに変化させる。以下、同様にして各遅延段のHの出力はLに変化し、Lの出力はそのままLになる。
【0038】
これにより、ダウンカウント用のリングオシレータでは、上記セット信号SETのハイレベルに取り込まれた信号LLLHHを基準にして、次段のナンドゲート回路の帰還入力は(L)(L)(L)(H)(H)(H)にセットされ、上記アップカウント用のリングオシレータの各段の出力のLへの変化に対応して帰還動作が開始されて発振動作を行うようになる。
【0039】
図8には、上記のようなアップカウント用とダウンカウント用のリングオシレータを用いた場合の同期クロック発生回路の動作を説明するためのタイミング図が示されている。アップカウント用のリングオシレータの1廻りの遅延時間に対応してアップ計数用のクロック信号UCLKが形成され、これによりアップカウンタの計数値Q1とQ2がバイナリーカウンタに対応して変化する。このようなバイナリーカウント動作の途中で、上記のように次の外部クロック信号の到来により、ノードn1の遅延信号がハイレベルに立ち上がり、それに同期してセット信号SETがハイレベルに変化すると、上記アップ計数用のクロックUCLKが、その立ち下がりから時間taだけ遅れているにもかかわらず、計数値Q1とQ2は変化しない。そのため、アップカウンタの計数値のみをダウンカウンタに伝える方式では、上記時間taが切捨てられてしまうことなる。
【0040】
図7のようなアップカウント用とダウンカウント用のリングオシレータを設け、そのアップカウント用のリングオシレータの遅延段の信号をダウンカウント用の遅延段に転写させ、そこからダウンカウント用のリングオシレータを発振させると、上記計数値に対して端数とされる時間taがダウンカウント用のリングオシレータに伝えられて、ダウン計数動作を上記時間taだけ遅らせることができる。これにより、上記リングオシレータでの信号遅延状態を含めて実質的な計数動作を行わせることができるので、時間tDAを高精度に作り出すことができるという効果が得られる。
【0041】
図9には、この発明に係る同期クロック発生回路の他の一実施例のブロック図が示されている。上記のように外部端子から供給されるクロック信号を取り込むために必要とされるクロックバッファ回路CKB及び内部回路に内部クロック信号を伝えるクロックドライバCKDにおいて遅延時間が生じる。上記外部端子から供給されるクロック信号の1周期に対して上記遅延時間が無視できなくなるために、上記のような同期クロック発生回路が必要になるものである。このことは、逆にいうならば、上記外部端子から供給されるクロック信号の周波数が低くて、その周期が上記遅延時間に対して十分長いときには、上記同期クロック発生回路による同期化は実質的に意味を持たない。このこと及び上記アップカウンタ回路は、実質的に外部クロック信号の周期に対応した計時動作を行うものであることに着目し、アップカウンタ回路にオーバーフロー検出用のフリップフロップ回路FF4を設ける。
【0042】
上記フリップフロップ回路FF4は、アップカウンタからのオーバーフロー信号OFによりセットされ、上記遅延回路の遅延信号(ノードn2)によりリセットされるものである。そして、上記フリップフロップ回路FF4の出力信号THRにより、セレクタを制御して上記クロックバッファからの出力信号をそのままクロックドライバに伝えるようにするものである。この構成では、外部端子から供給される外部クロック信号ext.CLKに対して、内部クロック信号int.CLKはクロックバッファとクロックドライバの遅延時間td1とtd2だけ遅れたものであるが、上記のように外部クロック信号ext.CLKの1周期が上記遅延時間td1+td2に比べて十分長いので、実質的には問題になららない。
【0043】
図10には、上記図9の実施例回路の動作を説明するためのタイミング図が示されている。外部クロック信号ext.CLKの1周期tCKが長い場合には、クロックバッファと遅延回路を通したノードn2に対応してアップカウンタが計数動作を開始し、次の周期の上記クロックバッファを通したノードn1の信号が到来する前に、アップカウンタではオーバーフローが生じてしまう。このような場合には、オーバーフロー信号によりフリップフロップ回路FF4がセットされて信号THRを発生させる。これにより、そのときのクロックバッファを通したノードn1の信号が内部クロック信号int.CLKとしてクロックドライバを通して伝えられる。
【0044】
図13には、この発明が適用されるシンクロナスDRAM(以下、単にSDRAMという)の一実施例の全体ブロック図が示されている。同図に示されたSDRAMは、特に制限されないが、公知の半導体集積回路の製造技術によって単結晶シリコンのような1つの半導体基板上に形成される。
【0045】
この実施例のSDRAMは、メモリバンク0を構成するメモリアレイ200Aと、メモリバンク1を構成するメモリアレイ200Bを備える。それぞれのメモリアレイ200Aと200Bは、マトリクス配置されたダイナミック型メモリセルを備え、図に従えば同一列に配置されたメモリセルの選択端子は列毎のワード線(図示せず)に結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線(図示せず)に結合される。
【0046】
上記メモリアレイ200Aの図示しないワード線は行(ロウ)デコーダ201Aによるロウアドレス信号のデコード結果に従って1本が選択レベルに駆動される。メモリアレイ200Aの図示しない相補データ線はセンスアンプ及びカラム選択回路を含むI/O線202Aに結合される。センスアンプ及びカラム選択回路を含むI/O線202Aにおけるセンスアンプは、メモリセルからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補I/O線に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコーダ203Aによるカラムアドレス信号のデコード結果に従って選択動作される。
【0047】
メモリアレイ200B側にも同様にロウデコーダ201B,センスアンプ及びカラム選択回路を含むI/O線202B,カラムデコーダ203Bが設けられる。上記相補I/O線はライトバッファ214A,Bの出力端子及びメインアンプ212A,Bの入力端子に接続される。上記メインアンプ212A,Bの出力信号は、ラッチ/レジスタ213の入力端子に伝えられ、このラッチ/レジスタ213の出力信号は、出力バッファ211を介して外部端子から出力される。また、外部端子から入力された書き込み信号は、入力バッファ210を介して上記ライトバッファ214A,Bの入力端子に伝えられる。上記外部端子は、特に制限されないが、16ビットからなるデータD0−D15を出力するデータ入出力端子とされる。
【0048】
アドレス入力端子から供給されるアドレス信号A0〜A9はカラムアドレスバッファ205とロウアドレスバッファ206にアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのバッファが保持する。ロウアドレスバッファ206はリフレッシュ動作モードにおいてはリフレッシュカウンタ208から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。カラムアドレスバッファ205の出力はカラムアドレスカウンタ207のプリセットデータとして供給され、列(カラム)アドレスカウンタ207は後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ203A,203Bに向けて出力する。
【0049】
同図において点線で示したコントローラ209は、特に制限されないが、クロック信号CLK、クロックイネーブル信号CKE、チップセレクト信号/CS、カラムアドレスストローブ信号/CAS(記号/はこれが付された信号がロウイネーブルの信号であることを意味する)、ロウアドレスストローブ信号/RAS、及びライトイネーブル信号/WEなどの外部制御信号と、アドレス入力端子A0〜A9からの制御データとが供給され、それらの信号のレベルの変化やタイミングなどに基づいてSDRAMの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、モードレジスタ10、コマンドデコーダ20、タイミング発生回路30、クロックバッファ40及び同期クロック発生回路50を備える。
【0050】
クロック信号CLKは、前記のようにクロックバッファ40を介して同期クロック発生回路に入力され、ここで形成された内部クロックとの同期がとられる。この内部クロックは、特に制限されないが、出力バッファ211を活性化させるタイミング信号int.CLKとして用いられ、他の回路には上記クロックバッファを通した信号がそのまま伝えられる。その他の外部入力信号は当該内部クロック信号の立ち上がりエッジに同期して有意とされる。チップセレクト信号/CSはそのロウレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号/CSがハイレベルのとき(チップ非選択状態)やその他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。/RAS,/CAS,/WEの各信号は通常のDRAMにおける対応信号とは機能が相違し、後述するコマンドサイクルを定義するときに有意の信号とされる。
【0051】
クロックイネーブル信号CKEは次のクロック信号の有効性を指示する信号であり、当該信号CKEがハイレベルであれば次のクロック信号CLKの立ち上がりエッジが有効とされ、ロウレベルのときには無効とされる。なお、図示しないがリードモードにおいて、出力バッファ211に対するアウトプットイネーブルの制御を行う外部制御信号/OEを設けた場合には、かかる信号/OEもコントローラ209に供給され、その信号が例えばハイレベルのときには出力バッファ211は高出力インピーダンス状態にされる。
【0052】
上記ロウアドレス信号は、クロック信号CLK(内部クロック信号)の立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるA0〜A8のレベルによって定義される。
【0053】
アドレス信号A9は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、A9の入力がロウレベルの時はメモリバンク0が選択され、ハイレベルの時はメモリバンク1が選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみの入力バッファ210及び出力バッファ211への接続などの処理によって行うことができる。
【0054】
後述のプリチャージコマンドサイクルにおけるアドレス信号A8は、相補データ線などに対するプリチャージ動作の態様を指示し、そのハイレベルはプリチャージの対象が双方のメモリバンクであることを指示し、そのロウレベルは、アドレス信号A9で指示されている一方のメモリバンクがプリチャージの対象であることを指示する。
【0055】
上記カラムアドレス信号は、クロック信号CLK(内部クロック)の立ち上がりエッジに同期するリード又はライトコマンド(後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド)サイクルにおけるA0〜A7のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【0056】
次に、コマンドによって指示されるSDRAMの主な動作モードを説明する。
(1)モードレジスタセットコマンド(Mo)
上記モードレジスタ30をセットするためのコマンドであり、/CS,/RAS,/CAS,/WE=ロウレベルによって当該コマンド指定され、セットすべきデータ(レジスタセットデータ)はA0〜A9を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、CASレイテンシイ、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、1,2,4,8,フルページとされ、設定可能なCASレイテンシイは1,2,3とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【0057】
上記CASレイテンシイは、後述のカラムアドレス・リードコマンドによって指示されるリード動作において/CASの立ち下がりから出力バッファ211の出力動作までに内部クロック信号の何サイクル分を費やすかを指示するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それを内部クロック信号の使用周波数に応じて設定するためのものである。換言すれば、周波数の高い内部クロック信号を用いる場合にはCASレイテンシイを相対的に大きな値に設定し、周波数の低い内部クロック信号を用いる場合にはCASレイテンシイを相対的に小さな値に設定する。
【0058】
(2)ロウアドレスストローブ・バンクアクティブコマンド(Ac)
これは、ロウアドレスストローブの指示とA9によるメモリバンクの選択を有効にするコマンドであり、/CS,/RAS=ロウレベル、/CAS,/WE=ハイレベルによって指示され、このときA0〜A8に供給されるアドレスがロウアドレス信号として、A9に供給される信号がメモリバンクの選択信号として取り込まれる。取り込み動作は上述のように内部クロック信号の立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルがそれぞれ対応する相補データ線に導通される。
【0059】
(3)カラムアドレス・リードコマンド(Re)
このコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、/CS,/CAS=ロウレベル、/RAS,/WE=ハイレベルによって指示され、このときA0〜A7に供給されるカラムアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ207に供給される。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、内部クロック信号に同期してカラムアドレスカウンタ207から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ211からのデータ読出し開始は上記CASレイテンシイで規定される内部クロック信号のサイクル数を待って行われる。
【0060】
(4)カラムアドレス・ライトコマンド(Wr)
ライト動作の態様としてモードレジスタ10にバーストライトが設定されているときは当該バーストライト動作を開始するために必要なコマンドとされ、ライト動作の態様としてモードレジスタ10にシングルライトが設定されているときは当該シングルライト動作を開始するために必要なコマンドとされる。更に当該コマンドは、シングルライト及びバーストライトにおけるカラムアドレスストローブの指示を与える。当該コマンドは、/CS,/CAS,/WE=ロウレベル、/RAS=ハイレベルによって指示され、このときA0〜A7に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストライトにおいてはバーストスタートアドレスとしてカラムアドレスカウンタ207に供給される。これによって指示されたバーストライト動作の手順もバーストリード動作と同様に行われる。但し、ライト動作にはCASレイテンシイはなく、ライトデータの取り込みは当該カラムアドレス・ライトコマンドサイクルから開始される。
【0061】
(5)プリチャージコマンド(Pr)
これは、A8,A9によって選択されたメモリバンクに対するプリチャージ動作の開始コマンドとされ、/CS,/RAS,/WE=ロウレベル、/CAS=ハイレベルによって指示される。
【0062】
(6)オートリフレッシュコマンド
このコマンドはオートリフレッシュを開始するために必要とされるコマンドであり、/CS,/RAS,/CAS=ロウレベル、/WE,CKE=ハイレベルによって指示される。
【0063】
(7)バーストストップ・イン・フルページコマンド
フルページに対するバースト動作を全てのメモリバンクに対して停止させるために必要なコマンドであり、フルページ以外のバースト動作では無視される。このコマンドは、/CS,/WE=ロウレベル、/RAS,/CAS=ハイレベルによって指示される。
【0064】
(8)ノーオペレーションコマンド(Nop)
これは実質的な動作を行わないこと指示するコマンドであり、/CS=ロウレベル、/RAS,/CAS,/WEのハイレベルによって指示される。
【0065】
SDRAMにおいては、一方のメモリバンクでバースト動作が行われているとき、その途中で別のメモリバンクを指定して、ロウアドレスストローブ・バンクアクティブコマンドが供給されると、当該実行中の一方のメモリバンクでの動作には何ら影響を与えることなく、当該別のメモリバンクにおけるロウアドレス系の動作が可能にされる。例えば、SDRAMは外部から供給されるデータ、アドレス、及び制御信号を内部に保持する手段を有し、その保持内容、特にアドレス及び制御信号は、特に制限されないが、メモリバンク毎に保持されるようになっている。或は、ロウアドレスストローブ・バンクアクティブコマンドサイクルによって選択されたメモリブロックにおけるワード線1本分のデータがカラム系動作の前に予め読み出し動作のためにラッチ/レジスタ213に保持されるようになっている。
【0066】
したがって、例えば16ビットからなるデータ入出力端子においてデータD0−D15が衝突しない限り、処理が終了していないコマンド実行中に、当該実行中のコマンドが処理対象とするメモリバンクとは異なるメモリバンクに対するプリチャージコマンド、ロウアドレスストローブ・バンクアクティブコマンドを発行して、内部動作を予め開始させることが可能である。
【0067】
SDRAMは、クロック信号CLK(内部クロック信号)に同期してデータ、アドレス、制御信号を入出力できるため、DRAMと同様の大容量メモリをSRAMに匹敵する高速動作させることが可能であり、また、選択された1本のワード線に対して幾つのデータをアクセスするかをバーストレングスによって指定することによって、内蔵カラムアドレスカウンタ207で順次カラム系の選択状態を切り換えていって複数個のデータを連続的にリード又はライトできることが理解されよう。
【0068】
この実施例では、上記のように同期クロック発生回路で形成された内部クロック信号int.CLKにより出力バッファを制御している。これにより、図14の動作波形図(b)のように、外部クロック信号ext.CLKに位相同期した内部クロック信号int.CLKの立ち上がりから出力バッファでの動作遅延時間tDOだけ遅れて出力信号DOを出力させることができる。このように、上記動作遅延時間tDOが、クロック信号からデータ出力までの時間tACに等しく高速になる。
【0069】
つまり、上記のような同期クロック発生回路を設けない従来の回路では、図14(a)に示すように、外部クロック信号ext.CLKから上記クロックバッファ及びクロックドライバにて費やされる遅延時間tdに、出力バッファの動作遅延時間tDOが加わって上記時間tACが長くされる。そのため、クロック信号CLKの1周期tCKが短くなる高周波では上記遅延時間tdが無視できなくなり、高速化を妨げるものとなる。ちなみに、クロック信号CLKの周波数を250MHzにすると、その1周期は4nsecとなるので、上記のような同期クロック発生回路を用いないと、かかるクロック信号での読み出し動作が不能になるものである。
【0070】
図11には、図13のクロックバッファ40の一実施例の回路図が示されている。この実施例のクロックバッファは、上記のような同期クロック発生回路に伝えるクロック信号を取り込むものと、他のタイミング発生回路等に供給されるクロック信号を取り込むものとから構成される。外部クロック信号ext.CLKの取り込みは、クロックイネーブル信号CKEがハイレベルのときに有効とされる。それ故、抵抗素子とダイオード形態のMOSFETからなる公知の静電破壊保護回路を通して入力されたクロック信号は、ナンドゲート回路G10とG11の一方の入力に供給される。このナンドゲート回路G10の他方の入力には、上記同様な静電破壊防止回路を介して入力されたクロックイネーブル信号CKEが入力バッファを構成するインバータ回路N10とN12を通して伝えられる。上記クロックイネーブル信号CKEがハイレベルにされると、ナンドゲート回路G10がゲートを開いて外部クロック信号ext.CLKを取り込み、ワンショットパルス発生回路に伝える。
【0071】
SDRAMにおいては、クロックパルスの立ち上がりエッジにおいて全ての信号処理が行われる。そこで、この実施例では上記1ショットパルス発生回路により、上記クロックパルスの立ち上がりエッジに同期して遅延回路delayAの遅延時間で決定されるパルス幅のパルスを発生させ、クロックドライバを構成するCMOSインバータ回路列により内部クロック信号int.CLK2を出力させて上記出力バッファ以外の内部回路に伝えられる。
【0072】
SDRAMでは、モードレジスタ等によりパワーダウンモードが指定されたなら、出力バッファを非動作状態にするというパワーダウンモードを持つものである。そのため、かかるパワーダウン信号PDMにより上記同期クロック発生回路へのクロック供給を停止させるよう、上記クロックイネーブル信号は上記パワーダウン信号PDMにより制御されるノアゲート回路G12を介して上記外部クロック信号ext.CLKを取り込むナンドゲート回路G11の制御を行うようにするものである。つまり、クロックイネーブル信号CKEがハイレベルであっても、パワーダウン信号PDMがハイレベルならノアゲート回路G12の出力信号をロウレベルにして、上記ナンドゲート回路G11のゲートを閉じて外部クロック信号ext.CLKの取り込みを停止させるものである。これにより、同期クロック発生回路では、内部クロック信号int.CLK1をロウレベルのままにして出力バッファを非動作状態にするものである。
【0073】
上記出力バッファの動作制御を行う内部クロック信号int.CLKは、上記のような同期クロック発生回路により形成されるが、その入力部には上記のようなワンショットパルス発生回路が設けられる。つまり、前記実施例のクロックバッファCKBは、上記静電破壊保護回路、ゲート回路及びワンショットパルス発生回路の3段の回路から構成される。また、クロックドライバCKDは、特に制限されないが、3段のCMOSインバータ回路から構成される。つまり、その駆動能力を順次に大きくして大きな容量性負荷を駆動するために大きな出力MOSFETからなる出力段CMOSインバータ回路を高速に駆動するようにするものである。
【0074】
図12には、出力バッファの一実施例の回路図が示されている。同図には、1ビットに対応した1個の出力回路が代表として例示的に示されている。つまり、上記のように16ビットの単位でのデータ出力を行うものでは、同図の回路が16個から構成される。そして、その動作制御を行うクロック信号DOCLK(int.CLK)は、16個の出力バッファに対して共通に供給されるものである。
【0075】
出力バッファは、Nチャンネル型の出力MOSFETQ4とQ5と、かかる出力MOSFETQ4とQ5を動作時にはデータDATAに対応して相補的にオン状態/オフ状態にし、非動作状態のときには出力MOSFETQ4とQ5を共にオフ状態にして出力ハイインピーダンス状態にさせるため、ナンドゲート回路G20とG21及びインバータ回路N20からなる駆動回路が設けられる。また、上記電源電圧VDD側の出力MOSFETQ4のゲート電圧を、電源電圧VDD以上に昇圧して、ハイレベルの出力信号を上記電源電圧VDDまで得るようにするために、MOSFETQ1〜Q3、インバータ回路N21及びキャパシタCからなる昇圧回路が設けられる。
【0076】
クロック信号DOCLKがロウレベルの非動作状態において、データDATAに無関係にナンドゲート回路G20の出力がハイレベルとなり、Nチャンネル型MOSFETQ3をオン状態にして上記出力MOSFETQ4のゲート電圧を接地電位にしてかかる出力MOSFETQ4をオフ状態にしている。このとき、インバータ回路N21の出力はロウレベルとなり、キャパシタCにはダイオード形態のMOSFETQ1を介してプリチャージがなされている。クロック信号DOCLKがハイレベルの動作状態に変化し、データDATAがハイレベルならナンドゲート回路G20の出力がロウレベルとなり、インバータ回路N21の出力信号がロウレベルからハイレベルに変化する。
【0077】
上記キャパシタCにおいては、上記プリチャージ電圧に上記インバータ回路N21の出力ハイレベルが加算された昇圧電圧を発生する。そして、上記ナンドゲート回路G20の出力信号のロウレベルにより、Nチャンネル型MOSFETQ3がオフ状態に、Pチャンネル型MOSFETQ2がオン状態になるので、上記キャパシタCの昇圧電圧は、上記オン状態にされたMOSFETQ2を通して出力MOSFETQ4のゲートに伝えられて、その電圧を電源電圧VDD以上に昇圧する。この結果、出力端子から出力されるデータDOのハイレベル電源電圧VDDのようなハイレベルにされる。なお、上記出力すべきデータDATAがロウレベルなら、ナンドゲート回路G21の出力信号がハイレベルとなり、出力MOSFETQ5をオン状態にして回路の接地電位のようなロウレベルを出力させるものである。
【0078】
このような出力バッファにおいて、出力すべきデータDATAは、上記ラッチ/レジスタに保持されているので、上記同期クロック発生回路により形成されるクロック信号DOCLKの立ち上がりに同期して動作を開始し、かかるDOCLKを上記外部クロック信号ext.CLKと同期させることにより、上記アクセスタイムtACをかかる出力バッファの動作遅延時間に等しく短くできる。
【0079】
図15には、この発明に係る同期クロック発生回路の更に他の一実施例のブロック図が示されている。この実施例では、外部クロック信号と内部クロック信号とを同期化させることの他に周波数逓倍機能を付加するようにするものである。特に制限されないが、この実施例では、外部クロック信号ext.CLKと同期し、かつ周波数が2倍にされた内部クロック信号int.CLKが形成される。
【0080】
基本的な回路は、前記の同期クロック発生回路と同様であるが、2倍の周波数の内部クロック信号int.CLKを形成するために、遅延回路DL1とDL2は、それぞれ2倍の遅延時間2td1と2td2に設定される。また、アップカウントとダウンカウンタとは、同じ計数クロックではなく、ダウンカウンタの計数クロックfCに対して、アップカウンタの計数クロックをfC/2のように半分の周波数にする。つまり、ダウンカウンタの計数クロックfCを1/2分周して、上記アップカウンタの計数クロックfC/2を形成する。
【0081】
上記アップカウンタの計数出力は、レジスタに保持させてかかるレジスタを介してダウンカウンタに伝えられる。ダウンカウンタの出力を受けるオール0検出回路の出力信号は、前記のようなフリップフロップ回路FF3のセット信号として用いられることの他、遅延回路DL1’とDL2’を介してダウンカウンタコントローラに伝えられる。ダウンカウンタコントローラは、上記クロックバッファ回路CKBの出力ノードn1の信号と、上記遅延回路DL1’とDL2’を通したオール0検出信号とにより、スタート入力信号を発生させる。なお、同図では省略されているが、上記フリップフロップ回路FF3のリセット端子には、オール0の検出信号を遅延させた信号が供給されること等によりリセットして、それに対応してクロックドライバ回路CKDから出力される内部クロック信号int.CLKのパルス幅が設定される。それ故、フリップフロップ回路FF3に代えて、ワンショットパルス発生回路を用いるものであってもよい。上記DL1’とDL2’の遅延時間は、td1とtd2のように設定されている。
【0082】
図16には、上記図15の同期クロック発生回路の動作を説明するためのタイミング図が示されている。外部クロック信号ext.CLKがハイレベルに立ち上がり、それよりクロックバッファ回路CKBの遅延時間td1だけ遅れてノードn1の信号がハイレベルに変化し、それより更に2(td1+td2)遅れてノードn2の信号がハイレベルに変化する。これにより、アップカウンタにスタート信号が供給されて、上記計数クロックfC/2の計数動作を開始する。
【0083】
次に到来する外部クロック信号ext.CLKがハイレベルに立ち上がり、上記クロックバッファ回路CKBの出力ノードn1が遅延時間td1の後にハイレベルに立ち上がり、ダウンカウンタコントローラはダウンカウンタのスタート信号が供給されて、上記レジスタを介して上記アップカウンタの計数値を初期値として取り込み、上記計数クロックfCの計数動作を開始する。この計数動作は、上記のように計数クロックfCがアップカウンタの計数クロックfC/2の2倍にされているから、カウント0に至る時間がtDA/2の半分にされる。この結果、tDA/2によりオール0の検出信号が形成され、それから上記遅延回路DL1’とDL2’による遅延時間td1+td2の後に再びダウンカウンタコントローラを介してスタート信号が入力されるので、上記レジスタに保持されているアップ計数値を初期値として取り込み、再び上記計数クロックfCの計数動作を開始する。
【0084】
この計数動作は、上記のように計数クロックfCがアップカウンタの計数クロックfC/2の2倍にされているから、上記同様にカウント0に至る時間がtDA/2の半分にされる。この結果、ダウンカウンタでは2回に分けた計数動作により、tDA/2+tDA/2=tDAの計数動作を行う。このようにして形成された内部クロック信号int.CLKは、上記外部クロック信号ext.CLKに対して2倍の周波数で、かつ同期した信号とされる。この構成では、同図のように外部クロック信号ext.CLKが2クロック入力された後に、それと同期しかつ上記のように2倍の周波数にされた内部クロック信号int.CLKを形成することができる。この構成は、従来のようなPLL回路を用いた場合にくらべて、その応答性が早く、かつ帰還ループが存在しないのでディジタル回路を混在させても安定的に動作するという特徴を持つものとなる。
【0085】
図17には、この発明が適用されるシングルチップマイクロコンピュータの一実施例のブロック図が示されている。同図の各回路ブロックは、公知のCMOS(相補型MOS)半導体集積回路の製造技術によって、単結晶シリコンのような1個の基板上において形成される。
【0086】
この実施例におけるシングルチップマイクロコンピュータは、特に制限されないが、RISC(Reduced instruction set computer)タイプの中央処理装置CPUにより、高性能な演算処理を実現し、システム構成に必要な周辺機器を集積すると同時に、携帯機器応用に不可欠な低消費電力化を実現した、いわば新世代に向けられたシングルチップマイクロコンピュータである。
【0087】
中央処理装置CPUは、RISCタイプの命令セットを持っており、基本命令はパイプライン処理を行って1命令1ステート(1システムクロックサイクル)で動作するので、命令実行速度が飛躍的に向上させることができる。そして、乗算器MULTを内蔵しており、積和演算処理をも高速に行うようにしている。
【0088】
最少部品点数によりユーザーシステムを構成できるように内蔵周辺モジュールとして、割り込みコントローラINTC、直接メモリアクセス制御装置DMAC、除算器DIVU、タイマFRT,WDT、シリアルコミュニケーションインターフェイスSCIを内蔵している。さらに、キャッシュメモリ内蔵の外部メモリアクセスサポート機能により、グルーロジックなしにダイナミック型RAM(ラチンダム・アクセス・メモリ)、シンクロナスダイナミック型RAM、擬似スタティック型RAMと直接接続できるようにしている。
【0089】
上記のような高速な中央処理装置CPUを中心にし、その性能を十分に発揮し、しかも低消費電力化を図りつつ、高性能、高機能又は多機能のために設けられた周辺モジュールを効率よく動作させるようにするため、内部バスは3つに分けられている。
【0090】
第1のバスは、アドレスバスAB1とデータバスDB1から構成され、中央処理装置CPU、乗算器(積和演算器)MULT及びキャッシュメモリが接続される。上記乗算器MULTは、上記第1のバスのうちデータバスDB1にのみ接続され、中央処理装置CPUと一体的に動作して乗算と加算を行うようにされる。それ故、第1バス(AB1,DB1)は、主に中央処理装置CPUとキャッシュメモリとの間でのデータ転送に利用されるからキャッシュアドレスバスとキャッシュデータバスと呼ぶことができる。キャッシュメモリは、タグメモリTAGとデータメモリCDM及びキャッシュコントローラから構成される。
【0091】
中央処理装置CPUの概略構成は次の通りである。内部は32ビット構成とされる。汎用レジスタマシンは、16本からなる32ビットの汎用レジスタと、3本からなる32ビットのコントロールレジスタと、4本からなる32ビットのシステムレジスタから構成される。RISCタイプの命令セットは、16ビット固定長命令によりコード効率化を図っている。無条件/条件分岐命令を遅延分岐方式とすることにより、分岐時のパイプラインの乱れを軽減している。命令実行は、1命令/1ステートとされ、28.7MHz動作時においては、35ns/命令のように高速とされる。中央処理装置CPUの性能は動作周波数と、1命令実行あたりのクロック数(CPI:Cycles Per Instru ction )で決まる。このうち動作周波数は、テレビ用のビデオ信号処理系とクロックを共用するようにするなら、上記28.7MHzに設定にすることが便利である。ちなみに、NTSC方式のカラー・テレビで画像データをノンインタレース表示する場合には通常、ビデオ信号回路に色副搬送波(カラー・サブキャリヤ)周波数(約3.58Mzの8倍のクロック(28.6MHz)を使っている。
【0092】
この実施例では、キャッシュメモリ(TAG,CAC,CDM)及び乗算器MULTしか接続されない第1バス(AB1とDB1)に中央処理装置CPUを接続するものであるので、バスの負荷容量が大幅に低減でき、上記のような高速動作を行う中央処理装置CPUのバス駆動回路の簡素化と、低消費電力化を図ることができる。
【0093】
第2のバスは、アドレスバスAB2とデータバスDB2から構成され、除算器DIVU、直接メモリアクセス制御装置DMAC、外部バスインターフェイスOBIFが接続される。上記キャッシュメモリでのミスヒットのときに、中央処理装置CPUは、外部メモリをアクセスしてデータを取り込む必要がある。このため、第1のバスのアドレス信号を第2のバスに伝える機能が必要とされる。また、上記のように第1と第2のバスを分離すると、プログラムミス等によって直接メモリアクセス制御装置DMACがキャッシュメモリのデータメモリCDMの内容を勝手に書き換えてしまうという問題が生じる。
【0094】
この実施例では、上記のようなキャッシュメモリでのミスヒットやキャッシュメモリのデータ破壊といった問題を解決するために、ブレークコントローラUBCが利用される。ブレークコントローラUBCは、本来プログラムデバッグ等に用いられるのであるが、上記第1バス及び第2バスに接続される必要があることを利用し、それにトランシーバ回路を設けて上記キャッシュメモリでのミスヒットのときに第1バスのアドレス信号を第2のバスのアドレスバスAB2に伝えて、外部メモリのアクセスを行うようにするものである。また、第2のバスでのアドレス信号を監視し、直接メモリアセクセス制御装置DMACによるデータメモリCDMへ書き換えを監視させる。
【0095】
第3のバスは、アドレスバスAB3とデータバスDB3から構成され、特に制限されないが、フリーランニングタイマFRT、シリアルコミュニケーションインターフェイスSCI、ウォッチドッグタイマWDTと動作モードコントローラMCが接続される。
【0096】
上記第3のバスは、上記第1や第2のバスに比べてバスサイクルが遅くされる。すなわち、これらの各周辺モジュールは、その動作速度を速くしても実質的な性能や機能が向上するものではないことに着目し、約10MHz程度で動作する既存のシングルチップマイクロコンピュータに搭載されているものを実質的にそのまま利用するものである。このようにすることにより、設計効率の向上を図ることができるとともに、動作周波数が低くされることによって低消費電力化とすることができる。
【0097】
割り込みコントローラINTCの概略は、次の通りである。外部割り込みに関しては、後述するようなNMI、/IRL0〜/IRL3からなる5本の外部割り込み端子を持っている。/IRL0〜/IRL3端子による15外部割り込みレベル設定が可能にされる。この明細書及び一部の図面において、アルファベットの記号に付した/(スラッシュ)は、ロウレベルがアクティブレベルであるバー信号を表している。なお、図面では従来の記述方法により、バー信号はアルファベットによる信号名又は端子名の上に線が付されている。
【0098】
内部割り込み要因は、直接メモリアクセス制御装置により2つ、除算器DIVUにより1つ、フリーランニングタイマFRTにより3つ、ウォッチドッグタイマWDTにより1つ、シリアルコミュニケーションインターフェイスSCIにより4つからなる11要因とされる。内部割り込み要因ごとにベクタ番号設定可能とされる。
【0099】
以上のようなバスの分割方式を採ることにより、それぞれのバスの長さが短くされたり、あるいはそれに接続される素子を減らすことができるからバスの負荷容量が大幅に低減し、中央処理装置CPUの高速化と相俟って低消費電力で高速なデータ処理が可能になる。また、ユーザーブレークコントローラに直接メモリアクセス制御装置をDMACを設けた場合には、上記のようなバスの分離によって直接メモリアクセス制御装置DMACによる誤ったキャッシュデータの書き換えを検出する機能が設けられているので、信頼性を損なうことがない。
【0100】
中央処理装置CPUやキャッシュメモリ及び直接メモリアクセス制御装置DMACのように、そのバスサイクルが直ちに性能や機能に影響を及ぼすものは、上記のような高速なバスサイクルのバスに接続し、フリーランニングタイマFRT、シリアルコミュニケーションインターフェイスSCI又はウォッチドッグタイマWDTのように、そのバスサイクルがデータ処理に直接影響を及ぼさないものは、低速のバスサイクルの第3のバスに接続するようにするものである。これにより、中央処理装置CPUの高速化に追従して、高速タイプの周辺モジュールを開発設計する必要がなく、既存のものをそのまま流用して用いることができるから、設計の効率化を図ることができるとともに、そこでの動作クロックを低くできるので低消費電力化を図ることができる。
【0101】
上記中央処理装置CPU等とのデータの授受を同期化して行うようにするために、バスステートコントローラBSCが設けられる。このバスステートコントローラBSCは、第3のバスから第2のバスに信号(データ信号)を転送するときには、そのまま信号の伝達を行う。これは、図15に示したような同期パルス発生回路を用いたパルス発生回路CPGにより、第1や第2のバスサイクルを決定するシステムクロックと、それと同期した第3のバスサイクルに使用するクロックパルスを形成しているので、上記第3のバスの信号をそのまま第2のバスに伝えることができる。バスステートコントローラBSCは第2のバスの信号を第3のバスに伝えるときには、第3のクロックパルスに適合させてデータの抜けがないように伝達するという動作を行う。
【0102】
この実施例のクロックパルス発生回路CPGは、外部端子から供給された外部クロック信号と内部クロック信号とを同期化させ、あるいはそれを逓倍した周波数にできるので、上記のようにテレビ用のビデオ信号処理系とクロックを共用する場合や、複数のシングルチップマイクロコンピュータを同期化させて動作させる場合に有効である。
【0103】
上記の実施例から得られる作用効果は、下記の通りである。
(1) 外部端子から入力バッファ回路を介して取り込まれたクロック信号を遅延回路で遅延させ、上記遅延回路を通したクロック信号により起動され、上記上記クロック信号に対して十分高くされた発振パルスをカウント動作し、上記入力バッファ回路を通した1周期遅れのクロック信号により上記カウント値を逆方向にカウント動作してその計数値が計数開始時に戻ったときに出力タイミング信号を発生させ、その出力タイミング信号をクロックドライバを介して内部回路に伝えるとともに、遅延回路の遅延時間は、上記入力バッファ回路の遅延時間と上記クロックドライバの遅延時間の和に対応した遅延時間に設定することより、回路規模を増大させることなく、高周波数から比較的低い周波数までの広い範囲で同期化ができる内部クロック信号を形成することができるという効果が得られる。
【0104】
(2) 上記カウンタ回路をアップ/ダウンカウンタ回路とし、上記遅延回路を通したクロック信号の立ち上がりエッジに同期してアップカウント動作を行い、上記入力バッファ回路を通した1周期遅れのクロック信号の立ち上がりエッジに同期してダウンカウント動作を行い計数値がゼロになっときにカウント動作を停止させるとともに、出力部に設けられたフリップフロップ回路をセットして出力タイミング信号を形成し、上記フリップフロップ回路は上記遅延回路を通したクロック信号の立ち上がりエッジによりリセット動作が行われるとともに上記アップカウント動作を開始することにより、回路規模が小さくて高周波数から比較的低い周波数までの広い範囲で同期化ができる内部クロック信号を形成することができるという効果が得られる。
【0105】
(3) 上記カウンタ回路として、上記遅延回路を通したクロック信号の立ち上がりエッジに同期してカウント動作を開始するアップカウンタ回路と、上記入力バッファ回路を通した1周期遅れのクロック信号の立ち上がりエッジに同期して上記アップカウント回路からの計数出力を受け取りダウンカウント動作を行うダウンカウンタ回路と、かかるダウンカウンタ回路の計数値がゼロになったことを検出するゼロ検出回路により構成し、上記ゼロ検出回路の検出出力によりフリップフロップ回路をセットし、上記入力バッファ回路を通したクロック信号により上記フリップフロップ回路をリセットして上記出力タイミング信号を形成することにより、動作周波数の変化を含めて広い範囲で同期化ができる内部クロック信号を形成することができるという効果が得られる。
【0106】
(4) 上記遅延回路として、上記入力バッファ回路に対応した遅延時間を形成する第1の遅延回路と、上記クロックドライバに対応した遅延時間を形成する第2の遅延回路の直列回路とにより構成することにより、それぞれの回路と実質的に同じ段数の論理回路等を用いる等して精度よく遅延時間を形成することができるという効果が得られる。
【0107】
(5) 上記パルス発生回路として、アップカウント用の複数段の第1のリングオシレータ回路と、かかる第1のリングオシレータと同様の複数段とされ、かつ上記入力バッファ回路を通した1周期遅れのクロック信号の立ち上がりエッジに同期してかかるアップカウント用の各段の出力が転写して伝えられダウンカウント用の第2のリングオシレータとを構成することにより、リングオシレータでの端数も転写させた高精度での同期化が実現できるという効果が得られる。
【0108】
(6) 上記カウンタ回路にオーバーフロー検出回路を設け、かかるオーバーフロー検出回路によりカウントオーバーが検出されたときに、上記入力バッファ回路を通して取り込まれたクロック信号をそのまま上記内部クロック信号として伝えられる信号切り換え回路が設けることにより、低周波側での動作範囲を実質的に拡大させることができ、カウンタ回路の段数を減らすことによって回路規模を小さくすることができるという効果が得られる。
【0109】
(7) 上記アップカウンタに対してダウンカウンタの周波数をN倍に高くし、上記入力バッファ回路を通した1周期遅れのクロック信号により上記アップカウンタ回路の計数値をレジスタを介して受け取り、上記発振パルスを計数して計数値がゼロになる毎に上記遅延回路の1/Nに対応した遅延時間経過後に上記レジスタの計数値を受け取りN回の計数動作がゼロになる毎にダウンカウンタで繰り返して行うことにより、N倍に逓倍された内部クロック信号を形成することができるという効果が得られる。
【0110】
(8)外部端子から供給されるクロック信号に対して、かかるクロック信号とそのN倍の周波数のクロック信号により内部回路が動作させられるマイクロコンピュータに上記同期パルス発生回路を用いることにより、応答性が高く、しかも安定的に動作するクロック発生回路を得ることができるという効果が得られる。
【0111】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、遅延回路DL1とDL2は、2つの遅延回路で上記遅延時間td1+td2を形成するものであってもよい。入力パルスと内部パルスとの同期化は、パルスの立ち下がりエッジを同期させるようにするものであってもよい。この発明に係る同期パルス発生回路は、シンクロナスDRAMの他、外部から入力されたクロック信号と同期した内部クロック信号を必要とする前記シングルチップマイクロコンピュータ等各種半導体集積回路装置に広く利用できる。
【0112】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、外部端子から入力バッファ回路を介して取り込まれたクロック信号を遅延回路で遅延させ、上記遅延回路を通したクロック信号により起動され、上記上記クロック信号に対して十分高くされた発振パルスをカウント動作し、上記入力バッファ回路を通した1周期遅れのクロック信号により上記カウント値を逆方向にカウント動作してその計数値が計数開始時に戻ったときに出力タイミング信号を発生させ、その出力タイミング信号をクロックドライバを介して内部回路に伝えるとともに、遅延回路の遅延時間は、上記入力バッファ回路の遅延時間と上記クロックドライバの遅延時間の和に対応した遅延時間に設定することより、回路規模を増大させることなく、高周波数から比較的低い周波数までの広い範囲で同期化ができる内部クロック信号を形成することができる。
【図面の簡単な説明】
【図1】この発明に係る同期クロック発生回路の基本的な概念を説明するためのブロック図である。
【図2】図1の同期クロック発生回路の動作を説明するためのタイミング図である。
【図3】この発明に係る同期パルス発生回路の一実施例を示す論理回路図である。
【図4】図3の同期パルス発生回路の動作を説明するためのタイミング図である。
【図5】この発明に係る同期パルス発生回路の他の一実施例を示すブロック図である。
【図6】図5の同期パルス発生回路の動作を説明するためのタイミング図である。
【図7】この発明に係る同期クロック発生回路に用いられるリングオシレータの一実施例を示す回路図である。
【図8】図7のリングオシレータを用いた場合の同期クロック発生回路の動作を説明するためのタイミング図である。
【図9】この発明に係る同期パルス発生回路の他の一実施例を示すブロック図である。
【図10】図9の同期パルス発生回路の動作を説明するためのタイミング図である。
【図11】この発明が適用されたSDRAMに設けられるクロックバッファの一実施例を示す回路図である。
【図12】この発明が適用されたSDRAMに設けられる出力バッファの一実施例を示す回路図である。
【図13】この発明が適用されたSDRAMの一実施例を示すブロック図である。
【図14】上記図13のSDRAMの動作の一例を説明するためのタイミング図である。
【図15】この発明に係る同期パルス発生回路の更に他の一実施例を示すブロック図である。
【図16】図15の同期パルス発生回路の動作を説明するためのタイミング図である。
【図17】この発明が適用されたシングルチップマイクロコンピュータの一実施例を示すブロック図である。
【図18】本願発明に先立って検討されたシンクロナス・ミラー・ディレイ回路の一部回路図である。
【図19】図18の回路の動作を説明するためのタイミング図である。
【符号の説明】
CKB…クロックバッファ、DL1,DL2…遅延回路、TG…タイミング発生回路、CKD…クロックドライバ、FF1〜FF4…フリップフロップ回路、T1〜Tn…T型フリップフロップ回路、N1…インバータ回路、G1〜G4…ゲート回路、N10〜N16…インバータ回路、G10〜14…ゲート回路、
10…モードレジスタ、20…コマンドデコーダ、30…タイミング発生回路、30…クロックバッファ、50…同期クロック発生回路、200A,200B…メモリアレイ、201A,201B…ロウデコーダ、202A,202B…センスアンプ及びカラム選択回路、203A,203B…カラムデコーダ、205…カラムアドレスバッファ、206…ロウアドレスバッファ、207…カラムアドレスカウンタ、208…リフレッシュカウンタ、209…コントローラ、210…入力バッファ、211…出力バッファ、212A,B…メインアンプ、213…ラッチ/レジスタ、214A,B…ライトバッファ。
CPU…中央処理装置、MULT…乗算器、INTC…割り込みコントーラ、DMAC…直接メモリアクセス制御装置、DIVU…除算器、FRM…フリーランニングタイマ、WDT…ウォッチドッグタイマ、SCI…シリアルコミュニケーションインターフェイス、AB1〜AB4…アドレスバス、DB1〜DB4…データバス、BSC…バスステートコントローラ、DMAC…直接メモリアクセス制御装置、OBIF…外部バスインターフェイス、MCTG…メモリ制御信号発生回路、UBC…ブレークコントローラ、INTC…割り込みコントローラ、CDM…データメモリ(キャッシュ)TAG…タグメモリ(キャッシュ)、CAC…キャッシュコントローラ、CPG…パルス発生回路。
FDA…フォワード・ディレイ・アレイ、MCC…ミラー制御回路、BDA…バックワード・ディレイ・アレイ。
Claims (8)
- 外部端子から入力されたクロック信号を取り込む入力バッファ回路と、
上記入力バッファ回路により取り込まれたクロック信号を遅延させる遅延回路と、
上記クロック信号に対して十分高い周波数の発振パルスを形成するパルス発生回路と、
上記遅延回路を通したクロック信号により起動され、上記発振パルスを一方の方向にカウント動作を行い、上記入力バッファ回路を通した1周期遅れのクロック信号により他方の方向のカウント動作に切り換えられ、計数値が計数開始時に戻ったときに出力タイミング信号を形成するカウンタ回路と、
上記カウンタ回路からの出力タイミング信号を受けて内部回路の動作に必要なクロック信号を出力させるクロックドライバとを含む同期クロック発生回路を備え、
上記パルス発生回路は、
アップカウント用の複数段の第1のリングオシレータ回路と、
かかる第1のリングオシレータと同様の複数段とされ、
かつ上記入力バッファ回路を通した1周期遅れのクロック信号の立ち上がりエッジに同期してかかるアップカウント用の各段の出力がミラー転写されて伝えられダウンカウント用の第2のリングオシレータから構成されるものであり、
上記遅延回路の遅延時間は、上記入力バッファ回路の遅延時間と上記クロックドライバの遅延時間の和に対応した遅延時間に設定してなることを特徴とする半導体集積回路装置。 - 請求項1において、
上記カウンタ回路は、アップ/ダウンカウンタ回路であり、上記遅延回路を通したクロック信号の立ち上がりエッジに同期してアップカウント動作を行い、上記入力バッファ回路を通した1周期遅れのクロック信号の立ち上がりエッジに同期してダウンカウント動作を行い、計数値がゼロになったときにカウント動作を停止させるとともに、出力部に設けられたフリップフロップ回路をセットして出力タイミング信号を形成し、上記フリップフロップ回路は上記遅延回路を通したクロック信号の立ち上がりエッジによりリセット動作が行われるとともに上記アップカウント動作を開始するものであることを特徴とする半導体集積回路装置。 - 請求項1において、
上記カウンタ回路は、上記遅延回路を通したクロック信号の立ち上がりエッジに同期してカウント動作を開始するアップカウンタ回路と、上記入力バッファ回路を通した1周期遅れのクロック信号の立ち上がりエッジに同期して上記アップカウント回路からの計数出力を受け取りダウンカウント動作を行うダウンカウンタ回路と、かかるダウンカウンタ回路の計数値がゼロになったことを検出するゼロ検出回路とからなり、
上記ゼロ検出回路の検出出力によりフリップフロップ回路をセットし、上記入力バッファ回路を通したクロック信号により上記フリップフロップ回路をリセットして上記出力タイミング信号を形成するものであることを特徴とする半導体集積回路装置。 - 請求項1から3のいずれかにおいて、
上記遅延回路は、上記入力バッファ回路に対応した遅延時間を形成する第1の遅延回路と、上記クロックドライバに対応した遅延時間を形成する第2の遅延回路の直列回路から構成されるものであることを特徴とする半導体集積回路装置。 - 請求項1から4のいずれかにおいて、
上記第1のリングオシレータは、2入力の第1のナンドゲート回路とかかる第1のナンドゲート回路の出力信号を反転させて次段回路の一方の入力に伝えるインバータ回路とからなる単位回路の偶数段で構成された第1の直列回路と、上記第1の直列回路の出力信号が一方の入力に帰還され、他方の入力に動作制御信号が供給され、その出力信号を上記第1の直列回路の初段の単位回路における第1のナンドゲート回路の一方の入力に伝える第2のナンドゲート回路からなり、
上記第2のリングオシレータは、2入力の第3のナンドゲート回路とかかる第3のナンドゲート回路の出力信号を反転させて次段回路の一方の入力に伝えるインバータ回路とからなる単位回路の上記第1のリングオシレータと同一の偶数段で構成された第2の直列回路と、上記第2の直列回路の出力信号が一方の入力に帰還され、他方の入力に動作制御信号が供給され、その出力信号を上記第2の直列回路の初段の単位回路における第3のナンドゲート回路の一方の入力に伝える第4のナンドゲート回路からなり、
上記第1のリングオシレータを構成する各単位回路と、上記第2のリングオシレータを構成する各単位回路とは、信号伝達方向が互いに逆とされ、かつ第1のリングオシレータにおける上記第1段位目の単位回路の出力が第2のリングオシレータの最終段目の単位回路に対応され、
上記第1のリングオシレータにおける上記各段位目の単位回路の出力と上記入力バッファ回路を通した1周期遅れのクロック信号の立ち上がりエッジに同期して発生されたセット信号とを受け、その出力信号を次段回路の第1のナンドゲート回路の他方の入力と、上記対応する第2のリングオシレータの単位回路の上記第3のナンドゲート回路の他方の入力に伝える第5のナンドゲート回路が設けられるものであることを特徴とする半導体集積回路装置。 - 請求項1から5のいずれかにおいて、
上記第2のリングオシレータを構成する各単位回路の出力には、上記第5のナンドゲート回路に対応したダミー回路が設けられるものであることを特徴とする半導体集積回路装置。 - 請求項1から6のいずれかにおいて、
上記カウンタ回路には、オーバーフロー検出回路が設けられ、かかるオーバーフロー検出回路によりカウントオーバーが検出されたときには、上記入力バッファ回路を通して取り込まれたクロック信号をそのまま上記内部クロック信号として伝えられる信号切り換え回路が設けられるものであることを特徴とする半導体集積回路装置。 - 請求項1から7のいずれかにおいて、
上記半導体集積回路装置は、シンクロナスダイナミック型RAMを構成するものであり、上記内部クロック信号は、データ出力バッファ回路の活性化信号として用いられるものであることを特徴とする半導体集積回路装置。
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