KR100355232B1 - 지연펄스발생회로를 구비하는 반도체 메모리 장치 - Google Patents

지연펄스발생회로를 구비하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 지연펄스발생회로를 구비하는 반도체 메모리 장치에 대하여 기술된다. 반도체 메모리 장치는 복수개의 메모리 셀들을 포함하는 메모리코아블락을 구비하고, 메모리코아블락을 제어하는 로직회로부과 직접억세싱회로부, 그리고, 지연펄스발생회로부를 구비한다. 로직회로부는 노멀동작시 제1 및 제2 외부클럭신호들에 응답하여 제1 및 제2 내부클럭신호들을 발생하고 메모리코아블락을 고속동작시킨다. 직접억세셍회로부는 직접억세싱동작시 제1 및 제2 외부클럭신호들에 응답하여 제1 및 제2 내부클럭신호들을 발생하고 메모리코아블락 내 메모리 셀들을 테스트한다. 지연펄스발생회로부는 직접억세싱회로부에서 발생되는 제1 내부클럭신호와 제2 내부클럭신호의 지연시간에 대응하는 펄스신호를 발생한다. 펄스신호의 시간간격을 측정하여 이 측정된 값을 직접억세싱동작시 메모리코아블락을 테스트할 때 테스터기에 지연파라미터로 입력한다. 그리하여, 실제적으로 발생된 내부클럭신호들의 지연을 테스터기에 미리 보상함으로써, 직접억세싱동작일때에도 로직회로부에 의한 고속동작과 동일한 조건의 내부클럭신호들에 의하여 메모리코아블락을 동작시킨다.

Description

지연펄스발생회로를 구비하는 반도체 메모리 장치{Semiconductor memory device having delay pulse generation circuit}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 내부 제어 신호들 간의 지연을 측정하는 지연 펄스 발생 회로에 관한 것이다.
컴퓨터 시스템의 고성능화에 따라 반도체 메모리 장치의 대용량화와 고속동작이 요구된다. 반도체 메모리 장치는 복수개의 메모리 셀들을 갖는 메모리 블락들을 내장하여 대용량화를 구현하고, 높은 주파수로 동작되는 로직회로부를 통하여 고속동작을 실현한다.
도 1은 이러한 종래의 반도체 메모리 장치를 개략적으로 나타내는 도면이다. 이를 참조하면, 반도체 메모리 장치(100)는 로직회로부(110), 직접억세싱부(Direct Accessing: 이하 "DA부"라고 칭함) 및 메모리코아블락(130)을 포함한다. 로직회로부(110)는 일반적으로 외부클럭신호들(ψ1,ψ2)에 의하여 제어되고 내부클럭신호들(ψ1',ψ2')를 발생시켜 메모리코아블락(130)의 동작을 제어한다. 이에 따라 메모리코아블락(130)은 실제 반도체 메모리 장치의 동작 사양(specification)대로 고속으로 동작한다. DA부(120)는 메모리코아블락(130) 내 메모리 셀의 양·불량을 테스트하기 위하여 사용되는 데, 로직회로부(110)의 동작없이 외부클럭신호들(ψ1,ψ2)을 입력하여 내부클럭신호(ψ1',ψ2')를 발생시켜 메모리코아블락(130)의 동작을 제어한다. 메모리 셀의 양·불량을 테스트하는 데에는 메모리코아블락(130)을 고속으로 동작시킬 필요가 없기 때문에, DA부(120)는 저속으로 동작된다.
그런데, 내부클럭신호들(ψ1',ψ2')은 로직회로부(110)에 의하여 제공되었을 때와 DA부(120)에 의하여 제공되었을 때 서로 다른 지연시간을 갖는다. 이는 도 2의 타이밍도를 참조하여 설명한다. 도 2a는 외부클럭신호들(ψ1,ψ2)에 대하여 로직회로부(110)에 의하여 발생된 내부클럭신호들(ψ1',ψ2')을 나타내는 도면이다. 로직회로부(110)는 클럭신호에 따라 동기적으로(synchronous) 동작하기 때문에,제1 외부클럭신호(ψ1)로부터 제1 내부클럭신호(ψ1')가 발생되는 지연시간(Δψ1')과 제2 외부클럭신호(ψ2)로부터 제2 내부클럭신호(ψ2')가 발생되는 지연시간(Δψ2')이 거의 같다.
이에 반하여, 도 2b는 DA부(120)에 의하여 발생된 내부클럭신호들(ψ1',ψ2')을 나타내는 도면이다. DA부(120)는 로직회로부(110)과는 달리 비동기적으로 동작되며, 제1 내부클럭신호(ψ1')를 발생시키는 경로의 부하와 제2 내부클럭신호(ψ2')를 발생시키는 경로의 부하는 서로 다르다. 따라서, 제1 외부클럭신호(ψ1)로부터 제1 내부클럭신호(ψ1')가 발생되는 지연시간(Δψ1')과 제2 외부클럭신호(ψ2)로부터 제2 내부클럭신호(ψ2')가 발생되는 지연시간(Δψ2')은 서로 다르다.
내부클럭신호들(ψ1',ψ2')은 메모리코아블락(130)을 동작시키는데 있어서 주요 신호들로 작용하는 데, 내부클럭신호들(ψ1',ψ2')이 발생되는 시점이 서로 다르면 즉, Δψ1'과 Δψ2'가 서로 다르면 메모리코아블락(130)은 오동작을 일으킬 수 있다. 즉, 로직회로부(110)와 연관하여 고속으로 동작될 때 동시에 발생된 내부클럭신호들(ψ1',ψ2')에 의하여 정상적으로 동작되던 메모리코아블락(130)이 DA부(120)와 연관하여 저속으로 동작될 때에는 지연시간을 두고 발생되는 내부클럭신호들(ψ1',ψ2')로 인해 메모리코아블락(130)이 오동작된다. 다행히, DA부(120)에 의하여 동작될 때 메모리코아블락(130)이 오동작하지 않는다 하더라도, 메모리코아블락(130)은 정상적인 동작 조건을 만족하지 못한다. 그리하여 직접억세싱(Direct Accessing)방법으로 메모리코아블락(130) 내 메모리 셀들을 테스트하는 데에 완전한 동작조건이 되지 못하는 문제점을 지닌다.
따라서, 로직회로부(110)에 의하여 동작될 때와 DA부(120)에 의하여 동작될때에 메모리코아블락(130)을 동일한 조건으로 동작시킬 수 있는 메모리 장치가 요구된다.
본 발명의 목적은 고속동작시와 직접억세싱동작시 내부클럭신호들의 지연시간 차이 없이 동일한 조건으로 메모리코아블락을 동작시킬 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 반도체 메모리 장치를 개략적으로 나타내는 도면이다.
도 2는 도 1의 반도체 메모리 장치에서 내부 제어 신호들의 타이밍도를 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다.
도 4는 도 3의 지연펄스발생회로를 나타내는 도면이다.
도 5는 도 4의 지연펄스발생회로의 동작타이밍도를 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치는 복수개의 메모리 셀들을 포함하는 메모리코아블락과, 노멀동작시 제1 및 제2 외부클럭신호들에 응답하여 제1 및 제2 내부클럭신호들을 발생하고 메모리코아블락을 고속동작시키는 로직회로부와, 직접억세싱동작시 제1 및 제2 외부클럭신호들에 응답하여 제1 및 제2 내부클럭신호들을 발생하고 메모리코아블락 내 메모리 셀들을 테스트하는 직접억세싱회로부와, 직접억세싱회로부에서 발생되는 제1 내부클럭신호와 제2 내부클럭신호의 지연시간에 대응하는 펄스신호를 발생하는 지연펄스발생회로부를 구비한다.
바람직하기로, 지연펄스발생회로는 제1 내부클럭신호를 입력하여 소정의 펄스너비를 갖는 제1 내부펄스신호를 발생하는 제1 내부펄스발생부와, 제2 내부클럭신호를 입력하여 소정의 펄스너비를 갖는 제2 내부펄스신호를 발생하는 제2 내부펄스발생부와, 제1 내부펄스신호 및 제2 내부펄스신호를 입력하여 펄스신호를 발생하는 펄스신호발생부를 구비하고, 펄스신호는 제3 내부클럭신호에 응답하여 패드로 전송된다.
이와 같은 본 발명의 반도체 메모리 장치는 서로 다른 지연시간을 갖는 내부클럭신호들을 입력하는 지연펄스발생회로부에 의하여 발생되는 펄스신호의 시간간격을 측정하고, 그 지연시간을 직접억세싱 테스트 전에 미리 테스터기에 보상한다. 그리하여 직접억세싱동작일때에도 로직회로부에 의한 고속동작과 동일한 조건의 내부클럭신호들에 의하여 메모리코아블락이 동작되도록 하여 메모리 장치의 오동작을 방지한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 장치를 나타내는 도면이다. 이를 참조하면, 반도체 메모리 장치(300)는 로직회로부(310), DA부(320), 메모리코아블락(330) 및 지연펄스발생회로부(340)를 구비한다. 도 3의 반도체 메모리 장치(300)는 도 1의 종래의 반도체 메모리 장치(100)에 비하여 지연펄스발생회로(340)를 더 구비하는 것을 제외하고는 거의 동일하다.
즉, 로직회로부(310)는 노멀동작시 외부클럭신호들(ψ1,ψ2)에 의하여 동작되고 메모리 장치(300)의 고속동작을 제어한다. DA부(320)는 직접억세싱동작시 메모리코아블락(330) 내 메모리 셀들의 양·불량을 테스트하기 위하여 로직회로부(310)의 동작없이 바로 메모리 셀들을 테스트하는 데, DA부(320)는 저속으로 메모리 코아블락(330)을 동작시킨다. 직접억세싱동작은 당업자에게 잘 알려진 바와 같이, 메모리 셀에 생긴 결함이나, 브리지(bridge) 또는 공정변화에 따른 파라미터들의 변화에 따른 메모리 셀들의 양·불량을 테스트하는 것이므로, 굳이 고속으로 테스트할 필요가 없음은 명백하다. 메모리코아블락(330)은 로직회로부(310) 또는 DA부(320)에 의하여 발생되는 내부클럭신호들(ψ1',ψ2')에 의하여 메모리 셀의 데이터를 독출하거나 기입한다.
지연펄스발생회로부(340)는 내부클럭신호들(ψ1',ψ2')을 수신하여 이들 사이의 지연시간 차이를 펄스신호(PUL)로 발생시킨다. 펄스신호(PUL)는 패드(PAD)로 전송되고 오실로스코프를 이용하여 외부에서 펄스신호(PUL)의 간격을 측정할 수 있다. 펄스신호(PUL)의 간격은 내부클럭신호들(ψ1',ψ2')의 지연시간 차이(d)를 나타낸다. 지연펄스발생회로부(340)는 도 4에 구체적으로 도시되어 있다.
도 4의 지연펄스발생회로부(340)는 제1 내부펄스발생부(401), 제2 내부펄스발생부(405) 및 펄스신호발생부(410)를 포함한다. 제1 내부펄스발생부(401)는 제1 내부클럭신호(ψ1') 및 제1 지연단(402)의 출력을 2-입력 낸드게이트(403)의 입력으로하여 제1 내부펄스신호(A)를 발생시킨다. 제1 지연단(402)는 내부클럭신호(ψ1')를 입력하여 소정시간 지연반전시킨다. 제2 내부펄스발생부(405)는 제1 내부펄스발생부(401)와 동일한 방법으로 제2 내부클럭신호(ψ2')를 입력하여 제2 내부펄스신호(B)를 발생시킨다.
펄스신호발생부(410)는 제1 내부펄스신호(A) 및 제2 내부펄스신호(B)를 2-입력 낸드게이트(411)의 입력으로 하여 제3 내부펄스신호(C)를 발생한다. 제3 내부펄스신호(C)는 제3 내부클럭신호(ψ3')에 응답하여 패드(PAD)로 전송되는 데, 이는 펄스신호(PUL)로 나타난다.
도 5는 도 4의 지연펄스발생회로부(340)의 동작 타이밍도를 나타내는 도면이다. 이를 참조하면, 제1 내부클럭신호(ψ1')와 제2 내부클럭신호(ψ2')는 서로 다른 지연시간을 갖고 발생된다. 제1 내부펄스신호(A)는 제1 내부클럭신호(ψ1')의 발생시점에서 제1 지연단(402, 도 4)의 지연시간에 해당하는 펄스너비(pulse width)를 갖는 로직 로우레벨의 신호로 발생된다. 제2 내부펄스신호(B)는 제2 내부클럭신호(ψ2')의 발생시점에서 제2 지연단(406, 도 4)의 지연시간에 해당하는 펄스너비를 갖는 로직 로우레벨의 신호로 발생된다.
제3 내부펄스신호(C)는 제1 내부펄스신호(A) 또는 제2 내부펄스신호(B)의 로직 로우레벨의 펄스너비에 각각 대응하여 로직 하이레벨의 펄스신호로 발생된다. 제3 내부펄스신호(C)는 2개의 연속된 펄스신호로 나타나는 데, 이들 사이의 시간 간격(d)이 제1 내부클럭신호(ψ1')와 제2 내부클럭신호(ψ2') 사이의 지연시간 차이가 된다. 본 실시예에서는 제3 내부펄스신호(C)가 2개의 연속된 펄스신호를 나타나는 것에 대하여 설명하고 있지만, 제1 내부클럭신호(ψ1')의 발생시점으로부터 제2 내부클럭신호(ψ2') 의 발생시점까지에 해당하는 너비를 갖는 펄스신호로 발생될 수 있음은 물론이다.
제3 내부펄스신호(C)는 제3 내부클럭신호(ψ3')에 응답하여 패드(PAD)로 나타나는 데, 도 3의 패드(PAD)에서 보여주는 파형으로 나타난다. 이 파형을 오실로스코프(미도시)로 측정하고, 이 측정된 값을 메모리코아블락(330, 도 3)을 테스트할 때 테스터기에 지연파라미터로 입력한다. 그리하여, 실제적으로 발생된 내부클럭신호들의 지연을 테스터기에 미리 보상함으로써, 지연 보상된 내부클럭신호들로 메모리코아블락(330)을 테스트한다. 그러므로, 직접억세싱동작일때에도 로직회로부에 의한 고속동작과 동일한 조건의 내부클럭신호들에 의하여 메모리코아블락이 동작되기 때문에, 메모리코아블락의 오동작을 방지한다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 메모리 장치는 직접억세싱동작일 때 서로 다른 지연시간을 갖고 발생되는 내부클럭신호들을 입력하는 지연펄스발생회로부를 구비한다. 지연펄스발생회로부를 통해 발생되는 펄스신호의 시간간격을 측정하고 그 지연시간을 직접억세싱 테스트 전에 미리 테스터기에 보상한다. 그리하여 직접억세싱동작일때에도 로직회로부에 의한 고속동작과 동일한 조건의 내부클럭신호들에 의하여 메모리코아블락이 동작되도록 하여 메모리 장치의 오동작을 방지한다.

Claims (7)

  1. 복수개의 메모리 셀들을 포함하는 메모리코아블락;
    노멀동작시 제1 및 제2 외부클럭신호들에 응답하여 제1 및 제2 내부클럭신호들을 발생하고 상기 메모리코아블락을 고속동작시키는 로직회로부;
    직접억세싱동작시 상기 메모리코아블락 내 상기 메모리 셀들을 테스트하기 위해 상기 제1 및 제2 외부클럭신호들에 응답하여 상기 제1 내부클럭신호 및 제2 내부클럭신호를 발생하는 직접억세싱회로부; 및
    상기 직접억세싱회로부에서 발생되는 제1 내부클럭신호와 상기 제2 내부클럭신호 사이의 지연차에 대응하는 펄스신호를 발생하는 지연펄스발생회로부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 지연펄스발생회로부는
    상기 제1 내부클럭신호의 발생시점에 대응되는 상기 펄스신호와 상기 제2 내부클럭신호의 발생시점에 대응되는 상기 펄스신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 지연펄스발생회로부는
    상기 제1 내부클럭신호의 발생시점으로부터 상기 제2 내부클럭신호의 발생시점까지에 대응되는 상기 펄스신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 지연펄스발생회로부는
    상기 제1 내부클럭신호를 입력하여 소정의 펄스너비를 갖는 제1 내부펄스신호를 발생하는 제1 내부펄스발생부;
    상기 제2 내부클럭신호를 입력하여 소정의 펄스너비를 갖는 제2 내부펄스신호를 발생하는 제2 내부펄스발생부; 및
    상기 제1 내부펄스신호 및 상기 제2 내부펄스신호를 입력하여 상기 펄스신호를 발생하는 펄스신호발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4 항에 있어서, 상기 제1 내부펄스발생부는
    상기 제1 내부클럭신호를 각각 소정시간 지연시키는 지연단; 및
    상기 제1 내부클럭신호 및 상기 지연단의 출력을 입력으로 하는 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4 항에 있어서, 상기 제2 내부펄스발생부는
    상기 제2 내부클럭신호를 각각 소정시간 지연시키는 지연단; 및
    상기 제2 내부클럭신호 및 상기 지연단의 출력을 입력으로 하는 낸드게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제4 항에 있어서, 상기 펄스신호발생부는
    상기 제1 내부펄스신호 및 상기 제2 내부펄스신호를 입력으로하여 제3 내부펄스신호를 발생하는 낸드게이트; 및
    제3 내부클럭신호에 응답하여 제3 내부펄스신호를 상기 펄스신호로 전달하는 전송게이트를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6556489B2 (en) * 2001-08-06 2003-04-29 Micron Technology, Inc. Method and apparatus for determining digital delay line entry point
CN110278065B (zh) * 2018-03-13 2022-02-08 华为技术有限公司 一种补偿时延的方法和设备

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5083299A (en) 1990-07-16 1992-01-21 Unisys Corporation Tester for measuring signal propagation delay through electronic components
JP3607439B2 (ja) * 1996-11-11 2005-01-05 株式会社日立製作所 半導体集積回路装置
JP3504104B2 (ja) * 1997-04-03 2004-03-08 富士通株式会社 シンクロナスｄｒａｍ
JP3717289B2 (ja) * 1997-10-20 2005-11-16 富士通株式会社 集積回路装置
KR100252054B1 (ko) * 1997-12-04 2000-04-15 윤종용 웨이브 파이프라이닝 제어구조를 가지는 동기식 반도체 메모리장치 및 데이터 출력방법
JPH11213665A (ja) * 1998-01-26 1999-08-06 Mitsubishi Electric Corp 半導体回路装置およびその使用方法
JP3953206B2 (ja) * 1998-09-24 2007-08-08 富士通株式会社 高速クロックに対応可能な入力バッファを持つ集積回路装置

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