KR19990013465A - 반도체 집적회로장치, 반도체 메모리시스템 및 클럭동기회로 - Google Patents

반도체 집적회로장치, 반도체 메모리시스템 및 클럭동기회로 Download PDF

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KR19990013465A
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노다히로마사
아오키마사카즈
다나카히토시
아오키히데유키
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가나이츠토무
히다치세사쿠쇼(주)
스즈키진이치로
히다치초엘에스아이시스템즈(주)
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Abstract

반도체 집적회로장치와 반도체 메모리시스템에 관한 것으로서, 미소하고 고정밀도의 시간분해능을 갖는 신호를 형성하는 회로를 구비한 반도체 집적회로장치를 제공하기 위해, 제1 및 제2 입력단자에 입력되는 2개의 입력신호를 커플링시키는 임피던스수단을 마련하고, 입력신호에 대해 반전시킨 출력신호를 형성하는 논리게이트수단을 여러개 사용해서 제1 및 제2 신호전달방향으로 격자형상으로 배치해서 이루어지는 격자형상 지연회로를 구성하고, 제1 신호전달방향에 있어서 제1번째에서 최종번째까지의 각 논리게이트수단에는 입력클럭신호를 제1 신호전달방향에 있어서 순차 지연시키고 제2 신호전달방향에 있어서 적어도 최종단 또는 1개 이전이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트수단의 출력단자에서 출력신호를 얻는 구성으로 하였다.
이와 같은 구성으로 하는 것에 의해, 제2 신호전달방향에 있어서 적어도 최종단 또는 1개 이전이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트수단의 출력단자에서 미소량지연을 갖는 출력신호를 얻을 수 있음과 동시에 임피던스수단으로서 용량소자로 하는 것에 의해 비교적 간단히 양호한 신호결합을 실행시킬 수 있다는 효과가 얻어진다.

Description

반도체 집적회로장치, 반도체 메모리시스템 및 클럭동기회로
본 발명은 반도체 집적회로장치와 반도체 메모리시스템에 관한 것으로서, 특히 미소하고 고정밀도로 제어된 지연신호를 필요로 하는 것에 이용해서 유효한 기술에 관한 것이다. 또, 본 발명은 고응답성과 고정밀도를 구비한 클럭동기회로와 그것이 탑재된 동기화 DRAM(Dynamic Random Access Memory)과 같은 반도체 집적회로장치에 이용해서 유효한 기술에 관한 것이다.
수10psec(피코초)의 시간분해능을 얻기 위한 회로의 1예로서 하기 ISSCC에 발표된 어레이 발진기가 있다. 이 어레이 발진기는 동일한 링발진기를 열방향으로 다수 배열해서 각 단을 2입력으로서 1개의 입력을 사용해서 링형상으로 접속함과 동시에 각 단의 출력을 인접하는 단의 다른쪽의 입력에 공급하고, 행방향으로도 링형상으로 접속시키는 것이다. 이와 같은 발진기에 관해서는 ISSCC 93 /ANALOG TECHNIQUES/PAPER TA7. 5, 1993년, pp. 118∼pp. 119와 ISSCC/SESSION 18/MEMORIES WITH SPECIAL ARCHITECTURES /PAPER FP18. 5, 1995년, pp. 308∼pp. 309 및 일본국 특허공개공보 평성8-78951호에 기재되어 있다.
SMD(Synchronous Mirror Delay)와 같은 귀환루프를 포함하지 않는 클럭동기회로는 동기에 필요한 시간(록시간)이 2∼3사이클로 짧은 점에 특징이 있다. 이것은 입력클럭의 주기를 지연회로의 단수로서 측정하는 것에 의해 상기 클럭시간을 짧게 할 수 있다. 이 측정회로의 시간분해능은 지연회로의 구성요소1단당 지연시간으로 결정되고, 일반적으로는 CMOS인버터회로의 2단분의 지연시간정도로 된다. 이와 같은 SMD를 사용한 클러동기회로의 예로서 일본국 특허공개공보 평성8-237091호가 있다.
다이나믹형 RAM(Random Access Memory) 등의 반도체 메모리의 고속화를 위해 여러개의 그것을 총괄해서 제어하는 메모리컨트롤러와의 사이에서의 실장기판상에서의 신호전송지연을 균등하게 하는 것, 격언하면 상기 실장기판상에서의 신호전파지연을 예상해서 이와 같은 신호지연이 작은 것은 내부에서 지연시간을 크게 하고, 이와 같은 신호지연이 큰 것은 내부에서의 지연을 작게 해서 메모리컨트롤러에서 본 경우의 메모리 액세스시간을 균등하게 하는 것에 의해, 사이클시간에 차지하는 데이타페치가 가능한 시간(윈도우)를 확보하는 것이 용이하게 되어 메모리사이클시간의 고속화를 도모할 수 있다. 예를 들면, 특성임피던스가 50Ω의 신호배선을 갖는 실장기판에 있어서, 1cm간격으로 반도체 메모리를 실장하면 각 반도체메모리 사이에서의 신호전파지연시간은 약 50psec로 된다. 이 때문에, 상기와 같이 메모리컨트롤러와 각 반도체 메모리 사이에서의 신호전송지연을 균등하게 하기 위해서는 각 반도체 메모리의 내부에 있어서 수10psec와 같은 고정밀도의 시간분해능을 갖는 지연회로를 마련하는 것이 필요하게 되는 것이다.
본원 발명자들에 있어서는 상기와 같은 고정밀도의 시간분해능을 갖고 지연회로를 실현하기 위해, 상기 어레이 발진기를 이용하는 것을 검토하였다. 그러나, 상기의 어레이 발진기에 있어서는 행방향의 논리단수에 있어서 각 단수분씩의 동일한 지연을 갖는 지연신호가 형성되어야 하지만, 실제의 반도체기판상에 형성된 회로에서는 상기 행방향에서의 신호지연은 양호한 직선성이 보이지 않아 임의의 논리단에서는 빠르고 임의의 논리단에서는 느려져 버린다. 따라서, 상기와 같이 어레이 발진기의 원리를 그대로 이용해도 상기와 같은 10수psec와 같은 미소하고 또한 균등한 지연신호를 얻을 수 없는 것이 판명되었다.
가령, 미소하고 균등한 신호지연이 얻어진 것으로 하고 반도체기판상에 있어서 행방향과 열방향으로 격자형상으로 논리회로를 배치한 것에서는 격자형상의 내부에 배치된 논리회로로부터의 지연신호를 출력시키는 경우와 격자형상의 외측에 배치되는 논리회로로부터의 지연신호를 출력시키는 경우에서는 출력신호를 인출하기 위한 신호경로를 균등하게 할 수 없다는 문제가 발생하는 것을 인식하였다.
또, 상기 어레이 발진기는 링발진기로 구성되어 있으므로 정지상태에서 동작이 안정될 때까지의 기동시간이 비교적 길다. 따라서, 원하는 시간을 고속으로 형성하는 것이 곤란하다는 문제가 있는 것이 본 발명자의 검토에 의해 명확하게 되었다.
본 발명의 제1의 목적은 미소하고 고정밀도의 시간분해능을 갖는 신호를 형성하는 회로를 구비한 반도체 집적회로장치를 제공하는 것이다.
본 발명의 제2의 목적은 반도체 기판상에 효율좋게 배치함과 동시에 미소하고 고정밀도의 시간분해능을 갖는 지연신호를 형성할 수 있는 지연회로를 구비한 반도체 집적회로장치를 제공하는 것이다.
본 발명의 제3의 목적은 고속에서의 데이타입출력을 실현한 반도체 메모리시스템을 제공하는 것이다.
본 발명의 제4의 목적은 미소하고 고정밀도의 시간분해능을 갖는 신호를 고속으로 형성하는 회로를 구비한 반도체 집적회로를 제공하는 것이다.
도 1은 본 발명에 관한 격자형상 지연회로의 1실시예를 도시한 회로도,
도 2는 본 발명에 관한 격자형상 지연회로의 다른 1실시예를 도시한 회로도,
도 3a 및 도 3b는 본 발명에 관한 격자형상 지연회로의 동작을 설명하기 위한 컴퓨터 시뮬레이션에 의해 구한 특성도,
도 4a∼도 4e는 본 발명에 관한 격자형상 지연회로에 사용되는 지연요소의 다른 1실시예를 도시한 회로도,
도 5a 및 도 5b는 본 발명에 관한 격자형상 지연회로에 있어서의 커플링수단의 역할을 설명하기 위한 특성도,
도 6은 본 발명에 관한 격자형상 지연회로에 있어서의 커플링수단의 역할을 설명하기 위한 특성도,
도 7은 본 발명에 관한 격자형상 지연회로의 동작을 설명하기 위한 파형도,
도 8은 본 발명에 관한 상기 격자형상 지연회로를 사용한 클럭발생회로의 1실시예를 도시한 블럭도,
도 9는 도 8의 제어카운터회로의 1실시예를 도시한 회로도,
도 10은 도 8의 디코더회로의 1실시예를 도시한 회로도,
도 11은 도 8의 멀티플렉서의 1실시예를 도시한 회로도,
도 12는 도 8의 클럭카운터회로의 1실시예를 도시한 회로도,
도 13은 본 발명에 관한 상기 격자형상 지연회로를 사용한 클럭발생회로의 다른 1실시예를 도시한 블럭도,
도 14는 도 13의 지연요소의 1실시예를 도시한 회로도,
도 15는 본 발명이 적용되는 반도체 메모리시스템의 1실시예를 도시한 블럭도,
도 16은 도 15의 반도체 메모리시스템에 있어서의 DRAM측에 마련된 클럭발생회로의 동작을 설명하기 위한 타이밍도,
도 17은 본 발명에 관한 격자형상 지연회로를 사용한 DLL회로의 1실시예를 도시한 블럭도,
도 18은 도 17의 DLL회로의 동작을 설명하기 위한 타이밍도,
도 19는 본 발명에 관한 격자형상 지연회로의 1실시예를 도시한 레이아웃도,
도 20은 본 발명이 적용되는 동기화 DRAM의 1실시예를 도시한 전체블럭도,
도 21은 본 발명에 관한 격자형상 발진회로의 1실시예를 도시한 블럭도,
도 22는 본 발명에 관한 격자형상 발진회로의 동작을 설명하기 위한 파형도.
도 23은 본 발명에 관한 클럭동기회로의 1실시예를 도시한 블럭도,
도 24는 도 23의 클럭동기회로의 동작을 설명하기 위한 타이밍도,
도 25는 도 23의 지연회로CD1의 1실시예를 도시한 회로도,
도 26은 도 23의 지연회로CD1에 대응한 에지검출회로ED1의 1실시예를 도시한 회로도,
도 27은 도 23의 격자형상 지연회로SQUAD1에 대응한 에지검출회로ED2의 1실시예를 도시한 회로도,
도 28은 도 23의 멀티플렉서MPX2의 1실시예를 도시한 회로도,
도 29는 본 발명에 사용되는 격자형상 지연회로의 동작을 설명하기 위한 파형도,
도 30은 본 발명에 관한 클럭동기회로의 동작의 1예를 설명하기 위한 타이밍도,
도 31은 본 발명에 관한 클럭동기회로의 다른 동작의 1예를 설명하기 위한 타이밍도,
도 32는 본 발명에 관한 클럭동기회로의 다른 동작의 1예를 설명하기 위한 타이밍도,
도 33은 본 발명에 관한 클럭동기회로의 다른 동작의 1예를 설명하기 위한 타이밍도,
도 34는 본 발명에 관한 클럭동기회로의 다른 동작의 1예를 설명하기 위한 타이밍도,
도 35는 도 20의 SDRAM의 동작의 1예를 설명하기 위한 타이밍도,
도 36은 본 발명에 관한 클럭동기회로의 다른 1실시예를 도시한 블럭도,
도 37은 본 발명에 관한 클럭동기회로의 또 다른 1실시예를 도시한 블럭도.
상기 본원 발명의 제1∼제4의 목적에 대응해서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
즉, 제1 입력신호부터 순차 지연하는 제M(M=2, 3, 4, …)입력신호까지를 받는 M개의 신호선 및 상기 제1 입력신호에 대응하는 제1 논리게이트 회로군부터 상기 제M 입력신호에 대응하는 제M 논리게이트 회로군까지의 M개의 논리게이트 회로군을 갖는 지연회로로서, 각 논리게이트 회로군은 제1 논리게이트회로에서 제N(N=3, 4, 5, …) 논리게이트회로까지의 N개의 논리게이트회로를 갖고, 상기 논리게이트회로는 각각 제1 입력단자, 제2 입력단자 및 출력단자를 갖고, 상기 논리게이트회로의 제1 입력단자와 제2 입력단자 사이에는 각각 커플링소자가 마련되고, 각 논리게이트 회로군에 있어서 상기 제1 논리게이트회로부터 제N 논리게이트회로까지가 상기 출력단자와 상기 제1 입력단자를 거쳐 종속접속되고, 상기 M개의 신호선은 각각 대응하는 논리게이트 회로군의 제1 논리게이트회로의 제1 입력단자에 접속되고, 상기 제1 논리게이트 회로군에서 제M-1 논리게이트 회로군의 각각에 있어서 제L(L=1, 2, 3, …) 논리게이트회로의 제1 입력단자는 다음의 논리게이트 회로군의 제L 논리게이트회로의 제2 입력단자에 접속되고, 상기 제M 논리게이트 회로군의 소정의 논리게이트회로의 제1 입력단자는 상기 제1 논리게이트 회로군의 소정의 논리게이트회로의 제2 입력단자에 접속되고, 여러개의 상기 제N 논리게이트회로의 상기 출력단자에서 순차 지연한 출력신호를 얻는 상기 지연회로를 구비한 반도체 집적회로장치이다.
상기 본원 발명의 목적 제1∼제4에 대응해서 개시되는 발명 중 다른 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 제1 및 제2 입력단자 사이에 입력되는 2개의 입력신호를 커플링시키는 임피던스수단을 마련하고, 입력신호에 대해 반전시킨 출력신호를 형성하는 논리게이트수단을 여러개 사용해서 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치하고, 제1 신호전달방향에 있어서 제1번째 이외의 제K번째로 되고, 제2 신호전달방향에 있어서 제L단째에 배치된 논리게이트수단KL의 상기 제1 입력단자에는 제1 신호전달방향에 있어서 동일한 K번째로 되고 제2 신호전달방향에 있어서 L-1단째로 된 논리게이트수단의 출력신호 또는 제1단째의 논리게이트수단에서는 입력클럭신호를 공급하고, 상기 논리게이트수단KL의 제2 입력단자에는 제1 신호전달방향에 있어서 1개 이전인 K-1번째로 되고 제2 신호전달방향에 있어서 동일한 L단째로 된 논리게이트수단의 제1 입력단자에 공급되는 입력신호를 공급하고, 또한 제1 신호전달방향에 있어서 제1번째로 되고 제2 신호전달방향에 있어서 L번째로 되는 논리게이트수단의 제2 입력단자에는 제1 신호전달방향에 있어서 최종단으로 되고 상기 제2 신호전달방향에 있어서 그것보다 전단으로 된 논리게이트수단이고 그것에 있어서의 제1 입력단자에 공급되는 입력신호와 동상의 관계로 되는 제1 입력단자에 공급되는 입력신호를 공급하고, 상기 제2 신호전달방향에 있어서 제1단째로 되고 제1 신호전달방향에 있어서 제1번째로 된 논리게이트수단의 제1 및 제2 입력단자에는 버퍼회로를 구성하는 입력회로를 통과한 클럭신호를 공급하고, 이들 제1 신호전달방향에 있어서 제2번째에서 최종번째까지의 각 논리게이트수단의 제1 입력단자에 공급되는 상기 입력클럭신호를 상기 버퍼회로에 의해 상기 제1 신호전달방향에 있어서 순차 지연시키고 상기 제2 신호전달방향에 있어서 적어도 최종단 또는 1개 이전이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트수단의 출력단자에서 출력신호를 얻는다.
상기 본원 발명의 제1∼제4 목적에 대응해서 개시되는 발명 중 다른 대표저인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 기준클럭신호를 받아 제1 입력클럭신호부터 순차 지연하는 제M(M=2, 3, 4, …) 입력클럭신호까지를 형성하는 여러개의 단위회로를 구비하고, 상기 여러개의 단위회로에 각각 포함되는 회로소자의 특성이 순차 다른 것에 대응해서 상기 기준클럭신호의 1사이클내에 상기 제1 입력클럭신호부터 제M 입력클럭신호까지가 형성되는 제1 회로 및 상기 제1 입력클럭신호부터 상기 제M 입력클럭신호까지를 받고 상기 제1 입력클럭신호부터 제M 입력클럭신호까지의 각 지연량보다 균등한 지연량으로 순차 지연하는 여러개의 출력클럭신호를 얻는 제2 회로를 갖고, 상기 제2 회로는 M행×N열(N=3, 4, …)에 대응하는 여러개의 논리게이트회로를 구비하고, 상기 여러개의 논리게이트회로의 행방향과 열방향으로 신호가 전달되도록 배선된 지연회로인 반도체 집적회로장치이다.
본 발명의 제5의 목적은 고정밀도이고 고응답성의 클럭동기회로와 그것을 사용한 반도체 집적회로장치를 제공하는 것이다. 본 발명의 제6의 목적은 고정밀도이고 대기시 저소비전력과 고속복귀를 실현한 클럭동기회로와 그것을 사용한 반도체 집적회로장치를 제공하는 것이다. 본 발명의 제7의 목적은 회로규모를 크게 하지 않고 고정밀도이고 고응답성을 실현한 클럭동기회로와 그것을 사용한 반도체 집적회로장치를 제공하는 것이다. 본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 될 것이다.
상기 본원 발명의 목적 제5∼제7에 대응해서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 다음과 같다. 즉, 비교적 큰 시간분해능을 갖고 클럭펄스를 전파시키는 제1 지연회로와 제1 에지검출회로 및 제1 멀티플렉서를 사용해서 상기 큰 시간분해능에 대응해서 1클럭지연의 클럭신호를 형성하고 그것을 비교적 작은 시간분해능을 갖는 제2 지연회로와 제2 에지검출회로 및 제2 멀티플렉서를 사용해서 상기 제1 지연회로의 오차분을 보정하도록 함과 동시에 상기 제2 지연회로로서 작은 시간분해능을 갖는 제2 지연회로로서 제1 및 제2 입력단자 사이에 입력되는 2개의 입력신호를 커플링시키는 임피던스수단을 마련하고, 입력신호에 대해 반전시킨 출력신호를 형성하는 논리게이트수단을 여러개 사용해서 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치해서 이루어지는 격자형상 지연회로를 구성하고, 제1 신호전달방향으로 있어서 제1번째에서 최종번째까지의 각 논리게이트수단에는 입력클럭신호를 상기 제1 신호전달방향에 있어서 순차 지연시켜 입력하고, 상기 제2 신호전달방향에 있어서 적어도 최종단 또는 1개 이전이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트수단의 출력단자에서 출력신호를 얻는 것을 사용하고, 그것을 동기화 DRAM 등의 반도체 집적회로장치에 탑재시킨다.
도 1에는 본 발명에 관한 격자형상 지연회로의 1실시예의 회로도가 도시되어 있다. 동일 도면의 각 회로소자는 공지의 반도체 집적회로의 제조기술에 의해 그것을 필요로 하는 다이나믹형 RAM 등을 구성하는 회로소자와 함께 단결정 실리콘과 같은 1개의 반도체기판상에 있어서 형성된다.
격자형상으로 배열되는 지연요소로서의 논리게이트수단은 그 1개가 대표로서 예시적으로 도시되어 있는 바와 같이 NAND게이트회로ND와 이와 같은 NAND게이트회로ND의 2개의 입력in1과 in2 사이에 마련된 커플링용량CP로 구성된다. 이 커플링용량CP의 용량값은 특히 제한되지는 않지만 1pF정도의 반도체 집적회로로서는 비교적 큰 용량값을 갖는 용량소자이다.
상기 지연요소로서의 논리게이트수단은 제1 신호전달방향인 로우(행)방향으로 m단, 제2 신호전달방향인 컬럼(열)방향으로 n단과 같이 격자형상으로 배치된다. 제1 신호전달방향 중 제1번째의 로우에 대해서 설명하면, 제2 신호전달방향인 컬럼방향으로 배열된 n단으로 이루어지는 논리게이트수단 중 제1단째의 논리게이트수단의 2개의 입력단자in1과 in2는 공통화되어 버퍼회로의 인버터회로INV1의 출력신호가 공급되고, 그 출력신호가 제2단째와 마찬가지로 공통화된 제1 및 제2 입력단자in1, in2에 공급된다. 제2단째의 출력신호는 제3단째의 제1 입력단자in1에 공급된다. 이하와 마찬가지로 제4단째에서 제n단째까지의 제1 입력단자in1에는 전단회로의 출력신호가 공급된다.
제1 신호전달방향 중 제2번째의 로우에 대해서 설명하면, 제2 신호전달방향인 컬럼방향으로 배열된 n단으로 이루어지는 논리게이트수단 중 제1단째의 논리게이트수단의 제1 입력단자in1에는 버퍼회로의 인버터회로INV2의 출력신호가 공급되고, 그 출력신호가 제2단째의 제1 입력단자in1에 공급된다. 제2단째의 출력신호는 제3단째의 제1 입력단자in1에 공급된다. 이하와 마찬가지로 제4단째에서 제n단째까지는 전단의 출력신호가 제1 입력단자in1에 공급된다. 상기 제1단째에서 제n단째의 각 논리게이트수단의 제2 입력단자in2에는 제1 신호전달방향으로 있어서 1개 이전인 상기 제1번째의 제1단째에서 제n단째의 각 논리게이트수단의 제1 입력단자in1의 입력신호가 각각 공급된다.
제1 신호전달방향 중 제3번째에서 최종단인 제m번째의 각 로우에 있어서도 상기 제2번째와 마찬가지로 제2 신호전달방향인 컬럼방향으로 배열된 n단으로 이루어지는 논리게이트수단 중 제1단째의 논리게이트수단의 제1 입력단자in1에는 버퍼회로의 인버터회로INV3∼INVm의 각 출력신호가 각각 공급된다. 제3번째에서 최종단인 제m번째의 각 로우에 있어서 제1단째의 출력신호가 제2단째의 제1 입력단자in1에 공급되고, 제2단째의 출력신호가 제3단째의 제1 입력단자in1에 공급된다. 이하와 마찬가지로 제4단째에서 제n단째까지는 전단의 출력신호가 제1 입력단자in1에 공급된다. 상기 제1단째에서 제n단째의 각 논리게이트수단의 제2 입력단자in2에는 제1 신호전달방향에 있어서 1개 이전인 상기 제2번째∼제m-1번째의 제1단째에서 제n단째의 각 논리게이트수단의 제1 입력단자in1의 입력신호가 각각 공급된다.
제1 신호전달방향에 있어서 제1번째로 되고, 제2 신호전달방향으로 배열된 n개의 논리게이트수단 중 제3단째에서 제n단째의 논리게이트수단의 제2 입력단자in2에는 상기 제1 신호전달방향에 있어서 최종단인 제m번째의 제1단째에서 제n단째의 논리게이트수단의 제1 입력단자에 공급되는 것 중 동상으로 되는 입력신호가 공급된다. 예를 들면, 상기 제1 신호전달방향에 있어서 m번째에서 제2 신호전달방향에 있어서 제1단째로 되는 논리게이트수단의 제1 입력단자에 공급되는 입력신호B1은 제1 신호전달방향에 있어서 제1번째로 되고, 제2 신호전달방향에 있어서 제3단째로 되는 논리게이트수단의 제2 입력단자in2에 공급되는 입력신호T3으로 된다. 이하, 마찬가지로 입력신호B2는 입력신호T4에, 입력신호B3은 입력신호T5에 공급된다.
상기 제2 신호전달방향에 있어서 제n단째가 최종단인 것으로 하면, 제1 신호전달방향에 있어서 최종단m이고 제2 신호전달방향에 있어서 제n-2번째의 입력신호Bn-2가 상기 제1 신호전달방향에 있어서 제1번째이고 제2 신호전달방향에 있어서 최종단인 제n단째의 논리게이트수단의 입력단자in2에 공급되는 입력신호Tn으로 된다.
이러한 것을 일반적으로 말하면, 제1 신호전달방향에 있어서 제1번째 이외의 제K번째로 되고 제2 신호전달방향에 있어서 제L단째에 배치된 논리게이트수단(K, L)의 상기 제1 입력단자에는 제1 신호전달방향에 있어서 동일한 K번째로 되고 제2 신호전달방향에 있어서 L-1단째로 된 논리게이트수단의 출력신호 또는 제1단째의 논리게이트수단에서는 입력클럭신호가 공급되고, 상기 논리게이트수단(K, L)의 제2 입력단자에는 제1 신호전달방향에 있어서 1개 이전인 K-1번째로 되고 제2 신호전달방향에 있어서 동일한 L단째로 된 논리게이트수단의 제1 입력단자에 공급되는 입력신호가 공급된다.
상기 제1 신호전달방향에 있어서 제1번째로 되고 제2 신호전달방향에 있어서 L번째로 되는 논리게이트수단의 제2 입력단자에는 제1 신호전달방향에 있어서 최종단으로 되고 상기 제2 신호전달방향에 있어서 그것보다 전단으로 된 논리게이트수단이고 그것에 있어서의 제1 입력단자에 공급되는 입력신호와 동상의 관계로 되는 제1 입력단자에 공급되는 입력신호가 공급된다.
그리고, 상기 제2 신호전달방향에 있어서 제1단째로 되고 제1 신호전달방향에 있어서 제1번째로 된 논리게이트수단의 제1 및 제2 입력단자에는 버퍼회로를 구성하는 입력회로를 통과한 클럭신호가 공급되고, 제1 신호전달방향에 있어서 제2번째에서 최종번째까지의 각 논리게이트수단의 제1 입력단자에 공급되는 상기 입력클럭신호는 상기 버퍼회로를 구성하는 입력회로에 의해 상기 제1 신호전달방향에 있어서 순차 지연된다.
상기 버퍼회로는 입력클럭신호의 지연보정부를 구성하는 것으로서, 인버터회로INV1∼INVm은 각각의 출력신호가 순차 지연되게 된다. 예를 들면, 1개의 클럭입력에서 서로 위상이 클럭주기에 비해 미소량 어긋나 있는 m개의 클럭지연신호S1∼Sm을 형성하기 위해, 게이트폭이 등차수열로 되는 MOSFET를 사용한 인버터회로INV1∼INVm이 사용된다. 즉, 상기 버퍼회로의 인버터회로INV1∼INVm의 입력단자에는 특히 제한되지는 않지만 외부단자에서 공급되는 클럭신호를 받는 입력회로IB의 출력신호가 공통으로 공급되지만, 상기 각 인버터회로INV1에서 출력되는 신호S1에 대해 인버터회로INV2의 출력신호S2는 그것보다 지연되고 인버터회로INV3의 출력신호S3은 더욱 지연되는 바와 같이 상기 제1 신호전달방향에 대응해서 순차 지연된 신호가 형성되고 이와 같은 신호가 상기 격자형상 지연회로에 입력되는 입력클럭신호로 된다. 상기 순차 지연하는 신호S1, S2, …, Sm을 형성하는 회로는 상기 실시예에 한정되지 않는다. 예를 들면, MOSFET의 소자특성을 변경하기 위해, 상기 게이트폭 이외의 디바이스 제조상의 소정값을 변경할 수 있다. 또, MOSFET 이외의 회로소자를 사용할 수도 있다.
상기 격자형상 지연회로에 의해 형성되는 출력신호는 예를 들면 상기 제2 신호전달방향에 있어서 최종단인 n단째로 되고, 제1 신호전달방향에 있어서 제1번째에서 제m번째로 되는 논리게이트수단의 출력신호로 한다. 입력클럭신호에 대해서 동상과 역상으로 된 출력신호를 얻으면, 상기 제2 신호전달방향에 있어서 제n-1단째이고 제1 신호전달방향에 있어서 제1번째에서 제m번째에 마련된 논리게이트수단의 출력신호를 인가하도록 한다. 여러종류의 지연신호를 선택적으로 출력시키도록 하면, 후술하는 바와 같이 미소지연간격이 균일한 것 즉 제2 신호전달방향에 있어서 최종단을 기준으로 해서 여러단을 선택하도록 하면 좋다.
도 2에는 본 발명에 관한 격자형상 지연회로의 다른 1실시예의 회로도가 도시되어 있다. 이 실시예에서는 논리게이트수단에 있어서 출력신호를 인출하기 위한 출력버퍼INVL이 마련된다. 다른 구성은 상기 도 1의 실시예와 마찬가지이다. 격자형상 지연회로에 있어서 상기 제2 신호전달방향에 있어서의 특정단에만 출력용 버퍼회로를 부가하면, 그 특정단에 있어서는 출력부하조건이 달라 다음단에서 보면 입력조건이 다른 것으로 되어 버린다.
이 때문에, 상기 격자형상 논리게이트수단에 있어서 특정단만이 다른 입력조건으로 되면 정밀도가 좋은 미소지연신호를 얻을 수 없게 되어 버린다. 그래서, 도 2의 실시예에서는 격자상태로 배치되는 논리게이트수단에 있어서 출력신호를 인출할지의 여부에 관계없이 모두 동일한 출력버퍼회로INVL을 부가하는 것이다. 이것에 의해, 제2 신호전달방향에 있어서 임의의 단에 있어서 제1 전달방향으로 배열된 논리게이트수단에서 출력신호를 얻어도 그것에 의해 형성되는 미소신호 지연시간이 아무런 영향을 받지 않게 할 수 있는 것이다.
상기 도 1 또는 도 2의 격자형상 지연회로는 상기의 어레이 발진기를 소위 일부 잘라내어 이용하는 것으로서 이해해도 좋지만, 어레이 발진기에 있어서는 행방향과 열방향의 경계조건에서 자신에게 가장 잘맞는 발진주파수로 발진하는 것이다. 이것에 대해서 본원 발명에 관한 격자형상 지연회로에서는 상기 제2 신호전달방향인 컬럼방향으로 귀환루프를 갖지 않으므로 발진동작은 발생하지 않고, 출력되는 클럭신호의 주기는 외부에서 입력되는 클럭신호의 주기와 동일하다. 또, 각 지연단에 입력되는 제1 신호전달방향에 있어서 순차 지연되는 클럭신호는 상기 지연보정부를 구성하는 버퍼회로에서 서로 위상이 클럭주기에 비해 미소량 어긋나 있지만 원하는 수10psec의 수치로 선형으로 배열되어 있는 것은 아니다.
그러나, 지연보정부와 제1 신호전달방향의 경계조건, 즉 Bn과 Tn+2의 접속에 의해 클럭지연신호는 지연요소를 몇단인가 통과함에 따라서 각 지연단의 위상관계가 보정되어 상기 어레이 발진기와 마찬가지인 선형의 위상관계가 얻어진다.
또한, 본 실시예의 회로는 링발진기가 불필요하므로 정지상태에서 동작이 안정될 때까지의 기동시간이 비교적 짧다. 따라서, 본 실시예의 회로는 고속동작에 적합하다. 또, 기동시간이 짧다는 특징에 의해 비사용시에 이 회로의 동작을 정지시켜 이 회로가 탑재된 반도체 칩의 저소비전력화를 도모할 수 있다.
도 2의 실시예에서는 각 지연요소인 논리게이트수단에는 어레이내의 다른 지연요소인 논리게이트수단의 입력만을 접속하고, 상기 지연단방향인 제2 신호전달방향에서의 경계조건에서 실현되는 위상관계를 부가의 차이로 의해 균형을 깨뜨리지 않도록 하기 위한 출력회로INVL이 마련되어 있고, 이와 같은 출력회로INVL을 통해 상기 선형의 위상관계(미소지연량)의 출력신호를 얻는 것이다.
도 3a 및 도 3b에는 본 발명에 관한 격자형상 지연회로의 동작을 설명하기 위한 컴퓨터 시뮬레이션에 의해 구한 특성도가 도시되어 있다. 도 3a는 외부에서 상승에지가 입력된 경우의 전파를 도시한 것이고, 도 3b는 외부에서 하강에지가 입력된 경우의 전파를 도시한 것이다. 도 3a 및 도 3b에 있어서, 각각이 횡방향으로 시간축을 취하고, 로우방향으로 배열하는 각 논리게이트회로단의 상승에지(또는 하강에지)의 전파를 흰원(○)로, 하강에지(또는 상승에지)의 전파를 검은원(●)로 표시하고 있다. 시간축의 원점은 외부클럭입력의 상승에지 또는 하강에지이다. 입력클럭은 펄스폭 듀티가 50%이고, 200MHz로 되는 것이다.
도 3a 및 도 3b에 있어서, 제2 전달방향에 있어서의 제1단째, 제2단째에는 상기 지연보정부의 지연신호가 지배적으로 되어 위상차가 등간격(선형)으로는 배열하고 있지 않다. 그러나, 제4단째 이후의 단측에서는 미소지연량이 일정하게 되고, 상기 ○이나 ●가 일직선상에 배열하는 것을 알 수 있다. 도 3a 및 도 3b에 있어서, 각 기수단의 에지의 위치가 다른 것은 지연요소가 NAND게이트회로이기 때문이다. 상승은 병렬접속한 2개의 P채널형 MOSFET에 의해, 하강은 직렬접속된 2개의 N채널형 MOSFET에 의해 구동하므로, 입력에 대한 출력타이밍이 다르다. 이것에 대해 우수단의 출력은 그의 2개의 다른 출력타이밍의 합으로 결정되므로, 도 3a 및 도 3b 모두 거의 동일한 위치로 된다.
도 4a∼도 4e에는 상기 격자형상 지연회로에 사용되는 지연요소의 다른 1실시예의 회로도가 도시되어 있다. 도 4a에는 지연요소로서 NOR게이트회로NR을 사용하고 있다. 즉, NOR게이트회로NR의 2개의 입력in1과 in2 사이에 커플링수단으로서 캐패시터CP가 마련된다. 이 NOR게이트회로NR의 출력신호Aout은 한쪽에 있어서 어레이내의 다른 지연요소인 NOR게이트회로의 입력단자에 접속되고, 다른쪽에 있어서 출력신호를 얻기 위한 출력버퍼회로로서의 인버터회로IVL의 입력단자에 접속된다.
도 4b에서는 지연요소로서 2개의 인버터회로IV1과 IV2의 출력단자를 공통접속한 것을 사용하고 있다. 즉, 인버터회로IV1과 IV2의 입력단자in1과 in2 사이에 커플링수단으로서 캐패시터CP를 접속하고, 그의 출력단자를 공통접속해서 출력신호Aout을 얻음과 동시에 그것을 한쪽에 있어서 어레이내의 다른 지연요소인 NOR게이트회로의 입력단자에 공급하고, 다른쪽에 있어서 출력신호를 얻기 위한 출력버퍼회로로서의 인버터회로IVL의 입력단자에 공급한다.
도 4c에서는 지연요소로서 상기와 마찬가지로 NAND게이트회로ND를 사용하면서 커플링수단으로서 캐패시터 대신 저항소자RG를 사용하는 것이다. 다른 구성은 상기 도 2의 실시예와 마찬가지이다. 이와 같이 커플링수단으로서 저항RG는 상기 도 4a와 도 4b의 회로에도 적용할 수 있다. 저항소자를 사용하는 것에 의해 커플링소자를 비교적 작게 형성할 수 있다.
도 4d에서는 지연요소로서 상기와 마찬가지로 NAND게이트회로ND를 사용하면서 커플링수단으로서 캐패시터 대신 다이오드접속의 MOSFET M1과 M2를 사용하는 것이다. 즉, 다이오드접속의 MOSFET M1은 입력단자in1에서 in2로 향하는 신호전류를 전송하고, M2는 반대로 입력단자in2에서 in1로 향하는 신호전류를 흐르게 하는 것이다. 다른 구성은 상기 도 2의 실시예와 마찬가지이다. 이와 같이 커플링수단으로서 다이오드접속의 MOSFET M1과 M2는 상기 도 4a와 도 4b의 회로에도 적용할 수 있다. MOSFET M1, M2를 사용하는 것에 의해 커플링소자를 다른 MOSFET와 동일 공정에 의해 형성할 수 있다.
도 4e에서는 지연요소로서 차동회로를 이용하는 것이다. 즉, 병렬형태로 접속된 N채널형 MOSFET Q3, Q4의 게이트를 정상(正相)의 제1 입력단자in1+과 in2+로서 커플링용량C1을 마련하고, 공통화된 드레인에 부하로서의 P채널형 MOSFET Q1과 Q2를 마련함과 동시에 반전출력out-를 얻는다. 병렬형태로 접속된 N채널형 MOSFET Q7, Q8의 게이트를 역상의 제1 입력단자in1-와 in2-로서 커플링용량C2를 마련하고, 공통화된 드레인에 부하로서의 P채널형 MOSFET Q5와 Q6을 마련함과 동시에 정상출력out+를 얻는다. 차동동작하는 MOSFET Q3, Q4 및 Q7과 Q8의 소스에는 동작전류를 흐르게 하도록 된 N채널형 MOSFET Q9가 마련된다. P채널형 MOSFET Q2와 Q6은 상기 P채널형 MOSFET Q9와 마찬가지로 제어전압Vctrl에 의해 흐르는 전류가 조정되어 1단당 지연시간의 제어를 실행한다.
상기 MOSFET Q3과 Q4 및 Q7과 Q8의 게이트 사이에 마련되는 커플링용량C1과 C2는 상기 도 4c나 도 4d와 같이 저항이나 MOS다이오드로 치환할 수 있는 것이다.
도 5a 및 도 5b에는 본원 발명에 관한 격자형상 지연회로에 있어서의 커플링수단의 역할을 설명하기 위한 특성도가 도시되어 있다. 이 실시예에서는 지연요소로서 도 4b에 도시한 바와 같이 2개의 인버터회로의 출력을 공통으로 한 것을 사용하고, 컴퓨터 시뮬레이션에 의해 구한 특성도가 도시되어 있다. 도 4a에는 상기 도 2의 실시예와 같이 커플링수단으로서 약 1pF와 같은 비교적 큰 용량값의 캐패시터를 사용한 예가 도시되어 있다. 이와 같이 2개의 입력신호의 결합도를 크게 하면, 제2 전달방향에 있어서의 제1단째, 제2단째와 같은 전단에서는 지연보정부에서의 지연신호가 지배적으로 되어 위상차가 등간격(선형)으로는 배열되어 있지 않지만, 제4단째 이후의 단측에서는 미소지연량이 일정하게 되어 상기 ○이나 ●이 일직선상에 배열하는 것을 알 수 있다.
이것에 대해, 동일 도면 도 5b에서는 상기 2개의 입력신호의 결합도를 작게 하도록 상기 캐패시터의 용량값을 작게 한 경우의 예가 도시되어 있다. 이와 같이 입력커플링용량의 용량값을 작게 하면, 상기 제2 신호전달방향의 후단측에서도 상기 ○이나 ●의 일직선성이 나빠지게 된다. 그러나, 역시 전단측에 비하면 후단측에서의 개선이 보여진다.
도 6에는 상기 도 5a 및 도 5b의 경우와 동일한 조건에서 2개의 인버터회로의 출력을 공통화한 것을 사용하고, 상기 커플링용량을 삭제한 경우의 컴퓨터시뮬레이션에 의해 구한 특성도가 도시되어 있다. 이와 같이 커플링수단을 없애면 제2 신호전달방향은 당연히 후단측에서는 일정한 시간차를 갖게 되지만, 원하는 미소량의 지연을 설정할 수 있는 가변지연회로로서 이용하는 제1 신호전달방향에서 보면 제1∼제3번째까지 정도는 미소량의 지연차를 갖고 배열되지만, 그 이후에서는 시간차가 없어 전체로서 봐도 상기 미소량 지연회로로서 사용되지 않는 것을 알 수 있다.
상기와 같이 제1 신호전달방향으로 순차 지연되는 신호와 제2 신호전달방향으로 순차 지연되는 신호의 결합도를 빽빽하게 하는 것이 상기 제2 신호전달방향에 있어서의 동상관계에 있는 제2단분의 지연시간을 제1 전달방향으로 배치되는 지연요소의 수로 균등하게 분할하는 것에 의해서 얻어지는 미소량지연의 직선성을 좋게 하는 것에 중요한 역할을 하는 것을 알 수 있다. 이 이유에 대해 정량적인 회로해석은 실행되고 있지 않지만, 2개의 입력신호가 서로 간섭해서 격자형상의 각 지연요소에 있어서의 신호변화가 평균화되어 상기와 같은 양호한 직선성을 갖는 미소량지연을 실현하는 것으로 고려된다. 다른 견해에서 보면, 상기 지연요소는 1종의 반전증폭기로서 볼 수 있지만, 2개의 입력신호를 커플링시켜 이와 같은 반전증폭기의 입력에 공급한 경우 그 입출력전달특성에서 볼 때 직선성이 양호한 부분에서의 신호증폭을 실행하는 결과 격자형상의 각 지연요소에 있어서의 신호전달이 평균화되어 상기와 같은 양호한 직선성이 얻어지는 것이라고 고려된다. 2개의 입력신호를 커플링시키기 위해 본원 실시예에서는 커플링소자를 2개의 입력단자 사이에 마련했지만 이 방법에 한정되는 것은 아니다. 예를 들면, 2개의 입력배선을 매우 근접해서 배치하는 것에 의해 커플링소자를 마련하는 경우와 동등한 효과가 얻어지면 커플링소자를 특별히 마련하는 것은 반드시 필요하지 않다.
또한, 상기 제2 신호전달방향에 있어서의 동상관계에 있는 2단분의 지연시간을 제1 전달방향으로 배치되는 지연요소의 수로 균등하게 분할하는 것에 의해서 미소량지연을 얻는 것이므로, 상기 2개의 입력신호를 완전히 결합시켜 버린다는 결론으로는 이어지지 않는다. 즉, 2개의 신호전달방향의 신호경로에서의 신호지연이 서로 다른 신호지연요소를 손상시켜 버릴 정도로 결합시킨 것에서는 처음부터 지연요소로서의 게이트회로 등을 격자형상으로 한 것의 의미가 없어지기 때문이다.
도 7에는 본 발명에 관한 격자형상 지연회로의 동작을 설명하기 위한 파형도가 도시되어 있다. 예를 들면, 시간축의 중앙부에 도시된 출력신호의 상승에지를 예로 보면, 최초의 몇개를 제외하면 클럭신호의 상승이 대략 50psec의 등간격으로 상승하고 있는 것을 알 수 있다. 출력신호의 하강에지에 대해서는 상기 시간축의 앞측에는 후단측의 클럭신호의 하강이 대략 50psec의 등간격인 것을 알 수 있고, 시간축의 뒤측에서는 최초의 클럭신호의 하강이 분산적인 것을 알 수 있다.
도 8에는 본 발명에 관한 상기 격자형상 지연회로를 사용한 클럭발생회로의 1실시예의 블럭도가 도시되어 있다. 이 실시예의 클럭발생회로는 예를 들면 다이나믹형 RAM과 같은 반도체 기억장치에 탑재되고, 이와 같은 여러개의 RAM과 그것을 총괄해서 제어하는 메모리컨트롤러 사이에서의 실장기판상에서의 신호전송지연을 균등하게 하는 것, 격언하면 상기 실장기판상에서의 신호전파지연을 예상해서 이와 같은 신호지연이 작은 것은 내부에서 지연시간을 크게 하고, 이와 같은 신호지연이 큰 것은 내부에서의 지연을 작게 해서 메모리 컨트롤러에서 본 경우의 메모리 액세스시간을 균등하게 하기 위해 사용된다.
격자형상 지연회로SQUAD에는 클럭신호CCLK가 공급된다. 이 격자형상 지연회로SQUAD는 상기 입력된 클럭신호CCLK에 대해 특히 제한되지는 않지만 64가지의 미소지연신호를 발생시킨다. 상기 격자형상 지연회로(SQUAD)에 의해 형성된 64가지의 지연신호는 멀티플렉서(MPX)에 의해 1개가 선택되고, 출력회로를 통해서 출력클럭신호DCLK로서 출력된다. 제어카운터회로는 +1의 인크리먼트(증가)신호INC와 -1의 디크리먼트(감소)신호를 받는 업/다운 카운터회로로서, 9비트의 계수출력을 형성해서 디코더회로에 공급한다.
디코더회로에서는 12비트로 이루어지는 선택신호를 형성해서 상기 멀티플렉서(MPX)를 제어하고, 5비트의 프리세트신호를 형성해서 클럭카운터회로에 입력한다. 이 클럭카운터회로는 신호READ에 의해 활성화되고 클럭신호CCLK의 계수동작을 실행하고, 지정된 클럭이 도래했을 때 인에이블신호(ENABLE)를 발생시키고 상기 출력회로를 활성화해서 그 때의 미소량 지연 제어된 데이타 스트로브로서의 클럭신호DCLK를 출력시킨다.
도시하지 않은 메모리컨트롤러는 상기 클럭발생회로에 대해서 데이타 스트로브신호DCLK의 조정을 실행하기 위한 제어신호를 출력한다. 상기 제어카운터회로는 메모리컨트롤러에서 지시에 의해 카운트업 또는 다운의 계수동작을 실행하고, 그 카운트값이 상기 DCLK의 출력타이밍에 대응되고 상기 데이타 스트로브로서의 클럭신호DCLK의 발생타이밍을 약 50psec의 단위에서 빠르게 하거나 느리게 한다. 즉, 전원투입 직후에 있어서 트레이닝기간을 마련해서 메모리컨트롤러에서 RAM의 리드를 지시해서 그 리드신호가 원하는 타이밍에 합치하도록 상기 카운트업 또는 다운을 실행시키도록 하고 클럭타이밍조정이 실행된다.
도 9에는 상기 제어카운터회로의 1실시예의 회로도가 도시되어 있다. T형 플립플롭을 종형형태로 접속하고, 그 비반전출력Q 또는 반전출력 를 카운트다운동작을 지시하는 디크리먼트신호DEC와 카운트업동작을 지시하는 인크리먼트신호INC로 제어되는 NOR게이트회로를 조합해서 구성된 선택회로를 통해서 다음단 회로의 입력단자T에 공급하는 것에 의해 카운트업 또는 다운동작을 실행시키도록 하는 것이다.
도 10에는 상기 디코더회로의 1실시예의 회로도가 도시되어 있다. 디코더회로는 상기 제어카운터회로에 의해 형성된 계수출력CNT0∼CNT9 중 하위6비트의 계수출력CNT0∼CNT5가 멀티플렉서MPX용의 선택신호를 형성하기 위해 사용된다. 즉, 상기 6비트의 계수출력CNT0∼CNT5 중 하위비트CNT0과 CNT1을 디코드해서 DEC00∼03, 중위 2비트CNT2, CNT3을 디코드해서 DEC20∼23, 상위 2비트CNT4, CNT5를 디코드해서 DEC40∼43을 형성한다. 이들 4×3=12가지의 디코드신호DEC00∼DEC43은 멀티플렉서MPX의 선택신호로서 사용된다.
상기 제어카운터회로에 의해 형성된 계수출력CNT0∼CNT9 중의 상위 3비트의 계수출력CNT6∼CNT8은 CNT6이 그대로 출력되고, 상위 2비트의 계수출력CNT7과 CNT8이 디코드되어 DEC70∼73을 형성한다. 이들 디코드신호DEC6 및 DEC70∼73은 클럭카운터회로에 공급된다.
도 11에는 상기 멀티플렉서MPX의 1실시예의 회로도가 도시되어 있다. 상기와 같은 격자형상 지연회로SQUAD에 의해 형성된 64가지의 지연클럭신호CLK0∼CLK63은 CLK0∼CLK3과 같이 4개가 1조로 되고 16조로 나뉘어져 4입력의 멀티플렉서에 입력된다. 이 4입력의 멀티플렉서는 동일 도면에 예시적으로 도시되어 있는 바와 같이, CMOS스위치회로와 출력CMOS인버터회로로 구성된다. 합계16개로 이루어지는 4입력의 멀티플렉서에는 상기 하위비트의 디코드출력DEC 00∼DEC03이 공통으로 공급되어 각 멀티플렉서에서 1개의 클럭신호가 선택된다.
상기 16개의 멀티플렉서에서 선택된 16개의 클럭신호는 상기와 마찬가지로 4개가 1조로 되어 4조로 나뉘어져 4입력의 멀티플렉서에 입력된다. 이들 4조의 멀티플렉서에는 중위비트의 디코드출력DEC20∼DEC23이 공통으로 공급되어 각 멀티플렉서에서 1개의 클럭신호가 선택된다. 그리고, 상기의 멀티플렉서에 의해 선택된 4개의 클럭신호는 마찬가지의 4입력의 멀티플렉서에 입력되어 상위비트의 디코드출력DEC40∼DEC43에 의해 그중의 1개가 선택되어 출력클럭신호CLKout로 된다.
도 12에는 상기 클럭카운터회로의 1실시예의 회로도가 도시되어 있다. 이 클럭카운터회로에는 카운터개시값 바꿔 말하면 초기값으로서 상기 디코드회로의 출력신호DEC6 및 DEC70∼73이 공급된다. 상기 5비트중 최하위비트에 대응한 디코드출력DEC6은 계수출력의 최종단에 마련된 멀티플렉서의 제어에 사용된다.
이 클럭카운터회로는 소정의 클럭사이클만큼 지연되어 상기 출력회로를 활성화시켜 클럭신호DCLK를 출력시키는 것이다. 즉, 상기 제어카운터회로에 의해 형성된 계수값에 대응해서 개시값을 초기값으로서 시프트동작을 실행하고, 그 시프트동작에 필요한 클럭분만큼 지연시켜 인에이블신호(ENABLE)을 형성한다. 이것에 의해 RAM은 기준으로 되는 클럭에서 지정된 클럭수만큼 지연되어 발생된 클럭신호DCLK와 동기해서 데이타출력동작을 실행하는 것으로 된다.
이 실시예에서는 상기 클럭CCLK의 0. 5사이클(1/2사이클)만큼 지연시켜 활성화신호(ENABLE)를 형성할 수 있도록 멀티플렉서가 마련된다. 디코더회로의 출력신호(DEC70∼73)중의 1개만이 하이레벨H로 되어 DCLK발생신호(REA D)가 마스터 슬레이브 플립플롭회로를 이용한 시프트레지스터에 입력되고, 소정의 클럭사이클후에 상기 활성화신호DCLK를 발생시킨다. 이 멀티플렉서를 출력신호(DEC70∼73)에 대응한 4단의 상기 플립플롭에 의한 지연단의 최종단에서의 지연신호를 상기 계수출력CNT6에 의해 제어하는 것에 의해, 1/2사이클전의 마스터측 출력OUTH를 출력시키거나 1사이클 지연동작의 슬레이브측으로부터의 출력OUT를 출력시키는 것에 의해 실현하는 것이다.
예를 들면 상기와 같은 200MHz의 외부클럭을 사용하는 경우 클럭카운터회로에 의해 2. 5nsec 단위의 지연조정을 실행하고, 그 동안 상기 격자형상 지연회로SQUAD에 의해 대략 40psec단위의 조정을 실행한다. 이 때문에, 상기 격자형상 지연회로SQUAD에서는 40psec마다 64종류의 지연신호를 발생한다. 왜냐하면, 40psec×64=2. 5nsec로 되기 때문이다. 이 실시예의 디코더나 멀티플렉서는 이와 같은 값에 따라서 설계된 것이다. 지연조정의 변역은 22. 5nsec이다.
도 13에는 본 발명에 관한 상기 격자형상 지연회로를 사용한 클럭발생회로의 다른 1실시예의 블럭도가 도시되어 있다. 이 실시예의 클럭발생회로에서는 상기 도 8에서 설명한 클럭발생회로에 있어서의 격자형상 지연회로SQUAD의 전단에 다른 지연요소(COARSE DELAY)가 마련된다. 이와 같은 지연요소의 삽입에 의해 지연조정범위의 확대를 도모하도록 하는 것이다.
도 14에는 상기 지연요소(COARSE DELAY)의 1실시예의 회로도가 도시되어 있다. 이 지연요소는 직렬접속된 2입력의 NAND게이트회로와 인버터회로의 지연시간이 출력(OUT)의 지연시간의 조정단위로 되는 것이다. 디코더회로에 의해 출력된 8개의 제어신호 중 1개만이 하이레벨로 되고 그 제어신호에 대응된 1개의 NAND게이트회로가 게이트를 열어 입력신호IN을 상기 직렬 접속된 NAND게이트 회로열의 1개의 입력에 공급한다. 즉, 상기 직렬접속의 NAND게이트회로와 인버터회로의 단수가 상기 제어신호에 의해 입력신호IN이 전달하는 상기 조정단위의 수를 결정한다.
도 13의 실시예에 있어서, 상기 격자형상 지연회로SQUAD의 전단에 상기의 지연요소(COARSE DELAY)를 마련하는 것에 의해, 예를 들면 200MHz의 외부클럭신호를 사용하는 경우, 상기 격자형상 지연회로SQUAD는 대략 40psec마다 8종류의 지연신호를 발생하면 좋고, 격자형상 지연회로SQUAD 및 멀티플렉서MPX의 회로규모를 대폭으로 삭감하는 것이 가능하게 된다.
도 15에는 본 발명이 적용되는 반도체 메모리시스템의 1실시예의 블럭도가 도시되어 있다. 이 실시예의 반도체 메모리시스템은 메모리 컨트롤러MC와 여러개의 다이나믹형 RAM(DRAM) 또는 메모리모듈로 구성되고, 각각 자신을 특정하기 위한 ID를 갖고 있다. 신호SO는 상기 ID설정용 신호이다.
메모리 컨트롤러MC는 전원투입 직후에 트레이닝동작을 실행한다. 즉, 클럭신호CCLK와 동기해서 코맨드(CA0-9)를 받고 우선 제1번째의 DRAM을 선택하고, 데이타(DO0-15)와 함께 DCLK를 출력시킨다. 이 동작을 제2번째∼제8번째의 DRAM에 대해서도 실행한다. 이들 DCLK를 받아 그들이 일정한 지연량으로 되도록 각 DRAM에 탑재된 상기 클럭발생회로를 제어한다. 이것에 의해, 메모리컨트롤러MC에서 본 경우 DRAM과의 사이의 실장기판상에서의 신호지연이 상기 타이밍조정에 의해 흡수되어 어떤 DRAM에 있어서도 동일한 타이밍에서의 데이타페치가 가능하게 되고, 사이클시간에 차지하는 데이타페치가 가능한 시간을 확보하는 것이 용이하게 되고, 사이클시간의 고속화가 가능하게 되고, 예를 들면 클럭신호CCLK의 주파수를 약 200MHz와 같은 고주파수로 설정할 수 있다.
도 16에는 상기 반도체 메모리시스템에 있어서의 DRAM측에 마련된 클럭발생회로의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 외부클럭신호CCLK와 동기하고, 격자형상 지연회로SQUAD에서는 그것을 미소량 지연시킨 여러개의 클럭신호를 발생하고 있다. 멀티플렉서MPX는 상기 카운터 컨트롤러회로에 의해 지정된 1개의 지연신호를 형성해서 출력하고 있다.
카운터 컨트롤러회로에 의해 리드신호READ를 받고 지정된 클럭신호CCLK의 수만큼 지연해서 인에이블신호ENABLE가 발생되고, 상기 멀티플렉서MPX의 출력신호가 내부클럭신호DCLK로서 출력된다. 상기 리드신호READ가 하이레벨의 유효기간에 있어서 상기 클럭신호DCLK가 여러개 출력되는 것이다. 이 실시예에서는 상기 메모리 컨트롤러와의 사이에서의 신호전달 지연시간을 보상하도록 상기 내부클럭신호DCLK가 발생되는 것이므로, 예를 들면 200MHz와 같은 높은 주파수의 클럭신호CCLK를 사용한 메모리액세스가 가능하게 되는 것이다.
도 17에는 본 발명에 관한 격자형상 지연회로를 사용한 DLL회로의 1실시예의 블럭도가 도시되어 있다. 외부클럭신호를 상기 격자형상 지연회로SQUAD에 공급하고, 상기와 같이 여러가지의 지연신호를 형성한다. 멀티플렉서MPX는 상기 여러개의 지연신호의 1개를 선택하고 내부클럭신호를 형성한다. 이 내부클럭신호와 상기 외부단자에서 공급된 클럭신호를 위상비교기에 의해 비교하고, 그 비교결과를 컨트롤러에 공급해서 제어신호를 형성한다. 디코더회로에 의해 상기 제어신호를 디코드해서 멀티플렉서MPX의 선택신호를 형성하는 것에 의해, 외부클럭신호와 내부클럭신호의 동기화를 도모할 수 있다.
컨트롤러는 특히 제한되지는 않지만, 카운터회로에 의해 구성되고 도 18의 타이밍도에 도시한 바와 같이 상기 위상비교기의 출력에서 카운트업UP 또는 카운트다운DOWN을 실행하도록 된다. 외부클럭신호와 내부클럭신호의 동기화에 필요한 시간을 짧게 하기 위해, 상기 컨트롤러를 구성하는 카운터는 초기값으로서 최상위비트를 1로 설정하고, 멀티플렉서MPX에 의해 상기 격자형상 지연회로SQUAD에서의 조정범위의 중간점으로부터의 지연신호를 출력시키고, 내부클럭신호의 위상이 진행하고 있다면 카운트업해서 지연량을 증가시키고, 내부클럭신호의 위상이 지연되고 있으면 카운트다운해서 지연량을 적게 한다. 이와 같은 제어에 의해 외부클럭신호와 위상동기한 내부클럭신호를 형성할 수 있다. 이 실시예의 DLL회로에서는 상기와 같이 격자형상 지연회로의 지연량이 수10psec이므로, 고정밀도에서의 위상록동작을 실현할 수 있는 것으로 된다.
상기 격자형상 지연회로SQUAD의 입력측에는 상기 도 14에 도시한 바와 같은 지연요소를 삽입해서 외부클럭신호의 주파수가 낮은 경우에도 상기 격자형상 지연회로에 의한 고정밀도의 위상동기화를 도모하도록 할 수 있다. 또는 격자형상 지연회로와 멀티플렉서의 회로규모를 작게 하도록 할 수도 있다.
도 19에는 본 발명에 관한 격자형상 지연회로의 1실시예의 레이아웃도가 도시되어 있다. 이 실시예에서는 회로도의 형태로 도시되어 있지만, 지연회로로서의 논리게이트수단은 반도체 기하학적인 배치에 맞춰 표현되고 있다. 이 실시예에서는 상기 제1 신호전달방향으로 배열된 m개로 이루어지는 제n단째의 논리게이트수단열과 그것보다 2단후의 n+2의 논리게이트수단열이 일직선상에 배열하도록 배치된다. 이들 2개의 논리게이트수단열의 후반부과 전반부에 걸쳐 인접해서 1단후의 n+1의 논리게이트수단열이 배치된다. 이와 같이 논리게이트열의 1/2씩 서로 어긋나서 교대로 배치되는 것에 의해, 상기 격자형상 지연회로를 2열의 논리게이트수단으로 구성할 수 있다.
이와 같은 레이아웃배치에 있어서는 각 논리게이트수단을 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 신호전달을 실행하면서, 그들 신호전달을 위한 배선길이를 각 논리게이트수단에 있어서 동일한 길이로 할 수 있고, 고정밀도에서의 상기 미소량지연을 실현할 수 있다. 또한, 다수의 출력신호를 얻는 경우에 있어서도 상측에 배치된 논리게이트수단열에서는 상측에서 출력신호를 얻도록 하고 하측에 배치된 논리게이트수단열에서는 하측에서 출력신호를 얻도록 할 수 있으므로, 출력신호경로에서의 신호지연도 서로 동일하게 할 수 있기 때문에 한층 정밀도가 높은 미소량 신호지연을 실현할 수 있다.
도 20에는 본 발명이 적용되는 동기화 DRAM(이하, 단지 SDRAM이라고 한다)의 1실시예의 전체블럭도가 도시되어 있다. 동일 도면에 도시된 SDRAM은 특히 제한되지는 않지만, 공지의 반도체 집적회로의 제조기술에 의해 단결정 실리콘과 같은 1개의 반도체기판상에 형성된다.
이 실시예의 SDRAM은 메모리뱅크0을 구성하는 메모리 어레이(200A)와 메모리뱅크1을 구성하는 메모리 어레이(200B)를 구비한다. 각각의 메모리어레이(200A)와 (200B)는 매트릭스 배치된 다이나믹형 메모리셀을 구비하고, 도면에 따르면 동일 열에 배치된 메모리셀의 선택단자는 열마다 워드선(도시하지 않음)에 결합되고, 동일 행에 배치된 메모리셀의 데이타입출력단자는 행마다 상보데이타선(도시하지 않음)에 결합된다.
상기 메모리어레이(200A)의 도시하지 않은 워드선은 행(로우)디코더(201A)에 의한 로우어드레스신호의 디코드결과에 따라서 1개가 선택레벨로 구동된다. 메모리어레이(200A)의 도시하지 않은 상보데이타선은 센스앰프 및 컬럼선택회로를 포함하는 I/O선(202A)에 결합된다. 센스앰프 및 컬럼선택회로를 포함하는 I/O선(202A)에 있어서의 센스앰프는 메모리셀로부터의 데이타리드에 의해 각각의 상보데이타선에 나타나는 미소전위차를 검출해서 증폭하는 증폭회로이다. 그것에 있어서의 컬럼스위치회로는 상보데이타선을 각각 따로 선택해서 상보I/O선에 도통시키기 위한 스위치회로이다. 컬럼스위치회로는 컬럼디코더(203A)에 의한 컬럼어드레스신호의 디코드결과에 따라서 선택동작된다.
메모리 어레이(200B)측에도 마찬가지로 로우디코더(201B), 센스앰프 및 컬럼선택회로를 포함하는 I/O선(202B), 컬럼디코더(203B)가 마련된다. 상기 상보I/O선은 라이트버퍼(214A), (214B)의 출력단자 및 메인앰프(212A), (212B)의 입력단자에 접속된다. 상기 메인앰프(212A), (212B)의 출력신호는 래치/레지스터(213)의 입력단자에 전달되고, 이 래치/레지스터(213)의 출력신호는 출력버퍼(211)을 거쳐 외부단자에서 출력된다. 또, 외부단자에서 입력된 라이트신호는 입력버퍼(210)을 거쳐 상기 라이트버퍼(214A), (201B)의 입력단자에 전달된다. 상기 외부단자는 16비트로 이루어지는 데이타D0-D15를 출력하는 데이타입출력단자로 된다.
어드레스 입력단자에서 공급되는 어드레스신호A0∼A9는 컬럼어드레스버퍼(205)와 로우어드레스버퍼(206)에 어드레스 멀티플렉스형식으로 페치된다. 공급된 어드레스신호는 각각의 버퍼가 유지한다. 로우어드레스버퍼(206)은 리프레시동작모드에 있어서는 리프레시 카운터(208)에서 출력되는 리프레시 어드레스신호를 로우어드레스신호로서 페치한다. 컬럼어드레스버퍼(205)의 출력은 컬럼어드레스 카운터(207)의 프리세트 데이타로서 공급되고, 열(컬럼)어드레스 카운터(207)은 후술하는 코맨드 등에 의해 지정되는 동작모드에 따라서 상기 프리세트 데이타로서의 컬럼어드레스신호 또는 그 컬럼어드레스신호를 순차 인크리먼트한 값을 컬럼디코더(203A), (203B)를 향해 출력한다.
동일 도면에 있어서 점선으로 나타낸 컨트롤러(209)는 클럭신호CLK, 클럭인에이블신호CKE, 칩선택신호/CS, 컬럼어드레스 스트로브신호/CAS(「/」는 이것이 붙여진 신호가 로우인에이블신호인 것을 의미한다), 로우어드레스 스트로브신호/RAS 및 라이트인에이블신호/WE 등의 외부제어신호와 어드레스 입력단자A0∼A9로부터의 제어데이타가 공급되고, 그들 신호레벨의 변화나 타이밍 등에 따라 SDRAM의 동작모드 및 상기 회로 블럭의 동작을 제어하기 위한 내부타이밍신호를 형성하는 것으로서, 모드레지스터(10), 코맨드데이타(20), 타이밍 발생회로(30), 클럭버퍼(40) 및 동기클럭 발생회로(50)을 구비한다.
클럭신호CLK는 클럭버퍼(40)을 거쳐 동기클럭 발생회로에 입력되고 여기에서 내부클럭이 발생된다. 이 동기클럭 발생회로에 상기 격자형상 지연회로를 사용한 클럭발생회로가 이용된다. 이 내부클럭은 출력버퍼(211)을 활성화시키는 타이밍신호Int. CLK로서 사용된다. 다른 회로에는 상기 클럭버퍼를 통과한 클럭신호가 그대로 전달된다. 상기 외부클럭과의 지연이 문제로 된다면 상기 동기화된 클럭신호를 형성해서 타이밍 발생회로(30)에도 공급하면 좋다.
다른 외부입력신호는 상기 내부클럭신호의 상승에지와 동기해서 유의로 된다. 칩선택신호/CS는 그의 로우레벨에 의해 코맨드 입력사이클의 개시를 지시한다. 칩선택신호/CS가 하이레벨일 때(칩비선택상태)나 그 밖의 입력은 의미를 갖지 않는다. 단, 후술하는 메모리뱅크의 선택상태나 버스트동작 등의 내부동작은 칩비선택상태로의 변화에 의해 영향받지 않는다. /RAS, /CAS, /WE의 각 신호는 통상의 DRAM에 있어서의 대응신호와는 기능이 상이하고 후술하는 코맨드 사이클을 정의할 때 유의의 신호로 된다.
클럭인에이블신호CKE는 다음의 클럭신호의 유효성을 지시하는 신호로서, 상기 신호CKE가 하이레벨이면 다음의 클럭신호CLK의 상승에지가 유효로 되고, 로우레벨일 때는 무효로 된다. 도시하지는 않지만, 리드모드에 있어서 출력버퍼(211)에 대한 출력인에이블의 제어를 실행하는 외부제어신호/OE를 마련한 경우에는 이와 같은 신호/OE도 컨트롤러(209)에 공급되고, 그 신호가 예를 들면 하이레벨일 때에는 출력버퍼(211)은 고출력 임피던스상태로 된다.
상기 로우어드레스신호는 클럭신호CLK(내부클럭신호)의 상승에지와 동기하는 후술하는 로우어드레스 스트로브 뱅크액티브 코맨드 사이클에 있어서의 A0∼A8의 레벨에 의해 정의된다.
어드레스신호A9는 상기 로우어드레스 스트로브 뱅크액티브 코맨드 사이클에 있어서 뱅크선택신호로 간주된다. 즉, A9의 입력이 로우레벨일 때는 메모리뱅크0이 선택되고 하이레벨일 때는 메모리뱅크1이 선택된다. 메모리뱅크의 선택제어는 특히 제한되지는 않지만 선택메모리뱅크측의 로우디코더만의 활성화, 비선택 메모리뱅크측의 컬럼스위치회로의 전체 비선택, 선택메모리뱅크측만의 입력버퍼(210) 및 출력버퍼(211)로의 접속 등의 처리에 의해 실행할 수 있다.
후술하는 프리차지 코맨드 사이클에 있어서의 어드레스신호A8은 상보데이타선 등에 대한 프리차지동작의 상태를 지시하고, 그 하이레벨은 프리차지의 대상이 쌍방의 메모리뱅크인 것을 지시하고, 그 로우레벨은 어드레스신호A9에 의해 지시되고 있는 한쪽의 메모리뱅크가 프리차지의 대상인 것을 지시한다.
상기 컬럼어드레스신호는 클럭신호CLK(내부클럭)의 상승에지와 동기하는 리드 또는 라이트 코맨드(후술하는 컬럼어드레스 리드코맨드, 컬럼어드레스 라이트코맨드)사이클에 있어서의 A0∼A7의 레벨에 의해 정의된다. 그리고, 이와 같이 해서 정의된 컬럼어드레스는 버스트액세스의 개시어드레스로 된다.
다음에, 코맨드에 의해 지시되는 SDRAM의 주된 동작모드를 설명한다.
[1] 모드레지스터 세트코맨드(Mo)
상기 모드레지스터(30)을 세트하기 위한 코맨로서, /CS, /RAS, /CAS, /WE=로우레벨에 의해 상기 코맨드가 지정되고, 세트할 데이타(레지스터 세트데이타)는 A0∼A9를 거쳐 부가된다. 레지스터 세트데이타는 특히 제한되지는 않지만 버스트길이, CAS 잠재시간(레이턴시), 라이트모드 등으로 된다. 특히 제한되지는 않지만, 설정가능한 버스트길이는 1, 2, 4, 8, 풀페이지로 되고 설정가능한 CAS잠재시간은 1, 2, 3으로 되고 설정가능한 라이트모드는 버스트라이트와 단일라이트로 된다.
상기 CAS 잠재시간은 후술하는 컬럼어드레스 리드코맨드에 의해 지시되는 리드동작에 있어서, /CAS의 하강에서 출력버퍼(211)의 출력동작까지 내부클럭신호의 몇 사이클분을 소비할지를 지시하는 것이다. 리드데이타가 확정할 때까지는 데이타리드를 위한 내부동작시간이 필요하게 되고, 그것을 내부클럭신호의 사용주파수에 따라 설정하기 위한 것이다. 바꿔 말하면, 주파수가 높은 내부클럭신호를 사용하는 경우에는 CAS 잠재시간을 상대적으로 큰 값으로 설정하고, 주파수가 낮은 내부클럭신호를 사용하는 경우에는 CAS 잠재시간을 상대적으로 작은 값으로 설정한다. 이와 같은 CAS 잠재시간기능이 마련되는 경우, 상기 도 8 또는 도 13의 클럭발생회로에 있어서의 클럭카운터의 기능이 생략되는 것이다.
[2] 로우어드레스 스트로브 뱅크액티브코맨드(Ac)
이것은 로우어드레스 스트로브의 지시와 A9에 의한 메모리뱅크의 선택을 유효로 하는 코맨드로서, /CS, /RAS=로우레벨, /CAS, /WE=하이레벨에 의해 지시되고, 이 때 A0∼A8에 공급되는 어드레스가 로우어드레스신호로서, A9에 공급되는 신호가 메모리뱅크의 선택신호로서 페치된다. 페치동작은 상술하는 바와 같이 내부클럭신호의 상승에지와 동기해서 실행된다. 예를 들면, 상기 코맨드가 지정되면 그것에 의해 지정되는 메모리뱅크에 있어서의 워드선이 선택되고, 상기 워드선에 접속된 메모리셀이 각각 대응하는 상보데이타선에 도통된다.
[3] 컬럼어드레스 리드코맨드(Re)
이 코맨드는 버스트리드동작을 개시하기 위해 필요한 코맨드임과 동시에 컬럼어드레스 스트로브의 지시를 부가하는 코맨드로서, /CS, /CAS=로우레벨, /RAS, /WE=하이레벨에 의해 지시되고, 이 때 A0∼A7에 공급되는 컬럼어드레스가 컬럼어드레스신호로서 페치된다. 이것에 의해 페치된 컬럼어드레스신호는 버스트개시어드레스로서 컬럼어드레스 카운터(207)에 공급된다. 이것에 의해, 지시된 버스트리드동작에 있어서는 그 전에 로우어드레스 스트로브 뱅크액티브코맨드 사이클에서 메모리뱅크와 그것에 있어서의 워드선의 선택이 실행되고 있고, 상기 선택워드선의 메모리셀은 내부클럭신호와 동기해서 컬럼어드레스 카운터(207)에서 출력되는 어드레스신호에 따라 순차 선택되어 연속적으로 리드된다. 연속적으로 리드되는 데이타수는 상기 버스트길이에 따라 지정된 개수로 된다. 또, 출력버퍼(211)로부터의 데이타리드개시는 상기 CAS 잠재시간에 의해 규정되는 내부클럭신호의 사이클수를 대기하고 실행된다.
[4] 컬럼어드레스 라이트코맨드(Wr)
라이트동작상태로서 모드레지스터(10)에 버스트라이트가 설정되어 있을 때는 상기 버스트라이트동작을 개시하기 위해 필요한 코맨드로 되고, 라이트동작상태로서 모드레지스터(10)에 단일라이트가 설정되어 있을 때는 상기 단일라이트동작을 개시하기 위해 필요한 코맨드로 된다. 또, 상기 코맨드는 단일라이트 및 버스트라이트에 있어서의 컬럼어드레스스트로브의 지시를 부가한다. 상기 코맨드는 /CS, /CAS, /WE=로우레벨, /RAS=하이레벨에 의해 지시되고, 이 때 A0∼A7에 공급되는 어드레스가 컬럼어드레스신호로서 페치된다. 이것에 의해, 페치된 컬럼어드레스신호는 버스트라이트에 있어서는 버스트개시어드레스로서 컬럼어드레스 카운터(207)에 공급된다. 이것에 의해 지시된 버스트라이트동작의 수순도 버스트리드동작과 마찬가지로 실행된다. 단, 라이트동작에는 CAS 잠재시간은 없고 라이트데이타의 페치는 상기 컬럼어드레스 라이트코맨드 사이클에서 개시된다.
[5] 프리차지코맨드(Pr)
이것은 A8, A9에 의해 선택된 메모리뱅크에 대한 프리차지동작의 개시코맨드로 되고, /CS, /RAS, /WE=로우레벨, /CAS=하이레벨에 의해 지시된다.
[6] 오토리프레시코맨드
이 코맨드는 자동리프레시를 개시하기 위해 필요로 되는 코맨드로서, /CS, /RAS, /CAS=로우레벨, /WE, CKE=하이레벨에 의해 지시된다.
[7] 버스트스톱 인 풀페이지코맨드
풀페이지에 대한 버스트동작을 모든 메모리뱅크에 대해서 정지시키기 위해 필요한 코맨드로서, 풀페이지 이외의 버스트동작에서는 무시된다. 이 코맨드는 /CS, /WE=로우레벨, /RAS, /CAS=하이레벨에 의해 지시된다.
[8] 노오퍼레이션코맨드(Nop)
이것은 실질적인 동작을 실행하지 않는 것을 지시하는 코맨드로서, /CS=로우레벨, /RAS, /CAS, /WE=하이레벨에 의해 지시된다.
SDRAM에 있어서는 한쪽의 메모리뱅크에서 버스트동작이 실행되고 있을 때 그 도중에 다른 메모리뱅크를 지정해서 로우어드레스 스트로브 뱅크액티브코맨드가 공급되면, 상기 실행중인 한쪽의 메모리뱅크에서의 동작에는 아무런 영향을 주지 않고 상기 다른 메모리뱅크에 있어서의 로우어드레스계의 동작이 가능하게 된다. 예를 들면, SDRAM은 외부에서 공급되는 데이타, 어드레스 및 제어신호를 내부에 유지하는 수단을 갖고, 그 유지내용, 특히 어드레스 및 제어신호는 특히 제한되지는 않지만 메모리뱅크마다 유지되도록 되어 있다. 또는 로우어드레스 스트로브 뱅크액티브 코맨드사이클에 의해 선택된 메모리블럭에 있어서의 워드선 1개분의 데이타가 컬럼계 동작전에 미리 리드동작을 위해 래치/레지스터(213)에 유지되도록 되어 있다.
따라서, 예를 들면 16비트로 이루어지는 데이타입출력단자에 있어서 데이타D0-D15가 충돌하지 않는 한 처리가 종료하고 있지 않은 코맨드 실행중에 상기 실행중인 코맨드가 처리대상으로 하는 메모리뱅크와는 다른 메모리뱅크에 대한 프리차지코맨드, 로우어드레스 스트로브 뱅크액티브코맨드를 발행해서 내부동작을 미리 개시시키는 것이 가능하다.
SDRAM은 클럭신호CLK(내부클럭신호)와 동기해서 데이타, 어드레스, 제어신호를 입출력할 수 있으므로, DRAM과 마찬가지의 대용량메모리를 SRAM에 필적하는 고속동작시키는 것이 가능하고, 또 선택된 1개의 워드선에 대해 몇개의 데이타를 액세스할지를 버스트길이에 따라 지정하는 것에 의해, 내장컬럼어드레스카운터(207)에 의해 순차 컬럼계의 선택상태를 전환하고 있어 여러개의 데이타를 연속적으로 리드 또는 라이트할 수 있는 것이 이해될 것이다.
이 실시예와 같이 클럭발생회로를 탑재한 경우에는 메모리컨트롤러가 리드명령을 발행하고 나서 데이타가 되돌아올 때까지의 시간이 모든 SDRAM에 있어서 동일하게 되도록 할 수 있고, 이것에 의해 상기 클럭신호CLK의 주파수를 200MHz와 같이 높게 하는 것도 가능하게 된다. SDRAM은 클럭신호Int. CLK의 상승 및 하강과 동기해서 데이타를 출력시킨다는 방식으로 해도 좋다.
도 21에는 본 발명에 관한 격자형상 발진회로에 적용한 경우의 1실시예의 회로도가 도시되어 있다. 격자형상으로 배열된 지연회로를 제외하면 회로구성 그 자체는 상기 문헌에 의해 발표된 것과 부분적으로 유사하다. 단, 서로 동일한 미소량지연을 갖고 위상이 다르게 된 발진신호를 얻도록 하기 위해, 상기 격자형상으로 배열된 지연회로로서의 논리게이트수단은 상기 도 1과 도 2 및 도 4에 도시한 바와 같이 2개의 입력 사이에 커플링수단이 마련된 것이다.
상기와 같은 각 지연회로로서의 2개의 CMOS인버터회로의 출력을 공통화하고, 2개의 입력에 상기와 마찬가지인 커플링용량을 부가한 경우의 동작파형도가 도 22에 도시되어 있다. 이 동작파형도는 상기와 마찬가지로 컴퓨터 시뮬레이션에 의해 표현된 것으로서, 동일한 미소량 지연량을 갖고 발진동작을 실행하는 것을 알 수 있는 것이다. 이 실시예의 격자형상 발진회로에 있어서도 그 회로의 적어도 일부를 상기 도 19의 실시예와 같은 레이아웃배치를 취하는 것에 의해, 발진신호 상호의 미소량 지연을 동일하게 할 수 있고 그 출력의 인출이 용이하게 된다.
상기 실시예에서 얻어지는 작용효과는 다음과 같다. 즉,
[1] 제1 및 제2 입력단자 사이에 입력되는 2개의 입력신호를 커플링시키는 임피던스수단을 마련하고, 입력신호에 대해 반전시킨 출력신호를 형성하는 논리게이트수단을 여러개 사용해서 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치하고, 제1 신호전달방향에 있어서 제1번째 이외의 제K번째로 되고, 제2 신호전달방향에 있어서 제L단째에 배치된 논리게이트수단KL의 상기 제1 입력단자에는 제1 신호전달방향에 있어서 동일한 K번째로 되고 제2 신호전달방향에 있어서 L-1단째로 된 논리게이트수단의 출력신호 또는 제1단째의 논리게이트수단에서는 입력클럭신호를 공급하고, 상기 논리게이트수단KL의 제2 입력단자에는 제1 신호전달방향에 있어서 1개 이전인 K-1번째로 되고 제2 신호전달방향에 있어서 동일한 L단째로 된 논리게이트수단의 제1 입력단자에 공급되는 입력신호를 공급하고, 또한 제1 신호전달방향에 있어서 제1번째로 되고 제2 신호전달방향에 있어서 L번째로 되는 논리게이트수단의 제2 입력단자에는 제1 신호전달방향에 있어서 최종단으로 되고 상기 제2 신호전달방향에 있어서 그것보다 전단으로 된 논리게이트수단이고 그것에 있어서의 제1 입력단자에 공급되는 입력신호와 동상의 관계로 되는 제1 입력단자에 공급되는 입력신호를 공급하고, 상기 제2 신호전달방향에 있어서 제1단째로 되고 제1 신호전달방향에 있어서 제1번째로 된 논리게이트수단의 제1 및 제2 입력단자에는 버퍼회로를 구성하는 입력회로를 통과한 클럭신호를 공급하고, 이들 제1 신호전달방향에 있어서 제2번째에서 최종번째까지의 각 논리게이트수단의 제1 입력단자에 공급되는 상기 입력클럭신호를 상기 버퍼회로에 의해 상기 제1 신호전달방향에 있어서 순차 지연시키는 것에 의해, 상기 제2 신호전달방향에 있어서 적어도 최종단 또는 1개 이전이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트수단의 출력단자에서 미소량지연을 갖는 출력신호를 얻을 수 있다는 효과가 얻어진다.
[2] 상기 임피던스수단으로서 용량소자로 하는 것에 의해, 비교적 간단히 양호한 신호결합을 실행시킬 수 있다는 효과가 얻어진다.
[3] 상기 임피던스수단으로서 저항소자를 사용하는 것에 의해, 비교적 간단히 양호한 신호결합을 실행시킬 수 있다는 효과가 얻어진다.
[4] 상기 논리게이트수단으로서 NAND게이트회로를 사용하는 것에 의해, 비교적 간단히 격자형상 지연회로를 구성할 수 있다는 효과가 얻어진다.
[5] 상기 논리게이트수단으로서 NOR게이트회로를 사용하는 것에 의해, 비교적 간단히 격자형상 지연회로를 구성할 수 있다는 효과가 얻어진다.
[6] 상기 논리게이트수단으로서 2개의 인버터회로의 출력단자를 공통접속한 것을 사용하는 것에 의해, 간단히 격자형상 지연회로를 구성할 수 있다는 효과가 얻어진다.
[7] 상기 제1 신호전달방향에 있어서 최종단으로 되고 제2 신호전달방향에 있어서 제1단째의 논리게이트수단의 제1 입력단자의 입력신호를 제1 신호전달방향에 있어서 제1번째이고 제2 신호전달방향에 있어서 제3단째의 논리게이트수단의 제2 입력단자에 공급하고, 제1 신호전달방향에 있어서 제1번째이고 제2 신호전달방향에 있어서 제2단째의 논리게이트수단의 제1 및 제2 입력단자에는 제1 및 제2 신호전달방향에 있어서 제1번째의 논리게이트수단의 출력신호를 공통으로 공급하는 것에 의해, 제2 신호전달방향에 있어서 가장 짧은 시간을 상기 제1 전달방향의 단수분만큼 등분으로 지연할 수 있으므로 효율좋게 미소량지연을 실현할 수 있다는 효과가 얻어진다.
[8] 상기 격자형상 지연회로를 반도체기판상에 있어서, 상기 제1 신호전달방향으로 배치되는 제N번째의 논리게이트수단과 제N+2번째의 논리게이트수단이 동일방향을 향하도록 배열해서 레이아웃배치하고, 제N+1번째의 논리게이트수단은 상기 제N번째의 후반부와 제N+2번째의 전반부에 걸쳐 그것에 인접하도록 레이아웃 배치하는 것에 의해, 논리게이트수단을 서로 접속하는 배선길이를 동일한 길이로 할 수 있어 고정밀도에서의 미소량 신호지연을 실현할 수 있음과 동시에 그 출력신호의 인출이 용이하게 된다는 효과가 얻어진다.
[9] 제1 및 제2 입력단자 사이에 입력되는 2개의 입력신호를 커플링시키는 임피던스수단이 마련되고, 상기 입력단자에 공급되는 입력신호에 대해 반전시킨 출력신호를 형성하는 논리게이트수단을 여러개 구비해서 격자형상 발진회로를 구성하는 것에 의해, 서로 동일한 미소량지연 어긋난 발진신호를 얻을 수 있다는 효과가 얻어진다.
[10] 상기 격자형상 발진회로를 반도체기판상에 있어서, 상기 제1 신호전달방향으로 배치되는 제N번째의 논리게이트수단과 제N+2번째의 논리게이트수단이 동일 방향을 향하도록 레이아웃 배치하고, 제N+1번째의 논리게이트수단은 상기 제N번째의 후반부와 제N+2번째의 전반부에 걸쳐 그것에 인접하도록 레이아웃 배치하는 것에 의해, 논리게이트수단을 서로 접속하는 배선길이를 동일한 길이로 할 수 있어 고정밀도에서의 미소량 신호지연의 발진동작을 실현할 수 있음과 동시에 그 출력신호의 인출이 용이하게 된다는 효과가 얻어진다.
[11] 상기 격자형상 지연회로의 출력신호의 1개를 멀티플렉서에 의해 선택하고, 상기 격자형상 지연회로에 입력되는 클럭신호와 상기 멀티플렉서를 통해서 출력된 클럭신호를 위상비교기에 의해 비교하고, 그 위상비교 출력신호를 받는 제어회로에 의해 상기 멀티플렉서의 제어신호를 형성해서 상기 멀티플렉서를 통해 서 출력되는 클럭신호를 상기 입력클럭신호와 고정밀도로 동기화시킬 수 있다는 효과가 얻어진다.
[12] 상기 제어회로로서 업/다운 카운터회로를 사용하고, 상기 위상비교기의 출력에 대응해서 +1 또는 -1의 계수동작을 실행시키고, 그 계수결과를 디코드해서 제어신호를 형성하여 멀티플렉서를 제어하는 것에 의해, 상기 고정밀도의 DLL회로를 간단히 실현할 수 있다는 효과가 얻어진다.
[13] 여러개의 워드선과 여러개의 비트선의 교점에 메모리셀이 매트릭스 배치되어 이루어지는 메모리 어레이, 이와 같은 메모리 어레이의 메모리셀을 선택하는 어드레스 선택회로, 외부단자에서 공급되는 제어신호와 클럭신호를 받고 상기 제어신호에 따라 클럭신호에 대응한 내부클럭신호를 발생시키는 동기클럭 발생회로 및 상기 동기클럭 발생회로에 의해 발생된 내부클럭신호와 동기해서 상기 메모리셀의 리드신호를 출력시키는 입출력회로를 구비해서 이루어지는 반도체 메모리에 있어서, 상기 동기클럭 발생회로로서 상기 격자형상 지연회로를 사용하도록 하는 것에 의해 고정밀도에서의 데이타출력동작을 실행시킬 수 있다는 효과가 얻어진다.
[14] 상기 제어회로에 카운터회로를 이용하는 것에 의해 입력된 클럭신호에 대해 지정된 클럭수의 계수후에 상기 격자형상 지연회로의 여러개의 출력신호중의 1개를 선택할 수 있다는 효과가 얻어진다.
[15] 상기 격자형상 지연회로를 사용해서 내부클럭신호를 형성하고, 상기 메모리셀의 리드신호를 출력시키는 반도체 기억장치를 여러개 구비하고, 이와 같은 여러개의 반도체 기억장치에 대해서 1개의 메모리 제어회로를 마련하고, 상기 메모리 제어회로에서 상기 각 반도체 기억장치에 대해 리드/라이트의 제어신호와 상기 클럭신호를 공급함과 동시에 각 반도체 기억장치와의 신호전달 지연시간을 서로 동일하게 하는 제어신호를 발생해서 상기 각 반도체 기억장치에 마련된 격자형상 지연회로의 제어신호를 형성하는 것에 의해, 고속인 데이타의 리드가 가능한 반도체 메모리 시스템을 얻을 수 있다는 효과가 얻어진다.
[16] 상기 격자형상 지연회로를 사용해서 내부클럭신호를 형성하고, 상기 메모리셀의 리드신호를 출력시키는 메모리모듈을 여러개 구비하고, 이와 같은 여러개의 메모리모듈에 대해서 1개의 메모리 제어회로를 마련하고, 상기 메모리 제어회로에서 상기 각 반도체 기억장치에 대해 리드/라이트의 제어신호와 상기 클럭신호를 공급함과 동시에 각 반도체 기억장치와의 신호전달 지연시간을 서로 동일하게 하는 제어신호를 발생해서 상기 각 반도체 기억장치에 마련된 격자형상 지연회로의 제어신호를 형성하는 것에 의해, 고속인 데이타의 리드가 가능한 반도체 메모리 시스템을 얻을 수 있다는 효과가 얻어진다.
본 발명은 상기 실시예에 한정되는 것은 아니라 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다. 예를 들면, RAM의 구체적 구성은 상기와 같은 동기화DRAM 이외에 범용DRAM 또는 램버스사양에 준거한 입출력기능을 갖는 다이나믹형 RAM, 스테이틱형 RAM 등으로서, 상기와 같은 외부단자에서 공급되는 클럭신호에 따라 데이타의 입출력동작이 실행되는 반도체 메모리와 그것을 사용한 메모리시스템에 널리 적용할 수 있다. 또, 외부에서 공급된 클럭신호와 동기한 내부클럭신호를 형성하고, 그 위상을 상기 외부클럭신호에 대해 미소량만큼 지연시킬 필요가 있는 각종 반도체 집적회로장치에 널리 적용할 수 있다.
격자형상 지연회로 또는 격자형상 발진회로의 레이아웃은 반도체기판상에 있어서 격자상태로 회로를 구성하는 것이어도 좋다. 격자형상 지연회로는 내부에서 발생한 타이밍신호를 미소량씩 지연시켜 출력하는 경우에도 마찬가지로 이용할 수 있는 것이다. 격자형상 발진회로는 여러가지의 위상이 다른 발진신호를 형성하는 반도체 집적회로장치에 널리 이용할 수 있는 것이다.
도 23에는 본 발명에 관한 클럭동기회로의 1실시예의 블럭도가 도시되어 있다. 동일 도면의 각 회로블럭은 도시하지 않은 다른 회로와 함께 공지의 반도체 제조기술에 의해 단결정 실리콘과 같은 1개의 반도체기판상에 있어서 형성된다.
이 실시예에서는 동기가능한 주파수대역의 확보와 회로규모의 축소 및 동기오차의 축소를 도모하기 위해 2종류의 지연회로가 사용된다. 1개의 지연회로는 동기가능한 주파수대역을 확보하기 위해, 각 단의 시간이 300psec이상과 같이 큰 지연회로(COARSE DELAY)CD1∼CD3, 즉 시간분해능의 정밀도가 낮은 지연회로에 의해 구성된다. 이들 지연회로CD1∼CD3은 서로 동일한 회로구성으로 된 CMOS인버터회로의 종렬접속에 의해 구성된다.
다른 1개의 지연회로는 본원 발명자 들의 개발에 관한 각 단의 시간이 20∼100psec와 같이 작은 격자형상 지연회로SQUAD1과 SQUAD2, 즉 시간분해능의 정밀도가 높은 지연회로가 사용된다. 상기 시간분해능이 큰 것과 작은 것의 2종류를 조합하는 것에 의해, 상기 동기가능한 주파수대역의 확보와 회로규모의 축소 및 동기오차의 축소를 도모할 수 있는 것이다. 즉, 상기 시간분해능이 비교적 낮은 지연회로CD1∼CD3에 의해 개략의 동기신호가 형성되고, 그것에 포함되는 동기오차분을 상기 시간분해능이 작은 격자형상 지연회로SQUAD1, SQUAD2에 의해 보정한다는 구성을 취하는 것이다.
이 실시예에서는 고정밀도에서의 상기 동기화된 클럭신호를 형성하기 위해 상기 시간분해능이 낮은 지연회로로서 CD1∼CD3의 3개를 사용한다. 1개의 지연회로CD1은 입력된 클럭펄스CDMin을 지연시켜 에지검출회로(Edge Detector)ED1에 공급한다. 이 에지검출회로ED1은 상기 지연회로CD1의 각 단의 지연신호와 1클럭 지연되어 입력된 클럭펄스와의 에지를 비교하고, 양 에지가 시간적으로 일치하면 그 시점에서 지연회로CD1에 있어서의 에지의 위치(즉, 통과한 지연요소회로의 단수N)을 검출한다.
상기 에지검출회로ED1에 의해 형성된 검출신호CNTLA에 의해 멀티플렉서MPX1과 멀티플렉서MPX2를 제어해서 상기 지연회로CD1과 동일한 구성의 지연회로CD2와 CD3에서 출력펄스CDMout와 CDout를 각각 출력시킨다. 상기 멀티플렉서MPX1에서 출력되는 출력펄스CDMout은 격자형상 지연회로SQUAD1에 공급되어 그 지연신호를 에지검출회로ED2에 공급한다. 이 에지검출회로ED2는 상기 격자형상 지연회로SQUAD1의 각 단의 지연신호와 또 1클럭 지연되어 입력된 클럭펄스의 에지를 비교하고, 양 에지가 시간적으로 일치하면 그 시점에서 격자형상 지연회로SQUAD1에 있어서의 에지의 위치(즉, 통과한 지연요소회로의 단수M)을 검출한다.
상기 에지검출회로ED2에 의해 형성된 검출신호CNTLB에 의해 멀티플렉서MPX3를 제어해서 상기 격자형상 지연회로SQUAD1과 동일한 구성의 지연회로SQUAD2에서 출력펄스FDout를 출력시킨다. 이 FDout은 출력드라이버DRV2를 통해서 동기화된 내부클럭신호CLKout으로서 도시하지 않은 다른 회로에 공급된다.
상기 내부클럭신호CLKout은 외부단자에서 공급된 입력클럭신호CLKin과 동기화시키는 것이고, 이와 같은 입력클럭신호CLKin은 입력버퍼로서의 리시버RCV1 및 드라이버DRV1을 통해서 상기 동기화회로의 공통노드COMMON에 공급되어 상기 입력의 클럭펄스로 된다. 즉, 상기 드라이버DRV1의 출력이 접속되는 공통노드COMMON에 페치된 입력펄스는 그대로 상기 지연회로CD1의 입력에 공급되는 것이 아니라 더미지연회로DMDL1과 DMDL2를 통해서 지연되어 상기 지연회로CD1의 입력신호CDMin으로 된다. 상기 더미지연회로DMDL2는 시간분해능이 높은 격자형상 지연회로SQUAD1, SQUAD2가 원하는 성능을 발휘할 수 있도록 시간조정을 실행하는 것이다. 더미지연회로DMDL1은 상기 리시버RCV1과 드라이버DRV1과 멀티플렉서MPX3의 지연시간에 대응한 지연시간을 형성하는 것이다.
도 24에는 상기 클럭동기회로의 동작을 설명하기 위한 타이밍도가 도시되어 있다. 외부단자에서 입력되는 클럭신호CLKin은 상기 리시버RCV1과 드라이버DRV1을 통해 지연시간d1만큼 지연되어 공통노드COMMON의 클럭펄스가 변화한다. 이 공통노드COMMON의 입력펄스는 상기 더미지연회로DMDL1에 의해 지연시간dDM1, 더미지연회로DMDL2에 의해 지연시간dDM2만큼 지연되어 상기 지연회로CD1의 입력펄스CDMin으로 된다.
이 입력펄스CDMin이 지연회로CD1을 전파하고 그 상승에지가 상기 공통노드COMMON에 입력되는 1사이클 지연되어 입력된 펄스의 상승에지와 비교되어 상기 지연회로CD1에서의 지연시간tDA만큼 지연된 것의 에지 위치에 대응하는 N단째가 검출되어 그 검출신호CNTLA가 형성된다.
상기 검출신호CNTLA에 의해 멀티플렉서MPX1과 MPX2가 제어되어 지연회로CD2 및 CD3을 통과한 상기 동일한 N단째의 지연신호CDMout와 CDout가 출력되고, 각각이 다른 격자형상 지연회로SQUAD1과 SQUAD2에 공급된다. 상기와 마찬가지로 격자형상 지연회로SQUAD1을 전파하는 클럭의 상승에지와 상기 공통노드COMMON에 2사이클 지연되어 입력된 펄스의 상승에지와 비교되어 상기 격자형상 지연회로SQUAD1에서의 지연시간tDB만큼 지연된 것의 에지에 대응하는 M단째가 검출되어 그 검출신호CNTLB가 형성된다. 즉, 상기 격자형상 지연회로SQUAD1의 입력에는 상기 더미지연회로DMDL1의 출력펄스CDin이 지연회로CD2에서의 지연시간tDA와 멀티플렉서MPX1에서의 지연시간dMPXA만큼 지연되어 입력되므로 그것과의 차분의 지연시간tDB만큼 지연시킨 것의 에지가 선택된다.
상기 검출신호CNTLB에 의해 멀티플렉서MPX3이 제어되고 상기 격자형상 지연회로SQUAD1과 동일한 회로구성으로 된 격자형상 지연회로SQUAD2의 상기 지연시간tDB에 대응한 M단째의 지연신호FDout을 출력시키고, 출력드라이버DRV2를 통해서 지연시간d2만큼 지연된 출력클럭펄스CLKout은 상기 입력된 클럭펄스CLKin과 3사이클째에서 상기 지연회로SQUAD1이 갖는 높은 시간분해능에 대응한 미소한 오차범위내에서 동기화한다.
상기 동작을 정량적으로 설명하면 다음과 같이 된다. 상기 시간분해능이 낮은 지연회로CD1에 있어서의 에지비교에 대해서 이와 같은 지연회로CD1내를 전파하는 에지와 공통노드COMMON과의 시간차가 1클럭사이클로 되는 것으로부터 다음식 1이 성립한다.
dDM1+dDM2+tDA=tCK-δA
여기에서, tDA는 상기 지연회로CD1∼CD3중의 클럭에지의 전파시간이고, tCK는 클럭주기, δA는 상기 지연회로CD1∼CD3의 시간분해능에 의한 오차이다.
시간분해능이 높은 격자형상 지연회로SQUAD1에 있어서의 에지비교에 대해서도 마찬가지로 다음식 2가 성립한다.
dDM1+tDA+dMPXA+tDB=tCK-δB
여기에서, dDM1은 더미지연회로DMDL1에서의 지연시간이고, dMPXA는 멀티플렉서MPX1에서의 지연시간이고, δB는 상기 격자형상 지연회로SQUAD1 및 SQUAD2의 시간분해능에 의한 오차로서, 상기 δA보다 작고 10psec 수치로 되어 있다.
상기 입력클럭신호CLKin에서 출력클럭신호CLKout까지의 전파시간τ는 상기 전파경로의 순으로 지연시간의 합을 취해서 다음식 3과 같이 나타낼 수 있다.
τ=d1+tDA+dMPXA+tDB+dMPXB+d2
상기 식 3을 상기 식 2를 사용해서 정리하면 다음식 4와 같이 나타낼 수 있다.
τ=d1+tCK-δB-dDM1+dMPXB+d2
상기 식 4에서, 더미지연회로DMDL1의 지연시간dDM1이 상기 입력버퍼로서의 리시버RCV1, 드라이버DRV1의 지연시간d1과 출력드라이버DRV2의 지연시간d2 및 멀티플렉서MPX3의 지연시간dMPXB의 합(d1+d2+dMPXB)와 동일하게 되도록 설정하면, 다음식 5가 성립하고 CLKin과 CLKout은 오차δB로 동기하는 것으로 된다.
τ=tCK-δB
더미지연회로DMDL2는 상기 격자형상 지연회로SQUAD1과 SQUAD2의 오차조정용 지연회로이다. 상기 식 1 및 식 2에서 tDB에 대해서 정리하면 다음 식6이 얻어진다.
tDB=dDM2-dMPXA+δA-δB
이 식 6에서 더미지연회로DMDL2의 지연시간dDM2를 길게 하면, 격자형상 지연회로SQUAD1, SQUAD2에서의 지연시간tDB를 길게 할 수 있다. 격자형상 지연회로SQUAD1, SQUAD2는 후술하는 바와 같이, 초단측의 지연단에서는 동작이 안정되지 않고 감쇠진동적인 지연시간의 편차를 가지므로, 이와 같은 초단측에서의 지연출력을 사용하는 것을 회피해서 보다 안정적으로 고정밀도의 미소지연시간을 얻는 동작영역을 사용하기 위한 시간조정에 상기 더미지연회로DMDL2의 지연시간dDM2가 사용된다.
이 실시예의 클럭동기회로에서 동기가능한 클럭신호의 최대주기tCKmax는 지연회로CD1∼CD3의 최대지연시간, 바꿔 말하면 CMOS인버터회로열의 길이에 의해 정해진다. 상기 지연회로CD1∼CD3의 최대값 즉 전체에서의 전파지연시간을 tDAmax로 하면 식 1에서 다음식 7이 성립한다.
tCKdDM1+dDM2+tDAmax=tCKmax
한편, 동기할 수 있는 클럭의 최소주기는 제한을 없앨 수 있다. 클럭주기가 짧아지면, dDM1+dDM2tCK로 되어 식 1을 만족시키는 정의 지연시간tDA가 존재하지 않게 된다. 그러나, 다음 식 8이 성립하면 다음 식 9∼식 12로 나타내는 바와 같이 동기는 가능하다.
dDM1+dDM2+tDA=ntCK-δA(n=1, 2, …)
상기 식 8에서,
(dDM1+dDM2)/tCKn(tDAmax+dDM1+dDM2)/tCK
이므로,
tDAmaxdDM1+dDM2
이면,
(dDM1+dDM2)/tCKn2(dDM1+dDM2)/tCK
로 된다. 따라서, dDM1+dDM2 이하의 tCK에 대해서는
2(dDM1+dDM2)/tCK-(dDM1+dDM2)/tCK=(dDM1+dDM2)/tCK1
이므로, 식 11을 만족시키는 자연수n은 반드시 존재하게 된다.
따라서, tDAmax가 식 10을 만족시키도록 설정하면, 동기할 수 있는 클럭의 최소주기의 제한을 없앨 수 있다. 단, n의 증가와 함께 동기클럭의 발생에 필요한 클럭사이클의 수도 증가한다. 즉, 지연회로CD1에서는 1회, 격자형상 지연회로SQUAD1에서 1회의 합계 2클럭사이클의 측정을 실행하므로, 동기에는 최저한 3클럭사이클 필요하였지만 그것 이상으로 증가한다. 반대로, 이 클럭사이클수를 낮게 억제해 두기 위해서는 더미지연회로DMDL1과 DMDL2의 지연시간dDM1이나 dDM2가 작아지도록 내부클럭드라이버DRV1의 지연d11이나 클럭리시버RCV1의 지연d10을 작게 할 필요가 있다.
도 25에는 상기 지연회로CD1의 1실시예의 회로도가 도시되어 있다. 지연회로CD1은 4개의 CMOS인버터회로를 1개의 지연요소CDunit으로서 16단으로 종렬접속된다. 각 단에서 지연신호CD00∼CD15를 얻도록 하는 것이다. 즉, 지연회로CD1은 4×16=64개의 CMOS인버터회로에 의해 구성된다. 다른 지연회로CD2와 CD3도 동일한 회로에 의해 구성된다. 상기와 같이 지연요소CDunit를 4개의 CMOS인버터회로에 의해 구성하는 것에 의해, 약 300psec정도의 비교적 낮은 시간분해능의 지연신호를 형성하는 것이다.
도 26에는 상기 지연회로CD1에 대응한 에지검출회로ED1의 1실시예의 회로도가 도시되고, 도 27에는 격자형상 지연회로SQUAD1에 대응한 에지검출회로ED2의 1실시예의 회로도가 도시되어 있다. 도 27에 단위회로의 구체적 회로가 도시되어 있는 바와 같이, 종렬접속된 2개의 스루래치회로로 구성된다. 즉, 입력측의 스루래치회로는 CMOS인버터회로N1, N채널형 MOSFET Q1과 P채널형 MOSFET Q2로 이루어지는 CMOS스위치, 래치회로를 구성하는 CMOS인버터회로N3, 귀환용 클럭드인버터회로CN1로 구성되고, 출력측의 스루래치회로는 N채널형 MOSFET Q3과 P채널형 MOSFET Q4로 이루어지는 CMOS스위치, 래치회로를 구성하는 CMOS인버터회로N4, 귀환용 클럭드인버터회로CN2로 구성되고, 상기 CMOS스위치를 상보적으로 제어하기 위한 인버터회로N2가 마련되고, NAND게이트회로G1을 통해 클럭신호CLK가 공급된다.
상기 에지검출회로ED2의 한쪽의 입력에는 상기 격자형상 지연회로SQUAD1의 각 단의 지연신호CDij가 공급된다. 다른쪽의 입력에는 상기 NAND게이트회로G1을 통해 공통노드COMMON에 입력된 클럭펄스가 공급된다. 공통노드COMMON의 클럭펄스의 상승에지에서의 각 단의 전파지연신호가 페치되고, 그 페치된 출력QB과 1개 지연된 지연단에 대응한 출력Q를 NOR게이트회로에 의해 비교한다. 양 신호가 다른 것, 즉 상기 공통노드COMMON의 클럭펄스의 상승에서 하이레벨로 되어 있는 것의 출력QB가 로우레벨로 되고, 또 하이레벨로 되어 있지 않은 것의 출력Q의 로우레벨을 검출해서 출력시킨다.
상기 도 26의 지연회로CD1에 대응한 에지검출회로ED1에서는 상기와 같이 동기가능한 클럭주파수대역을 넓게 하고 있으므로, 2입력의 NOR게이트회로A와 인버터회로B 및 2입력 NAND게이트회로C가 추가된다. 이것은 클럭신호CLKin의 주기가 짧아짐에 따라 지연회로CD1중에 동시에 여러개의 상승에지가 존재하게 되어 있으므로, 지연회로CD1의 입력CDMin에 가장 가까운 에지검출신호를 인출하기 위한 회로이다. 에지가 검출되면, 대응하는 NOR게이트회로A는 로우레벨의 출력신호를 형성해서 인버터회로B를 통해 그 이후의 2입력 NOR게이트회로A와 NAND게이트회로C의 게이트를 닫도록 비동작으로 한다. 이 비동작신호의 전파에 상기 NOR게이트회로와 인버터회로를 사용하고 있고, 거기에서의 지연시간은 지연회로CD1의 각 단의 지연요소의 지연시간보다 작게 할 필요가 있다. 그래서, 회로의 간소화를 겸해 지연회로CD1의 지연요소를 4개의 CMOS인버터회로로 구성하고 상기와 같이 비교적 낮은 시간분해능으로 설정되는 것이다.
상기 에지검출회로는 클럭CLK가 NAND게이트회로G1을 통해 입력되도록 되어 있고, 공통노드COMMON을 고정레벨로 하는 것 또는 인에이블신호ENABLE을 로우레벨로 하는 것에 의해, 상기 공통노드COMMON의 입력펄스의 공급을 정지시킬 수 있다. 이것에 의해, 에지검출회로는 상기와 같은 에지검출동작을 정지하고, 정지전의 검출신호가 출력측의 래치회로를 통해 출력된다. 이와 같은 클럭제어와 출력래치기능은 후술하는 바와 같은 저소비 전력동작에 이용된다.
도 28에는 멀티플렉서MPX3의 1실시예의 회로도가 도시되어 있다. 이 실시예에서는 격자형상 지연회로SQUAD2가 CD00∼CD49와 같이 50개의 지연신호를 형성하는 것이지만, 그 중 불안정한 전단회로를 사용하지 않도록 해서 36개의 지연신호를 선택하도록 하고 있다. 멀티플렉서를 3단 트리형상으로 접속해서 36단의 지연출력에서 1개를 선택하도록 하는 것이다. 즉, 초단과 출력단의 멀티플렉서MPX-R은 3입력의 회로로 되고, 제2단째의 멀티플렉서MPX-D는 4입력의 회로로 된다. 따라서, 상기 3입력의 멀티플렉서MPX-R을 12개 마련해서 CD00/E00∼CD35/E35(도시하지 않음)로 이루어지는 지연신호CDij와 에지검출신호Eij를 3개씩 12개로 분할해서 입력하고, 12개의 출력신호 및 인에이블신호를 3개의 4입력의 멀티플렉서MPX-D를 사용해서 각각 분할해서 입력하고, 멀티플렉서MPX-D로부터의 3개의 출력과 인에이블신호를 출력시키고, 상기 출력단의 멀티플렉서MPX-R에서 그 중 1개를 출력시키도록 하는 것이다.
동일 도면에 있어서는 멀티플렉서MPX3의 입력단자로서 CD00/E00∼와 같이 도시하고 있지만, 도 27에 도시한 상기 격자형상 지연회로SQUAD1의 지연단CD00∼CD49 및 에지검출출력E00∼E49는 일치하고 있지 않는 것에 주의하기 바란다.
도 29에는 본 발명에 사용되는 격자형상 지연회로의 동작을 설명하기 위한 파형도가 도시되어 있다. 예를 들면, 시간축의 중앙부에 도시된 출력신호의 상승에지를 예로 보면, 최초의 몇개를 제외하면 클럭신호의 상승이 대략 50psec의 등간격으로 상승하고 있는 것을 알 수 있다. 출력신호의 하강에지에 대해서는 상기 시간축의 앞측에는 후단측의 클럭신호의 하강이 대략 50psec의 등간격인 것을 알 수 있고, 시간축의 뒤측에서는 최초의 클럭신호의 하강이 분산적인 것을 알 수 있다.
상기와 같은 시간축의 앞측에서의 최초의 몇개에 대응한 지연신호를 사용하지 않도록 하기 위해 상기 더미지연회로DMDL2가 마련되어 있고, 상기와 같은 대략 50psec의 등간격으로 변화하는 영역을 사용하는 것에 의해 동기오차δB를 작게 할 수 있다.
상기의 격자형상 지연회로SQUAD1과 SQUAD2는 상기와 같이 NAND게이트회로가 소위 선형회로로서 동작하는 것에 의해 높은 시간분해능을 얻는 것이므로, 통상의 CMOS회로와는 달리 비교적 큰 소비전류를 흐르게 하는 것으로 된다. 그러나, 클럭동기회로는 클럭사이클의 측정을 입력된 클럭펄스CLKin의 여러개 사이클에 1회로 하는 것에 의해 동작전류를 대폭으로 저감시킬 수 있다.
상기 도 27에 도시한 에지검출회로는 그 직전의 에지검출신호를 유지하는 것이다. 따라서, 도 30의 타이밍도에 도시한 바와 같이 인에이블신호ENABLE을 로우레벨로 하는 것에 의해, 더미지연회로DMDL1, DMDL2, 지연회로CD1, CD2, 에지검출회로ED1과 ED2, 멀티플렉서MPX1과 격자형상 지연회로SQUAD1로 구성되는 클럭사이클 측정블럭이 동작을 정지해서 지연회로CD1의 입력신호CDin, 지연회로CD2의 입력신호CDMin 및 멀티플렉서MPX1의 출력신호CDMout가 로우레벨의 고정상태로 되어도 정지직전의 클럭사이클 측정결과에 따라서 지연회로CD3과 멀티플렉서MPX2에 의해 CDout가 형성되고, 격자형상 지연회로SQUAD2 및 멀티플렉서MPX3에 의해 FDout가 형성되어 출력단드라이버DRV2를 통해 내부클럭신호CLKout를 형성할 수 있다.
도 23에 있어서, 상기 인에이블신호ENABLE은 공지의 다이나믹형 RAM의 셀프리프레시와 같이 칩내에 마련된 타이머(TIMER CNTL)에 의해 형성된다. 이 타이머에 의해 클럭신호CLKin의 여러개에 1회의 비율로 상기 인에이블신호ENABLE을 하이레벨로 해서 상기 더미지연회로DMDL1, DMDL2, 지연회로CD1, CD2, 에지검출회로ED1과 ED2, 멀티플렉서MPX1과 격자형상 지연회로SQUAD1로 구성되는 클럭사이클 측정블럭을 동작정지시켜 그 때마다 에지검출신호를 갱신시킨다. 상기 클럭사이클측정에는 상기 3클럭이 필요하게 되므로, 클럭신호CLKin의 3사이클분은 인에이블신호ENABLE을 하이레벨로 할 필요가 있다.
상기 타이머의 사이클은 칩의 온도변화 등에 의해 발생하는 동기오차δB가 허용범위(100psec이하)로 되도록 설정한다. 대략 100msec이상의 사이클로 하는 것이 가능하고, 상기 클럭사이클 측정블럭의 간헐동작에 의해 상기와 같은 소비전력이 큰 격자형상 지연회로SQUAD를 사용해서 동기오차δB를 고정밀도로 유지하면서 소비전력의 증가를 방지할 수 있다.
상기와 같이, 이 실시예의 클럭동기회로에서는 클럭동기화에 최저한 3클럭사이클을 필요로 한다. 그러나, 그것은 전원투입시와 같이 이전에 아무런 동기정보가 없는 경우로서, 클럭사이클 측정블럭이 정지전의 동기정보가 존재하고 또한 유효한 경우에는 1클럭 사이클에서 동기된 내부클럭신호CLKout를 얻을 수 있다.
도 31에는 본 발명에 관한 클럭동기회로의 다른 동작의 1예를 설명하기 위한 타이밍도가 도시되어 있다. 동일 도면에는 타이머에 의한 클럭사이클 측정블럭의 재기동동작의 예가 도시되어 있다. 타이머에서 타이밍신호TMout가 출력되면, 즉시 인에이블신호ENABLE을 발생시키는 것이 아니라 공통노드COMMON의 하강에지에 대응해서 인에이블신호ENABLE을 로우레벨에서 하이레벨로 변화시킨다. 이것에 의해, 공통노드COMMON이 로우레벨에서 하이레벨로 될 때까지 일정한 시간마진을 확보할 수 있다.
상기 인에이블신호ENABLE의 하이레벨에 의해 상기 더미지연회로DMDL1, DMDL2, 지연회로CD1, CD2, 에지검출회로ED1과 ED2, 멀티플렉서MPX1과 격자형상 지연회로SQUAD1로 구성되는 클럭사이클 측정블럭이 활성화되고, 공통노드COMMON의 하이레벨로의 상승에지를 각각 지연시켜 신호CDin, CDMin 및 CDMout가 하이레벨로 되어 에지검출회로ED1과 ED2에 의한 동기화동작이 실행된다.
도 32에는 본 발명에 관한 클럭동기회로의 다른 동작의 1예를 설명하기 위한 타이밍도가 도시되어 있다. 동일 도면에는 파워다운모드로의 이행동작의 예가 도시되어 있다. 이 파워다운모드에서는 클럭인에이블신호CKE의 로우레벨에 의해 드라이버DRV1이 동작을 정지해서 출력인 공통노드COMMON을 로우레벨로 고정시킨다. 이것에 의해, 상기 더미지연회로DMDL1, DMDL2, 지연회로CD1, CD2, 에지검출회로ED1과 ED2, 멀티플렉서MPX1과 격자형상 지연회로SQUAD1로 구성되는 클럭사이클 측정블럭 및 내부클럭신호CLKout를 형성하는 지연회로CD3의 출력과 격자형상 지연회로SQUAD2의 출력도 상기 공통노드COMMON의 로우레벨에 대응해서 로우레벨로 고정되어 실질적인 동작을 실행하지 않는다. 즉, 상기 지연회로CD3과 격자형상 지연회로SQUAD2는 모두 CMOS회로로 구성되어 있으므로, 상기 입력인 공통노드COMMON의 로우레벨고정에 대응해서 동작전류를 흐르지 않게 할 수 있다.
도 33에는 본 발명에 관한 클럭동기회로의 다른 동작의 1예를 설명하기 위한 타이밍도가 도시되어 있다. 동일 도면에는 상기 파워다운모드로부터의 복귀동작의 예가 도시되어 있다. 이 파워다운모드로부터의 복귀는 상기 클럭인에이블신호CKE의 하이레벨에 의해 지시된다. 이 신호CKE의 하이레벨에 의해 내부신호ICKE가 하이레벨로 되어 드라이버DRV1의 동작을 개시시킨다. 외부단자에서 공급되는 입력클럭신호CLKin은 리시버RCV1을 통해 입력되어 있고, 상기 드라이버DRV1의 동작개시에 의해 상기 리시버RCV1의 출력CLK0이 공통노드COMMON에 전달된다.
이 공통노드COMMON의 신호는 상기 에지검출회로ED1의 래치회로에 유지된 정지전의 검출신호에 의해 멀티플렉서MPX2가 지연회로CD3의 지연단의 1개를 선택하고 있으므로, 그 출력신호CDout가 격자형상 지연회로SQUAD2의 입력에 전달되고, 이 격자형상 지연회로SQUAD2의 출력은 상기 에지검출회로ED2의 래치회로에 유지된 정지전의 검출신호에 의해 멀티플렉서MPX3을 통해 출력된다. 이것에 의해, 1사이클 지연되어 내부클럭신호CLKout를 형성할 수 있다.
도 34에는 본 발명에 관한 클럭동기회로의 다른 동작의 1예를 설명하기 위한 타이밍도가 도시되어 있다. 동일 도면에는 상기 파워다운모드시의 클럭동기동작의 예가 도시되어 있다. 상기 클럭인에이블신호CKE가 로우레벨로 되는 파워다운모드에 있어서 타이머가 출력신호TMout를 형성하면, 그것에 대응해서 상기 내부신호ICKE를 하이레벨로 상승시킨다. 이것에 의해, 드라이버DRV1이 동작을 개시해서 상기와 마찬가지로 공통노드COMMON을 외부단자에서 공급되는 클럭신호CLKin에 대응해서 변화시킨다.
이것과 함께 타이머에서는 상기 공통노드COMMON의 로우레벨로의 변화를 받아서 인에이블신호ENABLE을 하이레벨로 변화시킨다. 따라서, 내부클럭신호CLKout가 상기와 마찬가지로 1사이클 지연되어 발생됨과 동시에 상기 인에이블신호ENABLE을 하이레벨에 대응해서 상기 더미지연회로DMDL1, DMDL2, 지연회로CD1, CD2, 에지검출회로ED1과 ED2, 멀티플렉서MPX1과 격자형상 지연회로SQUAD1로 구성되는 클럭사이클 측정블럭이 동작을 개시하고 3사이클을 소비해서 상기 에지검출회로ED1과 ED2에 유지되는 에지검출신호를 새로운 신호로 치환한다.
이와 같이 클럭인에이블신호CKE가 로우레벨로 되는 파워다운모드가 비교적 긴 시간에 걸쳐 계속되더라도 타이머에 의해 주기적으로 외부단자에서 공급되는 클럭신호CLKin과 내부클럭신호CLKout의 동기화동작이 실시되는 것이므로, 상기 도 33에 도시한 바와 같이 파워다운모드로부터의 복귀에 있어서 1사이클후에 외부단자에서 공급되는 클럭신호CLKin과 동기화된 내부클럭신호CLKout를 얻을 수 있게 된다.
도 35에는 SDRAM의 DDR을 설명하기 위한 파형도가 도시되어 있다. 동일 도면에는 DDR(Double Data Rate)사양에 대응한 파형도가 도시되어 있다. DDR사양에서는 외부단자에서 공급되는 클럭신호Ext. CLK와 동기화한 내부타이밍신호Int. Com_CLK를 형성하고, 이것을 지연시켜 다음의 클럭에 대해 소정시간 선행하는 바와 같은 내부타이밍신호Int. Data_CLK를 형성해 두고, 그 상승/하강의 에지의 타이밍에서 데이타D0∼D3 등을 출력한다. 즉, 상기 클럭신호Int. Data_CLK의 상승과 하강에 따라서 출력신호D0∼D3 등을 출력시킨다. 이 구성에서는 클럭신호의 1사이클중에 2회의 데이타출력을 실행시킬 수 있으므로, 고속출력동작을 실현할 수 있다. 그리고, 외부클럭Ext. CLK에 대해 선행시키는 내부타이밍신호Int. Data_ CLK에 따라 리드데이타를 출력시키는 것이므로, 도시하지 않은 마이크로프로세서 등에서는 상기 외부클럭Ext. CLK와 그 반전의 외부클럭Ext. CLKB의 상승에지를 사용해서 SDRAM에서 리드된 상기 데이타D0∼D3을 페치하도록 할 수 있다.
상기 DDR사양에서는 클럭신호CLK의 반주기마다 데이타출력을 실행하는 것이므로, 클럭신호CLK의 주파수가 높아짐에 따라서 시간마진이 작아진다. 따라서, 이 실시예의 클럭동기회로를 사용하는 것에 의해 고정밀도에서의 동기화가 가능하게 되고 고주파의 클럭신호CLK를 사용하고 또한 DDR사양의 SDRAM에 있어서는 상기와 같은 시간분해능이 작은 클럭동기회로를 사용하는 것이 필수조건으로 된다.
상기 다이나믹형 RAM은 동기화사양의 것 이외에 마찬가지로 클럭신호와 동기해서 데이타의 입출력을 실행하는 램버스나 싱크링크(Sync Link)와 같은 프로토콜베이스의 데이타전송을 실행하는 메모리에는 본 발명에 관한 클럭동기회로를 사용하는 것이 고정밀도 및 고응답성 등에 있어서 유리하다. 그리고, 상기 타이머를 사용한 간헐적인 클럭사이클측정으로 이행시키는 코맨드를 마련하고, 전원투입시에는 상기 코맨드가 입력될 때까지 클럭사이클 측정블럭은 활성화해 두도록 하는 것에 의해 저소비전력화도 가능하게 되는 것이다.
도 36에는 본 발명에 관한 클럭동기회로의 다른 1실시예의 블럭도가 도시되어 있다. 이 실시예에서는 격자형상 지연회로SQUAD의 입력측에 스위치를 마련하고, 더미지연회로DMDL을 통과한 신호와 입력버퍼(리시버)REC를 통과해서 신호를 전환해서 입력하도록 하는 것이다. 격자형상 지연회로SQUAD의 각 단 지연출력에 마련된 스위치S는 상기 에지검출회로ED에 대응하고 있다. 또, 그 하부에 마련된 회로는 상기 멀티플렉서MPX에 대응한 것이다.
더미지연회로DMDL의 지연시간은 입력버퍼REC에서의 지연시간d1과 출력드라이버CLKDRV에서의 지연시간d2에 대응한 지연시간d1+d2로 설정되어 있다. 따라서, 클럭사이클 측정시에는 스위치를 상기 더미지연회로DMDL로 해서 상기 격자형상 지연회로SQUAD에 의해 tCK-(d1+d2)와 같은 지연시간의 설정을 실행하고, 이와 같은 지연시간이 설정된 후에는 스위치를 전환해서 입력버퍼REC의 출력신호를 격자형상 지연회로SQUAD를 통해 출력시킨다. 이 결과, 격자형상 지연회로SQUAD에 있어서 상기 지연시간tCK-(d1+d2)가 설정되는 것이고, 입력버퍼REC와 출력드라이버CLKDRV에 의해 d1+d2의 지연시간이 발생하므로, 외부단자에서 공급되는 클럭신호Ext. CLK에 대해 정확히 1클럭주기tCK만큼 지연된 내부클럭신호Int. CLK를 형성할 수 있다.
이 실시예에서는 회로를 간단히 할 수 있는 반면, 상기 클럭사이클 측정시에는 내부클럭신호Int. CLK가 상기 더미지연회로DMDL의 지연시간만큼 지연된 신호로 되므로, 그 출력을 무효로 하는 기능을 부가할 필요가 있다. 또, 동기가능한 클럭주파수의 확장을 도모하면 상기 도 23의 실시예와 같은 지연회로CD1과 에지검출회로ED1과 멀티플렉서MPX1을 추가하도록 하면 좋다.
도 37에는 본 발명에 관한 클럭동기회로의 또 다른 1실시예의 블럭도가 도시되어 있다. 이 실시예에서는 측정용과 출력용 2개의 격자형상 지연회로SQUAD를 사용한다. 즉, 상기 도 23의 실시예의 지연회로CD1∼CD3 등을 생략한 것과 등가이다. 이 구성에 있어서, 측정용 격자형상 지연회로SQUAD에서의 저소비 전력화를 도모하면, 상기 더미지연회로DMDL을 상기 실시예와 같이 간헐적으로 동작시키도록 하면 좋다.
상기 도 23 등의 실시예에서 얻어지는 작용효과는 다음과 같다. 즉,
[1] 비교적 낮은 시간분해능을 갖고 클럭펄스를 전파시키는 제1 지연회로와 제1 에지검출회로 및 제1 멀티플렉서를 사용해서 상기 낮은 시간분해능에 대응해서 1클럭지연의 클럭신호를 형성하고, 그것을 비교적 높은 시간분해능을 갖는 제2 지연회로와 제2 에지검출회로 및 제2 멀티플렉서를 사용해서 상기 제1 지연회로의 오차분을 보정하도록 함과 동시에 상기 제2 지연회로로서 높은 시간분해능을 갖는 제2 지연회로로서 제1 및 제2 입력단자 사이에 입력되는 2개의 입력신호를 커플링시키는 임피던스수단을 마련하고, 입력신호에 대해 반전시킨 출력신호를 형성하는 논리게이트수단을 여러개 사용해서 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치해서 이루어지는 격자형상 지연회로를 구성하고, 제1 신호전달방향에 있어서 제1번째에서 최종번째까지의 각 논리게이트수단에는 입력클럭신호를 상기 제1 신호전달방향에 있어서 순차 지연시켜 입력하고, 상기 제2 신호전달방향에 있어서 적어도 최종단 또는 1개 이전이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트수단의 출력단자에서 출력신호를 얻는 것을 사용하는 것에 의해, 고정밀도이고 고응답성의 클럭동기회로를 얻을 수 있다는 효과가 얻어진다.
[2] 상기 제1 지연회로는 기능적으로 마찬가지의 회로구성으로 된 제1의 1, 제1의 2 및 제1의 3의 3개의 지연회로에 의해 구성하고, 상기 제1 멀티플렉서는 제1의 1과 제1의 2의 2개의 멀티플렉서에 의해 구성하고, 상기 제2 지연회로는 동일한 회로구성으로 된 제1의 1과 제1의 2의 2개의 지연회로에 의해 구성하고, 각각을 클럭측정용과 출력클럭형성용에 사용하도록 하는 것에 의해서, 출력클럭신호를 형성하면서 동기화를 위한 클럭사이클 측정동작을 실행시킬 수 있다는 효과가 얻어진다.
[3] 상기 제2 지연회로를 구성하는 격자형상 지연회로로서, 상기 제1 신호전달방향에 있어서 최종단으로 되고 제2 신호전달방향에 있어서 제1단째의 논리게이트수단의 제1 입력단자의 입력신호를 제1 신호전달방향에 있어서 제1번째이고 제2 신호전달방향에 있어서 제3단째의 논리게이트수단의 제2 입력단자에 공급하고, 제1 신호전달방향에 있어서 제1번째이고 제2 신호전달방향에 있어서 제2단째의 논리게이트수단의 제1 및 제2 입력단자에는 제1 및 제2 신호전달방향에 있어서 제1번째의 논리게이트수단의 출력신호를 공통으로 공급하는 것에 의해, 제2 신호전달방향에 있어서 가장 짧은 시간을 상기 제1 신호전달방향의 단수분만큼 등분으로 지연시킬 수 있으므로 효율좋게 미소량지연을 실현할 수 있다는 효과가 얻어진다.
[4] 상기 제1의 1∼3의 지연회로는 CMOS인버터회로를 종렬접속해서 구성하는 것에 의해 간단한 구성으로 원하는 지연시간을 얻을 수 있고, 또한 입력신호를 고정레벨로 하는 것에 의해 저소비전력모드로 할 수 있다는 효과가 얻어진다.
[5] 상기 제1의 2의 지연회로의 입력에는 제1 더미지연회로를 통해서 입력신호를 공급하고, 상기 제1 더미지연회로의 출력신호를 상기 제2 지연회로에서 출력되는 지연신호가 소정단수 이후로 되도록 설정하는 시간조정을 실행하는 상기 제2 더미지연회로를 통해서 상기 제1의 1의 지연회로의 입력에 공급하는 것에 의해, 격자형상 지연회로를 안정된 동작영역에서 동작시킬 수 있다는 효과가 얻어진다.
[6] 상기 제1 및 제2 에지검출회로는 각각 출력부에 래치회로를 마련하고, 소정의 제어신호에 의해서 간헐적으로 동작상태와 비동작상태로 하고, 비동작상태에서는 상기 래치회로에 유지된 검출신호를 출력시키는 것에 의해 클럭사이클 측정부에서의 소비전력을 대폭으로 저감시킬 수 있다는 효과가 얻어진다.
[7] 외부단자에서 공급되는 클럭신호를 입력버퍼회로와 출력단 드라이버에 대응한 지연회로를 갖는 지연회로를 통해 입력하고, 상기 제2 멀티플렉서를 통과한 출력신호를 출력단 드라이버를 통해 출력시키는 것에 의해, 이들 입력회로 및 드라이버의 지연분도 포함해서 동기화한 내부클럭신호를 형성할 수 있다는 효과가 얻어진다.
[8] 상기 소정의 제어신호를 타이머회로에 의해 일정 주기로 발생되는 것으로 하는 것에 의해, 필요한 시간간격을 두고 자동적으로 클럭사이클측정을 실행하면서 소비전력을 대폭으로 저감시킬 수 있다는 효과가 얻어진다.
[9] 외부단자에서 공급되는 클럭신호를 입력버퍼회로와 상기 입력버퍼 및 출력단 드라이버의 지연시간에 대응하는 지연시간을 갖고 지연시키는 더미지연회로를 통해서 형성된 지연신호를 격자형상 지연회로에 공급하고, 상기 격자형상 지연회로의 각 단의 지연신호 및 입력버퍼를 통해 입력된 클럭펄스의 1클럭 지연된 클럭에지를 비교하고 양 에지의 시간적 일치를 검출해서 그 검출결과를 래치유지시키고, 상기 격자형상 지연회로의 입력에 상기 입력버퍼회로의 출력을 공급해서 상기 출력단 드라이버를 통해 클럭신호를 출력시키는 것에 의해, 간단한 구성으로 상기 격자형상 지연회로의 시간분해능에 대응한 고정밀도의 동기화동작을 실행시킬 수 있다는 효과가 얻어진다.
[10] 외부단자에서 공급되는 클럭신호를 입력버퍼회로와 상기 입력버퍼 및 출력단 드라이버의 지연시간에 대응하는 지연시간을 갖고 지연시키는 더미지연회로를 통해서 형성된 지연신호를 격자형상 지연회로에 공급하고, 상기 격자형상 지연회로의 각 단의 지연신호와 입력버퍼를 통해 입력된 클럭펄스의 1클럭 지연된 클럭에지를 비교해서 양 에지의 시간적 일치를 검출하고, 상기와 동일한 구성의 다른 격자형상 지연회로의 입력에 상기 입력버퍼회로의 출력을 공급하고, 상기 검출결과에 의해 멀티플렉서를 제어해서 상기 다른 격자형상 지연회로에서 지연신호를 인출해서 상기 출력단 드라이버를 통해 클럭신호를 출력시키는 것에 의해, 클럭사이클측정과 출력동작을 동시에 실행시키면서 상기 격자형상 지연회로의 시간분해능에 대응한 고정밀도의 출력클럭신호를 얻을 수 있다는 효과가 얻어진다.
[11] 여러개의 워드선과 여러개의 비트선의 교점에 메모리셀이 매트릭스 배치되어 이루어지는 메모리어레이와 그 선택회로, 외부단자에서 공급되는 제어신호와 클럭신호를 받고 상기 제어신호에 따라 클럭신호에 대응한 내부클럭신호를 발생시키는 클럭동기회로를 마련하고 그 동기화된 내부클럭신호에 따라 상기 메모리셀의 리드신호를 출력시키는 입출력회로를 구비해서 이루어지는 반도체 집적회로장치에 상기 [1]∼[8]과 같은 격자형상 지연회로를 사용한 클럭동기회로를 사용하는 것에 의해, 고주파수에서의 메모리동작을 가능하게 하면서 대기시 저소비전력이나 고속복귀를 실현할 수 있다는 효과가 얻어진다.
이상 본 발명자에 의해 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것이 아니라 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다. 예를 들면, 대규모 집적회로에 있어서 각 회로블럭마다 클럭동기회로를 마련하는 것에서는 각 회로블럭마다의 내부클럭신호의 상호의 동기화를 실행하는 것이므로, 외부단자로부터의 클럭신호를 받는 입력버퍼를 생략할 수 있다. 도 1의 실시예에 있어서, 도 18의 실시예와 같이 동일한 지연회로를 클럭사이클측정과 클럭신호의 출력동작으로 시간적으로 나누어 사용하는 구성으로 해도 좋다. 본 발명에 관한 클럭동기회로는 SDRAM 등과 같은 메모리 외에 마이크로프로세서 또는 주변회로를 구성하는 각종 반도체 집적회로장치에 사용할 수 있다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다. 즉, 비교적 낮은 시간분해능을 갖고 클럭펄스를 전파시키는 제1 지연회로와 제1 에지검출회로 및 제1 멀티플렉서를 사용해서 상기 낮은 시간분해능에 대응해서 1클럭지연의 클럭신호를 형성하고, 그것을 비교적 높은 시간분해능을 갖는 제2 지연회로와 제2 에지검출회로 및 제2 멀티플렉서를 사용해서 상기 제1 지연회로의 오차분을 보정하도록 함과 동시에 상기 제2 지연회로로서 높은 시간분해능을 갖는 제2 지연회로로서 제1 및 제2 입력단자 사이에 입력되는 2개의 입력신호를 커플링시키는 임피던스수단을 마련하고, 입력신호에 대해 반전시킨 출력신호를 형성하는 논리게이트수단을 여러개 사용해서 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치해서 이루어지는 격자형상 지연회로를 구성하고, 제1 신호전달방향에 있어서 제1번째에서 최종번째까지의 각 논리게이트수단에는 입력클럭신호를 상기 제1 신호전달방향에 있어서 순차 지연시켜 입력하고, 상기 제2 신호전달방향에 있어서 적어도 최종단 또는 1개 이전이고 제1 신호전달방향으로 배치되는 여러개의 논리게이트수단의 출력단자에서 출력신호를 얻는 것을 사용하여 고정밀도이고 고응답성의 클럭동기회로를 얻을 수 있다.

Claims (46)

  1. 제1 입력신호부터 순차 지연하는 제M(M=2, 3, 4, …) 입력신호까지를 받는 M개의 신호선 및
    상기 제1 입력신호에 대응하는 제1 논리게이트 회로군부터 상기 제M 입력신호에 대응하는 제M 논리게이트 회로군까지의 M개의 논리게이트 회로군을 갖는 지연회로로서,
    각 논리게이트 회로군은 제1 논리게이트회로에서 제N(N=3, 4, 5, …) 논리게이트회로까지의 N개의 논리게이트회로를 갖고, 상기 논리게이트회로는 각각 제1 입력단자, 제2 입력단자 및 출력단자를 갖고,
    상기 논리게이트회로의 제1 입력단자와 제2 입력단자 사이에는 각각 커플링소자가 마련되고,
    각 논리게이트 회로군에 있어서 상기 제1 논리게이트회로부터 제N 논리게이트회로까지가 상기 출력단자와 상기 제1 입력단자를 거쳐 종속접속되고,
    상기 M개의 신호선은 각각 대응하는 논리게이트 회로군의 제1 논리게이트회로의 제1 입력단자에 접속되고,
    상기 제1 논리게이트 회로군부터 제M-1 논리게이트 회로군의 각각에 있어서 제L(L=1, 2, 3, …) 논리게이트회로의 제1 입력단자는 다음의 논리게이트 회로군의 제L 논리게이트회로의 제2 입력단자에 접속되고,
    상기 제M 논리게이트 회로군의 소정의 논리게이트회로의 제1 입력단자는 상기 제1 논리게이트 회로군의 소정의 논리게이트회로의 제2 입력단자에 접속되고,
    여러개의 상기 제N 논리게이트회로의 상기 출력단자에서 순차 지연된 출력신호를 얻는 상기 지연회로를 구비한 반도체 집적회로장치.
  2. 제1항에 있어서,
    상기 커플링소자는 용량소자를 포함하는 반도체 집적회로장치.
  3. 제1항에 있어서,
    상기 커플링소자는 저항소자를 포함하는 반도체 집적회로장치.
  4. 제1항에 있어서,
    상기 논리게이트회로는 NAND게이트회로인 반도체 집적회로장치.
  5. 제4항에 있어서,
    상기 커플링소자는 용량소자를 포함하는 반도체 집적회로장치.
  6. 제1항에 있어서,
    상기 논리게이트회로는 NOR게이트회로인 반도체 집적회로장치.
  7. 제1항에 있어서,
    상기 논리게이트회로는 제1 인버터회로와 제2 인버터회로로 이루어지고, 상기 제1 인버터회로의 출력단자와 상기 제2 인버터회로의 출력단자는 공통접속되는 반도체 집적회로장치.
  8. 제1항에 있어서,
    상기 제M 논리게이트 회로군의 제L(L=1, 2, 3, …) 논리게이트회로의 제1 입력단자는 상기 제1 논리게이트 회로군의 제L+2 논리게이트회로의 제2 입력단자에 접속되는 반도체 집적회로장치.
  9. 제8항에 있어서,
    각 논리게이트 회로군의 제L 논리게이트회로로 구성되는 제1 회로열과 제L+2 논리게이트 회로로 구성되는 제2 회로열은 반도체기판상의 1개의 직선을 따라 배치되고, 또한 제M 논리게이트 회로군의 제L 논리게이트회로와 제1 논리게이트회로군의 제L+2 논리게이트회로가 인접하도록 배치되고,
    각 논리게이트회로군의 제L+1 논리게이트회로로 구성되는 제3 회로열은 그 전반부와 후반부가 각각 상기 제1 회로열의 후반부와 상기 제2 회로열의 전반부를 따라 배치되는 반도체 집적회로장치.
  10. 제1 입력클럭신호부터 순차 지연하는 제M(M=2, 3, 4, …) 입력클럭신호까지를 형성하는 입력회로 및
    상기 제1 입력클럭신호에 대응하는 제1 논리게이트 회로군부터 상기 제M입력클럭신호에 대응하는 제M 논리게이트 회로군까지의 M개의 논리게이트 회로군을 갖고,
    제1 입력클럭신호부터 제M 입력클럭신호까지의 각 지연량보다 균등한 지연량에 의해 순차 지연되는 여러개의 출력클럭신호를 얻는 지연회로로서,
    각 논리게이트 회로군은 제1 논리게이트회로부터 제N(N=3, 4, 5, …) 논리게이트회로까지의 N개의 논리게이트회로를 갖고, 상기 논리게이트회로는 각각 제1 입력단자, 제2 입력단자 및 출력단자를 갖고,
    각 논리게이트 회로군에 있어서, 상기 제1 논리게이트회로부터 제N 논리게이트회로까지가 상기 출력단자와 상기 제1 입력단자를 거쳐 종속접속되고,
    상기 제1 입력클럭신호부터 제M 입력클럭신호는 각각 대응하는 논리게이트 회로군의 제1 논리게이트회로의 제1 입력단자에 접속되고,
    상기 제1 논리게이트회로군부터 제M-1 논리게이트 회로군의 각각에 있어서 제L(L=1, 2, 3, …) 논리게이트회로의 제1 입력단자는 다음의 논리게이트 회로군의 제L 논리게이트회로의 제2 입력단자에 접속되고,
    상기 제M 논리게이트 회로군의 소정의 논리게이트회로의 제1 입력단자는 상기 제1 논리게이트 회로군의 소정의 논리게이트회로의 제2 입력단자에 접속되고,
    여러개의 상기 제N 논리게이트회로의 상기 출력단자에서 상기 여러개의 출력클럭신호를 얻는 상기 지연회로를 구비한 반도체 집적회로장치.
  11. 제10항에 있어서,
    상기 입력회로는 기준클럭신호를 받아 상기 제1 입력클럭신호부터 순차 지연하는 제M(M=2, 3, 4, …) 입력클럭신호까지를 형성하는 여러개의 단위회로를 구비하고, 상기 여러개의 단위회로에 각각 포함되는 회로소자의 특성이 순차 다른 반도체 집적회로장치.
  12. 제11항에 있어서,
    상기 제1 입력클럭신호부터 순차 지연하는 제M 입력클럭신호는 상기 기준클럭신호의 1사이클내에 형성되어 이루어지는 반도체 집적회로장치.
  13. 기준클럭신호를 받아 제1 입력클럭신호부터 순차 지연하는 제M(M=2, 3, 4, …) 입력클럭신호까지를 형성하는 여러개의 단위회로를 구비하고, 상기 여러개의 단위회로에 각각 포함되는 회로소자의 특성이 순차 다른 것에 대응해서 상기 기준클럭신호의 1사이클내에 상기 제1 입력클럭신호부터 제M 입력클럭신호까지가 형성되는 제1 회로 및
    상기 제1 입력클럭신호부터 상기 제M 입력클럭신호까지를 받고, 상기 제1 입력클럭신호부터 제M 입력클럭신호까지의 각 지연량보다 균등한 지연량으로 순차 지연하는 여러개의 출력클럭신호를 얻는 제2 회로를 갖고,
    상기 제2 회로는 M행×N열(N=3, 4, …)에 대응하는 여러개의 논리게이트회로를 구비하고, 상기 여러개의 논리게이트회로의 행방향과 열방향으로 신호가 전달되도록 배선된 지연회로인 반도체 집적회로장치.
  14. 제13항에 있어서,
    상기 제2 회로는 상기 제1 입력클럭신호에 대응하는 제1 논리게이트 회로군부터 상기 제M 입력클럭신호에 대응하는 제M 논리게이트 회로군까지의 M개의 논리게이트 회로군을 갖고,
    각 논리게이트 회로군은 제1 논리게이트회로부터 제N(N=3, 4, 5, …) 논리게이트회로까지의 N개의 논리게이트회로를 갖고, 상기 논리게이트회로는 각각 제1 입력단자, 제2 입력단자 및 출력단자를 갖고,
    각 논리게이트 회로군에 있어서 상기 제1 논리게이트회로부터 제N 논리게이트회로까지가 상기 출력단자와 상기 제1 입력단자를 거쳐 종속접속되고,
    상기 제1 입력클럭신호부터 제M 입력클럭신호는 각각 대응하는 논리게이트 회로군의 제1 논리게이트 회로의 제1 입력단자에 접속되고,
    상기 제1 논리게이트 회로군부터 제M-1 논리게이트 회로군의 각각에 있어서 제L(L=1, 2, 3, …) 논리게이트회로의 제1 입력단자는 다음의 논리게이트 회로군의 제L 논리게이트회로의 제2 입력단자에 접속되고,
    상기 제M 논리게이트 회로군의 소정의 논리게이트회로의 제1 입력단자는 상기 제1 논리게이트 회로군의 소정의 논리게이트회로의 제2 입력단자에 접속되고,
    여러개의 상기 제N 논리게이트회로의 상기 출력단자에서 상기 여러개의 출력클럭신호를 얻는 반도체 집적회로장치.
  15. 제1 및 제2 입력단자에 입력되는 2개의 입력신호를 커플링시키는 임피던스소자가 상기 제1 및 제2 입력단자 사이에 마련되고, 상기 제1 및 제2 입력단자에 공급되는 입력신호에 따라서 출력신호를 형성하는 여러개의 논리게이트회로를 구비하고,
    상기 여러개의 논리게이트회로는 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치가능하게 된 지연회로로서,
    제1 신호전달방향에 있어서 제1번째 이외의 제K번째로 되고, 제2 신호전달방향에 있어서 제L단째에 배치된 논리게이트회로KL의 상기 제1 입력단자에는 제1 신호전달방향에 있어서 동일한 K번째로 되고 제2 신호전달방향에 있어서 L-1단째로 된 논리게이트회로의 출력신호 또는 제1단째의 논리게이트회로에서는 입력클럭신호가 공급되고, 상기 논리게이트회로KL의 제2 입력단자에는 제1 신호전달방향에 있어서 1개 이전인 K-1번째로 되고 제2 신호전달방향에 있어서 동일한 L단째로 된 논리게이트회로의 제1 입력단자에 공급되는 입력신호가 공급되고,
    제1 신호전달방향에 있어서 제1번째로 되고 제2 신호전달방향에 있어서 L번째로 되는 논리게이트회로의 제2 입력단자에는 제1 신호전달방향에 있어서 최종단으로 되고 상기 제2 신호전달방향에 있어서 그것보다 전단으로 된 논리게이트회로이고 그것에 있어서의 제1 입력단자에 공급되는 입력신호와 동상의 관계로 되는 제1 입력단자에 공급되는 입력신호가 공급되고,
    상기 제2 신호전달방향에 있어서 제1단째로 되고 제1 신호전달방향에 있어서 제1번째로 된 논리게이트회로의 제1 및 제2 입력단자에는 버퍼회로를 구성하는 입력회로를 통과한 클럭신호가 공급되고, 제1 신호전달방향에 있어서 제2번째에서 최종번째까지의 각 논리게이트회로의 제1 입력단자에 공급되는 상기 입력클럭신호는 상기 버퍼회로를 구성하는 입력회로에 의해 상기 제1 신호전달방향에 있어서 순차 지연된 것이고,
    상기 제2 신호전달방향에 있어서 적어도 여러단째이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트회로의 출력단자에서 출력신호를 얻는 상기 지연회로를 구비해서 이루어지는 반도체 집적회로장치.
  16. 제15항에 있어서,
    상기 임피던스소자는 용량소자로 이루어지는 반도체 집적회로장치.
  17. 제15항에 있어서,
    상기 임피던스소자는 저항소자로 이루어지는 반도체 집적회로장치.
  18. 제15항에 있어서,
    상기 논리게이트회로는 NAND게이트회로인 반도체 집적회로장치.
  19. 제15항에 있어서,
    상기 논리게이트회로는 NOR게이트회로인 반도체 집적회로장치.
  20. 제15항에 있어서,
    상기 논리게이트회로는 2개의 인버터회로의 출력단자를 공통접속한 것인 반도체 집적회로장치.
  21. 제15항에 있어서,
    상기 제1 신호전달방향에 있어서 최종단으로 되고 제2 신호전달방향에 있어서 제1단째의 논리게이트회로의 제1 입력단자의 입력신호는 제1 신호전달방향에 있어서 제1번째이고 제2 신호전달방향에 있어서 제3단째의 논리게이트회로의 제2 입력단자에 공급되는 것이고, 제1 신호전달방향에 있어서 제1번째이고 제2 신호전달방향에 있어서 제2단째의 논리게이트회로의 제1 및 제2 입력단자에는 제1 및 제2 신호전달방향에 있어서 제1번째의 논리게이트회로의 출력신호가 공통으로 공급되는 것인 반도체 집적회로장치.
  22. 제15항에 있어서,
    상기 제2 신호전달방향에 있어서 제N단째이고 상기 제1 신호전달방향에 마련된 제1 논리게이트 회로열과 상기 제2 신호전달방향에 있어서 제N+2단째이고 상기 제1 신호전달방향에 마련된 제2 논리게이트 회로열은 임의의 직선상을 따라 배치되고, 또한 상기 제1 논리게이트 회로열의 최종단과 상기 제2 논리게이트 회로열의 제1단이 인접해서 반도체 기판상에 배치되고,
    상기 제2 신호전달방향에 있어서 제N+1단째이고 상기 제1 신호전달방향에 마련된 제3 논리게이트 회로열은 그 전반부와 후반부가 각각 상기 제1 논리게이트 회로열의 후반부와 상기 제2 논리게이트 회로열의 전반부에 인접해서 상기 반도체기판상에 배치되는 반도체 집적회로장치.
  23. 제1 및 제2 입력단자에 입력되는 2개의 입력신호를 커플링시키는 임피던스소자가 상기 제1 및 제2 입력단자 사이에 마련되고, 상기 제1 및 제2 입력단자에 공급되는 입력신호에 따라서 출력신호를 형성하는 여러개의 논리게이트회로를 구비하고,
    상기 여러개의 논리게이트회로는 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치가능하게 된 발진회로로서,
    상기 제2 신호전달방향에 있어서 제1 입력단자와 출력단자가 링형상으로 접속되는 것이고,
    제1 신호전달방향에 있어서 제1번째로 되고 제2 신호전달방향에 있어서 제L번째로 되는 논리게이트회로의 제2 입력단자에는 제1 신호전달방향에 있어서 최종단으로 된 논리게이트회로로서 제1 입력단자에 공급되는 입력신호와 동상의 관계에 있는 것의 입력신호가 공급되고,
    상기 제1 신호전달방향으로 배열되는 여러개의 논리게이트회로의 출력단자에서 출력신호를 얻는 발진회로를 구비해서 이루어지는 반도체 집적회로장치.
  24. 제23항에 있어서,
    상기 제2 신호전달방향에 있어서 제N단째이고 상기 제1 신호전달방향에 마련된 제1 논리게이트 회로열과 상기 제2 신호전달방향에 있어서 제N+2단째이고 상기 제1 신호전달방향에 마련된 제2 논리게이트 회로열은 임의의 직선상을 따라서 배치되고, 또한 상기 제1 논리게이트 회로열의 최종단과 상기 제2 논리게이트 회로열의 제1단이 인접해서 반도체 기판상에 배치되고,
    상기 제2 신호전달방향에 있어서 제N+1단째이고 상기 제1 신호전달방향에 마련된 제3 논리게이트 회로열은 그 전반부와 후반부가 각각 상기 제1 논리게이트 회로열의 후반부와 상기 제2 논리게이트 회로열의 전반부에 인접해서 상기 반도체기판상에 배치되는 반도체 집적회로장치.
  25. 제1 및 제2 입력단자에 입력되는 2개의 입력신호를 커플링시키는 임피던스소자가 상기 제1 및 제2 입력단자 사이에 마련되고, 상기 제1 및 제2 입력단자에 공급되는 입력신호에 따라서 출력신호를 형성하는 여러개의 논리게이트회로를 구비하고,
    상기 여러개의 논리게이트회로는 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치가능하게 된 지연회로로서,
    제1 신호전달방향에 있어서 제1번째 이외의 제K번째로 되고 제2 신호전달방향에 있어서 제L단째에 배치된 논리게이트회로KL의 상기 제1 입력단자에는 제1 신호전달방향에 있어서 동일한 K번째로 되고 제2 신호전달방향에 있어서 L-1단째로 된 논리게이트회로의 출력신호 또는 제1단째의 논리게이트회로에서는 입력클럭신호가 공급되고, 상기 논리게이트회로KL의 제2 입력단자에는 제1 신호전달방향에 있어서 1개 이전인 K-1번째로 되고 제2 신호전달방향에 있어서 동일한 L단째로 된 논리게이트회로의 제1 입력단자에 공급되는 입력신호가 공급되고,
    제1 신호전달방향에 있어서 제1번째로 되고 제2 신호전달방향에 있어서 L번째로 되는 논리게이트회로의 제2 입력단자에는 제1 신호전달방향에 있어서 최종단으로 되고 상기 제2 신호전달방향에 있어서 그것보다 전단으로 된 논리게이트회로이고 그것에 있어서의 제1 입력단자에 공급되는 입력신호와 동상의 관계로 되는 제1 입력단자에 공급되는 입력신호가 공급되고,
    상기 제2 신호전달방향에 있어서 제1단째로 되고 제1 신호전달방향에 있어서 제1번째로 된 논리게이트회로의 제1 및 제2 입력단자에는 버퍼회로를 구성하는 입력회로를 통과한 클럭신호가 공급되고, 제1 신호전달방향에 있어서 제2번째에서 최종번째까지의 각 논리게이트회로의 제1 입력단자에 공급되는 상기 입력클럭신호는 상기 버퍼회로를 구성하는 입력회로에 의해 상기 제1 신호전달방향에 있어서 순차 지연된 것이고,
    상기 제2 신호전달방향에 있어서 적어도 여러단째이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트회로의 출력단자에서 출력신호를 얻는 상기 지연회로,
    상기 여러개의 출력신호 중의 1개를 선택하는 멀티플렉서,
    상기 지연회로에 입력되는 클럭신호와 상기 멀티플렉서를 통해 출력된 클럭신호의 위상비교를 실행하는 위상비교기 및
    상기 위상비교기의 출력신호를 받아 상기 멀티플렉서의 제어신호를 형성해서 상기 멀티플렉서를 통해 출력되는 클럭신호를 상기 지연회로에 입력되는 클럭신호와 동기화시키는 제어회로를 구비해서 이루어지는 반도체 집적회로장치.
  26. 제25항에 있어서,
    상기 제어회로는 업/다운 카운터회로를 포함하고, 상기 위상비교기의 출력에 대응해서 +1 또는 -1의 계수동작을 실행하고, 그 계수결과를 디코드해서 상기 멀티플렉서의 제어신호를 형성하는 것인 반도체 집적회로장치.
  27. 여러개의 워드선과 여러개의 비트선의 교점에 메모리셀이 매트릭스 배치되어 이루어지는 메모리 어레이, 상기 메모리 어레이의 메모리셀을 선택하는 어드레스 선택회로, 외부단자에서 공급되는 클럭신호에 대응한 내부클럭신호를 발생시키는 클럭발생회로 및 상기 내부클럭신호와 동기해서 상기 메모리셀로부터의 리드신호를 출력시키는 입출력회로를 구비해서 이루어지고,
    상기 클럭발생회로는
    제1 및 제2 입력단자에 입력되는 2개의 입력신호를 커플링시키는 임피던스소자가 상기 제1 및 제2 입출력단자 사이에 마련되고, 상기 제1 및 제2 입력단자에 공급되는 입력신호에 따라서 출력신호를 형성하는 여러개의 논리게이트회로를 구비하고,
    상기 여러개의 논리게이트회로는 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치가능하게 된 지연회로로서,
    제1 신호전달방향에 있어서 제1번째 이외의 제K번째로 되고 제2 신호전달방향에 있어서 제L단째에 배치된 논리게이트회로KL의 상기 제1 입력단자에는 제1 신호전달방향에 있어서 동일한 K번째로 되고 제2 신호전달방향에 있어서 L-1단째로 된 논리게이트회로의 출력신호 또는 제1단째의 논리게이트회로에서는 입력클럭신호가 공급되고, 상기 논리게이트회로KL의 제2 입력단자에는 제1 신호전달방향에 있어서 1개 이전인 K-1번째로 되고 제2 신호전달방향에 있어서 동일한 L단째로 된 논리게이트회로의 제1 입력단자에 공급되는 입력신호가 공급되고,
    제1 신호전달방향에 있어서 제1번째로 되고 제2 신호전달방향에 있어서 L번째로 되는 논리게이트회로의 제2 입력단자에는 제1 신호전달방향에 있어서 최종단으로 되고 상기 제2 신호전달방향에 있어서 그것보다 전단으로 된 논리게이트회로이고 그것에 있어서의 제1 입력단자에 공급되는 입력신호와 동상의 관계로 되는 제1 입력단자에 공급되는 입력신호가 공급되고,
    상기 제2 신호전달방향에 있어서 제1단째로 되고 제1 신호전달방향에 있어서 제1번째로 된 논리게이트회로의 제1 및 제2 입력단자에는 버퍼회로를 구성하는 입력회로를 통과한 클럭신호가 공급되고, 제1 신호전달방향에 있어서 제2번째에서 최종번째까지의 각 논리게이트회로의 제1 입력단자에 공급되는 상기 입력클럭신호는 상기 버퍼회로를 구성하는 입력회로에 의해 상기 제1 신호전달방향에 있어서 순차 지연된 것이고,
    상기 제2 신호전달방향에 있어서 적어도 여러단째이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트회로의 출력단자에서 출력신호를 얻는 상기 지연회로,
    상기 지연회로의 여러개의 출력신호 중 1개를 선택하는 멀티플렉서 및
    상기 멀티플렉서를 제어해서 상기 내부클럭신호를 출력시키는 제어회로로 이루어지는 것인 반도체 집적회로장치.
  28. 제27항에 있어서,
    상기 제어회로는 카운터회로를 포함하고, 상기 입력된 클럭신호에 대해 지정된 클럭수의 계수후에 상기 지연회로의 여러개의 출력신호 중 1개를 선택하는 제어신호를 발생시키는 것인 반도체 집적회로장치.
  29. 여러개의 워드선과 여러개의 비트선의 교점에 메모리셀이 매트릭스 배치되어 이루어지는 메모리 어레이, 상기 메모리 어레이의 메모리셀을 선택하는 어드레스 선택회로, 외부단자에서 공급되는 클럭신호에 대응한 내부클럭신호를 발생시키는 클럭발생회로 및 상기 내부클럭신호와 동기해서 상기 메모리셀로부터의 리드신호를 출력시키는 입출력회로를 구비해서 이루어지는 반도체 기억장치를 여러개 구비하고,
    상기 각 반도체 기억장치에 탑재되는 클럭발생회로는
    제1 및 제2 입력단자에 입력되는 2개의 입력신호를 커플링시키는 임피던스소자가 상기 제1 및 제2 입력단자 사이에 마련되고, 상기 제1 및 제2 입력단자에 공급되는 입력신호에 따라서 출력신호를 형성하는 여러개의 논리게이트회로를 구비하고,
    상기 여러개의 논리게이트회로는 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치가능하게 된 지연회로로서,
    제1 신호전달방향에 있어서 제1번째 이외의 제K번째로 되고 제2 신호전달방향에 있어서 제L단째에 배치된 논리게이트회로KL의 상기 제1 입력단자에는 제1 신호전달방향에 있어서 동일한 K번째로 되고 제2 신호전달방향에 있어서 L-1단째로 된 논리게이트회로의 출력신호 또는 제1단째의 논리게이트회로에서는 입력클럭신호가 공급되고, 상기 논리게이트회로KL의 제2 입력단자에는 제1 신호전달방향에 있어서 1개 이전인 K-1번째로 되고 제2 신호전달방향에 있어서 동일한 L단째로 된 논리게이트회로의 제1 입력단자에 공급되는 입력신호가 공급되고,
    제1 신호전달방향에 있어서 제1번째로 되고 제2 신호전달방향에 있어서 L번째로 되는 논리게이트회로의 제2 입력단자에는 제1 신호전달방향에 있어서 최종단으로 되고 상기 제2 신호전달방향에 있어서 그것보다 전단으로 된 논리게이트회로이고 그것에 있어서의 제1 입력단자에 공급되는 입력신호와 동상의 관계로 되는 제1 입력단자에 공급되는 입력신호가 공급되고,
    상기 제2 신호전달방향에 있어서 제1단째로 되고 제1 신호전달방향에 있어서 제1번째로 된 논리게이트회로의 제1 및 제2 입력단자에는 버퍼회로를 구성하는 입력회로를 통과한 클럭신호가 공급되고, 제1 신호전달방향에 있어서 제2번째에서 최종번째까지의 각 논리게이트회로의 제1 입력단자에 공급되는 상기 입력클럭신호는 상기 버퍼회로를 구성하는 입력회로에 의해 상기 제1 신호전달방향에 있어서 순차 지연된 것이고,
    상기 제2 신호전달방향에 있어서 적어도 여러단째이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트회로의 출력단자에서 출력신호를 얻는 상기 지연회로,
    상기 지연회로의 여러개의 출력신호 중 1개를 선택하는 멀티플렉서 및
    상기 멀티플렉서를 제어해서 상기 내부클럭신호를 출력시키는 제어회로로 이루어지는 것이고,
    상기 여러개의 반도체 기억장치에 대해 공통으로 마련되고 상기 각 반도체 기억장치에 대해 상기 클럭신호를 공급하는 메모리 제어회로를 구비하고, 각 반도체 기억장치와 상기 메모리 제어회로 사이에서의 신호전달 지연시간을 조정하도록 각 반도체 기억장치의 상기 클럭발생회로가 제어되는 반도체 메모리 시스템.
  30. 여러개의 워드선과 여러개의 비트선의 교점에 메모리셀이 매트릭스 배치되어 이루어지는 메모리 어레이 및 상기 메모리 어레이의 메모리셀을 선택하는 어드레스 선택회로를 구비하고, 외부단자에서 공급되는 클럭신호에 따라서 데이타의 입출력을 실행하는 여러개의 반도체 기억장치 및 상기 여러개의 반도체 기억장치에 공통으로 마련되고 공통클럭신호를 받아 상기 클럭신호를 발생시키는 클럭발생회로를 구비해서 이루어지는 여러개의 반도체 메모리모듈을 구비하고,
    상기 각 메모리모듈에 탑재되는 클럭발생회로는
    제1 및 제2 입력단자에 입력되는 2개의 입력신호를 커플링시키는 임피던스소자가 상기 제1 및 제2 입력단자 사이에 마련되고, 상기 제1 및 제2 입력단자에 공급되는 입력신호에 따라서 출력신호를 형성하는 여러개의 논리게이트회로를 구비하고,
    상기 여러개의 논리게이트회로는 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치가능하게 된 지연회로로서,
    제1 신호전달방향에 있어서 제1번째 이외의 제K번째로 되고 제2 신호전달방향에 있어서 제L단째에 배치된 논리게이트회로KL의 상기 제1 입력단자에는 제1 신호전달방향에 있어서 동일한 K번째로 되고 제2 신호전달방향에 있어서 L-1단째로 된 논리게이트회로의 출력신호 또는 제1단째의 논리게이트회로에서는 입력클럭신호가 공급되고, 상기 논리게이트회로KL의 제2 입력단자에는 제1 신호전달방향에 있어서 1개 이전인 K-1번째로 되고 제2 신호전달방향에 있어서 동일한 L단째로 된 논리게이트회로의 제1 입력단자에 공급되는 입력신호가 공급되고,
    제1 신호전달방향에 있어서 제1번째로 되고 제2 신호전달방향에 있어서 L번째로 되는 논리게이트회로의 제2 입력단자에는 제1 신호전달방향에 있어서 최종단으로 되고 상기 제2 신호전달방향에 있어서 그것보다 전단으로 된 논리게이트회로이고 그것에 있어서의 제1 입력단자에 공급되는 입력신호와 동상의 관계로 되는 제1 입력단자에 공급되는 입력신호가 공급되고,
    상기 제2 신호전달방향에 있어서 제1단째로 되고 제1 신호전달방향에 있어서 제1번째로 된 논리게이트회로의 제1 및 제2 입력단자에는 버퍼회로를 구성하는 입력회로를 통과한 클럭신호가 공급되고, 제1 신호전달방향에 있어서 제2번째에서 최종번째까지의 각 논리게이트회로의 제1 입력단자에 공급되는 상기 입력클럭신호는 상기 버퍼회로를 구성하는 입력회로에 의해 상기 제1 신호전달방향에 있어서 순차 지연된 것이고,
    상기 제2 신호전달방향에 있어서 적어도 여러단째이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트회로의 출력단자에서 출력신호를 얻는 상기 지연회로,
    상기 지연회로의 여러개의 출력신호 중 1개를 선택하는 멀티플렉서 및
    상기 멀티플렉서를 제어해서 상기 클럭신호를 출력시키는 제어회로로 이루어지는 것이고,
    상기 여러개의 반도체 모듈에 대해 공통으로 마련되고 상기 각 반도체 메모리모듈에 대해 상기 공통클럭신호를 공급하는 메모리 제어회로를 구비하고, 각 반도체 메모리모듈과 상기 메모리 제어회로 사이에서의 신호전달 지연시간을 조정하도록 각 반도체 메모리모듈의 상기 클럭발생회로가 제어되는 반도체 메모리 시스템.
  31. 기본클럭신호에서 지연된 제1 클럭신호를 받고 제1 시간분해능을 갖고 상기 제1 클럭신호를 전파시키는 제1 지연회로,
    상기 제1 지연회로의 상기 시간분해능에 대응한 각 단의 지연신호의 에지와 상기 기본클럭신호의 제1 클럭에지를 비교해서 양 에지의 시간적 일치를 검출하는 제1 에지검출회로,
    상기 제1 에지검출회로의 검출신호에 의해 제어되어 상기 제1 지연회로의 대응하는 지연단의 지연신호를 선택하는 제1 멀티플렉서,
    상기 제1 멀티플렉서를 통해 얻은 제2 클럭신호를 받아 상기 제1 시간분해능보다 고정밀도의 제2 시간분해능을 갖고 상기 제2 클럭신호를 전파시키는 제2 지연회로,
    상기 제2 지연회로의 상기 시간분해능에 대응한 각 단의 지연신호의 에지와 상기 기본클럭신호의 제2 클럭에지를 비교해서 양 에지의 시간적 일치를 검출하는 제2 에지검출회로 및
    상기 제2 에지검출회로의 검출신호에 의해 제어되어 상기 제2 지연회로의 지연단에 대응하는 지연신호를 선택하는 제2 멀티플렉서를 구비하고,
    상기 제2 멀티플렉서를 통해 얻은 제3 클럭신호에 따라서 상기 기본클럭신호 또는 상기 기본클럭신호에 대응하는 신호와 동기화된 내부클럭신호를 형성해서 이루어지는 클럭동기회로로서,
    상기 제2 지연회로는
    제1 및 제2 입력단자에 입력되는 2개의 입력신호를 커플링시키는 임피던스소자가 상기 제1 및 제2 입력단자 사이에 마련되고, 상기 제1 및 제2 입력단자에 공급되는 입력신호에 따라서 출력신호를 형성하는 여러개의 논리게이트회로를 구비하고,
    상기 여러개의 논리게이트회로는 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치가능하게 되고,
    제1 신호전달방향에 있어서 제1번째 이외의 제K번째로 되고 제2 신호전달방향에 있어서 제L단째에 배치된 논리게이트회로KL의 상기 제1 입력단자에는 제1 신호전달방향에 있어서 동일한 K번째로 되고 제2 신호전달방향에 있어서 L-1단째로 된 논리게이트회로의 출력신호 또는 제1단째의 논리게이트회로에서는 입력클럭신호가 공급되고,
    상기 논리게이트회로KL의 제2 입력단자에는 제1 신호전달방향에 있어서 1개 이전인 K-1번째로 되고 제2 신호전달방향에 있어서 동일한 L단째로 된 논리게이트회로의 제1 입력단자에 공급되는 입력신호가 공급되고,
    제1 신호전달방향에 있어서 제1번째로 되고 제2 신호전달방향에 있어서 L번째로 되는 논리게이트회로의 제2 입력단자에는 제1 신호전달방향에 있어서 최종단으로 되고 상기 제2 신호전달방향에 있어서 그것보다 전단으로 된 논리게이트회로이고 그것에 있어서의 제1 입력단자에 공급되는 입력신호와 동상의 관계로 되는 제1 입력단자에 공급되는 입력신호가 공급되고,
    상기 제2 신호전달방향에 있어서 제1단째로 되고 제1 신호전달방향에 있어서 제1번째로 된 논리게이트회로의 제1 및 제2 입력단자에는 상기 제2 클럭신호에 대응하는 클럭신호가 공급되고, 제1 신호전달방향에 있어서 제2번째에서 최종번째까지의 각 논리게이트회로의 제1 입력단자에 공급되는 상기 입력클럭신호는 상기 제1 신호전달방향에 있어서 순차 지연된 것이고,
    상기 제2 신호전달방향에 있어서 적어도 여러단째이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트회로의 출력단자에서 출력신호를 얻는 상기 제2 지연회로를 갖는 클럭동기회로.
  32. 제31항에 있어서,
    상기 제1 지연회로와 마찬가지의 회로구성으로 된 제3 및 제4 지연회로,
    상기 제4 지연회로에 대응해서 마련된 제3 멀티플렉서 및
    상기 제2 지연회로와 마찬가지의 회로구성으로 된 제5 지연회로를 더 포함하고,
    상기 제1 멀티플렉서는 상기 제3 지연회로의 각 단의 지연신호를 상기 제1 에지검출회로의 검출신호에 의해 선택하는 것이고,
    상기 제3 멀티플렉서는 상기 제4 지연회로의 각 단의 지연신호를 상기 제1 에지검출회로의 검출신호에 의해 선택하는 것이고,
    상기 제2 지연회로의 입력에는 상기 제1 멀티플렉서의 출력신호가 공급되고 상기 제2 에지검출회로에 공급되는 지연신호를 형성하는 것이고,
    상기 제2 멀티플렉서는 상기 제5 지연회로의 각 단의 지연신호를 상기 제2 에지검출회로의 검출신호에 의해 선택하는 것인 클럭동기회로.
  33. 제31항 또는 제32항에 있어서,
    상기 제2 지연회로를 구성하는 지연회로는
    상기 제1 신호전달방향에 있어서 최종단으로 되고 제2 신호전달방향에 있어서 제1단째의 논리게이트회로의 제1 입력단자의 입력신호는 제1 신호전달방향에 있어서 제1번째이고 제2 신호전달방향에 있어서 제3단째의 논리게이트회로의 제2 입력단자에 공급되는 것이고, 제1 신호전달방향에 있어서 제1번째이고 제2 신호전달방향에 있어서 제2단째의 논리게이트회로의 제1 및 제2 입력단자에는 제1 및 제2 신호전달방향에 있어서 제1번째의 논리게이트회로의 출력신호가 공통으로 공급되는 것인 클럭동기회로.
  34. 제32항 또는 제33항에 있어서,
    상기 제1, 제3 및 제4 지연회로는 CMOS인버터회로가 종렬 접속되어 구성되는 것인 클럭동기회로.
  35. 제32항 또는 제33항 또는 제34항에 있어서,
    상기 제3 지연회로의 입력에는 제1 더미지연회로를 통해 입력신호가 공급되고,
    상기 제1 더미지연회로의 출력신호는 상기 제2 지연회로에서 출력되는 지연신호가 소정단수 이후로 되도록 설정하는 시간조정을 실행하는 제2 더미지연회로를 통해 상기 제1 지연회로의 입력에 공급되는 것인 클럭동기회로.
  36. 제32항, 제33항, 제34항 또는 제35항에 있어서,
    상기 제1 및 제2 에지검출회로는 각각 출력부에 래치회로를 구비하고, 소정의 제어신호에 의해 간헐적으로 동작상태로 됨과 동시에 비동작상태에서는 상기 래치회로에 유지된 검출신호를 출력시키는 것인 클럭동기회로.
  37. 제31항, 제32항, 제33항, 제34항, 제35항 또는 제36항에 있어서,
    상기 기본클럭신호는 외부단자에서 공급되는 외부클럭신호를 받는 입력버퍼회로를 통해 입력되는 것이고,
    상기 제2 멀티플렉서를 통과한 출력신호는 출력단 드라이버를 통해 출력되는 것이고, 상기 외부클럭신호와 상기 출력단 드라이버의 출력신호가 동기되는 것인 클럭동기회로.
  38. 제36항 또는 제37항에 있어서,
    상기 소정의 제어신호는 타이머회로에 의해 일정한 주기로 발생되는 것인 클럭동기회로.
  39. 외부단자에서 공급되는 클럭신호를 받는 입력버퍼회로,
    상기 입력버퍼를 통과한 클럭신호를 상기 입력버퍼 및 출력단 드라이버의 지연시간에 대응하는 지연시간을 갖고 지연시키는 제1 지연회로,
    상기 제1 지연회로의 출력신호 또는 상기 입력버퍼의 출력신호를 선택적으로 전달하는 스위치회로,
    상기 스위치회로를 통과한 입력신호를 지연시키는 제2 지연회로 및
    상기 제2 지연회로의 각 단의 지연신호 및 상기 입력버퍼를 통해 입력된 클럭신호의 1클럭 지연된 클럭에지를 비교해서 양 에지의 시간적 일치를 검출하고 그 검출결과를 유지하는 래치기능을 구비하고, 그 검출결과에 의해 상기 각 단의 지연신호를 출력시키는 선택회로를 구비하고,
    상기 스위치회로를 상기 제1 지연회로측에 접속해서 상기 에지검출회로에 의해 검출신호를 형성하고,
    상기 스위치회로를 상기 입력버퍼회로측으로 전환해서 상기 래치기능에 유지된 검출결과에 의해 상기 제2 지연회로의 지연신호를 상기 출력단 드라이버를 통해 출력시키는 클럭동기회로로서,
    상기 제2 지연회로는
    제1 및 제2 입력단자에 입력되는 2개의 입력신호를 커플링시키는 임피던스소자가 상기 제1 및 제2 입력단자 사이에 마련되고, 상기 제1 및 제2 입력단자에 공급되는 입력신호에 따라서 출력신호를 형성하는 여러개의 논리게이트회로를 구비하고,
    상기 여러개의 논리게이트회로는 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치가능하게 되고,
    제1 신호전달방향에 있어서 제1번째 이외의 제K번째로 되고, 제2 신호전달방향에 있어서 제L단째에 배치된 논리게이트회로KL의 상기 제1 입력단자에는 제1 신호전달방향에 있어서 동일한 K번째로 되고 제2 신호전달방향에 있어서 L-1단째로 된 논리게이트회로의 출력신호 또는 제1단째의 논리게이트회로에서는 입력클럭신호가 공급되고,
    상기 논리게이트회로KL의 제2 입력단자에는 제1 신호전달방향에 있어서 1개 이전인 K-1번째로 되고 제2 신호전달방향에 있어서 동일한 L단째로 된 논리게이트회로의 제1 입력단자에 공급되는 입력신호가 공급되고,
    제1 신호전달방향에 있어서 제1번째로 되고 제2 신호전달방향에 있어서 L번째로 되는 논리게이트회로의 제2 입력단자에는 제1 신호전달방향에 있어서 최종단으로 되고 상기 제2 신호전달방향에 있어서 그것보다 전단으로 된 논리게이트회로이고 그것에 있어서의 제1 입력단자에 공급되는 입력신호와 동상의 관계로 되는 제1 입력단자에 공급되는 입력신호가 공급되고,
    상기 제2 신호전달방향에 있어서 제1단째로 되고 제1 신호전달방향에 있어서 제1번째로 된 논리게이트회로의 제1 및 제2 입력단자에는 상기 스위치회로를 통과한 입력신호에 대응하는 클럭신호가 공급되고, 제1 신호전달방향에 있어서 제2번째에서 최종번째까지의 각 논리게이트회로의 제1 입력단자에 공급되는 상기 입력클럭신호는 상기 제1 신호전달방향에 있어서 순차 지연된 것이고,
    상기 제2 신호전달방향에 있어서 적어도 여러단째이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트회로의 출력단자에서 출력신호를 얻는 클럭동기회로.
  40. 외부단자에서 공급되는 클럭신호를 받는 입력버퍼회로,
    상기 입력버퍼를 통과한 클럭신호를 상기 입력버퍼 및 출력단 드라이버의 지연시간에 대응하는 지연시간을 갖고 지연시키는 제1 지연회로,
    상기 제1 지연회로의 출력신호를 받아 지연시키는 제2 지연회로,
    상기 제2 지연회로의 각 단의 지연신호와 상기 입력버퍼를 통해 입력된 클럭신호의 1클럭 지연된 클럭에지를 비교해서 양 에지의 시간적 일치를 검출하는 에지검출회로 및
    상기 입력버퍼를 통과한 클럭신호를 받아 지연시키는 제3 지연회로를 구비하고,
    상기 에지검출회로의 검출결과에 의해 상기 제3 지연회로의 지연신호를 출력단 드라이버를 통해 출력시키는 클럭동기회로로서,
    상기 제2 및 제3 지연회로는 각각
    제1 및 제2 입력단자에 입력되는 2개의 입력신호를 커플링시키는 임피던스소자가 상기 제1 및 제2 입력단자 사이에 마련되고, 상기 제1 및 제2 입력단자에 공급되는 입력신호에 따라서 출력신호를 형성하는 여러개의 논리게이트회로를 구비하고,
    상기 여러개의 논리게이트회로는 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치가능하게 되고,
    제1 신호전달방향에 있어서 제1번째 이외의 제K번째로 되고 제2 신호전달방향에 있어서 제L단째에 배치된 논리게이트회로KL의 상기 제1 입력단자에는 제1 신호전달방향에 있어서 동일한 K번째로 되고 제2 신호전달방향에 있어서 L-1단째로 된 논리게이트회로의 출력신호 또는 제1단째의 논리게이트회로에서는 입력클럭신호가 공급되고,
    상기 논리게이트회로KL의 제2 입력단자에는 제1 신호전달방향에 있어서 1개 이전인 K-1번째로 되고 제2 신호전달방향에 있어서 동일한 L단째로 된 논리게이트회로의 제1 입력단자에 공급되는 입력신호가 공급되고,
    제1 신호전달방향에 있어서 제1번째로 되고 제2 신호전달방향에 있어서 L번째로 되는 논리게이트회로의 제2 입력단자에는 제1 신호전달방향에 있어서 최종단으로 되고 상기 제2 신호전달방향에 있어서 그것보다 전단으로 된 논리게이트회로이고 그것에 있어서의 제1 입력단자에 공급되는 입력신호와 동상의 관계로 되는 제1 입력단자에 공급되는 입력신호가 공급되고,
    상기 제2 신호전달방향에 있어서 제1단째로 되고 제1 신호전달방향에 있어서 제1번째에서 최종번째까지의 각 논리게이트회로의 제1 입력단자에 공급되는 클럭신호는 상기 제1 신호전달방향에 있어서 순차 지연된 것이고,
    상기 제2 신호전달방향에 있어서 적어도 여러단째이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트회로의 출력단자에서 출력신호를 얻는 클럭동기회로.
  41. 여러개의 워드선과 여러개의 비트선의 교점에 메모리셀이 매트릭스 배치되어 이루어지는 메모리 어레이,
    상기 메모리 어레이의 메모리셀을 선택하는 어드레스 선택회로,
    외부단자에서 공급되는 외부클럭신호에 대응한 내부클럭신호를 발생시키는 클럭동기회로 및
    상기 클럭동기회로에 의해 발생된 내부클럭신호에 따라서 상기 메모리셀의 리드신호를 출력시키는 출력회로를 구비해서 이루어지고,
    상기 클럭동기회로는
    상기 외부클럭신호에 대응하는 기본클럭신호에서 지연된 제1 클럭신호를 받고 제1 시간분해능을 갖고 상기 제1 클럭신호를 전파시키는 제1 지연회로,
    상기 제1 지연회로의 상기 시간분해능에 대응한 각 단의 지연신호의 에지와 상기 기본클럭신호의 제1 클럭에지를 비교해서 양 에지의 시간적 일치를 검출하는 제1 에지검출회로,
    상기 제1 에지검출회로의 검출신호에 의해 제어되어 상기 제1 지연회로의 대응하는 지연단의 지연신호를 선택하는 제1 멀티플렉서,
    상기 제1 멀티플렉서를 통해 얻은 제2 클럭신호를 받아 상기 제1 시간분해능보다 고정밀도의 시간분해능을 갖고 상기 제2 클럭신호를 전파시키는 제2 지연회로,
    상기 제2 지연회로의 상기 시간분해능에 대응한 각 단의 지연신호의 에지와 상기 기본클럭신호의 제2 클럭에지를 비교해서 양 에지의 시간적 일치를 검출하는 제2 에지검출회로 및
    상기 제2 에지검출회로의 검출신호에 의해 제어되어 상기 제2 지연회로의 대응하는 지연단의 지연신호를 선택하는 제2 멀티플렉서를 구비하고,
    상기 제2 멀티플렉서를 통해 얻은 제3 클럭신호에 따라 상기 외부클럭신호와 동기화된 상기 내부클럭신호를 형성해서 이루어지는 클럭동기회로로서,
    상기 제2 지연회로는
    제1 및 제2 입력단자에 입력되는 2개의 입력신호를 커플링시키는 임피던스소자가 상기 제1 및 제2 입력단자 사이에 마련되고, 상기 제1 및 제2 입력단자에 공급되는 입력신호에 따라서 출력신호를 형성하는 여러개의 논리게이트회로를 구비하고,
    상기 여러개의 논리게이트회로는 제1 신호전달방향과 제2 신호전달방향으로 격자형상으로 배치가능하게 되고,
    제1 신호전달방향에 있어서 제1번째 이외의 제K번째로 되고 제2 신호전달방향에 있어서 제L단째에 배치된 논리게이트회로KL의 상기 제1 입력단자에는 제1 신호전달방향에 있어서 동일한 K번째로 되고 제2 신호전달방향에 있어서 L-1단째로 된 논리게이트회로의 출력신호 또는 제1단째의 논리게이트회로에서는 입력클럭신호가 공급되고,
    상기 논리게이트회로KL의 제2 입력단자에는 제1 신호전달방향에 있어서 1개 이전인 K-1번째로 되고 제2 신호전달방향에 있어서 동일한 L단째로 된 논리게이트회로의 제1 입력단자에 공급되는 입력신호가 공급되고,
    제1 신호전달방향에 있어서 제1번째로 되고 제2 신호전달방향에 있어서 L번째로 되는 논리게이트회로의 제2 입력단자에는 제1 신호전달방향에 있어서 최종단으로 되고 상기 제2 신호전달방향에 있어서 그것보다 전단으로 된 논리게이트회로이고 그것에 있어서의 제1 입력단자에 공급되는 입력신호와 동상의 관계로 되는 제1 입력단자에 공급되는 입력신호가 공급되고,
    상기 제2 신호전달방향에 있어서 제1단째로 되고 제1 신호전달방향에 있어서 제1번째에서 최종번째까지의 각 논리게이트수단의 제1 입력단자에 공급되는 상기 입력클럭신호는 상기 제1 신호전달방향에 있어서 순차 지연된 것이고,
    상기 제2 신호전달방향에 있어서 적어도 여러단째이고 제1 신호전달방향으로 배열되는 여러개의 논리게이트회로의 출력단자에서 출력신호를 얻는 반도체 집적회로장치.
  42. 제41항에 있어서,
    상기 제1 지연회로와 마찬가지의 회로구성으로 된 제3 및 제4 지연회로,
    상기 제3 지연회로에 대응해서 마련된 제3 멀티플렉서 및
    상기 제2 지연회로와 마찬가지의 회로구성으로 된 제5 지연회로를 더 포함하고,
    상기 제1 멀티플렉서는 상기 제3 지연회로의 각 단의 지연신호를 상기 제1 에지검출회로의 검출신호에 의해 선택하는 것이고,
    상기 제3 멀티플렉서는 상기 제4 지연회로의 각 단의 지연신호를 상기 제1 에지검출회로의 검출신호에 의해 선택하는 것이고,
    상기 제2 지연회로의 입력에는 상기 제1 멀티플렉서의 출력신호가 공급되어 상기 제2 에지검출회로에 공급되는 지연신호를 형성하는 것이고,
    상기 제2 멀티플렉서는 상기 제5 지연회로의 각 단의 지연신호를 상기 제2 에지검출회로의 검출신호에 의해 선택하는 것인 반도체 집적회로장치.
  43. 제42항에 있어서,
    상기 제3 지연회로의 입력에는 제1 더미지연회로를 통해 입력신호가 공급되고,
    상기 제1 더미지연회로의 출력신호는 상기 제2 지연회로에서 출력되는 지연신호가 소정단수 이후로 되도록 설정하는 시간조정하는 제2 더미지연회로를 통해 상기 제1 지연회로의 입력에 공급되는 것인 반도체 집적회로장치.
  44. 제43항에 있어서,
    상기 기본클럭신호는 외부단자에서 공급되는 외부클럭신호를 받는 입력버퍼회로를 통해 입력되는 것이고,
    상기 제1 더미지연회로는 클럭인에이블신호에 따라 동작상태와 비동작상태로 되고 비동작상태에서는 출력신호를 한쪽의 레벨로 고정시키는 것이고,
    상기 제1 및 제2 에지검출회로는 각각 출력부에 래치회로를 구비해서 검출결과를 유지하는 것인 반도체 집적회로장치.
  45. 제43항 또는 제44항에 있어서,
    상기 제1 더미지연회로 및 제1 및 제2 에지검출회로는 상기 반도체 집적회로장치에 내장된 타이머회로에 의해 일정한 주기로 발생되는 제어신호에 의해 간헐적으로 동작상태로 되는 것인 반도체 집적회로장치.
  46. 제40항, 제41항, 제42항, 제43항 또는 제44항에 있어서,
    상기 클럭동기회로에 의해 형성된 내부클럭신호의 상승에지와 하강에지의 양쪽에 대응해서 외부와의 데이타의 입력 또는 출력이 실행되는 것인 반도체 집적회로장치.
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