KR100269316B1 - 동기지연회로가결합된지연동기루프(dll)및위상동기루프(pll) - Google Patents

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Abstract

본 발명은 동기 지연 회로가 결합된 지연 동기 루프(DLL) 및 위상 동기 루프(PLL)를 개시한다. 이는 위상 동기 루프(PLL) 및 지연 동기 루프(DLL)를 SDL(Synchronous Delay Line)과 같은 동기 지연 회로와 결합하여 동기 지연 회로는 외부 클럭과 조악하게 동기된(coarse locking) 클럭을 발생하고 지연 동기 루프(DLL) 또는 위상 동기 루프(PLL)는 동기 지연 회로에서 출력된 클럭을 외부 클럭에 더 정밀하게 동기(fine phase locking)된 내부 클럭을 발생함으로써, 내부 클럭이 외부 클럭에 위상 동기되는 시간(locking time)이 빨라지고 동기 범위(locking range)의 정밀도가 커지는 잇점이 있다.

Description

동기 지연 회로가 결합된 지연 동기 루프(ＤＬＬ) 및 위상 동기 루프(ＰＬＬ){Delayed locked loop ＆ phase locked loop merged with synchronous delay circuit}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 외부 클럭에 위상 동기된 내부 클럭을 발생하기 위한 동기 지연 회로가 결합된 지연 동기 루프(DLL) 및 위상 동기 루프(PLL)에 관한 것이다.
외부 클럭에 동기되어 동작하는 반도체 메모리 또는 중앙 처리 장치(CPU) 등의 반도체 장치들은 클럭 버퍼와 클럭 드라이버를 이용하여 내부 클럭을 발생하는데, 상기 내부 클럭은 상기 외부 클럭에 비해 일정 시간 지연되므로 반도체 장치의 고주파수 동작 성능을 저하시킨다.
다시말해서 외부 클럭 입력 후 데이터가 출력되는 출력 데이터 액세스 시간(tAC)은 항상 외부 클럭 발생 후 내부 클럭이 발생하는 시간보다 커진다.
따라서 내부 클럭의 지연으로 인해 출력 데이터 액세스 시간(tAC)이 커지는 것과 같은 반도체 장치의 성능 저하를 방지하기 위해서는 내부 클럭을 외부 클럭에 정확하게 동기시키는 회로가 요구되는데, 여기에는 지연 동기 루프(DLL;Delay Locked Loop)와 위상 동기 루프(PLL;Phase Locked Loop)가 있다.
도 1은 종래 기술에 의한 지연 동기 루프(DLL;Delay Locked Loop)의 개략도이다.
상기 도 1을 참조하면, 지연 동기 루프(DLL)는 위상 검출기(Phase Detector, 1), 저대역 여파기(LPF;Low Pass Filter, 2), 및 전압 제어 지연선(Voltage-Controlled Delay Line, 3)을 포함한다.
상기 위상 검출기(1)는 외부 클럭(Ext.CLK)과 내부 클럭(Int.CLK)의 위상을 비교하여 그 차이를 검출하고, 상기 저대역 여파기(2)는 상기 위상 검출기(1)의 출력단에 연결되고 상기 전압 제어 지연선(3)의 지연 시간을 조정하기 위한 제어 전압(Vcont)을 발생하고, 상기 전압 제어 지연선(3)은 직렬로 연결된 다수의 인버터들을 포함하고 상기 외부 클럭(Ext.CLK)을 입력으로하여 일정 시간 지연된 내부 클럭(Int.CLK)을 출력한다.
그러나 이때 상기 전압 제어 지연선(3)에서 출력되는 내부 클럭(CLK)이 상기 외부 클럭(Ext.CLK)에 동기되기 위해서는 상기 외부 클럭(Ext.CLK)의 싸이클 시간의 수백배의 시간이 요구되고 동작 전류가 수십 mA되므로 통상의 반도체 장치에 적용하기 어려운 문제점이 있다.
도 2는 종래 기술에 의한 위상 동기 루프(PLL;Phase Locked Loop)의 개략도이다.
상기 도 2를 참조하면, 위상 동기 루프(PLL)는 위상·주파수 검출기(Phase·Frequency Detector, 11), 저대역 여파기(LPF;Low Pass Filter, 12), 및 전압 제어 지연선(Voltage-Controlled Delay Line, 13)을 포함한다.
상기 위상·주파수 검출기(11)는 외부 클럭(Ext.CLK)과 내부 클럭(Int.CLK)의 위상 및 주파수를 비교하여 그 차이를 검출하고, 상기 저대역 여파기(12)는 상기 위상 검출기(11)의 출력단에 연결되고 상기 전압 제어 지연선(13)의 지연 시간을 조정하기 위한 제어 전압(Vcont)을 발생한다. 그리고 상기 전압 제어 지연선(13)은 상기 제어 전압(Vcont)에 응답하여 내부 클럭(Int.CLK)을 출력하고 상기 내부 클럭(Int.CLK)은 다시 상기 전압 제어 지연선(13)으로 입력된다.
따라서 상기 전압 제어 지연선(13)은 링 발진기(Ring Oscillator) 역할을 한다.
상기 위상 동기 루프(PLL)도 상기 도 1에 도시된 지연 동기 루프(DLL)와 동일한 문제점을 가지므로, 최근에는 상기 위상 동기 루프(PLL)와 지연 동기 루프(DLL)를 결합함으로써 상기 위상 동기 루프(PLL)의 빠른 동기 시간(Locking Time)과 상기 지연 동기 루프(DLL)의 넓은 동기 범위(Locking Range)를 이용하는 기술이 시도되었지만 상기의 문제점을 해결하지는 못하였다.
따라서 단순한 지연 수단들을 사용하여 그 내부 지연 시간이 외부 클럭의 싸이클 시간에 상응하도록 함으로써 외부 클럭의 위상과 내부 클럭의 위상을 일치시키는 동기 지연 회로(Synchronized Delay Circuit)를 이용하게 되었다.
상기 동기 지연 회로로는 SDL(Synchronous Delay Line), SMD(Synchronous Mirror Delay), HPLD(Hierarchical Phase Locking Delay)등이 있다.
도 3은 종래 기술에 의한 동기 지연 회로의 개략도이다.
상기 도 3을 참조하면, 상기 동기 지연 회로는 SDL(Synchronous Delay Line)로서, 클럭 버퍼(21), 더미 클럭 지연부(22), 제 1 클럭 지연부(23), 비교부(24), 제 2 클럭 지연부(25), 및 클럭 드라이버(26)를 포함한다.
상기 클럭 버퍼(21)는 외부 클럭(Ext.CLK)을 입력으로하여 제 1 지연 시간(d1) 지연되고 버퍼링된 제 1 클럭(CLK1)을 출력한다. 이때 tCK는 상기 외부 클럭(Ext.CLK)의 싸이클 시간을 나타낸다.
상기 더미 클럭 지연부(22)는 상기 외부 클럭(Ext.CLK)과 내부 클럭(Int.CLK)의 위상차를 상기 싸이클 타임(tCK)의 정수배로 조절하기 위한 것으로서, 상기 제 1 클럭(CLK1)을 상기 제 1 지연 시간(d1)과 상기 클럭 드라이버(26)에서 지연되는 제 2 지연 시간(d2)을 합한 시간만큼 지연시킨다.
상기 제 1 클럭 지연부(23)는 직렬로 연결된 제 1 단위 지연 수단들(27)을 포함하고, 상기 제 1 단위 지연 수단들(27)의 각 출력단에서는 상기 제 2 클럭(CLK)을 서로 다르게 지연시킨 제 3 클럭(CLK3)들이 출력된다.
상기 비교부(24)는 상기 클럭 버퍼(21)에서 출력된 제 1 클럭(CLK1)과 상기 제 3 클럭(CLK3)들을 비교하는 다수의 비교기들(28)을 포함하고, 상기 제 3 클럭들(CLK3) 중 상기 제 1 클럭(CLK1)에 대해 상기 싸이클 시간(tCK)만큼 지연된 제 4 클럭(CLK4)을 래치한다. 따라서 상기 제 4 클럭(CLK4)은 상기 제 2 클럭(CLK2)에 비해 상기 싸이클 시간(tCK)에서 상기 제 1 및 제 2 지연 시간(d1,d2)을 뺀 시간(tCK-(d1+d2))만큼 지연된다.
상기 제 2 클럭 지연부(25)는 직렬로 연결된 제 2 단위 지연 수단들(29)을 포함하고, 상기 싸이클 시간(tCK)에서 상기 제 1 및 제 2 지연 시간(d1,d2)을 뺀 시간만큼 상기 제 1 클럭(CLK1)을 지연시켜 제 5 클럭(CLK5)을 출력한다.
상기 클럭 드라이버(26)는 상기 제 5 클럭(CLK5)을 입력으로하여 제 2 지연 시간(d2)만큼 지연된 내부 클럭(Int.CLK)을 출력하고 상기 내부 클럭(Int.CLK)은 반도체 메모리 장치 내의 회로들을 드라이빙한다.
따라서 상기 동기 지연 회로는 내부 클럭(Int.CLK)을 외부 클럭(Ext.CLK)에 동기시키기 위해 클럭 버퍼(21)에서 지연되는 제 1 지연 시간(d1)과 클럭 드라이버(26)에서 지연되는 제 2 지연 시간(d2)의 합(d1+d2)만큼 지연되는 더미 클럭 지연부(22)를 추가하고, 상기 제 3 클럭(CLK3)들 중 상기 제 1 클럭(CLK2)과 상기 외부 클럭(Ext.CLK)의 싸이클 시간(tCK)의 정수배인 클럭이 상기 제 2 클럭(CLK2)보다 지연되는 시간을 측정하고 그 측정된 시간만큼 제 2 클럭 지연부(25)에서 상기 제 4 클럭(CLK4)을 지연시킴으로써 상기 내부 클럭(Int.CLK)은 상기 외부 클럭(Ext.CLK)에 동기된다.
도 4는 상기 도 3에 도시된 동기 지연 회로의 동작 상태를 나타낸 타이밍도이다.
상기 도 4를 참조하면, 제 1 클럭(CLK1)은 외부 클럭(Ext.CLK)보다 제 1 지연 시간(d1)만큼 지연되고, 제 2 클럭(CLK2)은 상기 제 1 클럭(CLK1)보다 제 1 지연 시간(d1)과 제 2 지연 시간(d2)을 합한 시간(d1+d2)만큼 지연된다.
제 3 클럭(CLK3)들은 제 1 단위 지연 수단(도 3의 27)의 지연 시간 만큼 각각 지연되고, 제 4 클럭(CLK4)은 상기 제 3 클럭(CLK3)들 중 상기 제 1 클럭(CLK1)보다 상기 외부 클럭(Ext.CLK)의 싸이클 시간(tCK)의 정수배가 되는 어느 하나로서, 본 실시예에서는 1배인 경우를 예로들어 설명하기로한다.
제 5 클럭(CLK5)은 상기 제 4 클럭(CLK4)보다 상기 외부 클럭(Ext.CLK)의 싸이클 시간(tCK)에서 상기 제 1 지연 시간(d1)과 제 2 지연 시간(d2)을 뺀 시간(tCK-(d1+d2))만큼 지연되고, 내부 클럭(Int.CLK)은 상기 제 5 클럭(CLK5)이 제 2 지연 시간(d2)만큼 지연된 클럭이다.
따라서 상기 내부 클럭(Int.CLK)이 상기 외부 클럭(Ext.CLK)보다 지연된 시간은 상기 외부 클럭(Ext.CLK)의 싸이클 시간(tCK)의 2배(2tck;d1+(d1+d2)+(tck-(d1+d2))+(tck-(d1+d2))=2tck)가 됨으로써 상기 내부 클럭(Int.CLK)은 상기 외부 클럭(Ext.CLK)에 동기되었음을 알 수 있다.
도 5는 상기 도 3에 도시된 동기 지연 회로의 회로도이다.
상기 도 5를 참조하면, 제 1 클럭 지연부(도 3의 23)의 제 1 단위 지연 수단들(27)과 제 2 클럭 지연부(도 3의 25)의 제 2 단위 지연 수단들(29), 및 클럭 드라이버(도 3의 26)는 각각 직렬로 연결된 2개의 인버터를 포함한다.
클럭 버퍼(21)는 외부 클럭(Ext.CLK)을 입력으로하여 버퍼링된 제 1 클럭(CLK1)을 출력하고, 차동 증폭기와 직렬로 연결된 다수의 인버터들(도시하지 않음)을 포함한다.
비교기(28)들은 상기 제 1 클럭(CLK1)의 논리 하이 및 논리 로우에 각각 응답하는 제 1 및 제 2 전송 게이트들(31,33)과 제 1 및 제 2 래치 수단들(32,34)을 포함한다. 상기 제 1 전송 게이트들(31)이 스위칭 온될 경우 상기 제 1 래치 수단들(32)은 더미 클럭 지연부(22)로부터 출력된 제 2 클럭(CLK2) 또는 상기 제 1 단위 지연수단들(27) 각각으로부터 출력된 제 3 클럭들(CLK3)을 래치하고 상기 제 2 전송 게이트들(33)이 스위칭 온될 경우 상기 제 2 래치 수단들(34)은 상기 제 1 래치 수단(32)에 래치된 클럭을 입력으로하여 상기 제 2 단위 지연 수단들(29)의 각 입력단에 형성된 제 3 전송 게이트들(37)중 어느 하나를 스위칭 온하기 위한 제 1 제어 신호들(F1∼Fn)과 스위칭 온된 제 3 전송 게이트(37) 다음단에 형성된 하나 이상의 제 3 전송 게이트들을 스위칭 오프하기 위한 제 2 제어 신호들(A1∼An)을 출력한다.
상기 제 1 제어 신호들(F1∼Fn)은 상기 제 1 래치 수단(31)에 래치된 제 3 클럭들(CLK3)의 라이징 에지 및 폴링 에지가 상기 제 2 전송 게이트들(33)을 스위칭 온/오프하는 제 1 클럭(CLK1)의 라이징 에지 및 폴링 에지와 동일할 경우에만 논리 로우된다. 따라서 상기 비교기들(28) 중 논리 로우인 제 1 제어 신호를 첫 번째로 출력하는 제 1 비교기는 논리 로우인 제 2 제어 신호를 출력함으로써 상기 제 1 비교기 이후의 비교기들(28)은 논리 하이인 제 1 제어 신호와 논리 로우인 제 2 제어 신호(A)를 출력한다.
그 결과 상기 제 2 클럭 지연부(도 3의 25)는 상기 제 1 클럭(CLK1)이 상기 제 2 단위 지연 수단들(29) 중 상기 제 1 제어 신호가 논리 로우인 전송 게이트의 출력단에 연결된 제 2 단위 지연 수단까지 차례로 통과된 제 5 클럭(CLK5)을 출력한다.
클럭 드라이버(26)는 상기 제 5 클럭(CLK5)을 입력으로하여 내부 클럭(Int.CLK)을 발생한다,
도 6은 상기 도 5에 도시된 제 1 및 제 2 제어 신호를 발생하는 회로 및 이들의 진리표이다.
상기 도 6을 참조하면, 제 2 래치 수단(도 5의 34)은 인버터들(도시하지 않음, 도 5의 54,55), 상기 인버터(55)에서 출력된 제 1 신호(B)와 이전단의 비교기에서 출력된 이전의 제 2 제어 신호(A)를 입력으로하는 제 1 낸드 게이트(51), 상기 제 1 낸드 게이트(51)에서 출력된 신호와 상기 이전의 제 2 제어 신호(A)를 입력으로하여 제 1 제어 신호(F)를 출력하는 제 2 낸드 게이트(52), 상기 제 1 낸드 게이트(51)에서 출력된 신호를 반전시켜 다음단의 비교기에 입력하기위한 다음의 제 2 제어 신호(A+1)를 출력하는 인버터(53)로 구성된다.
진리표를 참조하여 설명하면, 상기 이전의 제 2 제어 신호(A)가 논리 로우(VSS)이면 다음의 제 2 제어 신호(A+1) 및 제 1 제어 신호(F)는 논리 하이(VCC)되고, 상기 이전의 제 2 제어 신호(A)가 논리 하이(VCC)이고 상기 제 1 신호(B)가 논리 로우(VSS)일 때만 상기 제 1 제어 신호(F)가 논리 로우(VSS)되고, 이때 상기 다음의 제 2 제어 신호(A+1)는 논리 로우(VSS)된다.
따라서 상기와 같은 회로들이 직렬로 연결될 경우 상기 이전의 제 2 제어 신호(A)가 논리 하이(VCC)이고 상기 제 1 신호(B)가 논리 로우(VSS)인 회로만 논리 로우(VSS)인 제 1 제어 신호(F)를 출력하고 그 이외의 회로들은 논리 하이(VCC)인 제 1 제어 신호(F)를 출력한다.
상기에서 설명된 종래의 동기 지연선(SDL)은 위상 동기 루프(PLL) 및 지연 동기 루프(DLL)와 같은 클로즈드 루프 방식(closed loop type)이 아닌 오픈 루프 방식(open loop type)으로서, 동기 시간(locking time)이 외부 클럭의 싸이클 시간(tCK)의 정수배가 되어 위상 동기 루프(PLL) 및 지연 동기 루프(DLL)보다 빠른 장점이 있는 반면 동기 범위(locking range)의 마진(margin)이 작아 정밀도가 낮은 단점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 내부 클럭이 외부 클럭에 동기되는 시간(locking time)이 빠르고 동기 범위(locking range)의 정밀도가 큰 동기 지연 회로가 결합된 지연 동기 루프(DLL)를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 내부 클럭이 외부 클럭에 동기되는 시간(locking time)이 빠르고 동기 범위(locking range)의 정밀도가 큰 동기 지연 회로가 결합된 위상 동기 루프(PLL)를 제공하는데 있다.
도 1은 종래 기술에 의한 지연 동기 루프(DLL;Delay Locked Loop)의 개략도이다.
도 2는 종래 기술에 의한 위상 동기 루프(PLL;Phase Locked Loop)의 개략도이다.
도 3은 종래 기술에 의한 동기 지연 회로의 개략도이다.
도 4는 상기 도 3에 도시된 동기 지연 회로의 동작 상태를 나타낸 타이밍도이다.
도 5는 상기 도 3에 도시된 동기 지연 회로의 회로도이다.
도 6은 상기 도 5에 도시된 제 1 및 제 2 제어 신호를 발생하는 회로 및 이들의 진리표이다.
도 7은 본 발명에 의한 동기 지연 회로가 결합된 지연 동기 루프(DLL)의 개략도이다.
도 8은 상기 도 7에 도시된 동기 지연 회로가 결합된 지연 동기 루프(DLL)의 회로도이다.
도 9는 상기 도 8에 도시된 플래그 신호(Flag)를 발생하는 회로도이다.
도 10은 본 발명에 의한 동기 지연 회로가 결합된 위상 동기 루프(PLL)의 개략도이다.
상기 과제를 이루기 위하여 본 발명은, 외부 클럭에 동기된 클럭을 출력하는 동기 지연 회로, 및 상기 동기 지연 회로에서 출력된 클럭을 입력으로하여 상기 외부 클럭에 더 정밀하게 동기된 내부 클럭을 발생하는 지연 동기 루프(DLL)를 포함하는 것을 특징으로하는 동기 지연 회로가 결합된 지연 동기 루프(DLL)를 제공한다.
상기 동기 지연 회로는 SDL(Synchronous Delay Line), SMD(Synchronous Mirror Delay), 및 HPLD(Hierarchical Phase Locking Delay) 등인 것이 바람직하다.
상기 동기 지연 회로는 직렬로 연결된 다수의 단위 지연 수단들과 상기 단위 지연 수단들의 각 출력단에 나타난 클럭들 중 어느 하나를 선택하고 상기 지연 동기 루프를 인에이블시키는 플래그 신호를 발생하는 제어 수단을 포함하고, 상기 지연 동기 루프는 상기 플래그 신호에 의해 인에이블되고 상기 외부 클럭의 위상과 정수배로 동기된 내부 클럭을 발생하는 것이 바람직하다.
예컨대 상기 동기 지연 회로는 외부 클럭을 입력으로하여 지연된 제 1 클럭을 발생하는 클럭 버퍼, 상기 제 1 클럭을 입력으로하여 상기 제 1 클럭이 제 1 지연 시간 지연된 제 2 클럭을 출력하는 제 1 더미 클럭 지연부, 상기 제 1 더미 클럭 지연부의 출력단에서 각각 입력된 클럭을 제 2 지연 시간 지연시키는 제 1 단위 지연 수단들이 직렬로 연결된 제 1 클럭 지연부, 및 상기 제 1 단위 지연 수단들에서 출력된 제 3 클럭들과 상기 제 1 클럭을 입력으로하여 상기 각 제 3 클럭과 상기 제 1 클럭의 위상 차이를 비교하여 제 1 제어 신호들 및 플래그 신호를 발생하는 비교부를 포함하고, 상기 지연 동기 루프는 상기 플래그 신호에 응답하고 각각 입력된 클럭을 제 3 지연 시간 지연시키는 직렬로 연결된 제 2 단위 지연 수단들과, 상기 제 2 단위 지연 수단들의 각 출력단에서 상기 제 1 제어 신호들에 응답하는 스위칭 수단들을 구비하고, 상기 스위칭 수단들 중 스위칭 온된 어느 하나는 상기 제 2 단위 지연 수단들에서 출력된 제 4 클럭들 중 어느 하나를 출력하는 제 2 클럭 지연부, 상기 스위칭 온된 스위칭 수단으로부터 출력된 클럭을 입력으로하여 일정 시간 지연시킨 후 내부 클럭을 발생하는 클럭 드라이버, 상기 내부 클럭을 입력으로하여 제 4 지연 시간동안 지연시키는 제 2 더미 클럭 지연부, 상기 제 2 더미 클럭 지연부에서 출력된 클럭과 상기 제 1 클럭을 입력으로하여 그 위상 차이를 검출하는 위상 검출기, 및 상기 위상 검출기의 출력단에 연결되고 상기 제 3 지연 시간을 제어하기 위한 제어 전압(Vcont)을 출력하는 저대역 여파기(Low Pass Filter)를 포함한다.
상기 제 1 지연 시간은 상기 클럭 버퍼의 지연 시간과 상기 클럭 드라이버의 지연 시간을 합한 시간이고, 상기 제 4 지연 시간은 상기 클럭 버퍼의 지연 시간과 같은 것이 바람직하다.
상기 제 2 클럭 지연부는 상기 제 2 단위 지연 수단들이 상기 제어 전압 및 상기 플래그 신호에 의해 제어되는 전압 제어 지연선인 것이 바람직하다.
상기 제 2 클럭 지연부는 상기 제 4 클럭들 중 상기 제 1 클럭 지연부에서 상기 제 3 클럭들 중 상기 제 1 클럭의 위상과 가장 일치하는 클럭이 상기 제 2 클럭보다 지연된 제 5 지연 시간 정도로 상기 제 1 클럭보다 지연된 클럭을 출력하는 것이 바람직하다.
상기 비교기들 각각은 상기 제 1 클럭이 한 논리 상태일 때 상기 제 3 클럭을 래치하는 제 1 래치 수단, 및 상기 제 1 클럭이 다른 논리 상태일 때 상기 제 1 래치 수단에 래치된 클럭을 입력으로하여 상기 스위칭 수단들 중 어느 하나를 스위칭하기 위한 제 1 제어 신호와 그 조합에 의해 플래그 신호를 발생하는 제 2 래치 수단을 포함하는 것이 바람직하다.
상기 제 3 지연 시간은 상기 제어 전압(Vcont)에 따라 상기 제 2 지연 시간 내지 상기 제 2 지연 시간의 2배인 것이 바람직하다.
상기 다른 과제를 이루기 위하여 본 발명은, 외부 클럭에 동기된 클럭을 출력하는 동기 지연 회로, 및 상기 동기 지연 회로에서 출력된 클럭을 입력으로하여 상기 외부 클럭에 더 정밀하게 동기된 내부 클럭을 발생하는 위상 동기 루프(PLL)를 포함하는 것을 특징으로하는 동기 지연 회로가 결합된 위상 동기 루프(PLL)를 제공한다.
상기 동기 지연 회로는 SDL(Synchronous Delay Line), SMD(Synchronous Mirror Delay), 및 HPLD(Hierarchical Phase Locking Delay) 등인 것이 바람직하다.
상기 동기 지연 회로는 직렬로 연결된 다수의 단위 지연 수단들과 상기 단위 지연 수단들의 각 출력단에 나타난 클럭들 중 어느 하나를 선택하고 상기 지연 동기 루프를 인에이블시키는 플래그 신호를 발생하는 제어 수단을 포함하고, 상기 지연 동기 루프는 상기 플래그 신호에 의해 인에이블되고 상기 외부 클럭의 위상과 정수배로 동기된 내부 클럭을 발생하는 것이 바람직하다.
상기 동기 지연 회로는 외부 클럭을 입력으로하여 지연된 제 1 클럭을 발생하는 클럭 버퍼, 상기 제 1 클럭을 입력으로하여 상기 제 1 클럭이 제 1 지연 시간 지연된 제 2 클럭을 출력하는 제 1 더미 클럭 지연부, 및 상기 제 1 더미 클럭 지연부의 출력단에서 각각 입력된 클럭을 제 2 지연 시간 지연시키는 제 1 단위 지연 수단들이 직렬로 연결된 제 1 클럭 지연부를 포함하고, 상기 위상 동기 루프는 상기 제 1 단위 지연 수단들에서 출력된 제 3 클럭들과 상기 제 1 클럭을 입력으로하여 상기 각 제 3 클럭과 상기 제 1 클럭의 위상 차이를 비교하여 제 1 제어 신호들 및 플래그 신호를 발생하는 비교부, 상기 플래그 신호에 응답하고 각각 입력된 클럭을 제 3 지연 시간 지연시키는 직렬로 연결된 제 2 단위 지연 수단들과, 상기 제 2 단위 지연 수단들의 각 출력단에서 상기 제 1 제어 신호들에 응답하는 스위칭 수단들을 구비하고, 상기 스위칭 수단들 중 스위칭 온된 어느 하나는 상기 제 2 단위 지연 수단들에서 출력된 제 4 클럭들 중 어느 하나를 출력하는 제 2 클럭 지연부, 상기 스위칭 온된 스위칭 수단으로부터 출력된 클럭을 입력으로하여 일정 시간 지연시킨 후 내부 클럭을 발생하는 클럭 드라이버, 상기 내부 클럭을 입력으로하여 제 4 지연 시간동안 지연시키는 제 2 더미 클럭 지연부, 상기 제 2 더미 클럭 지연부에서 출력된 클럭을 반전시키고 상기 반전된 클럭을 상기 제 2 클럭 지연부로 출력하는 인버터, 상기 제 1 클럭과 상기 인버터에서 출력된 클럭을 입력으로하여 그 위상과 주파수의 차이를 검출하는 위상·주파수 검출기, 및 상기 위상·주파수 검출기의 출력단에 연결되고 상기 제 3 지연 시간을 제어하기 위한 제어 전압(Vcont)을 출력하는 저대역 여파기(Low Pass Filter)를 포함하는 것이 바람직하다.
상기 제 1 지연 시간은 상기 클럭 버퍼의 지연 시간과 상기 클럭 드라이버의 지연 시간을 합한 시간의 2배이고, 상기 제 4 지연 시간은 상기 클럭 버퍼의 지연 시간과 같은 것이 바람직하다.
상기 제 2 클럭 지연부는 상기 제어 전압에 의해 제어되고 상기 클럭 버퍼, 제 2 더미 클럭 지연부, 및 인버터와 함께 발진기(Oscillator)를 형성하는 것이 바람직하다.
상기 제 3 지연 시간은 상기 제 2 지연 시간의 1/2인 것이 바람직하다.
상기 비교기들 각각은 상기 제 1 클럭이 한 논리 상태일 때 상기 제 3 클럭을 래치하는 제 1 래치 수단, 및 상기 제 1 클럭이 다른 논리 상태일 때 상기 제 1 래치 수단에 래치된 클럭을 입력으로하여 상기 스위칭 수단들 중 어느 하나를 스위칭하기 위한 제 1 제어 신호와 그 조합에 의해 플래그 신호를 발생하는 제 2 래치 수단을 포함하는 것이 바람직하다.
따라서 본 발명에 의하면, 위상 동기 루프(PLL) 및 지연 동기 루프(DLL)를 SDL(Synchronous Delay Line)과 같은 위상 지연 회로와 결합함으로써 출력 신호인 내부 클럭이 입력 신호인 외부 클럭에 위상 동기되는 시간(locking time)이 빠르고 동기 범위의 정밀도가 커진다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
도 7은 본 발명에 의한 동기 지연 회로가 결합된 지연 동기 루프(DLL)의 개략도이다.
상기 도 7을 참조하면, 지연 동기 루프(DLL,102)는 동기 지연 회로(101)와 결합되고, 상기 동기 지연 회로(101)는 외부 클럭(Ext.CLK)에 대해 정수배, 예컨대 2배의 싸이클 시간이 지연되고 그 위상이 조악하게 동기된(coarse locking) 클럭을 발생하고, 상기 지연 동기 루프(102)는 상기 동기 지연 회로(101)에서 출력된 클럭을 입력으로하여 그 위상이 상기 외부 클럭(Ext.CLK)에 보다 정밀하게 동기된(fine phase locking) 내부 클럭(Int.CLK)을 발생한다.
상기 동기 지연 회로(101)는 동기 지연선(SDL)로서 클럭 버퍼(121),제 1 더미 클럭 지연부(122), 제 1 클럭 지연부(123), 및 비교부(124)를 포함하고, 상기 지연 동기 루프(102)는 위상 검출기(Phase Detector, 111), 저대역 여파기(LPF;Low Pass Filter, 112), 제 2 더미 클럭 지연부(113), 클럭 드라이버(114), 및 제 2 클럭 지연부(115)를 포함한다.
상기 클럭 버퍼(121)는 외부 클럭(Ext.CLK)을 입력으로하여 제 1 지연 시간(d1) 지연되고 버퍼링된 제 1 클럭(CLK1)을 출력하고, 차동 증폭기와 직렬로 연결된 다수의 인버터들(도시하지 않음)을 포함한다.
이때 tCK는 상기 외부 클럭(Ext.CLK)의 싸이클 시간을 나타낸다.
상기 제 1 더미 클럭 지연부(122)는 상기 외부 클럭(Ext.CLK)과 내부 클럭(Int.CLK)의 위상차를 상기 싸이클 시간(tCK)의 정수배로 조절하기 위한 것으로서, 상기 지연 동기 루프(102)에 포함된 클럭 드라이버(114)의 제 2 지연 시간(d2)과 상기 제 1 지연 시간(d1)을 합한 시간(d1+d2)만큼 상기 제 1 클럭(CLK1)을 지연시킨다.
상기 제 1 클럭 지연부(123)는 직렬로 연결된 다수의 제 1 단위 지연 수단들(127)을 포함하고, 상기 제 1 단위 지연 수단들(127)의 각 출력단에서는 서로 상기 제 1 단위 지연 수단(127)의 지연 시간만큼 차이나는 제 3 클럭(CLK3)들이 출력된다.
상기 비교부(124)는 상기 클럭 버퍼(121)에서 출력된 제 1 클럭(CLK1)과 상기 제 3 클럭(CLK3)들을 비교하는 다수의 비교기들(128)을 포함하고, 상기 비교기들(128)은 상기 제 3 클럭(CLK3)들과 상기 제 1 클럭(CLK1)의 위상 차이를 비교하여 상기 지연 동기 루프(102)를 인에이블하기 위한 플래그 신호(Flag)를 출력한다.
상기 동기 지연 회로(101)에는 상기 SDL(Synchronous Delay Line) 이외에 SMD(Synchronous Mirror Delay), HPLD(Hierarchical Phase Locking Delay)등을 사용할 수 있다.
상기 제 2 클럭 지연부(115)는 직렬로 연결된 다수의 제 2 단위 지연 수단들(116)을 포함하고, 상기 제 2 단위 지연 수단들(116)에서 출력된 클럭들 중 어느 하나인 제 4 클럭(CLK4)을 출력한다.
상기 제 4 클럭(CLK4)은 상기 제 1 클럭(CLK1)보다 상기 싸이클 시간(tCK)에서 상기 제 1 및 제 2 지연 시간(d1,d2)을 뺀 시간(tCK-(d1+d2))만큼 지연된 클럭이다.
상기 클럭 드라이버(126)는 상기 제 4 클럭(CLK4)을 입력으로하여 제 2 지연 시간(d2)만큼 지연된 내부 클럭(Int.CLK)을 출력하고, 상기 내부 클럭(Int.CLK)은 반도체 메모리 장치 내의 회로들을 드라이빙하는 역할을 한다.
상기 제 2 더미 클럭 지연부(113)는 상기 내부 클럭(Int.CLK)을 상기 외부 클럭(Ext.CLK)의 싸이클 시간의 정수배, 예컨대 2배 정도로 지연시키기 위한 것으로서, 상기 내부 클럭(Int.CLK)을 상기 제 1 지연 시간(d1)만큼 지연시킨 제 5 클럭(CLK5)을 출력한다. 다시말해서 상기 제 2 더미 클럭 지연부(113)에서 상기 내부 클럭(Int.CLK)을 상기 제 1 지연 시간(d1)만큼 지연시키는 것은, 위상 검출기(111)의 다른 입력 신호는 상기 제 1 클럭(CLK1)이므로 상기 제 1 클럭(CLK1)이 상기 외부 클럭(Ext.CLK)에 대해 지연된 제 1 지연 시간(d1)만큼 보상하기 위한 것이다.
상기 위상 검출기(111)는 상기 제 1 클럭(CLK1)과 상기 제 5 클럭(CLK5)의 위상을 비교하여 그 차이를 검출하고, 상기 저대역 여파기(112)는 상기 위상 검출기(111)의 출력단에 연결되고 상기 제 2 클럭 지연부(115)의 지연 시간을 제어하기 위한 제어 전압(Vcont)을 발생한다.
따라서 상기에서 설명된 본 발명에 의한 동기 지연 회로가 결합된 지연 동기 루프(DLL,102)는 상기 동기 지연 회로에서 외부 클럭과 조악하게 동기된(coarse locking) 클럭을 발생한 후 상기 지연 동기 루프에서 보다 정밀하게 동기된(fine phase locking) 내부 클럭을 발생함으로써, 상기 지연 동기 루프에서의 동기 시간(locking time)이 빨라진다.
도 8은 상기 도 7에 도시된 동기 지연 회로(101), 제 2 클럭 지연부(115), 및 클럭 드라이버(114)의 회로도이다.
상기 도 8을 참조하면, 먼저 상기 동기 지연 회로(101)는 외부 클럭(Ext.CLK)을 입력으로하여 제 1 지연 시간(d1) 지연된 제 1 클럭(CLK1)을 출력하는 클럭 버퍼(121), 다수의 인버터들을 포함하고 상기 제 1 클럭(CLK1)을 입력으로하여 상기 클럭 드라이버(114)에서 지연되는 제 2 지연 시간(d2)과 상기 제 1 지연 시간(d1)을 합한 시간(d1+d2)만큼 상기 제 1 클럭(CLK1)이 지연된 제 2 클럭(CLK2)을 출력하는 제 1 더미 클럭 지연부(122), 및 각각 2개의 인버터를 포함하는 제 1 단위 지연 수단들(127)이 직렬로 연결되고, 상기 제 1 단위 지연 수단들(127)의 각 출력단에는 상기 제 1 단위 지연 수단(127)의 지연 시간만큼 지연된 제 3 클럭(CLK3)들을 출력하는 클럭 지연부(123)를 포함한다.
비교기(128)들은 상기 제 1 더미 클럭 지연부(122) 및 상기 제 1 단위 지연 수단들(127)의 출력단에 연결되고, 상기 제 1 클럭(CLK1)의 논리 하이 및 논리 로우에 각각 응답하는 제 1 및 제 2 전송 게이트들(131,133)과 제 1 및 제 2 래치 수단들(132,134)을 포함한다.
상기 제 1 전송 게이트들(131)이 스위칭 온될 경우 상기 제 1 래치 수단들(132)은 상기 제 1 더미 클럭 지연부(122)로부터 출력된 제 2 클럭(CLK2) 또는 단위 지연수단들(127) 각으로부터 출력된 제 3 클럭들(CLK3)을 래치하고, 상기 제 2 전송 게이트들(133)이 스위칭 온될 경우 상기 제 2 래치 수단들(134)은 상기 제 1 래치 수단들(132)에 래치된 클럭을 입력으로하여 제 2 단위 지연 수단들(116)의 각 출력단에 형성된 제 3 전송 게이트들(137)중 어느 하나를 스위칭 온하기 위한 제 1 제어 신호들(F1∼Fn)과 스위칭 온된 제 3 전송 게이트들 중 첫 번째를 제외한 제 3 전송 게이트들을 스위칭 오프하기 위한 제 2 제어 신호들(A1∼An)을 출력한다.
상기 제 1 제어 신호들(F1∼Fn)은 상기 제 3 클럭들(CLK3)의 라이징 에지 및 폴링 에지가 상기 제 1 클럭(CLK1)의 라이징 에지 및 폴링 에지와 동일할 경우에만 논리 로우된다.
따라서 상기 비교기들(128) 중 첫 번째로 논리 로우인 제 1 제어 신호(F)를 출력하는 제 1 비교기는 논리 로우인 제 2 제어 신호(A)를 출력함으로써, 상기 제 1 비교기 이후의 비교기들은 논리 하이인 제 1 제어 신호(F)와 논리 로우인 제 2 제어 신호(A)를 출력한다.
제 2 클럭 지연부(도 7의 115)는 제 2 단위 지연 수단들(116), 및 전송게이트와 인버터로 구성된 스위칭 수단(137)들을 포함하고 상기 제 2 단위 지연 수단들(116)은 각각 직렬로 연결된 제 1 및 제 2 인버터(141,142), 상기 제 1 인버터(141)의 출력단과 접지 전압(VSS) 사이에 차례로 형성된 제 1 및 제 2 앤모스 트랜지스터(143,144)와 커패시터(145)를 구비한다.
상세히 설명하면, 상기 제 1 앤모스 트랜지스터(143)는 게이트에 플래그 신호(Flag)가 입력되고 드레인은 상기 제 1 인버터(141)의 출력단에 연결된다. 상기 제 2 앤모스 트랜지스터(144)의 게이트에는 제어 전압(Vcont)이 입력되고 드레인은 상기 제 1 앤모스 트랜지스터(143)의 소오스에 연결된다.
상기 커패시터(145)는 상기 제 2 앤모스 트랜지스터(144)의 소오스와 접지 전압 사이에 연결된다.
상기 플래그 신호(Flag)가 논리 하이인 상태에서 상기 제어 전압(Vcont)이 논리 로우되면 상기 제 2 앤모스 트랜지스터(144)는 턴 오프되어 상기 제 2 단위 지연 수단(116)의 지연 시간은 상기 제 1 단위 지연 수단(127)의 지연 시간과 동일하고, 상기 제어 전압(Vcont)이 논리 하이되면 상기 제 2 앤모스 트랜지스터(144)는 턴온되어 상기 제 2 단위 지연 수단(116)의 지연 시간은 상기 제 1 단위 지연 수단(127)의 지연 시간의 2배가 된다.
따라서 상기 제 2 단위 지연 수단들(116)의 각 지연 시간은 상기 제어 전압(Vcont)에 따라 선형(linear)으로 제어될 수 있고 그 지연 시간이 상기 제 1 단위 지연 수단(127)의 2배보다 작으므로 종래에 비해 동기 시간(Locking time)이 훨씬 빨라진다.
도 9는 상기 도 7에 도시된 플래그 신호(Flag)를 발생하는 회로도이다.
상기 도 9를 참조하면, 플래그 신호(Flag)는 각 비교기들(도 8의 128)에서 출력된 제 2 제어 신호들(A1∼An)을 입력으로하는 제 1 낸드 게이트(151), 상기 제 1 낸드 게이트(151)에서 출력된 신호와 리셋 신호(
Figure pat00001
)를 입력으로하는 제 2 낸드 게이트(152), 및 상기 제 2 낸드 게이트(152)에서 출력된 신호를 반전하는 인버터(153)를 포함한다.
상기 리셋 신호(
Figure pat00002
)는 반도체 메모리 장치 외부에서 동기 지연 루프(도 7의 102)를 디세이블하기 위한 것이다.
상기 제 2 제어 신호들(A1∼An) 중 어느 하나가 논리 로우이고 상기 리셋 신호(
Figure pat00003
)가 논리 하이이면, 상기 플래그 신호(Flag)는 논리 하이되어 동기 지연 루프(도 7의 102)가 인에블된다.
도 10은 본 발명에 의한 동기 지연 회로가 결합된 위상 동기 루프(PLL)의 개략도이다.
상기 도 10을 참조하면, 위상 동기 루프(PLL,202)는 동기 지연 회로(201)와 결합되고 상기 동기 지연 회로(201)는 클럭 버퍼(221),제 1 더미 클럭 지연부(222), 제 1 클럭 지연부(223), 및 비교부(224)를 포함하고 그 동작 관계는 상기 도 7에서와 거의 동일하나, 상기 제 1 더미 클럭 지연부(222)의 지연 시간이 상기 클럭 버퍼(221)의 지연 시간(d1)과 상기 클럭 드라이버(214)의 지연 시간(d2)의 2배(2(d1+d2))임이 다르다.
상기 동기 지연 회로(201)는 SDL(Synchronous Delay Line)이고, 이외에 SMD(Synchronous Mirror Delay), HPLD(Hierarchical Phase Locking Delay)등을 사용할 수 있다.
상기 위상 동기 루프(202)는 위상·주파수 검출기(phase·frequency detecter,211), 저대역 여파기(212), 제 2 더미 클럭 지연부(213), 클럭 버퍼(214), 제 2 클럭 지연부(215), 및 인버터(217)를 포함한다.
상기 제 2 클럭 지연부(215)는 직렬로 연결된 다수의 제 2 단위 지연 수단들(216)을 포함하고 제 4 클럭(CLK4)을 출력한다.
상기 클럭 드라이버(214)는 상기 제 5 클럭(CLK5)을 입력으로하여 제 2 지연 시간(d2) 지연된 내부 클럭(Int.CLK)을 출력한다.
상기 제 2 더미 클럭 지연부(213)는 상기 내부 클럭(Int.CLK)을 상기 제 1 지연 시간(d1) 지연시킨 제 5 클럭(CLK5)을 출력하는데, 이는 상기 위상·주파수 검출기(211)에 입력되는 제 1 클럭(CLK1)이 상기 외부 클럭(Ext.CLK)에 대해 제 1 지연 시간(d1)만큼 지연된 것을 보상하기 위한 것이다.
상기 인버터(217)는 상기 제 5 클럭을 반전시켜 제 6 클럭(CLK6)을 출력한다. 상기 제 6 클럭(CLK6)은 상기 제 2 클럭 지연부(215)에 입력됨으로써 상기 제 2 클럭 지연부(215), 클럭 드라이버(214), 제 2 더미 클럭 지연부(213), 및 인버터(217)는 링발진기(Ring Oscllator)를 구성한다. 따라서 상기 제 2 단위 지연 시간(216)의 각 지연 시간은 상기 제 1 단위 지연 수단들(227)의 각 지연 시간의 1/2이 된다.
상기 위상 주파수 검출기(211)는 클럭 버퍼(221)를 통해 외부 클럭(Ext.CLK)이 제 1 지연 시간(d1) 지연된 제 1 클럭(CLK1)과 상기 인버터(217)에서 출력된 제 6 클럭(CLK6)을 입력으로하여 이들의 위상 차이를 검출하고, 상기 저대역 여파기(212)는 상기 위상 검출기(211)의 출력단에 연결되고 상기 제 2 단위 지연 수단(216)들의 각 지연 시간을 제어하기 위한 제어 전압(Vcont)을 발생한다.
따라서, 상기 제 2 클럭 지연부(215)는 상기 제 6 클럭(CLK6)을 입력으로하여 일정 시간 지연된 제 4 클럭(CLK4)을 출력한다.
이때 상기 내부 클럭(Int.CLK)이 상기 외부 클럭(Ext.CLK)에 동기되기 위해 요구되는 제 1 더미 클럭 지연부(222)의 지연 시간은 다음과 같다.
먼저 상기 제 2 클럭 지연부(215)의 지연 시간을 x라하면, 상기 링 발진기에서는 다음 〈수학식 1〉이 성립된다.
Figure pat00004
따라서 상기 x는 다음 〈수학식 2〉와 같다.
Figure pat00005
- (d1 + d2)
제 1 클럭 지연부(223)의 지연 시간은 2x이므로 상기 제 1 더미 클럭 지연부(222)의 지연 시간(y)은 다음 〈수학식 3〉과 같다.
y = tCK - 2t
상기 〈수학식 2〉를 상기 〈수학식 3〉에 대입하면, 다음 〈수학식 4〉와 같다.
y = 2(d1 + d2)
따라서 상기 제 1 더미 클럭 지연부(222)는 클럭 버퍼(221)의 제 1 지연 시간(d1)과 클럭 드라이버(214)의 제 2 지연 시간(d2)을 합한 시간의 2배(2(d1+d2))만큼 상기 제 1 클럭(CLK1)을 지연시키는 회로로 구성되어야한다.
따라서 상기에서 설명된 본 발명에 의한 동기 지연 회로가 결합된 위상 동기 루프(PLL)는 동기 지연 회로에서 외부 클럭의 위상과 조악하게 동기된(coarse locking) 클럭을 발생한 후 링 발진기 구조의 위상 동기 루프에서 보다 정밀하게 동기된(fine phase locking) 내부 클럭을 발생한다.
본 발명은 이에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
이상, 설명된 바와 같이 본 발명에 의하면 위상 동기 루프(PLL) 및 지연 동기 루프(DLL)를 SDL(Synchronous Delay Line)과 같은 동기 지연 회로와 결합하여 동기 지연 회로는 외부 클럭과 조악하게 동기된(coarse locking) 클럭을 발생하고 지연 동기 루프(DLL) 또는 위상 동기 루프(PLL)는 동기 지연 회로에서 출력된 클럭을 외부 클럭에 더 정밀하게 동기(fine phase locking)된 내부 클럭을 발생함으로써, 내부 클럭이 외부 클럭에 위상 동기되는 시간(locking time)이 빨라지고 동기 범위(locking range)의 정밀도가 커지는 잇점이 있다.

Claims (5)

  1. 외부 클럭에 동기된 클럭을 출력하는 동기 지연 회로; 및
    상기 동기 지연 회로에서 출력된 클럭을 입력으로하여 상기 외부 클럭에 더 정밀하게 동기된 내부 클럭을 발생하는 위상 동기 루프(PLL)를 포함하며.
    상기 동기 지연 회로는
    입력되는 상기 외부 클럭으로부터 제1 지연시간 지연되는 제1 클럭을 발생하는 클럭 버퍼;
    상기 제1 클럭을 입력으로하여 상기 제 1 클럭이 제2 지연 시간 만큼 지연된 제2 클럭을 출력하는 제1 더미 클럭 지연부; 및
    제1 단위 지연 수단들이 직렬로 연결되어 상기 제2 클럭으로부터 제3 지연 시간 만큼 지연되는 제3 클럭을 발생시키고, 상기 제1 클럭과 상기 제3 클럭과를 비교하여 상기 제1 클럭과 상기 제3 클럭이 동기 범위 안에 들 때 제어 신호 및 플래그 신호를 발생하는 클럭 지연 비교부를 구비하고,
    상기 위상 지연 회로는
    제2 단위 지연 수단들이 직렬로 연결되고 상기 플래그 신호에 응답하여 입력되는 제6 클럭을 소정시간 지연시켜, 상기 제어 신호에 응답하여 상기 제2 단위 지연 수단들에서 출력되는 제5 클럭들 중 해당 스위칭 수단에 의하여 선택되는 어느 하나의 상기 제5 클럭을 선택하는 제2 클럭 지연부;
    상기 선택된 제5 클럭을 입력하여 지연시킨 후 내부 클럭을 발생하는 클럭 드라이버;
    상기 내부 클럭을 소정시간 지연시켜 상기 제2 클럭 지연부의 상기 제6 클럭으로 궤환시키는 발진기; 및
    상기 제 1 클럭과 상기 발진기의 출력인 상기 제6 클럭을 입력으로하여 그 위상과 주파수의 차이를 검출하는 위상·주파수 검출기를 구비하는 것을 특징으로 하는 동기 지연 회로가 결합된 위상 동기 루프(PLL).
  2. 제 1 항에 있어서, 상기 동기 지연 회로는
    SDL(Synchronous Delay Line), SMD(Synchronous Mirror Delay), 및 HPLD(Hierarchical Phase Locking Delay) 등인 것을 특징으로하는 동기 지연 회로가 결합된 위상 동기 루프(PLL).
  3. 제 1 항에 있어서, 상기 제1 더미 클럭 지연부의 제2 지연시간은
    상기 클럭 버퍼의 상기 제1 지연시간과 상기 클럭 드라이버의 지연시간과의 합의 2배인 것을 특징으로 하는 동기 지연 회로가 결합된 위상 동기 루프(PLL).
  4. 제 1 항에 있어서, 상기 제2 단위 지연 수단들의 각 지연시간은
    상기 제1 단위 지연 수단들의 각 지연시간의 ½인 것을 특징으로하는 동기 지연 회로가 결합된 위상 동기 루프(PLL).
  5. 제 1 항에 있어서, 상기 클럭 지연 비교부는
    상기 제 1 클럭이 한 논리 상태일 때 상기 제 3 클럭을 래치하는 제 1 래치 수단; 및
    상기 제 1 클럭이 다른 논리 상태일 때 상기 제 1 래치 수단에 래치된 클럭을 입력으로하여 상기 스위칭 수단들 중 어느 하나를 스위칭하기 위한 제 1 제어 신호와 그 조합에 의해 플래그 신호를 발생하는 제 2 래치 수단을 포함하는 것을 특징으로하는 동기 지연 회로가 결합된 위상 동기 루프(PLL).
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