JP2004152348A - 信号生成回路 - Google Patents
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Abstract
【課題】高速クロックを用いた場合でも十分な初期化期間の確保を可能とし、誤読出しを防止する、センスアンプの活性化信号の生成回路を提供する。
【解決手段】センスアンプを活性化するセンスアンプ活性化信号（ＳＥ信号）を生成するＳＥ信号生成回路２１は、外部クロックから生成された内部クロックＸを所定時間遅延させる遅延回路２３と、内部クロックＸと遅延回路からの出力信号ＡとをＡＮＤ演算することによりＳＥ信号を生成するＮＡＮＤゲート２５及びインバータ２７とを備える。
【選択図】 図１
【解決手段】センスアンプを活性化するセンスアンプ活性化信号（ＳＥ信号）を生成するＳＥ信号生成回路２１は、外部クロックから生成された内部クロックＸを所定時間遅延させる遅延回路２３と、内部クロックＸと遅延回路からの出力信号ＡとをＡＮＤ演算することによりＳＥ信号を生成するＮＡＮＤゲート２５及びインバータ２７とを備える。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は外部クロックに同期して読出し／書込み動作する半導体記憶装置において、ビット線上に現れる電圧を増幅するセンスアンプを活性化するための信号を生成する信号生成回路に関する。
【０００２】
【従来の技術】
従来より半導体メモリとして、外部から入力したクロック（以下「外部クロック」という。）に同期して読出し／書込み動作する同期型ＳＲＡＭがある。同期型ＳＲＡＭにおいて、外部クロック入力後にメモリセルが選択されると、そのメモリセルのデータ値に対応した電圧がビット線上に出力される。ビット線上に現れる電圧は微小電圧であるためセンスアンプにより増幅された後、データバスに出力される。
【０００３】
メモリセル選択後、ビット線上には時間経過とともにデータに応じた電圧が徐々に現れる。このため、メモリセル選択直後にセンスアンプを動作させると、ビット線上に十分な電圧が現れてないまま、センスアンプが誤ったデータを出力してしまう場合がある。このため、メモリセルが選択され一定時間経過し、十分にビット線電圧が変化してからセンスアンプを動作させる必要がある。
【０００４】
そこで、センスアンプを活性化するセンスアンプ活性化信号は、外部クロックに基いて作成された内部クロックを所定時間遅延させて作成する。
【０００５】
また、同期型ＳＲＡＭにおいては、内部クロックが「Ｈｉｇｈ」の期間においてメモリセルが選択され、読出し／書き込み動作が行なわれ、内部クロックの「Ｌｏｗ」の期間においてメモリセル、ビット線、データ線等を初期化し、次のサイクルの準備をする。
【０００６】
【発明が解決しようとする課題】
前述の様に十分なビット線電圧を得るためにセンスアンプの動作開始タイミングを遅延させると（すなわち、センスアンプ活性化信号を作成する際の内部クロックの遅延量を増加させると）、それに連動してセンスアンプの動作終了時刻も遅れてしまい、次のサイクルのための初期化を行なう期間が短くなってしまう。その結果、十分な初期化が行なえず、動作上の不具合を生じるおそれが生じる。
【０００７】
今後益々、半導体記憶装置の高速化に伴いクロック周波数が高くなると、メモリセル、ビット線、データ線等を初期化する期間はさらに短くなるため、上記の問題はより深刻なものとなる。
【０００８】
本発明は上記課題を解決すべくなされたものであり、その目的とするところは、高速クロックを用いた場合でも十分な初期化期間の確保を可能とし、誤読出しを防止する、センスアンプの活性化信号の生成回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る信号生成回路は、ビット線上に現れる電圧を増幅するセンスアンプを活性化するセンスアンプ活性化信号を生成する回路であって、外部クロックから生成された内部クロックを所定時間遅延させる遅延回路と、内部クロックと遅延回路からの出力信号とを論理積演算することによりセンスアンプ活性化信号を生成する論理積回路とを有する。また、本発明に係る半導体記憶装置は上記の信号生成回路を備える。
【００１０】
【発明の実施の形態】
以下添付の図面を参照して本発明に係る信号生成回路の実施の形態を詳細に説明する。
【００１１】
実施の形態１．
以下に説明する本発明に係る半導体メモリは外部クロックに同期してデータの読出し、書込みを行なう半導体記憶装置であって、例えば同期ＳＲＡＭに適用できる。
【００１２】
図１は、本発明に係る、半導体メモリに使用される信号生成回路（「ＳＥ信号生成回路」という。）の構成を示した図である。ＳＥ信号生成回路２１は、半導体メモリ中のデータ読出し動作時においてビット線上に現れる微小電圧を増幅するセンスアンプを活性化するための信号（以下「ＳＥ信号」という。）を生成する回路である。ＳＥ信号生成回路２１は、外部クロックを遅延して生成される内部クロックを所定時間だけ遅延させる遅延回路２３と、内部クロック信号と遅延回路２３により遅延されたクロック信号とのＡＮＤ（論理積）演算を行なうＮＡＮＤゲート２５及びインバータ２７とを備える。ＳＥ信号生成回路２１はＡＮＤ演算結果をＳＥ信号として出力する。
【００１３】
図２は上記のＳＥ信号生成回路２１を利用した半導体メモリの構成を示した図である。半導体メモリは、入力された読出し／書込みアドレスを格納するアドレスレジスタ１１、入力されたアドレスをデコードするデコーダ１３、データを記憶する複数のメモリセルからなるメモリセルアレイ１５、各メモリセルに接続するビット線上の微小電圧を増幅するセンスアンプ１７及び読出したデータが現れるリードデータバス１９を含む。
【００１４】
図３はメモリセルアレイ１５の構造を示した図である。メモリセルアレイ１５は、データを保持する複数のメモリセルＭＣを有し、各メモリセルＭＣにはビット線対ｂｉｔ、ｂｉｔ＃と、ワード線ＷＬ１、ＷＬ２が接続されている。なお、以降の説明において、信号線名または信号名の最後の「＃」の記号はデータ値の反転またはアクティブ・ローを意味する。例えば、ビット線ｂｉｔ＃上にはビット線ｂｉｔ上に現れるデータを反転した論理のデータ値が現れる。
【００１５】
図４は、図２におけるブロック１０部分の構成をより詳細に示した図である。メモリセルアレイ１５中のメモリセルＭＣに接続されたビット線ｂｉｔ、ｂｉｔ＃には、ビット線初期化回路３１と、トランスファーゲート３３とが接続される。
【００１６】
ビット線ｂｉｔ、ｂｉｔ＃はトランスファーゲート３３を介してＩＯ線対ＩＯ、ＩＯ＃に接続される。ＩＯ線対ＩＯ、ＩＯ＃はセンスアンプ１７を介してリードデータバス１９ａ、１９ｂに接続される。
【００１７】
ビット線初期化回路３１はデータ読出し動作前にビット線ｂｉｔ、ｂｉｔ＃を初期化（ビット線電圧をＶＤＤ（例えば１．８Ｖ）にする）するための回路であって、ビット線初期化信号＃によって活性化される。
【００１８】
トランスファーゲート３３はビット線の電圧をＩＯ線ＩＯ、ＩＯ＃への伝達を制御し、ゲートオープン信号＃により制御される。
【００１９】
ＩＯ線初期化回路３５はＩＯ線ＩＯ、ＩＯ＃を初期化するための回路であり、ＩＯ線初期化信号＃により活性化される。なお、ＩＯ線初期化信号＃はワード線が選択されたときに立ち上がり、その立下りタイミングは、外部クロックとセンスアンプ活性化信号とのＯＲ演算することにより与えられる。
【００２０】
センスアンプ１７は、ＩＯ線ＩＯ、ＩＯ＃を介して伝達されたメモリセルＭＣに保持されているデータ値に対応するビット線の微小電圧を増幅する。センスアンプ１７は前述のようにセンスアンプ活性化信号（ＳＥ信号）により活性化される。センスアンプ１７で増幅された電圧はリードデータバス１９ａ、１９ｂ上に伝達され、データ値として読み出される。
【００２１】
以上のように構成される半導体メモリの動作を説明する。
まず、図１に示すＳＥ信号生成回路２１の動作を図５を用いて説明する。図５（ａ）にＳＥ信号生成回路２１に入力する内部クロックＸの信号波形を示し、図５（ｂ）に遅延回路２３の出力すなわち内部クロックＸを所定時間ｔ１だけ遅延させた信号Ａの波形を示し、図５（ｃ）にＳＥ信号生成回路２１の出力信号ＳＥの波形を示している。同図に示すように、ＳＥ信号生成回路２１は、内部クロックＸとそれを遅延させた信号Ａとから、内部クロックＸの立下りタイミングは変更せずに、内部クロックＸの立上がりタイミングのみを時間ｔ１だけ遅延させた信号ＳＥを生成している。なお、内部クロックの周期をＴとしたとき、（Ｔ−ｔ１）だけ遅延させることにより、内部クロックＸの立上りタイミングは変更せずに、内部クロックＸの立下りタイミングのみを時間ｔ１だけ進めた信号を生成することも可能である。また、所定時間ｔ１は、後述するようにワード線の選択からセンスアンプ１７の活性化を開始するまでの十分な時間マージン（約１ナノ秒）を確保するために０．２〜０．３ナノ秒の範囲内に定めるのが好ましい。
【００２２】
次に、図６を用いて半導体メモリの読出し時における動作を説明する。
図６（ａ）に示すように１つのワード線ＷＬ１が選択される（「Ｈｉｇｈ」になる）と、外部クロックから生成されたビット線初期化信号＃が「Ｈｉｇｈ」になる。これにより、ビット線の初期化が解除され、その後、ビット線上にメモリセルに保持されているデータに応じた電圧が現れる。図６では、データを読み出そうとするワード線ＷＬ１に接続するメモリセルに保持されているデータは「Ｈｉｇｈ」であるとする。この場合、図６（ｃ）に示すようにビット線ｂｉｔ＃が徐々に「Ｌｏｗ」になっていく。
【００２３】
読出し動作時においては、ビット線とＩＯ線を接続するトランスファーゲート３３は開いているため、ビット線の電圧振幅がＩＯ線に直接伝達される。
【００２４】
ワード線ＷＬ１の選択とともにＩＯ線初期化信号＃が立上り、ＩＯ線の初期化が解除される。これにより、ビット線の電圧振幅がＩＯ線に伝達される。ＩＯ線の振幅は微小であるため、センスアンプ１７により増幅される。このため、センスアンプ１７はセンスアンプ活性化信号ＳＥにより活性化される。これにより、ビット線電圧がＣＭＯＳレベル（例えば１．８Ｖ）まで増幅され、リードデータバス１９ａ、１９ｂへデータが伝達される。
【００２５】
前述のようにＩＯ線初期化信号＃の立下りタイミングは外部クロックとセンスアンプ活性化信号とのＯＲ演算をすることにより与えられるため、外部クロック（図６（ｅ）参照）とセンスアンプ活性化信号（図６（ｈ）参照）がともに「Ｌｏｗ」になったときに、ＩＯ線初期化信号＃は「Ｌｏｗ」となり（図６（ｉ）参照）、ＩＯ線の初期化が行なわれる。
【００２６】
ここで、センスアンプ１７の動作開始タイミングに関し、ワード線ＷＬ１の選択後、ＩＯ線上に十分な電圧が現れた後にセンスアンプ１７を動作させるのが好ましい。すなわち、時間の経過とともに徐々に大きくなるＩＯ線上の電圧ＶＤがセンスアンプ１７が感知できる最低電圧値よりも大きい値になったときにセンスアンプ１７を動作させるのが好ましい。なお、ビット線とＩＯ線とはほぼ同様の動作をするので、ビット線ｂｉｔとビット線ｂｉｔ＃の電圧差が十分大きくなったときに、センスアンプ１７の動作を開始させると考えても良い。具体的には、ビット線ｂｉｔとビット線ｂｉｔ＃の電圧差または電圧ＶＤが３０ｍＶ以上、より好ましくは５０ｍＶ以上になったときにセンスアンプ１７の動作を開始させるのが好ましい。
【００２７】
図６（ｆ）に示すようなワード線ＷＬ１が選択されてから最初に現れる内部クロックをセンスアンプ１７を活性させるＳＥ信号として用いる場合、ＩＯ線が十分な電圧まで上昇するための時間的なマージン（ＷＬ−ＳＥ期間）が十分に確保できないという問題がある。ＷＬ−ＳＥ期間は約１ナノ秒以上が好ましい。
【００２８】
この場合、例えば、図６（ｇ）に示すような、図６（ｆ）に示す内部クロック信号を所定時間ｔ１（例えば０．２〜０．３ナノ秒）だけ遅延させ、これをＳＥ信号として用いる方法が考えられる。しかし、この場合、立下りタイミングも同時に遅延されてしまうため、図６（ｉ）の破線で示すようにＩＯ線初期化信号＃の立下りタイミングが遅れ、初期化期間が期間ｔ２のように短くなってしまうという問題が生じる。
【００２９】
これに対して、本発明では、図１に示すようなＳＥ信号生成回路２１により内部クロックからＳＥ信号を生成するため、図５を用いて説明したように内部クロックと同じ立下りタイミングを保持したまま、立上りタイミングのみを遅延させたＳＥ信号を生成できるため、図６（ｉ）の実線で示すようにＩＯ線初期化信号＃の立下りタイミングが遅れることがない。これにより、図６（ｈ）に示すように十分なＷＬ−ＳＥ期間を確保しつつ、かつ、図６（ｉ）に示すように十分な初期化期間ｔ３を確保できる。
【００３０】
以上のように、本実施形態のＳＥ信号生成回路によれば、簡単な構成でセンスアンプの活性化信号の生成回路を実現し、また、高速なクロックを用いた場合でも十分な初期化期間の確保を可能とする、センスアンプの活性化信号の生成を可能とする。そして、このようなＳＥ信号生成回路を用いることにより、高速クロックを用いた高速処理が可能な半導体記憶装置（例えば同期型ＳＲＡＭ）が実現できる。
【００３１】
実施の形態２．
センスアンプの活性化信号を生成するＳＥ信号生成回路の別の構成を図７に示す。本実施形態のＳＥ信号生成回路２１ｂは、２つの遅延回路２３ａ、２３ｂと、それらの遅延回路２３ａ、２３ｂのそれぞれの出力をＡＮＤ演算する、ＮＡＮＤゲート２５ａ及びインバータ２７ａとを有する。
【００３２】
遅延回路２３ａ、２３ｂは遅延素子であるインバータを複数個含む。含まれる遅延素子の数は遅延時間により定まる。遅延回路２３ａの遅延時間と遅延回路２３ｂの遅延時間との差が、実施の形態１の遅延回路２３の遅延時間ｔ１に相当する。
【００３３】
本実施形態のＳＥ信号生成回路２１ｂは、実施の形態１のものと同様、十分な初期化期間の確保を可能とするとともに、さらに設計完成後の改訂作業の効率化を図るものである。すなわち、予め、ＳＥ信号生成回路２１ｂにおいて複数の段数の遅延素子を含む遅延回路を２つ設けておくことにより、設計完成後（すなわち、マスクパターン完成後）に設計変更等によりＮＡＮＤゲート２５ａに入力する２つの信号間の時間差（遅延時間）を変更する場合に、少ない数のマスクパターンを変更するだけで対応が可能となる。すなわち、遅延時間を変更するためには遅延素子の段数を変更すればよく、このためには遅延素子間を接続するアルミ配線に関するマスクパターンを変更するだけで遅延時間を柔軟に変更できるため、自由度の高いタイミング調整が可能となる。
【００３４】
図８に、入力する内部クロックＸに対して立下りタイミングを時間ｔ０だけ進めた信号ＳＥを出力する場合のＳＥ信号生成回路２１ｂの各部の信号波形を示す。遅延回路２３ａは内部クロックＸをその周期（Ｔ）分遅延させた信号Ａを出力する。遅延回路２３ｂは、信号Ａに対してｔ０だけ進めた信号（または（Ｔ−ｔ０）だけ遅延させた信号）を出力する。
【００３５】
図９に、入力する内部クロックＸに対して立上りタイミングを時間ｔ０だけ遅延させた信号ＳＥを出力する場合のＳＥ信号生成回路２１ｂの各部の信号波形を示す。遅延回路２３ａは内部クロックＸをその周期（Ｔ）分遅延させた信号Ａを出力する。遅延回路２３ｂは、信号Ａに対してｔ０だけ遅延した信号を出力する。
【００３６】
すなわち、入力する内部クロックＸに対して立下りタイミングを時間ｔ０だけ進めた信号ＳＥを得たいときは図８に示すような信号Ａ、Ｂが得られるように、入力する内部クロックＸに対して立上りタイミングを時間ｔ０だけ遅延させた信号ＳＥを得たいときは図９に示すような信号Ａ、Ｂが得られるように、遅延回路２３ａ、２３ｂにおける遅延素子の段数を調整すればよい。
【００３７】
以上のように、本実施形態のＳＥ信号生成回路では、設計完了（マスクパターン作製完了）後の改訂作業時において、２つの遅延回路に含まれる遅延素子の段数を適宜減少させながら調整することでＮＡＮＤ回路２５ａに入力する信号間の相対的な遅延量を調整できる。このとき、遅延素子間の配線に関するマスクパターンのみを変更するだけで、そのような調整に対応できるため、設計完了（マスクパターン作製完了）後における改訂作業の効率化が図れる。
【００３８】
【発明の効果】
本発明によれば、簡単な構成で、かつ、高速クロックを用いた場合でも十分な初期化期間の確保を可能とし、誤読出しを防止する、センスアンプの活性化信号の生成回路を提供できる。
【図面の簡単な説明】
【図１】実施の形態１のＳＥ信号生成回路の構成図
【図２】ＳＥ信号生成回路を利用した半導体メモリの構成を示した図
【図３】メモリセルアレイの構造を示した図
【図４】図２におけるブロック１０部分の構成をより詳細に示した図
【図５】（ａ）ＳＥ信号生成回路に入力する内部クロックＸの波形、（ｂ）遅延回路の出力信号波形、（ｃ）ＳＥ信号生成回路の出力信号波形をそれぞれ示した図
【図６】半導体メモリの読出し動作時における各部の信号波形を説明した図。
【図７】実施の形態２のＳＥ信号生成回路の構成図
【図８】実施の形態２のＳＥ信号生成回路の各部の信号波形（入力する内部クロックに対して立下りタイミングを時間ｔ０だけ進めたＳＥ信号を出力させる場合）を示す図
【図９】実施の形態２のＳＥ信号生成回路の各部の信号波形（入力する内部クロックに対して立上りタイミングを時間ｔ０だけ遅延させたＳＥ信号を出力させる場合）を示す図
【符号の説明】
１７ センスアンプ、 ２１，２１ｂ ＳＥ信号生成回路、 ２３，２３ａ，２３ｂ 遅延回路、 ｂｉｔ，ｂｉｔ＃ ビット線、 ＩＯ，ＩＯ＃ ＩＯ線、 ＭＣ メモリセル、 ＷＬ１，ＷＬ２ ワード線。
【発明の属する技術分野】
本発明は外部クロックに同期して読出し／書込み動作する半導体記憶装置において、ビット線上に現れる電圧を増幅するセンスアンプを活性化するための信号を生成する信号生成回路に関する。
【０００２】
【従来の技術】
従来より半導体メモリとして、外部から入力したクロック（以下「外部クロック」という。）に同期して読出し／書込み動作する同期型ＳＲＡＭがある。同期型ＳＲＡＭにおいて、外部クロック入力後にメモリセルが選択されると、そのメモリセルのデータ値に対応した電圧がビット線上に出力される。ビット線上に現れる電圧は微小電圧であるためセンスアンプにより増幅された後、データバスに出力される。
【０００３】
メモリセル選択後、ビット線上には時間経過とともにデータに応じた電圧が徐々に現れる。このため、メモリセル選択直後にセンスアンプを動作させると、ビット線上に十分な電圧が現れてないまま、センスアンプが誤ったデータを出力してしまう場合がある。このため、メモリセルが選択され一定時間経過し、十分にビット線電圧が変化してからセンスアンプを動作させる必要がある。
【０００４】
そこで、センスアンプを活性化するセンスアンプ活性化信号は、外部クロックに基いて作成された内部クロックを所定時間遅延させて作成する。
【０００５】
また、同期型ＳＲＡＭにおいては、内部クロックが「Ｈｉｇｈ」の期間においてメモリセルが選択され、読出し／書き込み動作が行なわれ、内部クロックの「Ｌｏｗ」の期間においてメモリセル、ビット線、データ線等を初期化し、次のサイクルの準備をする。
【０００６】
【発明が解決しようとする課題】
前述の様に十分なビット線電圧を得るためにセンスアンプの動作開始タイミングを遅延させると（すなわち、センスアンプ活性化信号を作成する際の内部クロックの遅延量を増加させると）、それに連動してセンスアンプの動作終了時刻も遅れてしまい、次のサイクルのための初期化を行なう期間が短くなってしまう。その結果、十分な初期化が行なえず、動作上の不具合を生じるおそれが生じる。
【０００７】
今後益々、半導体記憶装置の高速化に伴いクロック周波数が高くなると、メモリセル、ビット線、データ線等を初期化する期間はさらに短くなるため、上記の問題はより深刻なものとなる。
【０００８】
本発明は上記課題を解決すべくなされたものであり、その目的とするところは、高速クロックを用いた場合でも十分な初期化期間の確保を可能とし、誤読出しを防止する、センスアンプの活性化信号の生成回路を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る信号生成回路は、ビット線上に現れる電圧を増幅するセンスアンプを活性化するセンスアンプ活性化信号を生成する回路であって、外部クロックから生成された内部クロックを所定時間遅延させる遅延回路と、内部クロックと遅延回路からの出力信号とを論理積演算することによりセンスアンプ活性化信号を生成する論理積回路とを有する。また、本発明に係る半導体記憶装置は上記の信号生成回路を備える。
【００１０】
【発明の実施の形態】
以下添付の図面を参照して本発明に係る信号生成回路の実施の形態を詳細に説明する。
【００１１】
実施の形態１．
以下に説明する本発明に係る半導体メモリは外部クロックに同期してデータの読出し、書込みを行なう半導体記憶装置であって、例えば同期ＳＲＡＭに適用できる。
【００１２】
図１は、本発明に係る、半導体メモリに使用される信号生成回路（「ＳＥ信号生成回路」という。）の構成を示した図である。ＳＥ信号生成回路２１は、半導体メモリ中のデータ読出し動作時においてビット線上に現れる微小電圧を増幅するセンスアンプを活性化するための信号（以下「ＳＥ信号」という。）を生成する回路である。ＳＥ信号生成回路２１は、外部クロックを遅延して生成される内部クロックを所定時間だけ遅延させる遅延回路２３と、内部クロック信号と遅延回路２３により遅延されたクロック信号とのＡＮＤ（論理積）演算を行なうＮＡＮＤゲート２５及びインバータ２７とを備える。ＳＥ信号生成回路２１はＡＮＤ演算結果をＳＥ信号として出力する。
【００１３】
図２は上記のＳＥ信号生成回路２１を利用した半導体メモリの構成を示した図である。半導体メモリは、入力された読出し／書込みアドレスを格納するアドレスレジスタ１１、入力されたアドレスをデコードするデコーダ１３、データを記憶する複数のメモリセルからなるメモリセルアレイ１５、各メモリセルに接続するビット線上の微小電圧を増幅するセンスアンプ１７及び読出したデータが現れるリードデータバス１９を含む。
【００１４】
図３はメモリセルアレイ１５の構造を示した図である。メモリセルアレイ１５は、データを保持する複数のメモリセルＭＣを有し、各メモリセルＭＣにはビット線対ｂｉｔ、ｂｉｔ＃と、ワード線ＷＬ１、ＷＬ２が接続されている。なお、以降の説明において、信号線名または信号名の最後の「＃」の記号はデータ値の反転またはアクティブ・ローを意味する。例えば、ビット線ｂｉｔ＃上にはビット線ｂｉｔ上に現れるデータを反転した論理のデータ値が現れる。
【００１５】
図４は、図２におけるブロック１０部分の構成をより詳細に示した図である。メモリセルアレイ１５中のメモリセルＭＣに接続されたビット線ｂｉｔ、ｂｉｔ＃には、ビット線初期化回路３１と、トランスファーゲート３３とが接続される。
【００１６】
ビット線ｂｉｔ、ｂｉｔ＃はトランスファーゲート３３を介してＩＯ線対ＩＯ、ＩＯ＃に接続される。ＩＯ線対ＩＯ、ＩＯ＃はセンスアンプ１７を介してリードデータバス１９ａ、１９ｂに接続される。
【００１７】
ビット線初期化回路３１はデータ読出し動作前にビット線ｂｉｔ、ｂｉｔ＃を初期化（ビット線電圧をＶＤＤ（例えば１．８Ｖ）にする）するための回路であって、ビット線初期化信号＃によって活性化される。
【００１８】
トランスファーゲート３３はビット線の電圧をＩＯ線ＩＯ、ＩＯ＃への伝達を制御し、ゲートオープン信号＃により制御される。
【００１９】
ＩＯ線初期化回路３５はＩＯ線ＩＯ、ＩＯ＃を初期化するための回路であり、ＩＯ線初期化信号＃により活性化される。なお、ＩＯ線初期化信号＃はワード線が選択されたときに立ち上がり、その立下りタイミングは、外部クロックとセンスアンプ活性化信号とのＯＲ演算することにより与えられる。
【００２０】
センスアンプ１７は、ＩＯ線ＩＯ、ＩＯ＃を介して伝達されたメモリセルＭＣに保持されているデータ値に対応するビット線の微小電圧を増幅する。センスアンプ１７は前述のようにセンスアンプ活性化信号（ＳＥ信号）により活性化される。センスアンプ１７で増幅された電圧はリードデータバス１９ａ、１９ｂ上に伝達され、データ値として読み出される。
【００２１】
以上のように構成される半導体メモリの動作を説明する。
まず、図１に示すＳＥ信号生成回路２１の動作を図５を用いて説明する。図５（ａ）にＳＥ信号生成回路２１に入力する内部クロックＸの信号波形を示し、図５（ｂ）に遅延回路２３の出力すなわち内部クロックＸを所定時間ｔ１だけ遅延させた信号Ａの波形を示し、図５（ｃ）にＳＥ信号生成回路２１の出力信号ＳＥの波形を示している。同図に示すように、ＳＥ信号生成回路２１は、内部クロックＸとそれを遅延させた信号Ａとから、内部クロックＸの立下りタイミングは変更せずに、内部クロックＸの立上がりタイミングのみを時間ｔ１だけ遅延させた信号ＳＥを生成している。なお、内部クロックの周期をＴとしたとき、（Ｔ−ｔ１）だけ遅延させることにより、内部クロックＸの立上りタイミングは変更せずに、内部クロックＸの立下りタイミングのみを時間ｔ１だけ進めた信号を生成することも可能である。また、所定時間ｔ１は、後述するようにワード線の選択からセンスアンプ１７の活性化を開始するまでの十分な時間マージン（約１ナノ秒）を確保するために０．２〜０．３ナノ秒の範囲内に定めるのが好ましい。
【００２２】
次に、図６を用いて半導体メモリの読出し時における動作を説明する。
図６（ａ）に示すように１つのワード線ＷＬ１が選択される（「Ｈｉｇｈ」になる）と、外部クロックから生成されたビット線初期化信号＃が「Ｈｉｇｈ」になる。これにより、ビット線の初期化が解除され、その後、ビット線上にメモリセルに保持されているデータに応じた電圧が現れる。図６では、データを読み出そうとするワード線ＷＬ１に接続するメモリセルに保持されているデータは「Ｈｉｇｈ」であるとする。この場合、図６（ｃ）に示すようにビット線ｂｉｔ＃が徐々に「Ｌｏｗ」になっていく。
【００２３】
読出し動作時においては、ビット線とＩＯ線を接続するトランスファーゲート３３は開いているため、ビット線の電圧振幅がＩＯ線に直接伝達される。
【００２４】
ワード線ＷＬ１の選択とともにＩＯ線初期化信号＃が立上り、ＩＯ線の初期化が解除される。これにより、ビット線の電圧振幅がＩＯ線に伝達される。ＩＯ線の振幅は微小であるため、センスアンプ１７により増幅される。このため、センスアンプ１７はセンスアンプ活性化信号ＳＥにより活性化される。これにより、ビット線電圧がＣＭＯＳレベル（例えば１．８Ｖ）まで増幅され、リードデータバス１９ａ、１９ｂへデータが伝達される。
【００２５】
前述のようにＩＯ線初期化信号＃の立下りタイミングは外部クロックとセンスアンプ活性化信号とのＯＲ演算をすることにより与えられるため、外部クロック（図６（ｅ）参照）とセンスアンプ活性化信号（図６（ｈ）参照）がともに「Ｌｏｗ」になったときに、ＩＯ線初期化信号＃は「Ｌｏｗ」となり（図６（ｉ）参照）、ＩＯ線の初期化が行なわれる。
【００２６】
ここで、センスアンプ１７の動作開始タイミングに関し、ワード線ＷＬ１の選択後、ＩＯ線上に十分な電圧が現れた後にセンスアンプ１７を動作させるのが好ましい。すなわち、時間の経過とともに徐々に大きくなるＩＯ線上の電圧ＶＤがセンスアンプ１７が感知できる最低電圧値よりも大きい値になったときにセンスアンプ１７を動作させるのが好ましい。なお、ビット線とＩＯ線とはほぼ同様の動作をするので、ビット線ｂｉｔとビット線ｂｉｔ＃の電圧差が十分大きくなったときに、センスアンプ１７の動作を開始させると考えても良い。具体的には、ビット線ｂｉｔとビット線ｂｉｔ＃の電圧差または電圧ＶＤが３０ｍＶ以上、より好ましくは５０ｍＶ以上になったときにセンスアンプ１７の動作を開始させるのが好ましい。
【００２７】
図６（ｆ）に示すようなワード線ＷＬ１が選択されてから最初に現れる内部クロックをセンスアンプ１７を活性させるＳＥ信号として用いる場合、ＩＯ線が十分な電圧まで上昇するための時間的なマージン（ＷＬ−ＳＥ期間）が十分に確保できないという問題がある。ＷＬ−ＳＥ期間は約１ナノ秒以上が好ましい。
【００２８】
この場合、例えば、図６（ｇ）に示すような、図６（ｆ）に示す内部クロック信号を所定時間ｔ１（例えば０．２〜０．３ナノ秒）だけ遅延させ、これをＳＥ信号として用いる方法が考えられる。しかし、この場合、立下りタイミングも同時に遅延されてしまうため、図６（ｉ）の破線で示すようにＩＯ線初期化信号＃の立下りタイミングが遅れ、初期化期間が期間ｔ２のように短くなってしまうという問題が生じる。
【００２９】
これに対して、本発明では、図１に示すようなＳＥ信号生成回路２１により内部クロックからＳＥ信号を生成するため、図５を用いて説明したように内部クロックと同じ立下りタイミングを保持したまま、立上りタイミングのみを遅延させたＳＥ信号を生成できるため、図６（ｉ）の実線で示すようにＩＯ線初期化信号＃の立下りタイミングが遅れることがない。これにより、図６（ｈ）に示すように十分なＷＬ−ＳＥ期間を確保しつつ、かつ、図６（ｉ）に示すように十分な初期化期間ｔ３を確保できる。
【００３０】
以上のように、本実施形態のＳＥ信号生成回路によれば、簡単な構成でセンスアンプの活性化信号の生成回路を実現し、また、高速なクロックを用いた場合でも十分な初期化期間の確保を可能とする、センスアンプの活性化信号の生成を可能とする。そして、このようなＳＥ信号生成回路を用いることにより、高速クロックを用いた高速処理が可能な半導体記憶装置（例えば同期型ＳＲＡＭ）が実現できる。
【００３１】
実施の形態２．
センスアンプの活性化信号を生成するＳＥ信号生成回路の別の構成を図７に示す。本実施形態のＳＥ信号生成回路２１ｂは、２つの遅延回路２３ａ、２３ｂと、それらの遅延回路２３ａ、２３ｂのそれぞれの出力をＡＮＤ演算する、ＮＡＮＤゲート２５ａ及びインバータ２７ａとを有する。
【００３２】
遅延回路２３ａ、２３ｂは遅延素子であるインバータを複数個含む。含まれる遅延素子の数は遅延時間により定まる。遅延回路２３ａの遅延時間と遅延回路２３ｂの遅延時間との差が、実施の形態１の遅延回路２３の遅延時間ｔ１に相当する。
【００３３】
本実施形態のＳＥ信号生成回路２１ｂは、実施の形態１のものと同様、十分な初期化期間の確保を可能とするとともに、さらに設計完成後の改訂作業の効率化を図るものである。すなわち、予め、ＳＥ信号生成回路２１ｂにおいて複数の段数の遅延素子を含む遅延回路を２つ設けておくことにより、設計完成後（すなわち、マスクパターン完成後）に設計変更等によりＮＡＮＤゲート２５ａに入力する２つの信号間の時間差（遅延時間）を変更する場合に、少ない数のマスクパターンを変更するだけで対応が可能となる。すなわち、遅延時間を変更するためには遅延素子の段数を変更すればよく、このためには遅延素子間を接続するアルミ配線に関するマスクパターンを変更するだけで遅延時間を柔軟に変更できるため、自由度の高いタイミング調整が可能となる。
【００３４】
図８に、入力する内部クロックＸに対して立下りタイミングを時間ｔ０だけ進めた信号ＳＥを出力する場合のＳＥ信号生成回路２１ｂの各部の信号波形を示す。遅延回路２３ａは内部クロックＸをその周期（Ｔ）分遅延させた信号Ａを出力する。遅延回路２３ｂは、信号Ａに対してｔ０だけ進めた信号（または（Ｔ−ｔ０）だけ遅延させた信号）を出力する。
【００３５】
図９に、入力する内部クロックＸに対して立上りタイミングを時間ｔ０だけ遅延させた信号ＳＥを出力する場合のＳＥ信号生成回路２１ｂの各部の信号波形を示す。遅延回路２３ａは内部クロックＸをその周期（Ｔ）分遅延させた信号Ａを出力する。遅延回路２３ｂは、信号Ａに対してｔ０だけ遅延した信号を出力する。
【００３６】
すなわち、入力する内部クロックＸに対して立下りタイミングを時間ｔ０だけ進めた信号ＳＥを得たいときは図８に示すような信号Ａ、Ｂが得られるように、入力する内部クロックＸに対して立上りタイミングを時間ｔ０だけ遅延させた信号ＳＥを得たいときは図９に示すような信号Ａ、Ｂが得られるように、遅延回路２３ａ、２３ｂにおける遅延素子の段数を調整すればよい。
【００３７】
以上のように、本実施形態のＳＥ信号生成回路では、設計完了（マスクパターン作製完了）後の改訂作業時において、２つの遅延回路に含まれる遅延素子の段数を適宜減少させながら調整することでＮＡＮＤ回路２５ａに入力する信号間の相対的な遅延量を調整できる。このとき、遅延素子間の配線に関するマスクパターンのみを変更するだけで、そのような調整に対応できるため、設計完了（マスクパターン作製完了）後における改訂作業の効率化が図れる。
【００３８】
【発明の効果】
本発明によれば、簡単な構成で、かつ、高速クロックを用いた場合でも十分な初期化期間の確保を可能とし、誤読出しを防止する、センスアンプの活性化信号の生成回路を提供できる。
【図面の簡単な説明】
【図１】実施の形態１のＳＥ信号生成回路の構成図
【図２】ＳＥ信号生成回路を利用した半導体メモリの構成を示した図
【図３】メモリセルアレイの構造を示した図
【図４】図２におけるブロック１０部分の構成をより詳細に示した図
【図５】（ａ）ＳＥ信号生成回路に入力する内部クロックＸの波形、（ｂ）遅延回路の出力信号波形、（ｃ）ＳＥ信号生成回路の出力信号波形をそれぞれ示した図
【図６】半導体メモリの読出し動作時における各部の信号波形を説明した図。
【図７】実施の形態２のＳＥ信号生成回路の構成図
【図８】実施の形態２のＳＥ信号生成回路の各部の信号波形（入力する内部クロックに対して立下りタイミングを時間ｔ０だけ進めたＳＥ信号を出力させる場合）を示す図
【図９】実施の形態２のＳＥ信号生成回路の各部の信号波形（入力する内部クロックに対して立上りタイミングを時間ｔ０だけ遅延させたＳＥ信号を出力させる場合）を示す図
【符号の説明】
１７ センスアンプ、 ２１，２１ｂ ＳＥ信号生成回路、 ２３，２３ａ，２３ｂ 遅延回路、 ｂｉｔ，ｂｉｔ＃ ビット線、 ＩＯ，ＩＯ＃ ＩＯ線、 ＭＣ メモリセル、 ＷＬ１，ＷＬ２ ワード線。
Claims (4)
- ビット線上に現れる電圧を増幅するセンスアンプを活性化するセンスアンプ活性化信号を生成する回路であって、
外部クロックから生成された内部クロックを所定時間遅延させる遅延回路と、内部クロックと、遅延回路からの出力信号とを論理積演算することによりセンスアンプ活性化信号を生成する論理積回路と
を有したことを特徴とする信号生成回路。 - 前記所定時間は０．２ナノ秒から０．３ナノ秒の範囲内の時間であることを特徴とする請求項１記載の信号生成回路。
- ビット線上に現れる電圧を増幅するセンスアンプを活性化するセンスアンプ活性化信号を生成する回路であって、
外部クロックから生成された内部クロックを第１の所定時間だけ遅延させる第１の遅延回路と、
外部クロックから生成された内部クロックを第２の所定時間だけ遅延させる第２の遅延回路と、
第１の遅延回路からの出力信号と第２の遅延回路からの出力信号とを論理積演算することによりセンスアンプ活性化信号を生成する論理積回路と
を有したことを特徴とする信号生成回路。 - 前記第１の所定時間と前記第２の所定時間の差は、０．２ナノ秒から０．３ナノ秒の範囲内にあることを特徴とする請求項３記載の信号生成回路。
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