JP4190662B2

JP4190662B2 - 半導体装置及びタイミング制御回路

Info

Publication number: JP4190662B2
Application number: JP17186499A
Authority: JP
Inventors: 誠司船場; 洋二西尾; 裕一奥田; 儀延中込
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 1999-06-18
Filing date: 1999-06-18
Publication date: 2008-12-03
Anticipated expiration: 2019-06-18
Also published as: US6269051B1; TW499633B; USRE40205E1; KR20010007305A; JP2001005554A; KR100662588B1; US6212127B1

Description

【０００１】
【発明の属する技術分野】
本発明は、電子回路中の信号の遅延を変更してタイミングの制御を行うタイミング制御回路、更にはそのようなタイミング制御回路を有する半導体装置に関し、例えばシンクロナスＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ)やシンクロナスＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）等のクロック同期型メモリに適用して有効な技術に関する。
【０００２】
【従来の技術】
クロック同期式ＬＳＩ（ラージ・スケール・インテグレーテッドサーキッツ）におけるクロックアクセス時間（ＬＳＩがクロック信号を受けてからデータ信号の出力を行うために必要な時間）は、例えば入力クロックバッファにおける動作遅延、クロックバッファから出力データバッファに至るクロック信号の配線遅延、及び出力データバッファにおけるデータ信号の出力動作遅延などにより律速されている。例えば,上述の出力データバッファの出力タイミングを規定するクロック信号が外部クロック端子に入力され出力データバッファからデータが出力されるまでに、入力クロックバッファで生じる遅延時間ｔｄ１、配線で生じる遅延時間ｔｄ２及び出力データバッファ（データレジスタ及び出力バッファ）で生じる遅延時間ｔｄ３の和ｔｄ（=ｔｄ１＋ｔｄ２＋ｔｄ３）の遅延時間が生じている。
【０００３】
またプロセスばらつきや電源電圧、温度の変動により、入力クロックバッファで生じる遅延時間ｔｄ１、長配線で生じる遅延時間ｔｄ２及びデータレジスタ及び出力バッファで生じる遅延時間ｔｄ３がそれぞればらついて、遅延時間の和ｔｄのばらつきを大きくしていた。
【０００４】
このため、使用されるクロックが高速になりサイクル時間が短くなると、例えば出力データバッファからＬＳＩ外部に出力されるデータを受けるデータ受信側においてデータを受信することができる時間域が狭くなり、システムの設計を困難にしてしまう。
【０００５】
そこで前記の問題を解決するために、タイミング制御回路を適用することが考案されている。これはＬＳＩが受けるクロック信号とデータの出力タイミングを同期させるために、タイミング制御回路を用いてＬＳＩ中を伝搬するクロック信号の位相を整えようとするものである。
【０００６】
前記タイミング制御回路を例えば入力クロックバッファの直後に配置したとき、入力クロックバッファの生成するクロック信号は外部クロック端子におけるクロック信号に対しｔｄ１だけ遅延する。タイミング制御回路ではｍ×ｔｃｋ−（ｔｄ１＋ｔｄ２＋ｔｄ３）の遅延を生じさせる。ここでｔｃｋはクロックサイクル時間である。ｍは１以上の整数で、ｍ×ｔｃｋ−（ｔｄ１＋ｔｄ２＋ｔｄ３）＞０を満足する様に決める。するとタイミング制御回路の生成するクロック信号は外部クロック端子におけるクロック信号に対してｍ×ｔｃｋ−（ｔｄ２＋ｔｄ３）だけ遅延する。この結果出力データ端子における出力データ信号は外部クロック端子におけるクロック信号に対しｍ×ｔｃｋつまりｍクロックサイクルだけ遅延することになるが、これは外部クロック端子におけるクロック信号に同期していることと等価である。このようにしてタイミング制御回路を用いて出力データ信号をＬＳＩが受ける外部クロック信号に同期させることができる。またプロセスや電源電圧、温度の変動があり、入力クロックバッファで生じる遅延時間ｔｄ１、長配線で生じる遅延時間ｔｄ２及びデータレジスタ及び出力バッファで生じる遅延時間ｔｄ３が変動したとしても、タイミング制御回路５０１がｍ×ｔｃｋ−（ｔｄ１＋ｔｄ２＋ｔｄ３）の遅延をある精度でつくり、データ出力のタイミングをクロック信号に同期させるので、データ出力のタイミングばらつきは上記精度以内に低減できる。
【０００７】
前記タイミング制御回路としてＤＬＬ（Ｄｅｌａｙ−ＬｏｃｋｅｄＬｏｏｐ：ディレイ・ロックト・ループ）回路が知られている。ＤＬＬは主に可変遅延回路、位相比較回路、遅延制御回路、チップ内の特定回路における遅延ｔｄｒｅｐを再現するダミー遅延回路から構成される。ＤＬＬの機能は外部クロック信号に対し、ｍ×ｔｃｋ−ｔｄｒｅｐだけ遅延した内部クロック信号を出力することである。ここでｍは１以上の整数で、ｍ×ｔｃｋ−ｔｄｒｅｐ＞０を満足する様に決める。
【０００８】
ＤＬＬ回路について記載された第１の文献として、１９９８年１１月、米国電気電子学会（ＩＥＥＥ）発行、ＩＥＥＥＪｏｕｒｎａｌｏｆＳｏｌｉｄ−ｓｔａｔｅＣｉｒｃｕｉｔｓ，Ｖｏｌ.３３，Ｎｏ. １１，Ｃ. Ｈ.Ｋｉｍ他著、「Ａ６４−Ｍｂｉｔ,６４０−Ｍｂｙｔｅ／ｓＢｉｄｉｒｅｃｔｉｏｎａｌＤａｔａＳｔｒｏｂｅｄ,Ｄｏｕｂｌｅ−Ｄａｔａ−ＲａｔｅＳＤＲＡＭｗｉｔｈａ４０−ｍＷＤＬＬｆｏｒａ２５６−ＭｂｙｔｅＭｅｍｏｒｙＳｙｓｔｅｍ」（ｐｐ.１７０３−１７０９）がある。これに記載されたＤＬＬ回路は、可変遅延回路、可変遅延回路の出力クロック信号を受けるパッドルーティングディレイ、パッドルーティングディレイの出力と可変遅延回路に入力されるクロック信号との位相を比較する位相比較回路、及ぶ位相比較結果に基づいて可変遅延回路の遅延制御を行う遅延制御回路によって構成される。可変遅延回路の内部は差動型バッファとインバータの多段構成になっており、各差動段の出力に電圧制御容量による負荷を有している。この電圧制御容量を制御することによって信号の遅延すなわち位相を変更する。このＤＬＬ回路において、クロック信号が可変遅延回路に送られ、所定の遅延時間の後に内部クロック信号として出力される。この時、可変遅延回路における遅延時間は遅延制御回路により制御される。この制御は次の様に行われる。まず、入力されたクロック信号は可変遅延回路と共に位相比較回路にも送られる。そのクロック信号は可変遅延回路を通過した後、パッドルーティングディレイを通過し、位相比較回路に入る。位相比較回路はクロック信号の１周期後の位相と、可変遅延回路及びパッドルーティングディレイを通過してきたクロック信号の位相とを比較する。比較結果を受ける遅延制御回路は可変遅延回路及びパッドルーティングディレイを通過してきたクロック信号の位相がクロック信号の１周期後の位相に対して遅れている場合には可変遅延回路における遅延時間を遅延刻み１つ分短くし、逆に進んでいる場合には可変遅延回路における遅延時間を遅延刻み１つ分長くするようにして、可変遅延回路における遅延時間を制御する。以上の制御を充分な時間行なうことにより、可変遅延回路及びパッドルーティングディレイを通過してきたクロック信号のタイミングはクロック信号のタイミングと揃えることができ、入力されたクロック信号に対してｍ×ｔｃｋ−ｔｄｒｅｐ（ただしｍ=１）だけ遅延した内部クロック信号を得る事ができる。
【０００９】
ＤＬＬ回路に関する上記同様の基本的な構成については特開平８−１４７９６７号公報にも記載がある。
【００１０】
ＤＬＬについて記載された第２の文献として、１９９７年２月、米国電気電子学会（ＩＥＥＥ）発行、１９９７ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌＳｏｌｉｄ−ＳｔａｔｅＣｉｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅＤｉｇｅｓｔｏｆＴｅｃｈｎｉｃａｌＰａｐｅｒｓ，ＡｔｓｕｓｈｉＨａｔａｋｅｙａｍａ他著、「Ａ２５６ＭｂＳＤＲＡＭＵｓｉｎｇａＲｅｇｉｓｔｅｒ−ＣｏｎｔｒｏｌｌｅｄＤｉｇｉｔａｌＤＬＬ」（ｐｐ. ７２−７３）がある。前記第２の文献に記載されたタイミング制御技術は、外部からの入力クロック信号を分周回路で分周し、分周したクロック信号をＤＬＬ回路に供給すると共に、当該ＤＬＬ回路内の可変遅延回路と同じ第２の可変遅延回路を設け、当該第２の可変遅延回路に分周前のクロック信号を供給し、この第２の可変遅延回路をＤＬＬ回路内の可変遅延回路と同じように遅延制御回路で遅延制御して、入力されたクロック信号に対してｍ×ｔｃｋ−ｔｄｒｅｐだけ遅延した内部クロック信号を得ようとするものである。この技術では、分周回路によってＤＬＬ回路の動作速度が遅くされているから、この点において第１の文献に記載の技術よりも低消費電力である。特開平１０-２６９７７３号公報にも上記同様に分周回路によってＤＬＬ回路の動作速度を遅くした発明に関する記載がある。
【００１１】
特開平１０-２０９８５７号公報及び特開平１１-１７５２９号公報には、可変遅延回路の数は増やさず、位相比較回路の入力に対してだけ分周回路で分周して位相比較動作速度を遅くした発明に関する記載がある。更に、特開平１１-１７５３０号公報にはロック・イン後に位相比較動作を停止するＤＬＬ回路について記載されている。ＤＬＬ回路について記載されたその他の文献として特開平１１-１５５５５号公報がある。
【００１２】
また、特開平６−３５０４４０号公報において、ＤＬＬ回路と考えられる回路を備えた半導体集積回路は、位相比較回路の比較結果によって制御される可変遅延回路を有し、当該可変遅延回路の入力と出力には夫々分周回路が設けられ、可変遅延回路の出力に結合された分周回路の出力は半導体集積回路の外部に出力される。その出力信号は、当該半導体集積回路と共に実装基板に実装されたクロック分配バッファ上の固定遅延バッファ及び実装配線を通って前記位相比較回路の一方の入力に帰還されるようになっている。可変遅延回路の入力側分周回路の出力は位相比較回路の他方の入力に結合される。可変遅延回路には前記クロック分配バッファからクロック信号が供給される。但し、これに記載の技術は、可変遅延回路からクロック分配バッファの固定遅延回路に至る帰還経路に半導体チップ外部の実装基板上の配線が介在されるので、周波数が高いと信号伝達を正確に行なうことができなくなるので、そのような経路の信号周波数を下げて位相同期の制御を行なえるようにする為に分周回路を設けてあると考えられる。この特開平６−３５０４４０号公報には、可変遅延回路の出力側だけに分周回路を設けたＤＬＬ回路相当の構成も示唆されており、実装ボード上の信号周波数を低くするために必要な範囲でだけ分周回路を設けるようになっている。分周回路を設けて低消費電力を図り、且つ可変遅延回路を１つとするためにその入出力双方に分周回路を配置するという発明思想は皆無である。
【００１３】
更に１つの半導体チップ上にクロック再生回路の全ての構成要素を形成するという発想は開示されていない。
【００１４】
【発明が解決しようとする課題】
前記第１の文献や特開平８−１４７９６７号公報に記載のＤＬＬ回路は回路全体をクロック信号の周波数で動作させるために消費電力が大きい。遅延ループに分周したクロック信号を供給する第２の文献等に記載された技術はその問題を解決することができる。
【００１５】
しかしながら、可変遅延回路は遅延回路の段数が遅延刻みの数に等しいので、遅延刻みが微細であるほど、また遅延時間の可変範囲が広いほど段数は多くなり、回路面積は大きくなってしまう。第２の文献記載の技術では可変遅延回路を２個用いているので、その分だけ回路面積が増加してしまうという新たな問題を生ずる。また２個の可変遅延回路を用いているので、製造ばらつきにより両者の特性に差を生ずると、タイミング制御の精度が低下してしまう。
【００１６】
また、可変遅延回路の数を増やさず、遅延ループの一部にだけ分周クロック信号を用いるようにした特開平１０−２０９８５７号公報、特開平１１−１７５２９号公報に記載の技術はチップ面積の増加は抑えられているが、ダミー遅延回路などは外部からのクロック信号と同様の周波数で動作しなければならないから、低消費電力という点で劣っている。すなわちダミー遅延回路の消費電力の低減化は図られていない。
【００１７】
また、分周信号を用いた上記何れの技術においても、分周信号を用いて位相比較を行なうと、ＤＬＬのロックインに必要な動作サイクル数が増大するという問題点のあることが本発明者によって明らかにされた。すなわち立ち上がりでタイミングを示す信号Ａ及び信号Ｂがあり、これらの周期は同じでかつ両信号の位相差に比べて充分長いとする。このとき信号Ａの位相に対して信号Ｂの位相が進んでいるか、遅れているかを判定する場合、フリップフロップ回路のクロック入力に信号Ａを、またデータ入力に信号Ｂを入力する。このフリップフロップが位相比較回路とされ、前記信号Ａの立ち上がりタイミングにおいてデータ出力から位相比較結果の信号（位相比較信号）が出力される。ここでデータ出力が”Ｌ（ローレベル若しくは論理値０）”であれば、信号Ａの立ち上がり時刻において信号Ｂはまだ立ち上がる前だったことを示している。つまり信号Ａの位相に対して信号Ｂの位相は遅れていると判定できる。また逆にデータ出力が“Ｈ（ハイレベル若しくは論理値１）”であれば信号Ａの立ち上がり時刻において信号Ｂはすでに立ち上がった後だったことを示している。つまり信号Ａの位相に対して信号Ｂの位相は進んでいると判定できる。
【００１８】
ところが前記信号Ａ及び信号Ｂの周期が短く信号Ａの位相に対して信号Ｂの位相が半周期以上遅れていた場合、信号Ａの立ち上がり時刻は信号Ｂにとっては１周期前の立ち下がり前にあたるので、フリップフロップ回路のデータ出力は”Ｈ”となり信号Ａの位相に対して信号Ｂの位相は進んでいると誤判定されるという問題がある。この問題を回避するためパルス幅の広い分周されたクロック信号を用いて位相比較を行なう意味もある。
【００１９】
例えば第２の文献に記載された形式のＤＬＬにおいて分周クロック信号を用いて位相比較を行なう場合、比較する信号の位相差の最大はｔｄｒｅｐ＋ｔｄｍａｘ−ｍ×ｔｃｋとなる。ここでｔｄｒｅｐはダミー遅延回路における遅延時間、ｔｄｍａｘは２個の可変遅延回路の夫々における最大遅延時間である。前記の通り、比較する信号の位相差が信号の半周期より大きいと位相比較は誤判定してしまうので、比較する信号の位相差の最大が信号の半周期より小さくする必要がある。つまり位相比較にｎ分周クロック信号を用いる場合、位相比較を誤判定しない条件は次の（式１）のようになる。ｎは自然数である。
【００２０】
ｔｄｒｅｐ＋ｔｄｍａｘ−ｍ×ｔｃｋ＜ｎ×ｔｃｋ／２…（式１）
例えば、同期式メモリにおいては、クロック信号が外部クロック端子から出力データバッファに到達するまでに入力クロックバッファで生じる遅延時間ｔｄ１および長配線で生じる遅延時間ｔｄ２の和ｔｄ１＋ｔｄ２の遅延時間が生じる。近年、計算機システムにおけるＣＰＵ（中央処理装置）のクロックの高速化に伴って他の様々な電子回路とのインタフェース部分の高速化を図る必要がでてきており、同期式メモリのクロックも１００〜２００ＭＨｚ以上といった高い周波数領域が要求される。前述のようにＤＬＬ回路の機能は外部クロック信号に対し、ｍ×ｔｃｋ−（ｔｄ１＋ｔｄ２＋ｔｄ３）だけ遅延した内部クロック信号を出力することであり、ＤＬＬ回路の可変遅延回路ではｍ×ｔｃｋｍａｘ−（ｔｄ１＋ｔｄ２＋ｔｄ３）の遅延時間を作る必要がある。ここでｔｃｋｍａｘは最大クロックサイクル時間である。またｍは１以上の整数で、ｍ×ｔｃｋ−（ｔｄ１＋ｔｄ２＋ｔｄ３）＞０を満足する様に決める。ここでクロック周波数が高くなりｔｃｋ＜ｔｄ１＋ｔｄ２＋ｔｄ３となった場合にはｍは２以上の整数となる。クロック周波数１００〜２００ＭＨｚではｔｃｋは１０〜５ナノ秒となり、このクロック周波数範囲で動作するＤＬＬ回路において仮にｍ=２とした場合、可変遅延回路が作るべき遅延時間の最大ｔｄｍａｘは、ｔｃｋ=１０ナノ秒とした時のｍ×ｔｃｋつまり２０ナノ秒となる。ｔｄｒｅｐ=ｔｄ１＋ｔｄ２＋ｔｄ３=５ナノ秒とするとクロック周波数２００ＭＨｚにおいて位相比較を誤判定しない条件は前記（式１）より５（ナノ秒）＋２０（ナノ秒）−２×５（ナノ秒）＜ｎ×５（ナノ秒）／２。これより必要となる分周数ｎはｎ＞６となる。この分周数はクロック周波数が高くなるほど大きいものが必要となる。
【００２１】
このことから明らかなように、ＤＬＬ回路において分周クロック信号を用いて位相比較を行なっても、誤判定を防止するには、クロック周波数が高い場合には分周数のより大きい信号によって位相比較する事が必要なるので、可変遅延回路の遅延時間を制御するタイミング間隔が長くなり、ＤＬＬ回路のロックインサイクルが増大し、チップ内環境変動に伴う内部クロックの追従性能が悪くなるという問題を生ずることが本発明者によって明らかにされた。そのような問題点を放置すれば、ＤＬＬ回路を用いた同期式ＬＳＩにおいて、ＤＬＬ回路のロックインサイクルの増大に伴い、スタンバイ状態からの復帰に必要なクロックサイクル数が増大して、クロック周波数の向上によるシステムの性能向上が阻害される事態を生ずる。
【００２２】
本発明の目的は、可変遅延回路を増やさず小面積のまま遅延ループ上の回路（ダミー遅延回路を含む）に対して低消費電力を実現できるタイミング制御回路、更にはそのようなタイミング制御回路を有する半導体装置を提供することにある。
【００２３】
本発明の別の目的は、可変遅延回路を増やさず小面積のまま低消費電力を実現できると共に、ロックインサイクルを短縮できるタイミング制御回路、更にはそのようなタイミング制御回路を有する半導体装置を提供することにある。
【００２４】
本発明の別の目的は、位相判定に誤判定が無く高精度にクロック位相制御を行なう事ができるタイミング制御回路、更にはそのようなタイミング制御回路を有する半導体装置を提供することにある。
【００２５】
本発明の更に別の目的は、誤判定の虞なく位相比較タイミングの間隔を短くすることができ、ロックインに要する時間を短縮できるタイミング制御回路、更にはそのようなタイミング制御回路を有する半導体装置を提供することにある。
【００２６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【００２７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００２８】
〔１〕低消費電力及び小面積化に着目した本願発明による半導体装置は、可変遅延回路の出力から可変遅延回路の遅延制御入力までの遅延ループの動作速度制御を行なう。例えば、可変遅延回路の入力と出力の夫々に分周回路を配置し、可変遅延回路の出力信号を分周した信号がダミー遅延回路を介して位相比較回路の一方の入力に、可変遅延回路の入力を分周した信号が位相比較回路の他方の入力に供給され、双方の位相を比較した結果に従って、位相制御を行なう。
【００２９】
更に詳しくは、半導体集積回路は、外部クロック信号を入力するクロック入力回路と、前記クロック入力回路から出力される第１の内部クロック信号を入力して第２の内部クロック信号を出力するタイミング制御回路と、前記タイミング制御回路から出力される前記第２の内部クロック信号を入力する内部回路と、を半導体チップに有する。前記タイミング制御回路は、前記第１の内部クロック信号を入力して第２の内部クロック信号を出力する可変遅延回路と、前記半導体チップ上の所定の回路の動作遅延時間を再現して前記第２の内部クロック信号に与えるダミー遅延回路と、前記クロック入力回路から出力される第１の内部クロック信号と前記ダミー遅延回路の出力信号との位相を比較する位相比較回路と、前記位相比較回路による比較結果に基づいて前記可変遅延回路の遅延時間を制御する遅延制御回路と、前記ダミー遅延回路、位相比較回路及び遅延制御回路を前記第１の内部クロック信号よりも低い周波数で動作可能にする速度制御手段と、を有する。
【００３０】
上記半導体集積回路によれば、位相比較回路、遅延制御回路、ダミー遅延回路が分周されたクロックの周波数で動作するので消費電力が低減される。従来２つあった可変遅延回路を１つにすることができ、回路面積の増大を抑えながら消費電力を小さくすることができる。
【００３１】
〔２〕位相比較判定誤動作防止及びロックインサイクル増大防止の観点による位相比較信号のステップ信号化に着目した本願発明による半導体集積回路は、ステップ波形を有する位相比較用タイミング信号を発生するタイミング信号発生回路を採用する。また、位相比較動作の後、遅延ループに送出されている位相比較用タイミング信号を消去若しくはリセットする手段を採用する。
【００３２】
さらに詳しく説明すると、半導体装置は、外部クロック信号を入力するクロック入力回路と、前記クロック入力回路から出力される第１の内部クロック信号を入力して第２の内部クロック信号を出力するタイミング制御回路と、前記タイミング制御回路から出力される前記第２の内部クロック信号を入力する内部回路と、を半導体チップに有する。前記タイミング制御回路は、前記第１の内部クロック信号を入力して前記第２の内部クロック信号を出力する可変遅延回路と、前記可変遅延回路と同等の信号伝播遅延時間をもって入力信号を遅延させる遅延回路と、前記遅延回路の出力信号に前記半導体チップ上の所定の回路の動作遅延時間を再現して与えるダミー遅延回路と、前記ダミー遅延回路の出力信号の位相を位相判定タイミングで判定する位相判定回路と、前記位相判定回路の判定結果に基づいて前記可変遅延回路の遅延時間を制御する遅延制御回路と、前記クロック入力回路から出力される第１の内部クロック信号の複数サイクル毎に、前記遅延回路に位相判定用レベル信号を与えると共に、位相判定回路に帰還されてくる前記位相判定用レベル信号に対する位相判定タイミングを前記位相判定回路に与えるタイミング信号発生回路とを有して成る。
【００３３】
また前記位相判定タイミングの後に、前記遅延回路及びダミー遅延回路の出力を夫々初期レベルにするリセット制御回路を更に設ける。
【００３４】
前記遅延回路は、前記可変遅延回路と同じ回路を持ち、前記可変遅延回路に対する前記遅延制御回路の制御と同じ制御を受ける別の可変遅延回路によって構成しても良い。即ち、可変遅延回路を並設することになる。
【００３５】
前記遅延回路の回路規模を減らすには、前記遅延回路は、前記可変遅延回路の遅延信号経路に順次シフト制御端子が結合されたシフトレジスタによって構成すればよい。
【００３６】
前記タイミング信号発生回路は、可変遅延回路へ供給される第１のクロック信号の複数サイクル毎に、位相比較用タイミング信号として位相判定用レベル信号（第１の位相比較用タイミング信号）と位相判定タイミング信号（第２の位相比較用タイミング信号）を発生する。第２の位相比較用タイミング信号は第１の位相比較用タイミング信号に対してｍクロックサイクル遅れている。第１の位相比較用タイミング信号は遅延ループを構成する可変遅延回路に送られ、第２の位相比較用タイミング信号は位相比較回路に送られる。位相比較動作が終了すると、例えば次に位相比較制御回路はタイミング信号発生回路に新たな位相比較用タイミング信号の発生を要求するタイミング信号要求信号を出力する。遅延ループを形成する可変遅延回路及びダミー遅延回路、そしてタイミング信号発生回路は、遅延ループ内に残存する位相比較用タイミング信号を消去し、タイミング信号発生回路は新たに第１及び第２の位相比較用タイミング信号を発生させる。
【００３７】
このように本発明のタイミング制御回路は、位相比較において分周クロック信号とは異なるステップ波形を有するタイミング信号を用い、また位相比較動作の完了と共に遅延ループ内に残存する位相比較用タイミング信号を消去し、ただちに次の位相比較を開始するので、誤判定することなく位相比較するタイミングの間隔を最小限に短縮することができる。したがって、前記タイミング制御回路は従来技術に対し位相比較するタイミング及び可変遅延回路の遅延時間を制御するタイミングの間隔を短くすることができ、ロックインサイクルの短縮が可能となる。
【００３８】
〔３〕前記遅延ループのステップ信号化の構成において遅延ループに分周クロック信号を投入することも可能である。
【００３９】
即ち、半導体装置は、外部クロック信号を入力するクロック入力回路と、前記クロック入力回路から出力される第１の内部クロック信号を入力して第２の内部クロック信号を出力するタイミング制御回路と、前記タイミング制御回路から出力される前記第２の内部クロック信号を入力する内部回路と、を半導体チップに有する。前記タイミング制御回路は、前記第１の内部クロック信号を入力して前記第２の内部クロック信号を出力する第１の可変遅延回路と、前記第１の可変遅延回路と同じ回路構成を有する第２の可変遅延回路と、前記第２の可変遅延回路の出力信号に前記半導体チップ上の所定の回路の動作遅延時間を再現して与えるダミー遅延回路と、前記ダミー遅延回路の出力信号の位相を位相判定タイミングで判定する位相判定回路と、前記位相判定回路の判定結果に基づいて前記第１可変遅延回路及び第２の可変遅延回路の遅延時間を同一に制御する遅延制御回路と、前記クロック入力回路から出力される第１の内部クロック信号をそのまま又は分周して出力する分周回路と、前記分周回路から出力されるクロック信号の複数サイクル毎に、前記第２の可変遅延回路に位相判定用レベル信号を与えると共に、位相判定回路に帰還されてくる前記位相判定用レベル信号に対する位相判定タイミングを前記位相判定回路に与えるタイミング信号発生回路と、を有する。前記分周回路がロックイン後に分周を行えば、ロックイン動作を速く完了でき、ロックイン後は低消費電力に寄与する。
【００４０】
また、分周信号を用いる場合、前記タイミング制御回路には、遅延回路としてシフトレジスタのような追尾回路を採用してもよい。この観点のタイミング制御回路は、前記第１の内部クロック信号を入力して前記第２の内部クロック信号を出力する可変遅延回路と、前記可変遅延回路の遅延信号経路に順次シフト制御端子が結合され前記可変遅延回路と同等の信号伝播遅延時間をもって入力信号を遅延させるシフトレジスタ構成の遅延回路と、前記遅延回路の出力信号に前記半導体チップ上の所定の回路の動作遅延時間を再現して与えるダミー遅延回路と、前記ダミー遅延回路の出力信号の位相を位相判定タイミングで判定する位相判定回路と、前記位相判定回路の判定結果に基づいて前記可変遅延回路の遅延時間を負帰還制御する遅延制御回路と、前記クロック入力回路から出力される第１の内部クロック信号をそのまま又は分周して出力する分周回路と、前記分周回路から出力されるクロック信号の複数サイクル毎に、前記遅延回路に位相判定用レベル信号を与えると共に、位相判定回路に帰還されてくる前記位相判定用レベル信号に対する位相判定タイミングを前記位相判定回路に与えるタイミング信号発生回路と、を有して成る。前記分周回路はロックイン後に分周を行う。これにより、ロックイン動作を速く完了でき、ロックイン後は低消費電力に寄与する。
【００４１】
前記位相判定タイミングの後に、前記遅延回路及びダミー遅延回路の出力を夫々初期レベルにリセットすればよい。
【００４２】
〔４〕前記遅延ループのステップ信号化の構成を適用した半導体集積回路において、前記内部回路が、前記第２の内部クロック信号の変化に同期して外部出力動作を行なう出力回路であるとき、前記ダミー遅延回路は、前記クロック入力回路の動作遅延時間と、前記出力回路の動作遅延時間と、前記クロック入力回路から前記タイミング制御回路へ至る配線遅延時間と、前記タイミング制御回路から前記出力回路に至る配線遅延時間との合計時間を再現する遅延回路である。
【００４３】
そのような半導体装置は、例えばクロック同期型メモリを実現する。例えば、クロック同期型メモリは、前記出力回路に接続され前記出力回路から出力すべきデータを処理する処理回路をさらに含み、当該処理回路は、メモリセルアレイと、前記メモリセルアレイからメモリセルを選択する選択回路とを有する。前記出力回路は、メモリセルアレイで選択されたメモリセルの記憶情報をラッチする出力データラッチ回路と、前記出力データラッチ回路に接続されたデータ出力バッファであり、前記出力タイミング信号は前記出力データラッチ回路のラッチ制御信号である。
【００４４】
【発明の実施の形態】
《半導体装置》
図３には本発明に係る半導体装置の一例が全体的に示される。外部クロック端子４０１に入ったクロック信号ＣＬＫは入力クロックバッファ４０２、タイミング制御回路５０１、長配線４０３を経てデータレジスタ４０５に入る。データレジスタ４０５からデータ信号が出力バッファ４０６に入り、出力データ端子４０７から出力データＤＡＴＡＯＵＴが出力される。外部クロック端子４０１は半導体装置（ＬＳＩとも記す）の受けるクロック信号ＣＬＫを受ける端子である。
【００４５】
図４にはクロック信号とデータ信号の位相関係が示されている。入力クロックバッファ４０２の生成するクロック信号ＣＩＢＣＬＫは外部クロック端子４０１におけるクロック信号ＣＬＫに対しｔｄ１だけ遅延する。次にタイミング制御回路５０１ではｍ×ｔｃｋ−（ｔｄ１＋ｔｄ２＋ｔｄ３）の遅延を生じさせる。ここでｔｃｋはクロックサイクル時間である。ｍは１以上の整数で、ｍ×ｔｃｋ−（ｔｄ１＋ｔｄ２＋ｔｄ３）＞０を満足する様に決める。ｔｄ１は入力クロックバッファで生じる動作遅延時間ｔｄ１、ｔｄ２は長配線４０３で生じる配線遅延時間、ｔｄ３はデータレジスタ４０５及び出力バッファ４０６で生じる動作遅延時間である。このとき、タイミング制御回路５０１の生成するクロック信号ＤＬＬＣＬＫは外部クロック端子４０１におけるクロック信号ＣＬＫに対しｍ×ｔｃｋ−（ｔｄ２＋ｔｄ３）だけ遅延する。この結果出力データ端子ＤＡＴＡＯＵＴにおける出力データ信号は、外部クロック端子４０１におけるクロック信号ＣＬＫに対しｍ×ｔｃｋつまりｍクロックサイクルだけ遅延することになる。これは外部クロック端子４０１におけるクロック信号ＣＬＫに同期していることと等価である。このようにしてタイミング制御回路５０１を用いて出力データ信号ＤＡＴＡＯＵＴをＬＳＩが受ける外部クロック信号ＣＬＫに同期させることができる。またプロセスや電源電圧、温度の変動があり、入力クロックバッファ４０２で生じる遅延時間ｔｄ１、長配線４０３で生じる遅延時間ｔｄ２及びデータレジスタ４０５及び出力バッファ４０６で生じる遅延時間ｔｄ３が変動したとしても、タイミング制御回路５０１がｍ×ｔｃｋ−（ｔｄ１＋ｔｄ２＋ｔｄ３）の遅延をある精度でつくり、データ出力のタイミングをクロック信号に同期させるので、データ出力のタイミングばらつきは上記精度以内に低減できる。
【００４６】
《遅延ループ分周型タイミング制御回路》
図１には前記タイミング制御回路５０１として帰還ループを分周する形式のＤＬＬ回路１１４の一例が示される。図２には図１の回路による位相同期の動作タイミングが例示されている。
【００４７】
図１に示されるタイミング制御回路はＤＬＬ回路１１４であって、外部クロック入力端子１０１、内部クロック出力端子１０２、可変遅延回路（第１遅延回路）１０３、位相比較回路１０４、遅延制御回路１０５、チップの入力クロックバッファや長配線、出力データバッファの遅延時間ｔｄｒｅｐを再現するダミー遅延回路（第２遅延回路）１０６、外部クロック信号を８分周する８分周回路（第１分周回路）１０７、内部クロック信号を８分周する８分周回路（第２分周回路）１０８から構成される。ここで、外部クロック入力端子１０１はタイミング制御回路５０１（ＤＬＬ回路１１４）の外部クロック入力端子を意味している。従って、タイミング制御回路５０１（ＤＬＬ回路１１４）の外部クロック信号ＥＸＴＣＬＫ（第１クロック）は図３のクロック信号ＣＩＢＣＬＫに相当するものと理解されたい。また、クロック端子１０２から出力されるクロック信号ＩＮＴＣＬＫ（第２クロック）は、図３のＤＬＬＣＬＫに相当する。
【００４８】
図１の回路では、まず外部クロック信号ＥＸＴＣＬＫが外部クロック入力端子１０１に入る。次に外部クロック信号ＥＸＴＣＬＫは８分周回路１０７に入り８分周され第１の８分周クロック信号１１０（第３クロック）となる。ここで８分周回路１０７の出力信号は入力された信号のｍクロックサイクル分遅延しているとする。ここでｍは１以上の整数で、ｍ×ｔｃｋ−ｔｄｒｅｐ＞０を満足する様に決める。ただしｔｃｋはクロックサイクル時間である。また外部クロック信号は可変遅延回路１０３を通って内部クロック出力信号端子１０２から内部クロック信号として出力されるとともに８分周回路１０８に入力され８分周されて出力される（第４クロック）。次にこの信号は前記ＬＳＩの入力クロックバッファ４０２、長配線４０３及び出力データバッファ４０５，４０６の遅延時間ｔｄｒｅｐを再現するダミー遅延回路１０６を通り第２の８分周クロック信号（第５クロック）１１１となり、位相比較回路１０４に入る。次に位相比較回路１０４において上記第１の８分周クロック信号１１０と第２の８分周クロック信号１１１の位相が比較される。比較した結果は位相比較信号１１２として遅延制御回路１０５へ出力され、遅延制御回路１０５は第２の８分周クロック信号１１１が第１の８分周クロック信号１１０に対して遅れている場合には可変遅延回路１０３における遅延時間を遅延刻み１つ分短くし、逆に進んでいる場合には可変遅延回路１０３における遅延時間を遅延刻み一つ分長くするように遅延制御信号１１３を出力し、可変遅延回路１０３における遅延時間を制御する。以上の制御を充分な時間行なうことにより、第２の８分周クロック信号１１１のタイミングは第１の８分周クロック信号１１０のタイミングと揃えることができ、外部クロック信号に対してｍ×ｔｃｋ−ｔｄｒｅｐだけ遅延した内部クロック信号を得る事ができる。
【００４９】
図５には図１のＤＬＬ回路１１４の更に詳細な一例が示される。図５において、外部クロック入力端子１０１は非反転端子１０１Ｔ，反転端子１０１Ｂの差動構成になっており、第１の外部クロック入力端子１０１Ｔには非反転クロックＥＸＴＣＬＫＴが、第２の外部クロック入力端子１０１Ｂには反転クロックＥＸＴＣＬＫＢが供給される。また内部クロック出力端子１０２も非反転端子１０２Ｔ、反転端子１０２Ｂの差動構成になっており、第１の内部クロック出力端子１０２Ｔから非反転クロックＩＮＴＣＬＫＴが出力され、第２の内部クロック出力端子１０２Ｂから反転クロックＩＮＴＣＬＫＢが出力される。可変遅延回路１０３の遅延制御信号１１３は遅延を１刻みづつ進める指示を与えるための信号ＣＮＴＬＰ、遅延を１刻みづつ遅らせる指示を与えるための信号ＣＮＴＬＮから構成される。また８分周回路１０７のダミー負荷１４０６は可変遅延回路１０３の信号ＥＸＴＣＬＫＢ側の入力信号線にかかる負荷を他方の信号ＥＸＴＣＬＫＴ側の負荷に等しくするためのものであり、８分周回路１０８のダミー負荷１４０７は可変遅延回路１０３の一方の信号ＩＮＴＣＬＫＢ側の出力信号線にかかる負荷を他方の信号ＩＮＴＣＬＫＴ側の出力信号線にかかる負荷と等しくするためのものである。またリセット信号端子１４０５から入力されるリセット信号ＲＥＳＥＴは、８分周回路１０７、８分周回路１０８及び位相比較回路１０４を初期化する。
【００５０】
図６には可変遅延回路の一例が示される。図７には１つの遅延段の回路構成が例示される。可変遅延回路１０３は、入力された信号を遅延制御信号１１３に応じ一定時間遅らせて出力する回路である。図６に従えば、可変遅延回路１０３は差動の遅延段８０１を多段で直列接続した構成を有し、クロック信号入力端子１０１及びクロック信号出力端子１０２が差動構成となっている。遅延段８０１は、回路の接地電圧ＶＳＳと回路の電源電圧ＶＤＤとを動作電源とし、ｎチャンネル型の差動入力ＭＯＳトランジスタＱ１ｎ，Ｑ２ｎに、ｐチャンネル型の負荷トランジスタＱ３ｐ〜Ｑ６ｐが接続され、ｎチャンネル型の電流源トランジスタＱ７ｎのオン動作によって活性化される。遅延制御信号入力端子１１３から入力される信号ＣＮＴＬＮはＭＯＳトランジスタＱ７ｎをスイッチ制御し、信号ＣＮＴＬＰは負荷ＭＯＳトランジスタＱ４ｐ，Ｑ５ｐをスイッチ制御する。出力信号ＯＵＴ１はＭＯＳトランジスタＱ２ｎのドレイン電圧とされ、出力信号ＯＵＴ２はＭＯＳトランジスタＱ１ｎのドレイン電圧とされる。前記ＭＯＳＱ３ｐ，Ｑ６ｐのゲートは自らのドレインに結合されたダイオード接続形態を有する。
【００５１】
可変遅延回路１０３の動作を説明する。まず差動信号ＩＮＰ、ＩＮＮが入力される。この信号ＩＮＰ、ＩＮＮは差動遅延段８０１を複数段に亘って通過し、ある遅延時間を持ってクロック信号出力端子１０２から信号ＯＵＴＰ、ＯＵＴＮとして出力される。各差動遅延段８０１の遅延時間は負荷ＭＯＳトランジスタの抵抗と出力部の寄生容量による時定数となる。ここで遅延制御信号ＣＮＴＬＰの電圧を変化させると各差動遅延８０１段の出力抵抗が変化するので、遅延制御信号ＣＮＴＬＰの電圧を変化させる事により各差動遅延段８０１の出力抵抗と出力部の寄生容量による時定数つまり遅延時間を制御する事ができる。尚、後のバイアス回路の箇所で述べるように信号ＣＮＴＬＮはその電圧によってＮＭＯＳ電流源トランジスタＱ７ｎの電流を変化させ、プロセスばらつきや電源電圧変動に対する差動遅延段の出力電圧振幅の変動を抑制するのに用いられる。
【００５２】
図８には遅延制御回路の一例が示される。遅延制御回路１０５は、位相比較信号９０１に基づいて内部クロック信号の位相が外部クロック信号に対して進んでいる時は可変遅延回路１０３の遅延時間が長くなるように、また内部クロック信号の位相が外部クロック信号に対して遅れている時は可変遅延回路１０３の遅延時間が短くなるように遅延制御信号１１３を出力する回路である。遅延制御信号１１３は可変遅延回路１０３における差動遅延段８０１のＭＯＳトランジスタＱ７ｎを制御する信号ＣＮＴＬＮ及び前記負荷ＭＯＳトランジスタＱ４ｐ，Ｑ５ｐを制御する信号ＣＮＴＬＰとしてのバイアス信号となる。図８の構成によれば、遅延制御回路１０５は、位相比較信号入力端子９０１、８分周クロック入力端子９０２、ＣＮＴＬＰ信号の出力端子９０３、ＣＮＴＬＮ信号の出力端子９０４、パルス発生回路９０５、チャージポンプ回路９０６、チャージ容量９０７、及びバイアス回路９０８から構成される。
【００５３】
図９には前記パルス発生回路９０６の一例が示される。位相比較信号端子９０１から位相比較信号１１２が、また８分周クロック端子９０２から８分周クロック信号１１０がパルス発生回路９０５に入力される。このパルス発生回路９０５において位相比較信号１１２が内部クロック信号の位相が進んでいる事を示す“Ｈ”レベルであればＵＰ信号端子９１０に、また位相比較信号が内部クロック信号の位相が遅れている事を示す“Ｌ”レベルであればＤＯＷＮ信号端子９０９に、８分周クロック信号１１０に同期したパルス信号を出力する。尚、複数段のインバータを直列接続したインバータ段９１１、９１２は遅延回路であり、前記パルス信号のパルス幅はこれの遅延時間に等しくされる。また、遅延回路としてのインバータ段９１３は８分周クロック信号１１０を位相比較信号１１２に対して遅らせ、ＵＰ信号端子９１０及びＤＯＷＮ信号端子９０９におけるハザードを防止するためのものである。
【００５４】
図１０にはチャージポンプ回路９０６の一例が示される。チャージポンプ回路９０６のＵＰ信号端子９１０もしくはＤＯＷＮ信号端子９０９にはパルス信号が入力される。チャージポンプ回路９０６のＵＰ信号端子９１０にパルス信号が入ると、そのパルス幅で決まるある有限の期間、チャージ容量９０７の負極にチャージ電流即ち正電荷が注入され、その分ＶＢ信号端子９１４の電圧が上がる。またＤＯＷＮ信号端子９０９にパルス信号が入るとパルス幅で決まるある有限の期間、チャージ容量９０７の負極からチャージ電流即ち正電荷が引き抜かれ、その分ＶＢ信号端子９１４の電圧が下がる。なお図中９１５の回路はカレントミラー電流源であり、ダイオード接続されたｎチャンネル型ＭＯＳトランジスタ９１９を流れる電流と同じ量の電流をチャージ電流として生成する。
【００５５】
図１１に前記バイアス回路９０８の一例が示される。前記バイアス回路９０８においてＶＢ信号端子９１４の電圧から可変遅延回路１０３における差動遅延段８０１のＭＯＳトランジスタＱ７ｎを制御する信号ＣＮＴＬＮ及びＭＯＳトランジスタＱ４ｐ，Ｑ５ｐを制御する信号ＣＮＴＬＰを生成する。可変遅延回路１０３を構成する各差動遅延段の遅延時間はＭＯＳトランジスタＱ４ｐ，Ｑ５ｐのオン抵抗と出力部の寄生容量とによる時定数になる。遅延制御信号端子ＣＮＴＬＰの電圧を変化させると各差動遅延段の出力抵抗が変化するので、遅延制御信号端子の信号ＣＮＴＬＰの電圧を変化させる事により、各差動遅延段の出力抵抗と出力部の寄生容量による時定数つまり遅延時間を制御する事ができる。すなわち信号ＣＮＴＬＰの電圧を下げるとＰチャンネル型ＭＯＳトランジスタの相互コンダクタンス（ｇｍ）が上がり、出力抵抗（１／ｇｄ）が下がる。時定数は出力抵抗と出力部の寄生容量の積なので、このとき時定数は下がり、遅延時間は短くなる。また逆に信号ＣＮＴＬＰの電圧を上げると、Ｐチャンネル型ＭＯＳトランジスタＱの相互コンダクタンスが下がり、出力抵抗が上がる。このとき時定数は上がり、遅延時間は長くなる。
【００５６】
このように、内部クロック信号の位相が遅れている場合にはＶＢ信号端子９１４の電圧を下げ、可変遅延回路１０３における差動遅延段８０１のバイアス信号端子９０３の信号ＣＮＴＬＰの電圧を可変遅延回路１０３における差動遅延段８０１の出力抵抗及び出力部の寄生容量の積による時定数を小さくして遅延時間が短くなるように制御する。また内部クロック信号の位相が進んでいる場合には、可変遅延回路１０３における差動遅延段８０１のバイアス信号端子９０３の信号ＣＮＴＬＰの電圧を上げ、可変遅延回路１０３における差動遅延段８０１の出力抵抗及び出力部の寄生容量の積による時定数を大きくして遅延時間が長くなるように制御する。バイアス回路９０８は差動遅延段８０１と同じ差動遅延段９２０を持っており、差動遅延段９２０の入力端子の１つが電圧の高い方の電源ＶＤＤに接続されている。従って差動遅延段９２０においてノード９１７は、差動遅延段８０１の出力ノードに対応しており、その電圧は出力信号電圧の下限電圧と同じとなる。オペアンプ９１６の働きによって差動遅延段９２０のＭＯＳトランジスタ９１８にはノード９１７の電圧をＶＢ信号端子９１４の電圧と等しくするような電流が流れる。この時のオペアンプ９１６の出力電圧が信号ＣＮＴＬＮとして出力端子９０４から出力される。さらに差動遅延段９２０の信号ＣＮＴＬＰが出力端子９０３からノード９１７の電圧、即ち端子９１４のＶＢ信号と同じ電圧が出力される。換言すれば、バイアス回路９０８は端子９１４の信号ＶＢの電圧が可変遅延回路１０３における差動遅延段８０１の出力電圧の下限となるように可変遅延回路１０３における差動遅延段８０１の信号ＣＮＴＬＮの出力端子９０４の電圧を与える。
【００５７】
以上述べたように図８の回路は位相比較信号９０１に基づいて内部クロック信号の位相が外部クロック信号に対して進んでいる時は可変遅延回路１０３の遅延時間が長くなるように、また内部クロック信号の位相が外部クロック信号に対して遅れている時は可変遅延回路１０３の遅延時間が短くなるように、遅延制御信号１１３を出力する。
【００５８】
図１２には８分周回路１０７の一例が示される。８分周回路１０７はクロック信号の入力端子１００１、リセット信号ＲＥＳＥＴの入力端子１００３、出力信号の端子１００２、直列接続された３個の２分周回路１００４，１００５，１００６、直列接続された２個のフリップフロップ１００７，１００８によって構成される。
【００５９】
８分周回路１０７の動作を説明する。初期化のためにリセット信号ＲＥＳＥＴが入力端子１００３に入力される。これにより第１のフリップフロップ回路１００７、第２のフリップフロップ回路１００８、そして第１の２分周回路１００４乃至第３の２分周回路１００６が初期化され、出力信号は“Ｌ”レベルとなる。ここでリセット信号ＲＥＳＥＴは正のパルス信号とする。次にクロック信号の入力端子１００１にクロック信号が与えられる。このクロック信号は第１の２分周回路１００４に入る。このクロック信号は第１の２分周回路１００４で２分周され２分周クロック信号となる。そして第２の２分周回路１００５でさらに２分周されて４分周クロック信号となる。そして第３の２分周回路でさらに２分周されて８分周クロック信号となる。この後、この８分周クロック信号は第１のフリップフロップ回路１００７及び第２のフリップフロップ回路１００８を２クロックサイクルかけて通過し、出力信号端子１００２から出力信号として出力される。図１２の回路は入力されたクロック信号から２クロックサイクル遅れた８分周クロック信号を出力することができる。
【００６０】
図１３には２分周回路１００４の一例が示されている。フリップフロップ（Ｆ／Ｆ）１０２３はＤラッチであり、端子１０１７から供給される信号の立ち上がり変化に同期して端子１０１８の出力を反転する。その他の２分周回路１００５，１００６も図１３の構成を有する。
【００６１】
図１４には図１３のフリップフロップ回路１０２３の一例が示される。このフリップフロップ回路１０２３はマスタ段１００５Ｍとスレーブ段１００５Ｓとを有している。
【００６２】
図１５には８分周回路１０８の一例が示される。８分周回路１０８はクロック信号ＩＮ８ｂの入力端子１００９、リセット信号ＲＥＳＥＴの入力端子１０１２、出力信号の端子１０１０、直列は位置された３個の２分周回路１０１３、１０１４、１０１５、ダミー遅延回路１０１６から構成される。ダミー遅延回路１０１６は、フリップフロップ回路１００８の遅延時間を再現する回路である。第１乃至第３の２分周回路１０１３、１０１４、１０１５の夫々は、図１３の２分周回路１００４と同じ回路構成を有する。
【００６３】
図１６にはフリップフロップ回路１００８の遅延時間を再現するダミー遅延回路１０１６の一例が示される。同図に示される回路は、フリップフロップ回路１０２３のクロック信号の入力端子１３０１から出力信号端子１３０４までの経路を、負荷をそのままにして抽出したものであり、フリップフロップ回路１００８の遅延時間を再現する。
【００６４】
図１５の８分周回路１０８の動作を説明する。初期化のためにリセット信号入力端子１０１２にリセット信号ＲＥＳＥＴが入力される。これにより第１乃至第３の２分周回路１０１３〜１０１５が初期化され、出力信号が“Ｌ”レベルにされる。ここでリセット信号ＲＥＳＥＴは正のパルス信号とする。次にクロック信号がクロック信号入力端子１００９に入力される。するとクロック信号は第１乃至第３の２分周回路１０１３〜１０１５において前記図１２の回路と同様に、入力クロック信号が８分周される。その後、８分周クロック信号がフリップフロップ回路１００８の遅延時間を再現するダミー遅延回路１０１６を通り、フリップフロップ回路１００８の遅延時間だけ遅れたクロック信号とされ、出力信号として端子１０１０から出力される。この図１５の回路による遅延時間はフリップフロップ回路１００８の遅延時間だけ遅れたクロック信号を図１２の回路と同じ３つの２分周回路で８分周しているので前記図１２の回路即ち８分周回路１１０７の遅延時間と同じになる。以上述べたように図１５の回路は８分周クロック信号を出力し、その遅延時間は８分周回路１０７と同じとなる。
【００６５】
図１７にはダミー遅延回路１０６の一例が示される。ダミー遅延回路１０６の機能はチップの入力クロックバッファや長配線、出力データバッファの遅延時間ｔｄｒｅｐを再現する事である。図１７に従えば、ダミー遅延回路１０６は主に、信号の入力信号端子１１１０、出力信号の端子１１２０、第１乃至第７の遅延回路１１０１〜１１０７、及びそれぞれに対応する第１乃至第７のフューズ回路１１１１〜１１１７、第８の遅延回路１１０８、バッファ１１０９から構成されている。
【００６６】
第１乃至第７の遅延回路１１０１〜１１０７はチップのプロセスばらつきによる遅延時間のばらつきを補正するのに用いられる。本回路における信号経路は、信号の入力信号端子１１１０から第８の遅延回路１１０８を通り、バッファ１１０９を介して信号の出力信号端子１１２０に至るが、第８の遅延回路１１０８とバッファ１１０９との間の経路として第１乃至第７の遅延回路１１０１〜１１０７を選択できるようになっている。ここで第１乃至第７の遅延回路１１０１〜１１０７はインバータの直列段から構成されているが、それぞれの回路を構成するＭＯＳ回路定数が異なっており（ＭＯＳトランジスタサイズが異なっており）遅延時間が異なる。ただし第１乃至第７の遅延回路１１０１〜１１０７の何れを選択しても本回路の遅延時間はチップの入力クロックバッファや長配線、出力データバッファの遅延時間ｔｄｒｅｐに近くなる様に設計されており、第１乃至第７の遅延回路１１０１〜１１０７の間の遅延時間の差は充分小さくされている。そこでチップ製造後に本回路の遅延時間がチップの入力クロックバッファや長配線、出力データバッファによる遅延時間ｔｄｒｅｐに最も近くなるような第１乃至第７の遅延回路１１０１〜１１０７を第１乃至第７のフューズ回路１１１１〜１１１７を用いて選択する。例えば、第７の遅延回路１１０７を選択する場合を説明する。まず、第１乃至第７のフューズ回路１１１１〜１１１７内のフューズが何れも切断されていないとする。この時、第１乃至第７のフューズ回路１１１１〜１１１７のインバータの入力は“Ｈ”レベルであるので、その出力は“Ｌ”レベルであり、第１乃至第７のフューズ回路１１１１〜１１１７中のＮＡＮＤ回路（ＮＡＮＤゲート）１１２２及び第１乃至第７の遅延回路１１０１〜１１０７中の最終段にあるクロックトインバータ１１２３は高出力インピーダンス状態（オフ状態）である。従ってバッファ１１０９の入力は不定である。次に第７のフューズ回路１１１７内のフューズ１１１８を切断する。そうすると、第７のフューズ回路１１１７内のＭＯＳトランジスタ１１２１のリーク電流により第７のフューズ回路１１１７内のインバータ１１１９の入力電圧が下がり、インバータ１１１９の出力電圧が反転し“Ｈ”レベルとなる。これにより、第７のフューズ回路１１１７内のＮＡＮＤ回路１１２２及び第７の遅延回路１１０７内の最終段クロックトインバータ１１２３が出力動作可能になり、第７の遅延回路１１０７が信号経路として有効となる。以上述べた様に図１７の回路の遅延時間はチップ製造後にチップの入力クロックバッファや長配線、出力データバッファによる遅延時間ｔｄｒｅｐに近くなるように調節できるので、チップの入力クロックバッファや長配線、出力データバッファの遅延時間ｔｄｒｅｐを再現するダミー遅延回路１０６として最適である。
【００６７】
図１８には前記位相比較回路１０４の一例が示される。位相比較回路１０４の機能は入力される２つのタイミング信号を比較し、第１のタイミング信号の立ち上がりタイミングに対して第２の信号の立ち上がりタイミングが進んでいるならば“Ｈ”レベルを出力し、遅れているならば“Ｌ”を出力する事である。図１８に従えば、位相比較回路１０４は第１のタイミング信号（Ｔ１）を入力する端子１２０１、第２のタイミング信号（Ｔ２）を入力する端子１２０２、リセット信号ＲＥＳＥＴの入力端子１２０４、出力端子１２０３、及びＤラッチ１２０５から構成される。ここで第１のタイミング信号（Ｔ１）を入力する端子１２０１はＤラッチ１２０５のＣＬＫ信号入力端子に接続されている。また第２のタイミング信号（Ｔ２）を入力する端子１２０２はＤラッチ１２０５のＤ信号入力端子に接続されている。またリセット信号ＲＥＳＥＴ入力端子１２０４はＤラッチ１２０５のＲＥＳＥＴ信号入力端子に、また出力端子１２０３はＤラッチ１２０５のＱ信号出力端子に接続されている。
【００６８】
図１８に位相比較回路１０４は、動作に先立ってＤラッチ１２０５を初期化するためにリセット信号ＲＥＳＥＴを入力する。これによりＤラッチ１２０５のＱ出力が“Ｌ”レベルに初期化される。次に第１及び第２のタイミング信号Ｔ１，Ｔ２が入力される。ここで第１のタイミング信号（Ｔ１）はＤラッチ１２０５のＣＬＫ信号入力端子に入る。また第２のタイミング信号（Ｔ２）はＤラッチ１２０５のＤ信号入力端子に入る。Ｄラッチ１２０５はＣＬＫ入力信号の立ち上がりタイミングにおいてＤ入力信号のレベルが“Ｈ”ならばＱ出力信号を“Ｈ”レベルとし、逆にＤ信号のレベルが“Ｌ”ならばＱ出力信号を“Ｌ”レベルとする。なおＱ出力信号のレベルは次のＣＬＫ入力信号の立ち上がりタイミングまで保持される。そこで第２のタイミング信号（Ｔ２）の立ち上がりタイミングが第１のタイミング信号（Ｔ１）の立ち上がりタイミングより進んでいれば、Ｄラッチ１２０５のＣＬＫ信号が立ち上がった時、Ｄ信号は既に立ち上がった後なので“Ｈ”レベルとなっており、Ｑ信号として“Ｈ”レベルが出力される。また第２のタイミング信号（Ｔ２）の立ち上がりタイミングが第１のタイミング信号（Ｔ１）の立ち上がりタイミングより遅れていれば、Ｄラッチ１２０５のＣＬＫ信号が立ち上がった時、Ｄ信号はまだ立ち上がる前なので“Ｌ”レベルとなっており、Ｑ信号として“Ｌ”レベルが出力される。以上述べたように図１８の回路は、入力される２つのタイミング信号（Ｔ１，Ｔ２）を比較し、第１のタイミング信号（Ｔ１）の立ち上がりタイミングに対して第２の信号（Ｔ２）の立ち上がりタイミングが進んでいるならば“Ｈ”レベルを出力し、遅れているならば“Ｌ”を出力するという形態で、位相比較を行なう。
【００６９】
以上のように構成されるタイミング制御回路１１４によれば、可変遅延回路とダミー遅延回路の中間に分周回路１０８を備え、可変遅延回路を増やす事なくダミー遅延回路１０６を分周クロックで動作させるので、小面積で低電力を実現できる。
【００７０】
上記による面積削減効果をさらに詳細に検証する。例えば図１９に例示されるような可変遅延回路を２個用いるタイミング制御回路の可変遅延回路において、遅延刻みを１００ｐｓ、最大遅延時間を２０ｎｓとすると、遅延段数は２００必要となる。ここで遅延段１段をインバータ５つ分の面積を持つと仮定して遅延段１段の面積を推測すると１００ΣＷＬ=１９.２ｕｍ^２となる。記号^２は２乗を意味する。よって可変遅延回路の面積は遅延段２００段分で１００ΣＷＬ=３８４０００ｕｍ=０.３８ｍｍ^２にもなる。ＤＬＬ回路として可変遅延回路以外の面積を０.１５ｍｍ^２とするとタイミング制御回路の面積は、図１９のタイミング制御回路の構成の場合は２×０.３８＋０.１５=０.９１ｍｍ^２になる。図１に示されるタイミング制御回路の場合は１×０.３８＋０.１５=０.５３ｍｍ^２となり約６０％に縮小することができる。なお消費電力は、分周回路の分周比をｎとすると、図１９の構成と同等かそれ以下、図２０の構成の１／ｎと推測できる。
【００７１】
《位相比較信号ステップ信号化タイミング制御回路》
図２１にはタイミング制御回路５０１として位相比較信号をステップ信号化したタイミング制御回路の一例が示される。
【００７２】
図２１に示されるタイミング制御回路は、端子１０１から供給されるクロック信号ＥＸＴＣＬＫ（第１の内部クロック信号）を入力して端子からクロック信号ＩＮＴＣＬＫ（第２の内部クロック信号）を出力する第１の可変遅延回路２０１の他に、前記第１の可変遅延回路２０１と同じ回路構成を有する第２の可変遅延回路２０２を有する。前記第２の可変遅延回路２０２の出力信号（第１信号）に所定の遅延時間を再現して与えるダミー遅延回路２０７が設けられ、前記ダミー遅延回路２０７の出力信号の位相を位相判定タイミングで判定する位相比較回路（位相判定回路）２０３が設けられている。遅延制御回路２０４は、前記位相比較回路２０３の判定結果に基づいて、前記第１の可変遅延回路２０１及び第２の可変遅延回路２０２の遅延時間を同一に負帰還制御する。前記クロック信号ＥＸＴＣＬＫの複数サイクル毎に、前記可変遅延回路２０２に位相判定用レベル信号（第１の位相比較用タイミング信号）２１１を与えると共に、位相判定回路２０３に帰還されてくる前記位相判定用レベル信号に対する位相判定タイミングを与える第２の位相比較用タイミング信号２１２（第３クロック）を前記位相比較回路２０３に与えるタイミング信号発生回路２０５が設けられている。位相比較制御回路（リセット制御回路）２１６は前記位相判定タイミングの後に、前記遅延回路及びダミー遅延回路の出力を夫々初期レベルにリセットする。リセットはタイミング信号要求信号２１９（第４クロック）によって行われる。
【００７３】
クロック端子１０１よりクロック信号ＥＸＴＣＬＫが入力され、このクロック信号は第１の可変遅延回路２０１へ送られるともに、別にタイミング信号発生回路２０５へも送られる。タイミング信号発生回路２０５では第１の位相比較用タイミング信号２１１及び第２の位相比較用タイミング信号２１２を生成する。ここで第１の位相比較用タイミング信号２１１及び第２の位相比較用タイミング信号２１２はそれぞれ１つの立ち上がりもしくは立ち下がりでタイミングを示すステップ波形をした信号であり、第２の位相比較用タイミング信号２１２は第１の位相比較用タイミング信号２１１に対してｍクロックサイクル遅れているとする。ここで次に第１の位相比較用タイミング信号２１１は第２の可変遅延回路２０２に送られ、第２の位相比較用タイミング信号２１２は位相比較回路２０３に送られる。第２の可変遅延回路２０２における第１の位相比較用タイミング信号２１１の遅延時間は第１の可変遅延回路２０１における遅延時間と同様、遅延制御回路２０４により出力される遅延制御信号２１０により制御される。第１の位相比較用タイミング信号２１１は第２の可変遅延回路２０２を通過した後、ダミー遅延回路２０７を通過し、位相比較回路２０３に入る。次に位相比較回路２０３において第２の位相比較用タイミング信号２１２と、第１の位相比較用タイミング信号２１１が第２の可変遅延回路２０２及びダミー遅延回路２０７を通過してできた位相比較用タイミング信号２１３（第２信号）のタイミングを比較する。比較した結果は位相比較信号２１４として遅延制御回路２０４へ出力され、遅延制御回路２０４は第２の可変遅延回路２０２及びダミー遅延回路２０７を通過してできた位相比較用タイミング信号２１３が第２の位相比較用タイミング信号２１２に対して遅れている場合には第１及び第２の可変遅延回路２０１、２０２における遅延時間を短くし、逆に進んでいる場合には第１及び第２の可変遅延回路２０１、２０２における遅延時間を長くするように遅延制御信号２１０を出力して、第１及び第２の可変遅延回路２０１、２０２における遅延時間を制御する。
【００７４】
また位相比較制御回路２１６は第２の位相比較用タイミング信号２１２を受け、タイミング信号発生回路２０５に新たな第１及び第２の位相比較用タイミング信号２１１、２１２の発生を要求するタイミング信号要求信号２１９を出力する。次に遅延ループを形成する可変遅延回路２０２、ダミー遅延回路２０７は前記タイミング信号要求信号２１９を得ると出力を“Ｌ”レベルにリセットし、内部に残存する位相比較用タイミング信号を消去する。またタイミング信号発生回路２０５は前記タイミング信号要求信号２１９を得ると、次の外部クロックの立上りに同期して新たな第１及び第２の位相比較用タイミング信号２１１、２１２を発生させる。
【００７５】
以上のｍ＋１クロックサイクルにわたる位相比較制御を繰り返すことにより、第２の可変遅延回路２０２及びダミー遅延回路２０７を通過してできた位相比較用タイミング信号２１３のタイミングは第２の位相比較用タイミング信号２１２のタイミングと揃えることができ、端子１０１に入ったクロック信号ＥＸＴＣＬＫに対してｍ×ｔｃｋ−ｔｄｒｅｐだけ遅延した内部クロック信号ＩＮＴＣＬＫを端子１０２に得る事ができる。なおタイミング信号要求信号２１９は正のパルス波形を有する信号とする。
【００７６】
図２２には図２１のタイミング制御回路による位相同期の動作タイミングが例示されている。図２２に示されるタイミング信号発生許可信号はタイミング信号要求信号２１９に同期するタイミング信号発生回路２０５の内部信号である。事項ｔ０にタイミング信号要求信号２１９が発生されると、その直後のクロック信号ＥＸＴＣＬＫの立ち上がりに同期して、タイミング信号発生回路２０５は、第１の位相比較用タイミング信号２１１をハイレベルに変化させる（時刻ｔ１）。第１の位相比較用タイミング信号２１１は可変遅延回路２０２、ダミー遅延回路２０７を伝播して、信号２１３として位相比較回路２０３に到達する。このとき、タイミング信号発生回路２０５は、第１の位相比較用タイミング信号２１１の変化からクロック信号ＥＸＴＣＬＫの２サイクルを経過したときから（時刻ｔ２）、第２の位相比較用タイミング信号２１２を一定期間パルス変化させる。位相比較回路２０３は、第２の位相比較用タイミング信号２１２のハイレベル期間に第２の位相比較用タイミング信号２１２のレベルをラッチして位相比較信号２１４として出力する。第２の位相比較用タイミング信号２１２は位相比較制御回路２１６にも供給され、第２の位相比較用タイミング信号２１２のハイレベルに同期して、タイミング信号要求信号２１９をアサートする。タイミング信号要求信号２１９は、タイミング信号発生回路２０５の他に、可変遅延回路２０２、ダミー遅延回路２０７にも供給され、それら回路２０２、２０７の出力は“Ｌ”にリセットされる（時刻ｔ３）。したがって、次に第１の位相比較用タイミング信号２１１が立ち上がって（時刻ｔ４）、それが信号２１３に伝播されてくるまで、当該信号２１３は“Ｌ”を維持することができる。クロック信号を位相比較する場合のように、早すぎる位相を逆に遅いと判定したり、遅すぎる位相を逆に早いと判定するような誤判定を確実に防止することができる。
【００７７】
図２１の前記位相比較回路２１６には例えば図１８で説明した回路を用いることができる。
【００７８】
図２３にはリセット機能付きの可変遅延回路２０２の一例が示される。可変遅延回路２０２の機能は、入力された信号を遅延制御信号２１０に応じ一定時間遅らせて出力する事に加え、タイミング信号要求信号２１９を受けて内部に残存する位相比較用タイミング信号を消去する事である。
【００７９】
可変遅延回路２０２は、可変遅延段７０３にリセット回路１６０４が付加されて構成される。可変遅延段７０３は、２個の２入力ＮＡＮＤゲート７１０，７１１と、インバータ７１２とから成る遅延段を多段に直列接続し、複数ビットの信号２１０（Ｓ１〜Ｓ４））の１つを“Ｈ”とすることにより、当該“Ｈ”の信号を受ける遅延段を基点にクロック信号ＣＬＫＩＮを通過させる。このように、信号ＣＬＫＩＮを通す遅延段数を制御することによって信号の遅延、即ち信号の位相を可変にする。
【００８０】
リセット回路１６０４は、出力をＣＬＫＯＵＴを“Ｌ”レベルにリセットし内部に残存する位相比較用タイミング信号を消去する回路である。このリセット回路１６０４は各遅延段のＮＡＮＤゲート７１０の出力と電源端子ＶＤＤとの間にｐチャンネル型スイッチＭＯＳトランジスタ７２０を有し、それらＭＯＳトランジスタ７２０のゲートをリセット信号ＲＥＳＥＴの反転信号で制御するように成っている。前記ＭＯＳトランジスタ７２０が全てがオン状態になると、全ての遅延段においてインバータ７１２の入力が電源電圧ＶＤＤの“Ｈ”になりる。これにより、リセット端子１６０２にリセット信号として正のパルス波形を有するタイミング信号要求信号２１９が入ると、インバータ７２１を経由してＭＯＳトランジスタ７２０のゲートが“Ｌ”にされ、全ての遅延段の出力は”Ｌ”にリセットされる。
【００８１】
前記可変遅延回路２０１も可変遅延回路２０２と同じものを用いてもよいが、リセットの必要はないので、リセット信号入力端子１６０２は接地電圧ＶＳＳにプルダウンして”Ｌ”レベルに固定しておけば良い。
【００８２】
図２１に示される前記遅延制御回路２０４は、特に図示はしないが、位相比較信号２１４受けてＵＰ信号、ＤＯＷＮ信号を形成する図９で説明したパルス発生回路９０５のようなパルス発生回路、このパルス発生回路から出力されるＵＰ信号、ＤＯＷＮ信号を受け手アップカウント、ダウンカウントを行なうアップ・ダウンカウンタ、前記アップ・ダウンカウンタの出力をデコードして前記信号２１０（Ｓ１〜Ｓ４）を形成するデコーダによって構成することができる。デコーダは、アップ・ダウンカウンタの計数値をデコードして信号Ｓ１〜Ｓ４の内の何れか１つを“Ｈ”にする。
【００８３】
図２４には前記ダミー遅延回路２０７の一例が示される。ダミー遅延回路２０７はチップの入力クロックバッファや長配線、出力データバッファの遅延時間ｔｄｒｅｐを再現する事に加え、タイミング信号要求信号２１９を受けて内部に残存する位相比較用タイミング信号を消去する事である。図２４に示されるダミー遅延回路２０７の基本的な回路構成は図１７のダミー遅延回路１０６に類似し、複数個の遅延回路１７０５〜１７０８と、それら遅延回路１７０５〜１７０８の前段に共通に設けられた遅延回路２６０４、そしてそれら遅延回路１７０５〜１７０８の後段に共通に設けられた遅延回路１１０９を有する。図２５には前記遅延回路１７０４の具体例が示され、図２６には前記遅延回路１７０５〜１７０８の具体例が示される。図２５、図２６に示される遅延回路と前記図１７に示したダミー遅延回路１０６における遅延回路との相違点は、それら遅延回路を構成する直列インバータ中の奇数段目の入力に回路の接地電圧ＶＳＳに接続するｎチャンネル型のリセット用ＭＯＳトランジスタ１７２０を追加した点である。
【００８４】
即ち、図１１の前記ダミー遅延回路１０６の遅延回路１１０８に対応する図２４のダミー遅延回路２０７の遅延回路１７０４には、図２５に例示されるように、ＭＯＳトランジスタ１７２０から成るリセット用スイッチ回路が形成されている。また、図１７のダミー遅延回路１０６のフューズ回路１１１１と遅延回路１１０１に対応する図２４のダミー遅延回路２０７の遅延回路１７０５には、図２６に例示されるように、前記ＭＯＳトランジスタ１７２０によって構成されたスイッチ１７１３が設けられている。前記ＭＯＳトランジスタ１７２０のドレイン電極は遅延回路中の奇数段目のインバータの入力端子に、ソース電極は回路の接地電圧ＶＳＳに接続されており、リセット信号入力端子１７０２から入力されるタイミング信号要求信号２１９の正のパルス信号を受けることによって、そのパルス幅の期間にオン状態にされ、これによって、遅延回路中の奇数段目の入力が“Ｌ”レベルにされ、図２４の回路の内部に残存するタイミング信号が消去、即ち初期化される。
【００８５】
図２７には前記タイミング信号発生回路２０５の詳細な一例が示される。タイミング信号発生回路２０５はタイミング信号要求信号２１９を受け、第１の位相比較用タイミング信号２１１及び第２の位相比較用タイミング信号２１２を生成する。ここで第１及び第２の位相比較用タイミング信号２１１，２１２はそれぞれ１つの立ち上がりもしくは立ち下がりでタイミングを示すステップ波形をした信号であり、第２の位相比較用タイミング信号２１２として第１の位相比較用タイミング信号２１１よりｍクロックサイクル遅れている必要がある。ここでｍは１以上の整数である。
【００８６】
図２７において、タイミング信号発生回路２０５は、タイミング信号要求信号２１９を入力する端子１５０１、クロック信号を入力する端子１５０２、回路のリセット信号を入力する端子１５０３、第１の位相比較用タイミング信号２１１を出力する端子１５０４、第２の位相比較用タイミング信号２１２を出力する端子１５０５、ＮＯＲゲートから構成される第１のＲＳ型ラッチ１５０６、クロックの立下がりで出力するＤフリップフロップ１５０７、ＡＮＤゲート１５０８、パルス発生回路１５０９、第２のＲＳ型ラッチ１５１１、遅延回路１５１２、ｍ段のＤフリップフロップ１５１３、１５１４から構成される。
【００８７】
図２８にはタイミング信号発生回路２０５の動作タイミングが例示される。これを参照しながら、タイミング信号発生回路２０５の動作を説明する。
【００８８】
先ず、動作に先立ちリセット信号を入力する端子１５０３に正のパルス波形を有するリセット信号が与えられる。これによりＤフリップフロップ１５０７が初期化される。次に端子１５０１に正のパルス波形を有するタイミング信号要求信号２１９が与えられる。すると第２のＲＳラッチ１５１１及びｍ段のＤフリップフロップ１５１３、１５１４が初期化され各段の出力が“Ｌ”レベルとなる。またこの時、第１のＲＳラッチ１５０６がセットされ出力信号１５１５が“Ｈ”レベルになる。さて端子１５０２にはクロック信号が与えられている。クロックの立下がりタイミングにおいてＤフリップフロップ１５０７が第１のＲＳラッチ１５０６の出力データを出力する。この信号１５１５はタイミング信号の発生を許可するタイミング発生許可信号である。この信号１５１５はＡＮＤ回路１５０８へ入る。次にクロックの立ち上がりタイミングにおいてＡＮＤゲート１５０９からタイミング発生許可信号１５１５が“Ｈ”レベルの時は“Ｈ”レベルが、またタイミング発生許可信号１５１５が“Ｌ”レベルの時は“Ｌ”レベルが出力される。するとタイミング発生許可信号１５１５が“Ｈ”レベルの時は第２のＲＳラッチ１５１１の出力に“Ｈ”レベルが現われ、立ち上がりのステップ波形を出力する。このステップ波形は端子１５０４に現われ、第１の位相比較用タイミング信号となる。この時この第１の位相比較用タイミング信号はパルス発生回路１５０９にも入力され、パルス発生回路１５０９内の遅延回路１５１０の遅延時間で決まるパルス幅を持ったパルス信号を発生させる。このパルス信号が第１のＲＳラッチ１５０６のリセット端子Ｒに入り次のクロックの立下がりタイミングにおいてタイミング発生許可信号を“Ｌ”レベルにする。
【００８９】
尚、第２のＲＳラッチ１５１１が出力した前記ステップ波形を有する第１の位相比較用タイミング信号２１１は遅延回路１５１２を通過した後ｍ段のＤフリップフロップ１５１３、１５１４に入り、ｍクロックサイクル後に端子１５０５に現われる。これが第２の位相比較用タイミング信号２１２となる。なお遅延回路１５１２の遅延はＤフリップフロップ１５１３の入力部における信号変化タイミングとクロック信号の立ち上がりのタイミングが接近した場合にＤフリップフロップ１５１３の出力にハザードが起きる事を防止するためのものであり、Ｄフリップフロップ１５１３の入力部における信号変化タイミングをクロック信号の立ち上がりのタイミングから離すものである。
【００９０】
図２９には前記位相比較制御回路２１６の一例が示される。位相比較制御回路２１６は、第２の位相比較用タイミング信号２１２に基づいてタイミング信号要求信号２１９を生成する。
【００９１】
図２９において、位相比較制御回路２１６は、第２の位相比較用タイミング信号２１２を入力する端子１８０１、タイミング信号要求信号２１９を出力する端子１８０３、ＡＮＤゲート１８０５、パルス発生回路１８０６から構成される。ここでパルス発生回路１８０６は遅延回路１８０７、イクスクルッシブ・ＯＲ（ＥＸＯＲ）ゲート１８０８から構成され、入力信号の変化に対し正のパルス信号を発生する。また遅延回路１８０７はインバータの多段偶数段接続で構成されており、入力信号を一定時間遅延させて出力する。
【００９２】
次に位相比較制御回路２１６の動作を説明する。まず立ち上がりのステップ波形を有する第２の位相比較用タイミング信号２１２が端子１８０１に入力されると、この信号はパルス発生回路１８０６に入り、正のパルス波形を有する信号を出力する。尚、このパルス発生回路１８０６は端子１８０１に立ち下がりステップ波形を出力した時も正のパルス波形を有する信号を出力する。次にパルス発生回路１８０６が出力した正のパルス信号はＡＮＤゲート１８０５の一方の入力端子に入力される。この時、ＡＮＤゲート１８０５の他方の入力端子には第２の位相比較用タイミング信号２１２が供給される。これにより端子１８０３には、第２の位相比較用タイミング信号２１２が立ち上がりステップ波形の時だけ、正のパルス波形を有する信号が出力され、第２の位相比較用タイミング信号２１２が立ち下がりステップ波形の時に現われるパルス発生回路１８０６の出力するパルス信号はＡＮＤゲート１８０５によって遮断されて出力されない。つまり、立ち上がりのステップ波形を有する第２の位相比較用タイミング信号２１２が入力された時、端子１８０３から正のパルス波形を有する信号が出力される。これはタイミング信号要求信号２１９となる。
【００９３】
以上説明した図２１のタイミング制御回路は、ＤＬＬ回路を主体としているが、従来のように分周クロックによる一定のタイミング間隔で位相比較を行なうものではない。位相比較回路の判定動作、位相比較回路への位相比較用タイミング信号の到達といった内部状態を監視する機構を備え、位相比較動作の完了を検知すると、直ちに次の位相比較を開始する。これにより、位相比較を行なうタイミング及び可変遅延回路の遅延時間を制御するタイミングの間隔を最小限に短縮することができる。要するに、ロックインを即座に完了できるようになる。
【００９４】
図２１のタイミング制御回路によるロックイン時間の短縮効果を推測する。ＤＬＬのループ内で生成している遅延時間をｍクロックサイクル（ただしここでｍはｍ＞１の整数）、する場合、１回の位相比較に必要な時間は従来例２の構成ではｎクロックサイクル（ただしｎは式１を満たす自然数）なのに対し、図２１の構成ではｍ＋１サイクルとなるので、ロックイン時間が（ｍ＋１）／ｎ倍となる。例えば、前記従来の問題点で述べたようにｍ＝２、クロック周波数２００ＭＨｚとすると、前記式１よりｎ＞６となるので、ロックイン時間は従来例２に対し１／２に短縮されると推測できる。
【００９５】
《遅延ループの速度制御と位相比較信号ステップ信号化》
図３０にはタイミング制御回路５０１として位相比較信号をステップ信号化し且つ遅延ループの速度制御を可能にしたタイミング制御回路の一例が示される。
【００９６】
図３０に示されるタイミング制御回路は、外部クロック入力端子１０１、内部クロック出力端子１０２、可変遅延回路３０２、追尾回路２２１８、外部クロック信号を８分周する８分周回路３０３、８分周回路３０３における遅延時間より長い遅延時間を有するダミー遅延回路３０１、タイミング信号発生回路３０４、タイミング信号発生回路３０６、チップの入力クロックバッファや長配線、出力データバッファの遅延時間ｔｄｒｅｐを再現するダミー遅延回路３０７、位相比較回路３０８、遅延制御回路３０９、タイミング信号の発生を制御する位相比較制御回路３１２、ロックインを判別しロックインの後、分周器を有効にするロック時分周切替回路３１０から構成される。
【００９７】
可変遅延回路３０２は、ダミー遅延回路３０１の出力信号を入力して、端子１０２にクロック信号を出力する。前記追尾回路２２１８は、前記可変遅延回路３０２の遅延信号経路に順次シフト制御端子が結合され前記可変遅延回路３０２と同等の信号伝播遅延時間をもって入力信号を遅延させるシフトレジスタ構成の遅延回路である。前記ダミー遅延回路３０７は、前記タイミング信号発生回路３０６の出力信号に所定の遅延時間を再現して与えることになる。前記ダミー遅延回路３０７の出力信号の位相は、信号３１３によって与えられる位相判定タイミングにおいて位相比較回路３０８で比較される。遅延制御回路３０９は、前記位相比較回路３０８の判定結果に基づいて前記可変遅延回路３０２の遅延時間を負帰還制御する。８分周回路３０３は、端子１０１から与えられるクロック信号をそのまま又は分周して出力する。タイミング制御回路３０４は、前記８分周回路３０３から出力されるクロック信号の複数サイクル毎に、前記遅延回路２２１８に位相判定用レベル信号としての比較パルス追尾要求信号３２０を与えると共に、位相比較回路３０８に帰還されてくる前記位相判定用レベル信号に対する位相判定タイミングを前記位相比較回路３０８に信号３１３によって与える。位相比較制御回路３１２は、前記位相判定タイミングの後に、前記追尾回路２２１８及びダミー遅延回路３０７等の出力を夫々初期レベルにするリセット制御回路として機能される。
【００９８】
前記８分周回路３０３は、前記位相比較回路３０８による位相判定結果からロックイン状態を検出する前は前記端子１０１からのクロック信号をそのまま出力し、位相比較結果からロックイン状態に到達したことを検出した後は分周した信号を選択して出力する。これに応じて、前記タイミング信号発生回路３０６は、前記位相比較回路３０８による位相判定結果によってロックイン状態を検出する前は可変遅延回路３０２の出力信号を選択し、位相比較結果からロックイン状態を検出した後は前記追尾回路２２１８の出力を選択する。
【００９９】
図３１には図３０のタイミング制御回路の動作タイミングが例示される。図３１をも参照しながら図３０のタイミング制御回路の動作を説明する。
【０１００】
図３０のタイミング制御回路の動作は初期状態からロックインするまでの第１の動作とロックインした後の第２の動作の２つに分かれる。
【０１０１】
まずロックインするまでの第１の動作においては８分周回路３０３は端子１０１からの外部クロック信号ＥＸＴＣＬＫ（第１クロック）をそのまま通過させる。ロック後の第２の動作においては８分周回路３０３は外部クロック信号を８分周する。これらの切り替えはロック時分周切替回路３１０が出力する分周切替信号３２２に基づいて行われる。
【０１０２】
まず動作に先立って回路中のフリップフロップやラッチの出力を“Ｌ”レベルにするためにリセット信号をいれる。これは正のパルス信号である。次に第１の動作において外部クロック信号が外部クロック入力端子１０１に入る。このクロック信号はダミー遅延回路３０１及び８分周回路３０３に送られる。第１の動作では８分周回路３０３は入力されたクロック信号をそのまま出力する。
【０１０３】
次に８分周回路３０３から出力された信号はタイミング信号発生回路３０４に入る。タイミング信号発生回路３０４はこの時点で事前にタイミング信号要求信号３１９を受けていれば、追尾回路２２１８に位相比較に用いるタイミングに対応するクロックパルスを追尾することを要求する比較パルス追尾要求信号３２０を追尾回路２２１８へ、また位相比較回路３０８に第１の位相比較用タイミング信号３１３を出力する。
【０１０４】
ここで第１の位相比較用タイミング信号３１３は１つの立ち上がり波形でタイミングを示すステップ波形をした信号であり、８分周回路３０３の出力信号に対してｍクロックサイクル遅れているとする。またタイミング信号要求信号３１９は正のパルス信号である。さて外部クロック信号のうちダミー遅延回路３０１に送られたものは、ダミー遅延回路３０１による遅延の後に可変遅延回路３０２及び追尾回路２２１８へ出力される。ダミー遅延回路３０１と可変遅延回路３０２が第１の遅延回路を構成する。これは比較パルス追尾要求信号３２０が追尾回路２２１８へ到達した後に可変遅延回路３０２へクロック信号が入るようにするためのものである。次に、この遅延したクロック信号は可変遅延回路３０２に入り、遅延制御信号３２３で制御される遅延時間の後、出力されて内部クロック信号ＩＮＴＣＬＫ（第２クロック）として内部クロック出力信号端子１０２から出力される。
【０１０５】
またこの時、タイミング信号発生回路３０６には、可変遅延回路３０２の出力と追尾回路２２１８から出力される比較パルス到達予告信号３２１とが与えられる。比較パルス到達予告信号３２１は、正のステップ信号であり、位相比較に用いるタイミングに対応するクロックパルスがタイミング信号発生回路３０６に到達する１クロックサイクル以内前に入力される。つまり比較パルス到達予告信号３２１を受けてから最初に到達するクロックパルスが位相比較に用いるタイミングに対応するクロックパルスとなる。なお比較パルス到達予告信号３２１はタイミング信号要求信号３１９によってリセットされる。次に内部クロック信号はタイミング信号発生回路３０６に入る。この時、タイミング信号発生回路３０６に比較パルス到達予告信号３２１が来ていれば、第２の位相比較用タイミング信号３１６を出力する。
【０１０６】
ここで第２の位相比較用タイミング信号（第１信号）３１６は１つの立ち上がり波形でタイミングを示す正のステップ波形をした信号である。第２の位相比較用タイミング信号３１６はダミー遅延回路（第２の遅延回路）３０７を通過し、位相比較回路３０８に入る。次に位相比較回路３０８において第１の位相比較用タイミング信号３１３と第２の位相比較用タイミング信号３１６がダミー遅延回路１３０７を通過してできたタイミング信号（第２信号）３１４のタイミングを比較する。比較した結果は位相比較信号３１５として遅延制御回路３０９へ出力され、遅延制御回路３０９はタイミング信号３１４が第１の位相比較用タイミング信号（第３クロック）３１３に対して遅れている場合には可変遅延回路３０２における遅延時間を短くし、逆に進んでいる場合には可変遅延回路３０２における遅延時間を長くするように遅延制御信号３２３を出力し、可変遅延回路３０２における遅延時間を制御する。
【０１０７】
次に位相比較制御回路３１２はタイミング信号発生回路３０４に新たな第１の位相比較用タイミング信号３１３の発生を要求するタイミング信号要求信号（第４クロック）３１９を出力する。次にタイミング信号発生回路３０４は前記タイミング信号要求信号３１９を得ると新たな第１の位相比較用タイミング信号３１３を発生させる。
【０１０８】
以上の制御を充分な時間行なうことにより、第２の位相比較用タイミング信号３１６がダミー遅延回路１３０７を通過してできたタイミング信号３１４のタイミングは第１の位相比較用タイミング信号３１３のタイミングと揃えることができ、端子１０１に入った外部クロック信号に対してｍ×ｔｃｋ−ｔｄｒｅｐだけ遅延した内部クロック信号を端子１０２に得る事ができる。なお位相比較完了信号３１７及び遅延信号到達信号３１８は立ち上がりステップ波形を有する信号、またタイミング信号要求信号３１９は正のパルス波形を有する信号とする。
【０１０９】
次にロックイン後の第２の動作について説明する。まず第２の動作に先立ってロック時分周切替回路３１０が位相比較信号３１５の時系列的変化からロックインしたか否かを判別し、ロックインしたことを判別したら、分周切替信号３２２を出力する。８分周回路３３０３は分周切替信号３２２を受けると出力を８分周クロック信号に切り替える。これで第２の動作へ移行したことになる。第２の動作では８分周回路３３０３が有効になりクロック信号が通過するダミー遅延回路３０１及び可変遅延回路３０２以外の部分が８分周クロックで動作する。
【０１１０】
尚、図２１で説明したタイミング制御回路についても、同様にしてロックイン後に可変遅延回路２０１以外の部分を８分周クロックで動作させることは可能である。図２１のタイミング信号発生回路２１９の前段に、分周比選択可能な分周回路を配置し、ロックイン後に８分周等行なって遅延ループの動作速度を遅くすればよい。
【０１１１】
図３２には８分周回路３０３の一例が示される。８分周回路３０３は分周切替信号によって、８分周クロック信号を出力するか、入力信号をそのまま出力するかを切換え可能である。８分周回路３０３は入力信号端子１９０２、分周切替信号入力端子１９０３、リセット信号入力端子１９０４、出力信号端子１９０５、３つの２分周回路１００４、及びセレクタ１９０６から構成される。図３３にはセレクタ１９０６の具体例が示される。図３３においてＣＭＯＳトランスファゲートの代わりにクロックドインバータを用いても良い。
【０１１２】
前記８分周回路３０３は、先ずリセット信号入力端子１９０４に正のパルス信号が入れられ、３つの２分周回路１００４の出力が“Ｌ”レベルに初期化される。次に入力信号端子１９０２にクロック信号が入れられる。入力されたクロック信号は、一方において前記３個の２分周回路１００４を通過して８分周信号とされセレクタ１９０６の第１の入力端子ＩＮ１に入り、他方においてそのままセレクタ１９０６の第２の入力端子ＩＮ０に入る。セレクタ１９０６は選択信号端子ＳＥＬに与えられる信号が“Ｈ”レベルならば入力信号端子ＩＮ１に入った信号を、また選択信号端子ＳＥＬに与えられる信号が“Ｌ”レベルならば入力信号端子ＩＮ０に入った信号を出力する。つまり８分周回路３０３は選択信号端子ＳＥＬに与えられる信号が“Ｈ”レベルならば８分周クロック信号を出力し、選択信号端子ＳＥＬに与えられる信号が“Ｌ”レベルならば入力されたクロック信号をそのまま出力する。
【０１１３】
図３４には前記タイミング信号発生回路３０４の一例が示される。タイミング信号発生回路３０４はタイミング信号要求信号３１９を受け、第１の位相比較用タイミング信号３１３及び比較パルス追尾要求信号３２０を生成する。ここで第１の位相比較用タイミング信号３１３及び比較パルス追尾要求信号３２０はそれぞれ１つの立ち上がり波形でタイミングを示すステップ波形をした信号であり、第１の位相比較用タイミング信号３１３はタイミング信号要求信号３１９を受けて次の８分周回路３０３の出力信号の立ち上がりからｍクロックサイクル遅れている必要がある。ここでｍは１以上の整数である。また比較パルス追尾要求信号３２０はタイミング信号要求信号３１９を受けて次の８分周回路３０３の出力信号の立ち上がりに同期している必要がある。
【０１１４】
図３４において前記タイミング信号発生回路３０４は、タイミング信号要求信号を入力する端子２００１、８分周回路３０３から出力されるクロックを入力する端子２００２、回路のリセット信号を入力する端子２００３、比較パルス追尾要求信号３２０を出力する端子２００４、第１の位相比較用タイミング信号を出力する端子２００５、外部クロックを入力する端子２０１７、ＮＯＲゲートから構成される第１のＲＳ型ラッチ２００６、クロックの立下がりで出力するＤフリップフロップ２００７、ＡＮＤゲート２００８、パルス発生回路２００９、第２のＲＳ型ラッチ２０１１、遅延回路２０１２、及び直列ｍ段のＤフリップフロップ２０１３、２０１４から構成される。
【０１１５】
次に前記タイミング信号発生回路３０４の動作を説明する。先ず、動作に先立ちリセット信号を入力する端子２００３に正のパルス波形を有するリセット信号が与えられる。これによりＤフリップフロップ２００７が初期化される。次に端子２００１に正のパルス波形を有するタイミング信号要求信号が与えられる。すると第２のＲＳ型ラッチ２０１１及びｍ段のＤフリップフロップ２０１３、２０１４が初期化され各段の出力が“Ｌ”レベルとなる。またこの時、第１のＲＳラッチ２００６がセットされ出力信号２０１５が“Ｈ”レベルになる。
【０１１６】
前記端子２００２には８分周回路３０３から出力されるクロック信号が与えられている。クロックの立下がりタイミングにおいてＤフリップフロップ２００７が第１のＲＳラッチ２００６の出力データを出力する。この信号２０１５はタイミング信号の発生を許可するタイミング発生許可信号である。この信号２０１５はＡＮＤゲート２００８へ入力される。
【０１１７】
次に８分周回路３０３から出力されるクロックの立ち上がりタイミングにおいて、タイミング発生許可信号２０１５が“Ｈ”レベルの時はＡＮＤゲート２００８から“Ｈ”レベルが、またタイミング発生許可信号２０１５が”Ｌ”レベルの時はＡＮＤゲート２００８から“Ｌ”レベルが出力される。これにより、タイミング発生許可信号２０１５が“Ｈ”レベルの時は第２のＲＳラッチ２０１１の出力に“Ｈ”レベルが現われ、立ち上がりのステップ波形を出力する。このステップ波形は端子２００４に現われ、比較パルス追尾要求信号３２０となる。この時比較パルス追尾要求信号３２０はパルス発生回路２００９にも入力され、パルス発生回路２００９内の遅延回路２０１０の遅延時間で決まるパルス幅を持ったパルス信号２０１５を発生させる。このパルス信号２０１５が帰還されて第１のＲＳラッチ２００６のリセット端子Ｒに入り、次のクロックの立下がりタイミングにおいてタイミング発生許可信号を“Ｌ”レベルにする。なお第２のＲＳラッチ２０１１が出力した前記ステップ波形を有するタイミング信号は遅延回路２０１２を通過した後、ｍ段のＤフリップフロップ２０１３、２０１４に入る。これらのＤフリップフロップ２０１３、２０１４のクロック入力端子には外部クロック信号が入っているので、ステップ波形を有するタイミング信号は８分周回路３０３から出力されるクロックの立ち上がりタイミングからｍクロックサイクル後に端子２００５に現われる。これが第１の位相比較用タイミング信号３１３となる。
【０１１８】
尚、遅延回路２０１２の遅延はＤフリップフロップ２０１３の入力部における信号変化タイミングとクロック信号の立ち上がりのタイミングが接近した場合にＤフリップフロップ２０１３の出力にハザードが起きる事を防止するためのものであり、Ｄフリップフロップ２０１３の入力部における信号変化タイミングをクロック信号の立ち上がりのタイミングから離すものである。
【０１１９】
このように、図３４の回路はタイミング信号要求信号３１９を受け、比較パルス追尾要求信号３２０、そして、８分周回路３０３から出力されるクロックの立ち上がりタイミングからｍクロックサイクル遅れた第１の位相比較用タイミング信号３１３を生成する。
【０１２０】
図３５にはタイミング信号発生回路３０６の一例が示される。タイミング信号発生回路３０６は、可変遅延回路３０２から出力される比較パルス到達予告信号３２１を受けた後、可変遅延回路３０２の出力における最初の立ち上がりに同期した正のステップ波形を有する第２の位相比較用タイミング信号を生成する。
【０１２１】
タイミング信号発生回路３０６は、比較パルス到達予告信号３２１を入力する比較パルス到達予告信号入力端子２１０１、可変遅延回路３０２から出力されるクロックを入力するクロック入力端子２１０２、リセット信号を入力するリセット信号入力端子２１０３、第２の位相比較用タイミング信号を出力する位相比較用タイミング信号出力端子２１０４、ＡＮＤゲート２１０６、ＲＳ型ラッチ２１０５から構成される。
【０１２２】
タイミング信号発生回路３０６の動作について説明する。先ず、動作に先立ってリセット信号を入力する端子２１０３に正のパルス信号を有するリセット信号が入力される。これによりＲＳラッチ２１０５の出力が“Ｌ”レベルに初期化される。リセット信号にはタイミング信号要求信号３１９を用いる。次に、追尾回路２２１８から比較パルス到達予告信号３２１が比較パルス到達予告信号入力端子２１０１に入力される。そしてその後端子２１０２に可変遅延回路３０２の出力信号における最初の立ち上がりが来るとＲＳラッチ２１０５はセットされ“Ｈ”レベルを出力し、位相比較用タイミング信号出力端子２１０４から第２の位相比較用タイミング信号３１６を出力する。この状態は次のリセット信号即ちタイミング信号要求信号３１９が与えられるまで保持される。
【０１２３】
また比較パルス到達予告信号３２１を受けていない場合、可変遅延回路３０２の出力信号はＡＮＤゲート２１０６を通過できないので、ＲＳラッチ２１０５はセットされず“Ｌ”レベルを出力し続ける。
【０１２４】
このように、図３５のタイミング信号発生回路３０６は比較パルス到達予告信号３２１を受けた後、可変遅延回路３０２の出力における最初の立ち上がりに同期して正のステップ波形を有する第２の位相比較用タイミング信号３１６を生成することができる。
【０１２５】
図３６には前記可変遅延回路３０２及び比較パルス追尾回路２２１８の一例が示される。
【０１２６】
可変遅延回路３０２は入力された信号を遅延制御信号３２３に応じ一定時間遅らせて出力する。比較パルス追尾回路２２１８は、位相比較に用いるタイミングに対応するクロックパルスを出力する際、事前にタイミング信号発生回路３０６に対してクロックパルスの到達を予告する比較パルス到達予告信号３２１を出力する。尚、前記比較パルス到達予告信号３２１の出力タイミングと位相比較に用いるタイミングに対応するクロックパルスを出力するタイミングとの間隔は１クロックサイクル時間以内とする。
【０１２７】
図３６において可変遅延回路３０２は、第１のクロック信号入力端子２２０２、第２のクロック信号入力端子２２０１、比較パルス追尾要求信号入力端子２２０３、比較パルス追尾回路リセット信号入力端子２２０４、第１の遅延制御信号入力端子２２０５、第２の遅延制御信号入力端子２２０６、第１のクロック信号出力端子２２０７、第２のクロック信号出力端子２２０８、比較パルス到達予告信号出力端子２２０９、第１乃至第８の８つの遅延回路段２２１０〜２２１７及びダミー負荷２２２７から構成される。比較パルス追尾回路２２１８は遅延回路段２２１１、２２１３、２２１５の片方の出力端子において負荷を形成しており、これとバランスをとるために前記遅延回路段のもう片方の出力端子に同様の負荷として前記ダミー負荷２２２７を設けている。
【０１２８】
尚、可変遅延回路３０２はダミー負荷２２２７を除いては図１に示される可変遅延回路１０３と同じであり、第１乃至８の遅延回路段２２１０〜２２１７には差動バッファ回路８０１を用いているので、遅延時間の生成及び制御に関する動作は前記可変遅延回路１０３の場合と同じである。
【０１２９】
比較パルス追尾回路２２１８は、可変遅延回路３０２が位相比較タイミングに対応するクロックパルスを出力する際、事前にタイミング信号発生回路３０６に対してクロックパルスの到達を予告する比較パルス到達予告信号３２１を出力する回路であり、４個のＡＮＤゲート２２１９〜２２２２、４個のＲＳ型ラッチ２２２３〜２２２６によって構成されている。
【０１３０】
この比較パルス追尾回路２２１８は、先ず、動作に先立ち比較パルス追尾回路リセット信号入力端子２２０４に正のパルス波形を有する比較回路リセット信号が入力される。これは比較パルス追尾回路２２１８中の４つのＲＳラッチ２２２３〜２２２６をリセットするためのもので、タイミング信号要求信号３１９を使えばよい。このタイミング信号要求信号３１９が入力されると、次に、端子２２０３から供給されるＡＮＤゲート２２１９の第１の入力信号が“Ｈ”レベルになる。次に可変遅延回路３０２の第１のクロック信号入力端子２２０２に位相比較に用いられるタイミングに対応するクロックパルスが入力され、これがＡＮＤゲート２２１９の第２の入力信号に正のパルスとして供給される。するとＡＮＤゲート２２１９の出力信号に正のパルスが現われ、ＲＳラッチ２２２３はセット状態となり“Ｈ”レベルの信号を出力する。この時、ＡＮＤゲート２２２０の第１の入力信号が“Ｈ”レベルとなる。次に可変遅延回路３０２に入力された位相比較に用いられるタイミングに対応するクロックパルスが第１の遅延回路段２２１０、第２の遅延回路段２２１１を通過すると、第２の遅延回路段２２１１の第１の出力端子に正のパルスが現われ、これがＡＮＤゲート２２２０の第２の入力にも印加され、ＡＮＤゲート２２２０の出力信号に正のパルスが現われ、ＲＳラッチ２２２４はセットとなり、“Ｈ”レベルの信号を出力する。この時、ＡＮＤゲート２２２１の第１の入力信号が“Ｈ”レベルとなる。続いて可変遅延回路３０２に入力された位相比較に用いられるタイミングに対応するクロックパルスが第３の遅延回路段２２１２〜第６の遅延回路段２２１５を通過すると、同様に第２のＲＳラッチ２２２４〜第４のＲＳラッチ２２２６がセット状態となり、比較パルス到達予告信号出力端子２２０９に“Ｈ”レベルの信号が現われ、正のステップ信号、即ち、比較パルス到達予告信号３２１が出力される事になる。
【０１３１】
この後、位相比較に用いられるタイミングに対応するクロックパルスは第７及び第８の遅延回路段２２１６、２２１７を通過した後、可変遅延回路３０２から出力される。即ち比較パルス到達予告信号３２１と位相比較に用いられるタイミングに対応するクロックパルスの出力タイミングの間隔は遅延回路段２段分の遅延時間からＡＮＤ回路２２２２及びＲＳラッチ２２２６の遅延時間分短くした時間である。１段の遅延回路段においては信号の立ち上がりもしくは立下がりを遅延させるので半クロックサイクル以上の遅延時間を作ることはできない。よってまた遅延回路段２段では１クロックサイクル以上の遅延時間は作ることはできない。従って遅延回路段２段分の遅延時間からＡＮＤゲート２２２２及びＲＳラッチ２２２６の遅延時間分短くした時間、つまり端子２２０９から出力される比較パルス到達予告信号２２０９と位相比較に用いられるタイミングに対応するクロックパルスの出力タイミングの間隔は１クロックサイクル時間より短いと言える。
【０１３２】
以上より明らかなように、図３６の可変遅延回路３０２は、入力された信号を遅延制御信号３２３に応じ一定時間遅らせて出力し、前記比較パルス追尾回路２２１８は可変遅延回路３０２が位相比較タイミングに対応するクロックパルスを出力する際に事前にタイミング信号発生回路２３０６に対してクロックパルスの到達を予告する比較パルス到達予告信号３２１を出力し、比較パルス到達予告信号３２１と位相比較に用いられるタイミングに対応するクロックパルスの出力タイミングの間隔は１クロックサイクル時間より短い。
【０１３３】
図３７にはロック時分周切替回路３１０の一例が示される。ロック時分周切替回路３１０は位相比較回路３０８から出力される位相比較信号３１５を用いて、タイミング制御回路がロックインしたか否かを判定し、ロックインしてない場合には“Ｌ”レベルを出力、ロックインしたと判定すれば”Ｈ”レベルの信号を出力する。
【０１３４】
図３７に従えば、ロック時分周切替回路３１０は、位相比較信号入力端子２３０１、位相比較用タイミング信号入力端子２３０２、リセット信号入力端子２３０３、ロック時分周切替信号出力端子２３０４、第１乃至第４のフリップフロップ２３０５〜２３０８、デコーダ回路２３０９、及びＲＳラッチ２３１４から構成される。
【０１３５】
前記ロック時分周切替回路３１０の動作について説明する。まず、動作に先立ちリセット信号入力端子２３０３に正のパルス信号が入力される。これは第１乃至第４のフリップフロップ２３０５〜２３０８及びＲＳラッチ２３１４の出力を“Ｌ”レベルに初期化するのに必要なもので、電源投入時もしくはＤＬＬ起動時になされる。次に位相比較信号入力端子２３０１には第１の位相比較用タイミング信号３１３に対応した位相比較信号が入力され、位相比較用タイミング信号入力端子２３０２には第１の位相比較用タイミング信号３１３が入力される。位相比較信号は位相比較回路３０８において内部クロックが外部クロックに対して進んでいれば“Ｈ”レベル、遅れていれば“Ｌ”レベルである。これらの信号は第１のフリップフロップ２３０５へ入力され、位相比較用タイミング信号３１３の立ち上がりタイミングにおいて、第２乃至第４のフリップフロップ２３０６〜２３０８へ順次、供給される。
【０１３６】
次に、ロックインした後、位相比較信号のレベルは“Ｈ”、“Ｌ”、“Ｈ”、“Ｌ”…のように、“Ｈ”レベルと“Ｌ”レベルが交互に現われる様になる。そうすると、第１乃至第４のフリップフロップの出力２３１０〜２３１３において“Ｈ”、“Ｌ”、“Ｈ”、“Ｌ”というパターンが現われる。デコーダ回路２３０９は第１乃至第４のフリップフロップの出力２３１０〜２３１３が“Ｈ”、“Ｌ”、“Ｈ”、“Ｌ”というパターンになった時だけ”Ｈ”レベルを出力し、それ以外の場合は“Ｌ”レベルを出力する。よって、デコーダ回路２３０９は第１乃至第４のフリップフロップの出力２３１０〜２３１３が“Ｈ”、“Ｌ”、“Ｈ”、“Ｌ”というパターンになった時だけ”Ｈ”レベルとなるパルス信号を出力する。
【０１３７】
次にこのパルス信号はＲＳラッチ２３１４のセット端子Ｓに入力され、ＲＳラッチ２３１４はセット状態にされて出力が“Ｈ”レベルになり、リセットされるまで、その出力状態を維持する。
【０１３８】
このように、前記ロック時分周切替回路３１０は、ＤＬＬのロックインを判定し、ロックインした後、出力を“Ｌ”から“Ｈ”レベルに反転して維持することができる。
【０１３９】
図３８には前記ダミー遅延回路３０１の一例が示される。ダミー遅延回路３０１は８分周回路３０３の遅延時間より長い遅延時間を生成する回路である。ダミー遅延回路３０１は、遅延させる信号を差動入力する遅延信号入力端子２４０１、２４０２、分周切替信号を入力する分周切替信号入力端子２４０３、遅延させた信号を差動出力する遅延信号出力端子２４０４、２４０５、及びシングルエンド型の入出力を有する２個の８分周回路分遅延回路２４０６によって構成される。
【０１４０】
前記８分周回路分遅延回路２４０６は、図３９に例示されるように、直列３段のダミー遅延回路６０７、セレクタ２４１０、及び直列２段のインバータ２４１１から構成される。ダミー遅延回路６０７は図１６で説明したようにフリップフロップと同じ遅延時間を有するようにされている。８分周回路分遅延回路２４０６は８分周回路３０１の２分周回路６０４をフリップフロップと同じ遅延時間を有するダミー遅延回路６０７に交換したものである。無論リセット信号は必要ないのでリセット信号入力端子は削除してある。
【０１４１】
セレクタ２４１０は図３３のセレクタ１９０６と同じ回路でよい。またセレクタ２４１０と遅延信号出力端子２４０９の間に２段のインバータ２４１１が接続されている。
【０１４２】
次に、前記ダミー遅延回路３０１の動作について説明する。分周切替信号が“Ｌ”の場合、８分周回路３０３では入力された信号はセレクタ１９０６を通って出力されるが、図３８、図３９の回路では、入力された信号はセレクタ２４１０及び２段のインバータ２４１１を通って出力される。よってこの場合、図３８のダミー遅延回路３０１は８分周回路３０３の遅延時間より２段のインバータ２４１１の遅延時間分だけ長い遅延時間を有する。また分周切替信号が“Ｈ”の場合、８分周回路３０３では入力された信号は２分周回路６０４を３段通って８分周信号となり、セレクタ１９０６を通過して出力されるが、図３９の回路で入力された信号はダミー遅延回路６０７を３段通り、セレクタ２４１０及び２段のインバータ２４１１を通って分周されずに出力される。ダミー遅延回路６０７はフリップフロップと同じ遅延時間を有しているので２分周回路６０４と同じ遅延時間を有している。つまりダミー遅延回路６０７が３段分で８分周回路と同じ遅延時間を有する。よってこの場合も、図３８の回路は８分周回路３０３の遅延時間より２段のインバータ２４１１の遅延時間分だけ長い遅延時間を有する。このように、図３８の回路は８分周回路３０３の遅延時間より長い遅延時間を有している。
【０１４３】
以上から明らかなように、図３０のタイミング制御回路の構成によれば、ＤＬＬのロックインの際の位相比較において分周クロック信号とは異なる専用のタイミング信号を用い、また位相比較動作の完了を監視する機構を備え、位相比較動作の完了を検知すると、直ちに次の位相比較を開始するので、位相比較するタイミング及び可変遅延回路の遅延時間を制御するタイミングの間隔を最小限に短縮することができ、ロックイン時間の短縮が可能となる。さらに、従来のように可変遅延回路を２個必要とする事なく、１個の可変遅延回路とそれよりも回路構成の簡単な追尾回路２２１８とを用いれば良く、また、ロックイン後はタイミング制御回路のクロックライン上の回路以外の回路制御回路やチップ内部の遅延を再現するダミー遅延回路を間欠的に動作させればよいから、小面積で低電力のタイミング制御回路を実現することができる。
【０１４４】
《ＳＤＲＡＭ》
図４０には前記タイミング制御回路を適用した半導体装置の具体的な一例としてＳＤＲＡＭを示す。同図に示されるＳＤＲＡＭは、特に制限されないが、公知の半導体集積回路製造技術によって単結晶シリコンのような一つの半導体基板に形成される。
【０１４５】
ＳＤＲＡＭ１は、バンクＡを構成するメモリアレイ１０ＡとバンクＢを構成するメモリアレイ１０Ｂを備える。夫々のメモリアレイ１０Ａ，１０Ｂは、マトリクス配置されたダイナミック型のメモリセルＭＣを備え、図に従えば、同一列に配置されたメモリセルＭＣの選択端子は列毎のワード線ＷＬに結合され、同一行に配置されたメモリセルのデータ入出力端子は行毎に相補データ線ＢＬ，ＢＬｂに結合される。同図にはワード線と相補データ線は一部だけが代表的に示されているが、実際にはマトリクス状に多数配置されている。
【０１４６】
上記メモリアレイ１０Ａのワード線ＷＬはロウデコーダ１１Ａによるロウアドレス信号のデコード結果に従って選ばれた１本がワードドライバ２３Ａによって選択レベルに駆動される。
【０１４７】
メモリアレイ１０Ａの相補データ線はセンスアンプ及びカラム選択回路１２Ａに結合される。センスアンプ及びカラム選択回路１２Ａにおけるセンスアンプは、メモリセルＭＣからのデータ読出しによって夫々の相補データ線に現れる微小電位差を検出して増幅する増幅回路である。それにおけるカラムスイッチ回路は、相補データ線を各別に選択して相補共通データ線１４に導通させるためのスイッチ回路である。カラムスイッチ回路はカラムデコーダ１３Ａによるカラムアドレス信号のデコード結果に従って選択動作される。メモリアレイ１０Ｂ側にも同様にロウデコーダ１１Ｂ、ワードドライバ２３Ｂ、センスアンプ及びカラム選択回路１２Ｂ、そしてカラムデコーダ１３Ｂが設けられている。上記相補共通データ線１４はデータ入力バッファ２０の出力端子及びデータ出力バッファ２１の入力端子に接続される。データ入力バッファ２０の入力端子及びデータ出力バッファ２１の出力端子は１６ビットのデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５に接続される。
【０１４８】
アドレス入力端子Ａ０〜Ａ９から供給されるロウアドレス信号とカラムアドレス信号はカラムアドレスバッファ１５とロウアドレスバッファ１６にアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号は夫々のバッファが保持する。ロウアドレスバッファ１６は、リフレッシュ動作モードではリフレッシュカウンタ１８から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。カラムアドレスバッファ１５の出力はカラムアドレスカウンタ１７のプリセットデータとして供給され、カラムアドレスカウンタ１７は後述のコマンドなどで指定される動作モードに応じて、上記プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、カラムデコーダ１３Ａ，１３Ｂに向けて出力する。
【０１４９】
コントローラ２２は、特に制限されないが、クロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥ、チップセレクト信号ＣＳｂ（サフィックスｂはそれが付された信号がローイネーブルの信号又はレベル反転信号であることを意味する）、カラムアドレスストローブ信号ＣＡＳｂ、ロウアドレスストローブ信号ＲＡＳｂ、及びライトイネーブル信号ＷＥｂなどの外部制御信号と、アドレス入力端子Ａ０〜Ａ９からの制御データとが供給され、それら信号のレベルや変化のタイミングなどに基づいてＳＤＲＡＭの動作モード及び上記回路ブロックの動作を制御するための内部タイミング信号を形成するもので、そのためのコントロールロジックを備える。
【０１５０】
クロック信号ＣＬＫはＳＤＲＡＭのマスタクロックとされ、その他の外部入力信号は当該クロック信号ＣＬＫの立ち上がりエッジに同期して有意とされる。
【０１５１】
チップセレクト信号ＣＳｂはそのローレベルによってコマンド入力サイクルの開始を指示する。チップセレクト信号がハイレベルのとき（チップ非選択状態）その他の入力は意味を持たない。但し、後述するメモリバンクの選択状態やバースト動作などの内部動作はチップ非選択状態への変化によって影響されない。
【０１５２】
ＲＡＳｂ，ＣＡＳｂ，ＷＥｂの各信号は通常のＤＲＡＭにおける対応信号とは機能が相違され、後述するコマンドサイクルを定義するときに有意の信号とされる。
【０１５３】
クロックイネーブル信号ＣＫＥは次のクロック信号の有効性を指示する信号であり、当該信号ＣＫＥがハイレベルであれば次のクロック信号ＣＬＫの立ち上がりエッジが有効とされ、ローレベルのときは無効とされる。パワーダウンモード（ＳＤＲＡＭにおいてデータリテンションモードでもある）とする場合にはクロックイネーブル信号ＣＫＥはローレベルとされる。
【０１５４】
さらに、図示はしないがリードモードにおいてデータ出力バッファ２１に対するアウトプットイネーブルの制御を行う外部制御信号もコントローラ２２に供給され、その信号が例えばハイレベルのときはデータ出力バッファ２１は高出力インピーダンス状態にされる。
【０１５５】
上記ロウアドレス信号は、クロック信号ＣＬＫの立ち上がりエッジに同期する後述のロウアドレスストローブ・バンクアクティブコマンドサイクルにおけるＡ０〜Ａ８のレベルによって定義される。
【０１５６】
Ａ９からの入力は、上記ロウアドレスストローブ・バンクアクティブコマンドサイクルにおいてバンク選択信号とみなされる。即ち、Ａ９の入力がローレベルの時はメモリバンクＡが選択され、ハイレベルの時はメモリバンクＢが選択される。メモリバンクの選択制御は、特に制限されないが、選択メモリバンク側のロウデコーダのみの活性化、非選択メモリバンク側のカラムスイッチ回路の全非選択、選択メモリバンク側のみのデータ入力バッファ２０及びデータ出力バッファ２１への接続などの処理によって行うことができる。
【０１５７】
上記カラムアドレス信号は、クロック信号ＣＬＫの立ち上がりエッジに同期するリード又はライトコマンド（後述のカラムアドレス・リードコマンド、カラムアドレス・ライトコマンド）サイクルにおけるＡ０〜Ａ７のレベルによって定義される。そして、この様にして定義されたカラムアドレスはバーストアクセスのスタートアドレスとされる。
【０１５８】
コマンドによって指示されるＳＤＲＡＭの動作モードには、モードレジスタセットコマンド、ロウアドレスストローブ・バンクアクティブコマンド、カラムアドレス・リードコマンド等がある。
【０１５９】
前記モードレジスタセットコマンドは、上記モードレジスタ２２０をセットするためのコマンドである。このコマンドは、ＣＳｂ，ＲＡＳｂ，ＣＡＳｂ，ＷＥｂ＝ローレベルによって当該コマンドが指定され、セットすべきデータ（レジスタセットデータ）はＡ０〜Ａ９を介して与えられる。レジスタセットデータは、特に制限されないが、バーストレングス、ＣＡＳレイテンシー、ライトモードなどとされる。特に制限されないが、設定可能なバーストレングスは、１，２，４，８，フルページ（２５６）とされ、設定可能なＣＡＳレイテンシーは１，２，３とされ、設定可能なライトモードは、バーストライトとシングルライトとされる。
【０１６０】
上記ＣＡＳレイテンシーは、後述のカラムアドレス・リードコマンドによって指示されるリード動作においてＣＡＳｂの立ち下がりからデータ出力バッファ２１１の出力動作までにクロック信号ＣＬＫの何サイクル分を費やすかを指定するものである。読出しデータが確定するまでにはデータ読出しのための内部動作時間が必要とされ、それをクロック信号ＣＬＫの使用周波数に応じて設定するためのものである。換言すれば、周波数の高いクロック信号ＣＬＫを用いる場合にはＣＡＳレイテンシーを相対的に大きな値に設定し、周波数の低いクロック信号ＣＬＫを用いる場合にはＣＡＳレイテンシーを相対的に小さな値に設定する。
【０１６１】
前記ロウアドレスストローブ・バンクアクティブコマンドは、ロウアドレスストローブの指示とＡ９によるメモリバンクの選択を有効にするコマンドであり、ＣＳｂ，ＲＡＳｂ＝ローレベル、ＣＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、このときＡ０〜Ａ８に供給されるアドレスがロウアドレス信号として、Ａ９に供給される信号がメモリバンクの選択信号として取り込まれる。取り込動作は上述のようにクロック信号ＣＬＫの立ち上がりエッジに同期して行われる。例えば、当該コマンドが指定されると、それによって指定されるメモリバンクにおけるワード線が選択され、当該ワード線に接続されたメモリセルが夫々対応する相補データ線に導通される。
【０１６２】
前記カラムアドレス・リードコマンドは、バーストリード動作を開始するために必要なコマンドであると共に、カラムアドレスストローブの指示を与えるコマンドであり、ＣＳｂ，ＣＡＳｂ，＝ロウレベル、ＲＡＳｂ，ＷＥｂ＝ハイレベルによって指示され、このときＡ０〜Ａ７に供給されるアドレスがカラムアドレス信号として取り込まれる。これによって取り込まれたカラムアドレス信号はバーストスタートアドレスとしてカラムアドレスカウンタ１７に供給される。これによって指示されたバーストリード動作においては、その前にロウアドレスストローブ・バンクアクティブコマンドサイクルでメモリバンクとそれにおけるワード線の選択が行われており、当該選択ワード線のメモリセルは、クロック信号ＣＬＫに同期してカラムアドレスカウンタ１７から出力されるアドレス信号に従って順次選択されて連続的に読出される。連続的に読出されるデータ数は上記バーストレングスによって指定された個数とされる。また、出力バッファ２１からのデータ読出し開始は上記ＣＡＳレイテンシーで規定されるクロック信号ＣＬＫのサイクル数を待って行われる。
【０１６３】
ここで、図３で説明した入力クロックバッファ４０２、ＤＬＬのようなタイミング制御回路５０１は前記コントローラ２２に内蔵されている。データ出力バッファ２１には前記データレジスタ４０５及び出力バッファ４０６が設けられている。前記長配線４０３はタイミング制御回路５０１とデータレジスタ４０５とを結ぶクロック配線に相当される。尚、出力バッファ４０６は出力動作モードにおいて出力動作可能にされている。データラッチ４０５のデータラッチタイミングがクロック信号ＣＬＫとほぼ同位相にされ、ＳＤＲＡＭをアクセスする図示を省略するマイクロプロセッサなどは、システムクロック信号のようなクロック信号ＣＬＫに同期してデータのリードを行なうことができる。
【０１６４】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【０１６５】
例えば、分周回路の分周数は８に限定されず、４或いは１６等であってもよい。また、本発明はＳＤＲＡＭに限定されず、ＳＳＲＡＭ、メモリ混載型のシステムＬＳＩ等、クロック同期型の半導体装置に広く適用することができる。
【０１６６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【０１６７】
すなわち、従来のように可変遅延回路を２つ必要とする事なく、可変遅延回路とダミー遅延回路の中間に分周器を備え、可変遅延回路を増やす事なくダミー遅延回路を分周クロックで動作させるので、小面積で低電力のタイミング制御回路を提供することができる。
【０１６８】
また、従来のＤＬＬ型タイミング制御回路と比べて位相比較するタイミング及び可変遅延回路の遅延時間を制御するタイミング間隔が短いので、ロックイン時間の短縮及び内部クロックの追従性能の向上を実現できる。
【０１６９】
さらに、本発明に係るタイミング制御回路はロックイン時間が短いので、これを同期式ＬＳＩに応用すればスタンバイ状態からの復帰時間の短い同期式ＬＳＩを提供することができる。
【図面の簡単な説明】
【図１】本発明に係るタイミング制御回路の一例として帰還ループを分周する形式のＤＬＬ回路の一例を示すブロック図である。
【図２】図１の回路による位相同期の動作タイミングを例示するタイミングチャートである。
【図３】本発明に係る半導体装置の一例を全体的に示すブロック図である。
【図４】図３の半導体装置におけるクロック信号とデータ信号の位相関係を示すタイミングチャートである。
【図５】図１のＤＬＬ回路の更に詳細な一例を示すブロック図である。
【図６】可変遅延回路の一例を示す論理回路図である。
【図７】可変遅延回路における１つの遅延段の回路構成を例示する回路図である。
【図８】遅延制御回路の一例を示すブロック図である。
【図９】遅延制御回路に含まれるパルス発生回路９０６の一例を示す論理回路図である。
【図１０】遅延制御回路に含まれるチャージポンプ回路９０６の一例を示す論理回路図である。
【図１１】遅延制御回路に含まれるバイアス回路９０８の一例を示す回路図である。
【図１２】８分周回路１０７の一例を示すブロック図である。
【図１３】８分数回路に含まれる２分周回路１００４の一例を示す論理回路図である。
【図１４】フリップフロップ回路１０２３の一例を示す論理回路図である。
【図１５】８分周回路１０８の一例を示すブロック図である。
【図１６】フリップフロップ回路１００８の遅延時間を再現するダミー遅延回路１０１６の一例を示す論理回路図である。
【図１７】ダミー遅延回路１０６の一例を示す論理回路図である。
【図１８】位相比較回路１０４の一例を示す論理回路図である。
【図１９】可変遅延回路を２個用いる比較例としてのタイミング制御回路のブロック図である。
【図２０】遅延ループで速度制御を行なわない比較例としてのタイミング制御回路のブロック図である。
【図２１】位相比較信号をステップ信号化したタイミング制御回路の一例を示すブロック図である。
【図２２】図２１のタイミング制御回路による位相同期の動作タイミングを例示するタイミングチャートである。
【図２３】リセット機能付きの可変遅延回路２０２の一例を示す論理回路図である。
【図２４】ダミー遅延回路２０７の一例を示す論理回路図である。
【図２５】遅延回路１７０４の具体例を示す論理回路図である。
【図２６】遅延回路１７０５〜１７０８の具体例を示す論理回路図である。
【図２７】タイミング信号発生回路２０５の詳細な一例を示す論理回路図である。
【図２８】タイミング信号発生回路２０５の動作タイミングを例示するタイミングチャートである。
【図２９】位相比較制御回路２１６を例示する論理回路図である。
【図３０】位相比較信号をステップ信号化し且つ遅延ループの速度制御を可能にしたタイミング制御回路を例示するブロック図である。
【図３１】図３０のタイミング制御回路の動作タイミングを例示するタイミングチャートである。
【図３２】８分周回路３０３を例示する論理回路図である。
【図３３】セレクタ１９０６を例示する回路図である。
【図３４】タイミング信号発生回路３０４を例示する論理回路図である。
【図３５】タイミング信号発生回路３０６を例示する論理回路図である。
【図３６】可変遅延回路３０２及び比較パルス追尾回路２２１８を例示する論理回路図である。
【図３７】ロック時分周切替回路３１０を例示する論理回路図である。
【図３８】ダミー遅延回路３０１を例示する論理回路図である。
【図３９】分遅延回路２４０６を例示する論理回路図である。
【図４０】タイミング制御回路を適用した半導体装置の具体例としてＳＤＲＡＭを示すブロック図である。
【符号の説明】
１０３可変遅延回路
１０４位相比較回路
１０５遅延制御回路
１０６ダミー遅延回路
１０７、１０８８分周回路
１１２位相比較信号
１１３遅延制御信号
２０１，２０２可変遅延回路
２０４遅延制御回路
２０５タイミング制御回路
２０７ダミー遅延回路
２１０遅延制御信号
２１１第１の位相比較用タイミング信号
２１２第２の位相比較用タイミング信号
２１４位相比較信号２１６位相比較制御回路
２１６位相比較回路
２１９タイミング信号要求信号
３０１，３０７ダミー遅延回路
３０２可変遅延回路
２２１８追尾回路
３０４、３０６タイミング信号発生回路
３０８位相比較回路
３０９遅延制御回路
３１０ロック時分周切替回路
３１５位相比較信号
３１９タイミング信号要求信号
３２０比較パルス追尾要求信号
３２１比較パルス到達予告信号
３２２分周切替信号
３２３遅延制御信号
４０２入力クロックバッファ
５０１タイミング制御回路
４０３長配線
４０５データレジスタ
４０６出力バッファ

Claims

外部クロック信号が入力され第１の内部クロック信号を出力するクロック入力回路と、前記第１の内部クロック信号が入力され第２の内部クロック信号を出力するタイミング制御回路と、前記第２の内部クロック信号が入力される内部回路と、を有し、
前記タイミング制御回路は、前記第１の内部クロック信号が入力され前記第２の内部クロック信号を出力する可変遅延回路と、前記可変遅延回路に対応する信号伝播遅延時間をもって構成されると共に位相判定用レベル信号が入力され遅延させた位相判定用レベル信号を出力する遅延回路と、所定の回路の動作遅延時間に関連付けた時間だけ前記遅延させた位相判定用レベル信号を遅延させて出力するダミー遅延回路と、前記ダミー遅延回路の出力信号と位相比較用タイミング信号の位相を比較し判定結果を出力する位相判定回路と、前記位相判定回路の判定結果に基づいて前記可変遅延回路の遅延時間を制御する遅延制御回路と、前記第１の内部クロック信号の複数サイクル毎に、前記遅延回路に前記位相判定用レベル信号を供給し、前記位相判定用レベル信号に対して所定クロック遅れた前記位相判定タイミング信号を前記位相判定回路に与えるタイミング信号発生回路と、前記位相判定タイミング信号に同期して、前記遅延回路及びダミー遅延回路の出力を夫々初期レベルにするリセット制御回路と、を有して成るものであることを特徴とする半導体装置。
前記遅延回路は、前記可変遅延回路と同じ回路を持ち、前記可変遅延回路に対する前記遅延制御回路の制御と同じ制御を受ける別の可変遅延回路であることを特徴とする請求項１記載の半導体装置。
前記遅延回路は、前記可変遅延回路の遅延信号経路に順次シフト制御端子が結合されたシフトレジスタであることを特徴とする請求項１記載の半導体装置。
前記クロック入力回路から出力される第１の内部クロック信号をそのまま又は分周して出力する分周回路をさらに含み、前記分周回路から出力されるクロック信号の複数サイクル毎に、前記第２の可変遅延回路に位相判定用レベル信号を与えることを特徴とする請求項１記載の半導体装置。
前記分周回路は、前記位相判定回路による位相判定結果が所定の状態に到達する前は前記第１の内部クロック信号をそのまま出力し、位相判定結果が所定の状態に到達した後は前記第１の内部クロック信号を分周して出力するものであることを特徴とする請求項４記載の半導体装置。
前記内部回路は前記第２の内部クロック信号の変化に同期して外部出力動作を行なう出力回路であり、前記ダミー遅延回路は、前記クロック入力回路の動作遅延時間と、前記出力回路の動作遅延時間と、前記クロック入力回路から前記タイミング制御回路へ至る配線遅延時間と、前記タイミング制御回路から前記出力回路に至る配線遅延時間との合計時間を再現する遅延回路であることを特徴とする請求項１乃至５の何れか１項記載の半導体集積回路。
前記出力回路に接続され前記出力回路から出力すべきデータを処理する処理回路を有し、前記処理回路は、メモリセルアレイと、前記メモリセルアレイからメモリセルを選択する選択回路とを有し、前記出力回路は、メモリセルアレイで選択されたメモリセルの記憶情報をラッチする出力データラッチ回路と、前記出力データラッチ回路に接続されたデータ出力バッファであり、
前記第２の内部クロック信号は前記出力データラッチ回路のラッチ制御信号であることを特徴とする請求項６記載の半導体装置。