JP2002056680A - 半導体集積回路 - Google Patents
半導体集積回路Info
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Abstract
長の影響を受けることなく、クロック信号に同期して動
作制御信号を出力する制御部を有する半導体集積回路を
得る。 【解決手段】 パルス発生回路11はクロック信号CL
OCKの立ち上がりをトリガとして“L”のパルス信号
S11を発生する。ラッチ回路12は、“L”のパルス
信号S11に基づきラッチ信号S12を“L”から
“H”に変化させる。インバータG10,G11はラッ
チ信号S12に基づき信号XDECを出力する。パルス
信号S11の“L”パルス発生が終了し、パルス信号S
11が“H”に戻っても、信号READYが“H”の期
間、ラッチ回路12はデータ保持状態となっており、
“H”のラッチ信号S12を維持する。
Description
の半導体集積回路に関し、特にクロック同期型RAM等
に関する。
トからなるSRAM(SP−SRAM)の全体の概略構
成を示すブロック図である。同図に示すように、SP−
SRAMは、ワード線ドライバ2、I/O回路3、メモ
リセルアレイ4、タイミング生成回路6及び遅延回路7
から構成される。
(図示せず)がマトリクス状に配置され、行単位に共通
のワード線(図示せず)に接続され、列単位に共通のビ
ット線対(図示せず)に接続される。ワード線ドライバ
2はワード線駆動制御信号である信号XDECを受け、
信号XDECが“H”(Highレベル)のとき活性状
態となり、外部より得られるアドレス信号ADに基づき
ワード線を選択的に活性化する(開く)。
ンスアンプ、ライトドライバ及びプリチャージ回路(い
ずれも図示せず)を含む回路であり、センスアンプはセ
ンスアンプ活性化信号SEが“H”のとき活性状態とな
り、活性状態時にメモリセルアレイ4内の選択メモリセ
ルより得られる読み出しデータを検知・増幅して出力デ
ータとして外部に出力し、ライトドライバはドライバ制
御信号WEが“H”のとき活性状態となり、活性状態時
に外部より得られる入力データに基づく書き込みデータ
をビット線対を介して選択メモリセルに出力し、プリチ
ャージ回路はプリチャージ制御信号PCが“H”のとき
活性状態となり、活性状態時にメモリセルアレイ4内の
ビット線対を所定の電位にプリチャージする。
OCK、信号WEC及び信号READYを受け、これら
の信号に基づき、制御信号である信号XDEC,信号S
E,信号WE及び信号PC並びに信号DUM_XDEC
を出力する。
“H”→“L”(Lowレベル)変化時から遅延時間Δ
T2経過後に“L”の信号READYを出力し、“L”
→“H”変化時から速やかに“H”の信号READYを
出力する。なお、遅延時間ΔT2は、読み出しモード時
にメモリセルアレイ4のワード線を活性状態にしてセン
スアンプで読み出しデータを検知・増幅するのに要する
時間、及び書き込みモード時に書き込みドライバから与
えられる書き込みデータが選択メモリセルに記憶される
のに要する時間を共に満足する遅延時間に設定される。
路6の内部構成を示す回路図である。同図に示すよう
に、直列に接続されたインバータG51,G52はイン
バータG51の入力にクロック信号CLOCKを受け
る。NANDゲートG54は一方入力にインバータG5
2の出力を受け、他方入力に信号READYを受ける。
インバータG56は入力にNANDゲートG54の出力
を受け、インバータG57は入力にインバータG56の
出力を受ける。
ADYを受け、NANDゲートG58は一方入力にイン
バータG55の出力を受け、他方入力にインバータG5
2の出力を受ける。インバータG59は入力部にNAN
DゲートG58の出力を受け、NORゲートG60は一
方入力に信号XDECを受け、他方入力にインバータG
59の出力を受ける。
ECを受け、NORゲートG61は一方入力に信号WE
Cを受け、他方入力にNANDゲートG54の出力を受
ける。NORゲートG62は一方入力にインバータG5
3の出力を受け、他方入力にNANDゲートG54の出
力を受ける。直列に接続されたインバータG63,G6
4はインバータG63の入力にNORゲートG61の出
力を受ける。直列に接続されたインバータG65,G6
6はインバータG65の入力部にNORゲートG62の
出力を受ける。
ャージ制御信号PCとして、インバータG56の出力が
信号XDECとして、NORゲートG60の出力が信号
DUM_XDECとして、インバータG64の出力がセ
ンスアンプ活性化信号SEとして、インバータG66の
出力がドライバ制御信号WEとしてそれぞれ出力され
る。
路6の生成動作を示すタイミング図である。以下、同図
を参照してタイミング生成回路6の動作を説明する。
“L”、信号READYが“H”、信号DUM_XDE
Cが“H”に設定されている。また、ここでは、書き込
み制御信号WECが“L”で読み出しモードであるとす
る。読み出しモードではドライバ制御信号WEが“L”
固定される。
が“H”に立ち上がると、信号READYが“H”であ
るため、クロック信号CLOCKの“H”立ち上がりを
トリガとして信号XDECが“H”に変化する(変化C
H11)。
信号PCが“L”に、信号DUM_XDECが“L”に
立ち下がり、センスアンプ活性化信号SEがH”に立ち
上がる。
ドライバ2が活性状態となり、外部から得られるアドレ
ス信号ADに基づきワード線を選択的に駆動(活性状態
に)する。
“L”のためプリチャージ回路は非活性状態となり、セ
ンスアンプ活性化信号SEが“H”のためセンスアンプ
が活性状態となり選択メモリセルからの読み出しデータ
が検知・増幅された出力データとして外部に出力される
ことにより読み出し動作が開始される。
DUM_XDECの立ち下がり)から遅延時間ΔT2経
過後に信号READYが“L”に立ち下がる(変化CH
12)。
ガとして信号XDECが“L”に立ち下がる(変化CH
13)。同時に、プリチャージ制御信号PCは“H”に
立ち上がり、センスアンプ活性化信号SEが“L”に立
ち下がる。
ライバ2が非活性状態となり全てのワード線の駆動が停
止し、センスアンプ活性化信号SEが“L”となってセ
ンスアンプが非活性状態となることにより、読み出し動
作が終了する。一方、プリチャージ制御信号PCが
“H”となることによりビット線対へのプリチャージ動
作が再開する。
号XDECが“L”に立ち下がっても信号DUM_XD
ECは“L”を維持する。
に立ち下がると、クロック信号CLOCKの“L”立ち
下がりをトリガとして信号DUM_XDECが“H”に
立ち上がる(変化CH14)。
ち上がり後、速やかに信号READYが“H”に立ち上
がる(変化CH15)。その結果、信号XDECが
“L”、信号READY及び信号DUM_XDECが
“H”の初期状態に戻る。以降、クロック信号CLOC
Kに同期して上述した動作が繰り返される。
作制御信号である信号XDEC、プリチャージ制御信号
PC及びセンスアンプ活性化信号SEを生成することに
より、読み出し動作のタイミング制御が行える。
みモードとなり、タイミング生成回路6は、“L”固定
のセンスアンプ活性化信号SE、読み出しモード時のセ
ンスアンプ活性化信号SEの信号変化と同じ変化のドラ
イバ制御信号WE、読み出しモード時と同じ信号変化の
信号XDEC及びプリチャージ制御信号PCは生成する
ことにより、書き込み動作のタイミング制御を実行する
ことができる。
回路6は以上のように、論理にクロックを組み合わせた
回路構成をしているため、タイミング生成回路6から生
成される制御信号(XDEC,WE,SE,PC)の生
成タイミングが、クロック信号CLOCKの“H”
(“L”)期間の時間長の制約を受けてしまい、RAM
の動作を高速化を妨げてしまうという問題点があった。
号XDECが“H”、信号READYが“H”で、ワー
ド線が駆動されデータの読み出し(書き込み)が行われ
ている期間に、クロック信号CLOCKが“L”に立ち
下がると、信号XDECが“L”に立ち下がってしまう
ため、ワード線の駆動が強制終了されてしまい、データ
の読み出し(書き込み)に失敗する。したがって、少な
くとも信号READYの立ち下がりをトリガとして信号
XDECが立ち下がるまでは、クロック信号CLOCK
は“H”を維持する必要がある。
されたもので、例えば、RAMのメモリセルアレイ、ワ
ード線ドライバ、及びI/O回路等の動作部に動作制御
信号をクロック信号に同期して生成し、この際、クロッ
ク信号の“H”(“L”)期間の時間長の影響を受けな
い制御部を有する半導体集積回路を得ることを目的とす
る。
記載の半導体集積回路は、クロック信号に同期して動作
制御信号を生成する制御部と、前記動作制御信号に基づ
き動作する動作部とを備え、前記制御部は、前記クロッ
ク信号の一の所定の信号遷移にのみよってタイミング制
御される前記動作制御信号を出力している。
半導体集積回路であって、前記制御部は、前記クロック
信号を受け第1あるいは第2のレベルをとるパルス信号
を発生するパルス発生回路を備え、前記パルス信号は前
記クロック信号の前記一の所定の信号遷移から所定期間
は第1のレベルとなり、前記パルス信号を受け、前記第
1のレベルの前記パルス信号に応答して前記第1のレベ
ルに基づく信号値のラッチ信号を出力し、その後所定期
間データ保持状態となり、前記制御部は、前記パルス信
号のレベルに関係なく前記ラッチ信号の信号値を保持す
るラッチ回路と、前記ラッチ信号に基づき前記動作制御
信号を生成する制御信号生成回路とをさらに備える。
半導体集積回路であって、前記制御部は、前記パルス信
号が前記第1のレベルを採る時、前記ラッチ信号による
前記制御信号生成回路の駆動に先立って、前記ラッチ信
号に応答して前記制御信号生成回路から生成される前記
動作制御信号を、前記制御信号生成回路から前もって生
成させる動作制御信号高速設定回路を、さらに備えてい
る。
半導体集積回路であって、前記制御部は、前記動作制御
信号に基づき補助信号を出力する補助信号出力回路をさ
らに備え、前記ラッチ回路は、前記補助信号が所定の信
号値を採る時、前記データ保持状態を解除する。
半導体集積回路であって、前記制御部は、前記補助信号
が前記所定の信号値を採る時、前記ラッチ信号による前
記制御信号生成回路の駆動に先立って、前記ラッチ信号
に応答して前記制御信号生成回路から生成される前記動
作制御信号を、前記制御信号生成回路から前もって生成
させる動作制御信号高速設定回路を、さらに備えてい
る。
いは請求項5記載の半導体集積回路であって、前記補助
信号出力回路は、前記動作制御信号を受け、前記動作制
御信号を遅延させた信号に基づき、前記所定の信号値の
前記補助信号を出力する遅延回路を含んでいる。
の実施の形態1のRAM(半導体集積回路)の構成を示
すブロック図である。
はクロック信号CLOCK、書き込み制御信号WEC及
び信号READY(補助信号)を受け、これらの信号に
基づき、動作制御信号である信号XDEC,信号SE,
信号WE及び信号PCを出力する。
“H”変化時から遅延時間ΔT1経過後に“L”の信号
READYを出力し、“H”→“L”変化時から速やか
に“H”の信号READYを出力する。なお、遅延時間
ΔT1は読み出しモード時にメモリセルアレイ4のワー
ド線を選択的に活性状態にしてセンスアンプで読み出し
データを検知・増幅するのに要する時間、及び書き込み
モード時に書き込みドライバから与えられる書き込みデ
ータが選択メモリセルに記憶されるのに要する時間を共
に満足する遅延時間に設定される。
5が動作制御信号を生成する制御部を構成する。一方、
動作部であるワード線ドライバ2、I/O回路3、及び
メモリセルアレイ4は、図11で示した従来と同様であ
るため説明を省略する。但し、I/O回路3内のプリチ
ャージ回路は従来例と異なり“L”アクティブである。
を示す回路図である。同図に示すように、NANDゲー
ト22は一方入力に遅延線21を介して信号XDECを
受け、他方入力に信号XDECを直接受ける。ここで、
遅延線21による遅延時間を遅延時間ΔT1に設定すれ
ば、遅延回路5は上述の遅延動作を実行することにな
る。ただし、NANDゲート22による信号伝播遅延時
間を無視する。
の内部構成を示す回路図である。同図に示すように、タ
イミング生成回路1はパルス発生回路11、ラッチ回路
12、高速化パス回路13及び制御信号生成回路14と
信号レベル調整用のインバータG10,G11から構成
される。
G5,G7及びNORゲートG6から構成され、インバ
ータG1〜G4は直列に接続され、インバータG1の入
力にクロック信号CLOCKを受ける。インバータG5
の入力にクロック信号CLOCKを受ける。NORゲー
トG6は一方入力にインバータG4の出力を受け、他方
入力にインバータG5の出力を受ける。インバータG7
の入力にNORゲートG6の出力を受ける。インバータ
G7の出力がパルス信号S11としてラッチ回路12に
出力され、NORゲートG6の出力が事前パルス信号S
P11として高速化パス回路13に出力される。したが
って、事前パルス信号SP11はパルス信号S11の反
転信号となる。
G9から構成され、NANDゲートG8は一方入力にパ
ルス信号S11を受け、他方入力にNANDゲートG9
の出力を受ける。NANDゲートG9は一方入力にNA
NDゲートG8の出力を受け、他方入力に信号READ
Yを受ける。NANDゲートG8の出力がラッチ回路1
2のラッチ信号S12となる。
タQ1,PMOSトランジスタQ2から構成され、ラッ
チ信号S12をインバータG10を介してノードN13
に受ける。NMOSトランジスタQ1はソースが接地さ
れ、ドレインがノードN13に接続され、ゲートに事前
パルス信号SP11を受ける。PMOSトランジスタQ
2はソースが電源に接続され、ドレインがノードN13
に接続され、ゲートに信号READYを受ける。高速化
パス回路13のノードN13より得られる信号がインバ
ータG11を介して信号XDECとして出力される。
2,G13,G17〜G19、NANDゲートG14〜
G16から構成される。インバータG12の入力は高速
化パス回路13のノードN13に接続され、インバータ
G13の入力は信号WECを受ける。NANDゲートG
14の一方入力はインバータG12の出力を受け、他方
入力は信号READYを受ける。3入力のNANDゲー
トG15は第1入力にインバータG12の出力を受け、
第2入力に信号READYを受け、第3入力にインバー
タG13の出力を受ける。3入力のNANDゲートG1
6は第1入力にインバータG12の出力を受け、第2入
力に信号READYを受け、第3入力に信号READY
を受ける。
DゲートG14〜G16の出力を受け、これらインバー
タG17,G18及びG19の出力信号がプリチャージ
制御信号PC、センスアンプ活性化信号SE及びドライ
バ制御信号WEとなる。
ング生成回路の制御信号生成動作を示すタイミング図で
ある。以下、同図を参照して実施の形態1のタイミング
生成回路の動作を説明する。
(ラッチ信号S12が“L”)、信号READYが
“H”に設定されている。また、ここでは、書き込み制
御信号WECが“L”で読み出しモードあるとする。読
み出しモードではドライバ制御信号WEが“L”固定さ
れる。
が“H”に立ち上がると、この立ち上がりをトリガとし
て、パルス信号S11は期間t1“L”になるパルスを
発生する(変化CH1)。同時に事前パルス信号SP1
1が期間t1“H”になるパルスを発生する(図4では
図示せず)。上記した期間t1はインバータG1〜G4
の信号伝播時間からインバータG5の信号伝播時間を差
し引いた時間に相当する。
がNMOSトランジスタQ1のゲートに印加されるとN
MOSトランジスタQ1はオンし、ノードN13が速や
かに“L”に設定されることにより、信号XDECが
“H”に立ち上がる(変化CH2)。
1を受けたラッチ回路12は、パルス信号S11をラッ
チし、“L”のパルス信号S11に基づきラッチ信号S
12を“L”から“H”に変化させる。その結果、ラッ
チ信号S12がインバータG10,G11を介して得ら
れる信号XDECは“H”で安定する。すなわち、イン
バータG10,G11は信号XDEC用の制御信号生成
回路として機能する。
と、プリチャージ制御信号PC及びセンスアンプ活性化
信号SEが“H”に立ち上がる。
了し、パルス信号S11が“H”に戻っても、信号RE
ADYが“H”のため、ラッチ回路12はデータ保持状
態となっており、“H”のラッチ信号S12を維持す
る。
ドライバ2が活性状態となり、外部から得られるアドレ
ス信号ADに基づきワード線を選択的に駆動(活性状態
に)する。
“H”のためプリチャージ回路は非活性状態となり、セ
ンスアンプ活性化信号SEが“H”のためセンスアンプ
が活性状態となり、選択メモリセルからの読み出しデー
タが検知・増幅された出力データとして外部に出力され
ることにより読み出し動作が開始される。
Cの立ち上がりから遅延時間ΔT1経過後に信号REA
DYが“L”に立ち下がる(変化CH3)。
ガとして、プリチャージ制御信号PC及びセンスアンプ
活性化信号SEが“L”に立ち下がる。
ジスタQ2のゲートに印加されるとPMOSトランジス
タQ2はオンし、ノードN13が速やかに“H”に設定
されることにより、信号XDECが“L”に立ち下がる
(変化CH4)。
立ち下がりによってラッチ回路12のデータ保持状態が
解除され、“H”のパルス信号S11に基づきラッチ信
号S12が“L”に立ち下がり、その結果、信号XDE
Cが“L”で安定する。
てワード線ドライバ2が非活性状態となり全てのワード
線の駆動が停止し、センスアンプ活性化信号SEが
“L”となってセンスアンプが非活性状態となることに
より、読み出し動作が終了する。一方、プリチャージ制
御信号PCが“L”となることによりビット線対へのプ
リチャージ動作が再開する。
号READYが“H”に立ち上がる(変化CH5)。信
号READYが“H”に戻っても、パルス信号S11が
“H”のため、ラッチ回路12はデータ保持状態とな
り、“L”のラッチ信号S12を維持する。したがっ
て、信号XDECは“L”を維持する。すなわち、信号
XDECが“L”、信号READYが“H”の初期状態
に戻る。以降、クロック信号CLOCKに“H”立ち上
がりに同期して上述した動作が繰り返される。
作制御信号である信号XDEC、プリチャージ制御信号
PC及びセンスアンプ活性化信号SEを生成することに
より、読み出し動作のタイミング制御が行える。
みモードとなり、タイミング生成回路1は、“L”固定
のセンスアンプ活性化信号SE、読み出しモード時のセ
ンスアンプ活性化信号SEの信号変化と同じ変化のドラ
イバ制御信号WE、読み出しモード時と同じ信号変化の
信号XDEC及びプリチャージ制御信号PCを生成する
ことにより、書き込み動作のタイミング制御を実行する
ことができる。
成回路1は、クロック信号CLOCKの立ち上がりエッ
ジのみに依存して動作制御信号(信号XDEC,PC,
SE,WE)を生成しているため、クロック信号CLO
CKの“H”,“L”の時間長の影響を全く受けない。
期間をRAMの動作に使用できるため、RAMの高速動
作を効果的に実現することができる。
般に負荷が大きく駆動するのに時間を要するが、実施の
形態1では、高速化パス回路13によって、パルス信号
S11の“L”立ち下がり(事前パルス信号SP11の
“H”立ち上がり)をトリガとして高速に信号XDEC
を“H”に立ち上げるとともに、信号READYの
“L”立ち下がりをトリガとして高速に信号XDECを
“L”に立ち下げている。以下、この点を詳述する。
号CLOCKの“H”立ち上がりから信号XDECの
“H”立ち上がりに寄与する信号伝播インバータ相当数
は、4個(インバータG5,NORゲートG6、NMO
SトランジスタQ1及びインバータG11)と少ないた
め、クロック信号CLOCKの立ち上がりをトリガとし
てして高速に信号XDECを“H”に立ち上げることが
できる。
が“L”に立ち下がるとNMOSトランジスタQ1がオ
フ状態となって高速化パス回路13による信号XDEC
の“H”駆動は終了するが、以降はラッチ回路12のラ
ッチ信号S12(“H”)によって信号XDECは
“H”を安定維持することができるため、何ら支障は生
じない。
READYの“L”立ち下がりから信号XDECの
“L”立ち下がりに寄与する信号伝播インバータ相当数
は、2個(PMOSトランジスタQ2及びインバータG
11)と少ないため、信号READYの立ち下がりをト
リガとして高速に信号XDECを“L”に立ち下げるこ
とができる。
に立ち上がるとPMOSトランジスタQ2がオフ状態と
なって高速化パス回路13による信号XDECの“L”
駆動は終了するが、以降はラッチ回路12のラッチ信号
S12(“L”)によって信号XDECは“L”を安定
維持することができるため、何ら支障は生じない。
速化パス回路13によって信号XDECの“H”,
“L”切り替えを高速に行うことにより、RAMの高速
動作がより一層促進される。
センスアンプを用いたRAMの例を示した。この場合、
センスアンプ活性化信号SEの“H”期間で、センスア
ンプが活性化される。その他のセンスアンプ、例えばラ
ッチ型センスアンプなどは、センスアンプ活性化信号S
Eの立ち下がりエッジをトリガとして活性化されるが、
本発明はそれらカレントミラー型以外のセンスアンプを
用いたRAMについても有効である。
形態2であるRAM内のタイミング生成回路の内部構成
を示す回路図である。なお、全体構成はタイミング生成
回路を除いて図1で示した実施の形態1と同様である。
はパルス発生回路15、ラッチ回路12、高速化パス回
路13及び制御信号生成回路14と信号レベル調整用の
インバータG10,G11から構成される。
〜G23,G25及びNORゲートG24から構成さ
れ、インバータG21〜G23は直列に接続され、イン
バータG21の入力にクロック信号CLOCKを受け
る。NORゲートG24は一方入力にインバータG3の
出力を受け、他方入力にクロック信号CLOCKを受け
る。インバータG5の入力にNORゲートG24の出力
を受ける。インバータG25の出力がパルス信号S15
としてラッチ回路12に出力され、NORゲートG24
の出力が事前パルス信号SP15として高速化パス回路
13に出力される。
制御信号生成回路14は図3で示した実施の形態1と同
様であるため、説明は省略する。但し、ラッチ回路12
にはパルス信号S11に代わってパルス信号S15が付
与され、高速化パス回路13には事前パルス信号SP1
1に代わって事前パルス信号SP15が付与される。
の制御信号生成動作を示すタイミング図である。以下、
同図を参照して、実施の形態2のタイミング生成回路の
動作を説明する。
様、信号XDECが“L”、信号READYが“H”に
設定されている。
が“L”に立ち下がると、この立ち下がりをトリガとし
て、パルス信号S15は期間t2“L”になるパルスを
発生する(変化CH1)。同時に事前パルス信号SP1
5が期間t2“H”になるパルスを発生する(図6では
図示せず)。上記した期間t2はインバータG21〜G
23の信号伝播時間に相当する。
がNMOSトランジスタQ1のゲートに印加されるとN
MOSトランジスタQ1はオンし、ノードN13が速や
かに“L”に設定されることにより、信号XDECが
“H”に立ち上がる(変化CH2)。
5を受けたラッチ回路12は、パルス信号S15をラッ
チし、“L”のパルス信号S15に基づきラッチ信号S
12を“L”から“H”に変化させる。その結果、ラッ
チ信号S12がインバータG10,G11を介して得ら
れる信号XDECは“H”で安定維持する。
SP11がパルス信号S15,事前パルス信号SP15
に置き換わった点を除き、図4で示した実施の形態1と
同様の動作が行われる。
成回路は、クロック信号CLOCKの立ち下がりエッジ
のみに依存して動作制御信号(信号XDEC,PC,S
E,WE)を生成し、実施の形態1と同等の効果を奏す
る。
形態3であるRAM内のタイミング生成回路の内部構成
を示す回路図である。なお、全体構成はタイミング生成
回路を除いて図1で示した実施の形態1と同様である。
はパルス発生回路16、ラッチ回路17、高速化パス回
路13及び制御信号生成回路14と信号レベル調整用の
インバータG11,G40から構成される。
〜G35及びNORゲートG36から構成され、インバ
ータG31〜G34は直列に接続され、インバータG3
1の入力にクロック信号CLOCKを受ける。インバー
タG35の入力にクロック信号CLOCKを受ける。N
ORゲートG36は一方入力にインバータG34の出力
を受け、他方入力にインバータG35の出力を受ける。
NORゲートG36の出力がパルス信号S16としてラ
ッチ回路17及び高速化パス回路13に出力される。
G39から構成され、NORゲートG38は一方入力に
パルス信号S16を受け、他方入力にNORゲートG3
9の出力を受ける。NORゲートG39は一方入力にN
ORゲートG38の出力を受け、他方入力にインバータ
G40を介して得られる信号READYの反転信号を受
ける。NORゲートG38の出力がラッチ回路17のラ
ッチ信号S17となる。
14は図3で示した実施の形態1と同様であるため、説
明は省略する。但し、高速化パス回路13には事前パル
ス信号SP11に代わってパルス信号S16が付与され
る。
の制御信号生成動作を示すタイミング図である。以下、
同図を参照して、実施の形態3のタイミング生成回路の
動作を説明する。
様、信号XDECが“L”(ラッチ信号S17が
“H”)、信号READYが“H”に設定されている。
が“H”に立ち上がると、この立ち上がりをトリガとし
て、パルス信号S16は期間t3“H”になるパルスを
発生する(変化CH1)。上記した期間t3はインバー
タG31〜G34の信号伝播時間からインバータG35
の信号伝播時間を差し引いた時間に相当する。
OSトランジスタQ1のゲートに印加されるとNMOS
トランジスタQ1はオンし、ノードN13が速やかに
“L”に設定されることにより、信号XDECが“H”
に立ち上がる(変化CH2)。
6を受けたラッチ回路17は、パルス信号S16をラッ
チし、“H”のパルス信号S16に基づきラッチ信号S
17を“H”から“L”に変化させる。その結果、ラッ
チ信号S17がインバータG11を介して得られる信号
XDECは“H”で安定維持する。
と、プリチャージ制御信号PC及びセンスアンプ活性化
信号SEが“H”に立ち上がる。
了し、パルス信号S16が“L”に戻っても、信号RE
ADYが“H”(インバータG40の出力が“L”)の
ため、ラッチ回路17はデータ保持状態となり、“L”
のラッチ信号S17を維持する。
Cの立ち上がりから遅延時間ΔT1経過後に信号REA
DYが“L”に立ち下がる(変化CH3)。
ガとして、プリチャージ制御信号PC及びセンスアンプ
活性化信号SEが“L”に立ち下がる。
トランジスタQ2のゲートに印加されるとPMOSトラ
ンジスタQ2はオンし、ノードN13が速やかに“H”
に設定されることにより、信号XDECが“L”に立ち
上がる(変化CH4)。
立ち下がりによってラッチ回路17のデータ保持状態が
解除され、“L”のパルス信号S16に基づきラッチ信
号S17が“H”に立ち上がり、その結果、信号XDE
Cが“L”を安定維持する。
号READYが“H”に立ち上がる(変化CH5)。信
号READYが“H”に戻っても、パルス信号S16が
“L”のため、ラッチ回路17はデータ保持状態とな
り、“H”のラッチ信号S17を維持する。したがっ
て、信号XDECは“L”を維持する。すなわち、信号
XDECが“L”、信号READYが“H”の初期状態
に戻る。以降、クロック信号CLOCKに“H”立ち上
がりに同期して上述した動作が繰り返される。
成回路は、NORゲートからなるラッチ回路17を用
い、クロック信号CLOCKの立ち上がりエッジのみに
依存して制御信号(信号XDEC,PC,SE,WE)
を生成し、実施の形態1と同様の効果を奏する。
形態4であるRAM内のタイミング生成回路の内部構成
を示す回路図である。なお、全体構成はタイミング生成
回路を除いて図1で示した実施の形態1と同様である。
はパルス発生回路18、ラッチ回路17、高速化パス回
路13及び制御信号生成回路14と信号レベル調整用の
インバータG11,G40から構成される。
〜G43及びNORゲートG44から構成され、インバ
ータG41〜G43は直列に接続され、インバータG4
1の入力にクロック信号CLOCKを受ける。NORゲ
ートG44は一方入力にインバータG43の出力を受
け、他方入力にクロック信号CLOCKを受ける。NO
RゲートG44の出力がパルス信号S18としてラッチ
回路17及び高速化パス回路13に出力される。
制御信号生成回路14は図7で示した実施の形態3と同
様であるため、説明は省略する。但し、ラッチ回路17
及び高速化パス回路13はパルス信号S16に代わって
パルス信号S18が付与される。
路の制御信号生成動作を示すタイミング図である。以
下、同図を参照して、実施の形態4のタイミング生成回
路の動作を説明する。
様、信号XDECが“L”、信号READYが“H”に
設定されている。
が“L”に立ち下がると、この立ち下がりをトリガとし
て、パルス信号S18は期間t4“H”になるパルスを
発生する(変化CH1)。上記した期間t4はインバー
タG41〜G43の信号伝播時間に相当する。
OSトランジスタQ1のゲートに印加されるとNMOS
トランジスタQ1はオンし、ノードN13が速やかに
“L”に設定されることにより、信号XDECが“H”
に立ち上がる(変化CH2)。
8を受けたラッチ回路17は、パルス信号S18をラッ
チし、“H”のパルス信号S18に基づきラッチ信号S
17を“H”から“L”に変化させる。その結果、ラッ
チ信号S17がインバータG11を介して得られる信号
XDECは“H”で安定する。
8に置き換わった点を除き、図8で示した実施の形態1
と同様の動作を行う。
成回路1は、NORゲートからなるラッチ回路17を用
い、クロック信号CLOCKの立ち下がりエッジのみに
依存して制御信号(信号XDEC,PC,SE,WE)
を生成し、実施の形態1と同様の効果を奏する。
請求項1記載の半導体集積回路の制御部は、クロック信
号の一の所定の信号遷移にのみよってタイミング制御さ
れる動作制御信号を出力することにより、クロック信号
の信号レベル維持期間の制約を受けない動作制御信号を
出力することにができるため、動作部を高速に動作させ
ることができる。
積回路の制御部のラッチ回路は、クロック信号の一の所
定の信号遷移から所定期間は第1のレベルとなるパルス
信号を受け、第1のレベルのパルス信号を無条件に取り
込んで第1のレベルに基づく信号値のラッチ信号を出力
し、その後所定期間データ保持状態となり、パルス信号
の信号値に関係なくラッチ信号の信号値を保持してい
る。
ック信号の一の所定の信号遷移のみに依存したタイミン
グで、ラッチ信号の信号値に基づく動作制御信号を生成
することができる。
信号高速設定回路は、パルス信号が第1のレベルを採る
時、ラッチ信号による制御信号生成回路の駆動に先立っ
て、ラッチ信号に応答して制御信号生成回路から生成さ
れる動作制御信号を、制御信号生成回路から前もって生
成させるため、クロック信号の一の所定の信号遷移時
(パルス信号の第2のレベルから第1のレベルへの変化
時)をトリガとして高速に動作制御信号の信号値を設定
することができる。
路は、補助信号が所定の信号値を採る時、データ保持状
態を解除するため、補助信号によって、第1のレベルに
基づく信号値のラッチ信号の出力終了タイミングを制御
することができる。
信号高速設定回路は、補助信号が所定の信号値を採る時
に、ラッチ信号による制御信号生成回路の駆動に先立っ
て、ラッチ信号に応答して制御信号生成回路から生成さ
れる動作制御信号を、制御信号生成回路から前もって生
成させるため、補助信号の所定の信号値への信号変化時
をトリガとして高速に動作制御信号の信号値を設定する
ことができる。
は、動作制御信号を遅延させた信号に基づき所定の信号
値の補助信号を出力するため、所定レベルの補助信号の
出力タイミングを動作制御信号の信号変化に依存させて
設定することができる。
を示すブロック図である。
図である。
成を示す回路図である。
号生成動作を示すタイミング図である。
成を示す回路図である。
号生成動作を示すタイミング図である。
成を示す回路図である。
号生成動作を示すタイミング図である。
成を示す回路図である。
信号生成動作を示すタイミング図である。
る。
示す回路図である。
成動作を示すタイミング図である。
I/O回路、4 メモリセルアレイ、5 遅延回路、1
1,15,16,18 パルス発生回路、12,17
ラッチ回路、13 高速化パス回路、14 制御信号生
成回路。
Claims (6)
- 【請求項1】 クロック信号に同期して動作制御信号を
生成する制御部と、 前記動作制御信号に基づき動作する動作部とを備え、 前記制御部は、 前記クロック信号の一の所定の信号遷移にのみよってタ
イミング制御される前記動作制御信号を出力することを
特徴とする、半導体集積回路。 - 【請求項2】 請求項1記載の半導体集積回路であっ
て、 前記制御部は、 前記クロック信号を受け第1あるいは第2のレベルをと
るパルス信号を発生するパルス発生回路を備え、前記パ
ルス信号は前記クロック信号の前記一の所定の信号遷移
から所定期間は第1のレベルとなり、 前記制御部は、 前記パルス信号を受け、前記第1のレベルの前記パルス
信号に応答して前記第1のレベルに基づく信号値のラッ
チ信号を出力し、その後所定期間データ保持状態とな
り、前記パルス信号のレベルに関係なく前記ラッチ信号
の信号値を保持するラッチ回路と、 前記ラッチ信号に基づき前記動作制御信号を生成する制
御信号生成回路とをさらに備える、半導体集積回路。 - 【請求項3】 請求項2記載の半導体集積回路であっ
て、 前記制御部は、 前記パルス信号が前記第1のレベルを採る時、前記ラッ
チ信号による前記制御信号生成回路の駆動に先立って、
前記ラッチ信号に応答して前記制御信号生成回路から生
成される前記動作制御信号を、前記制御信号生成回路か
ら前もって生成させる動作制御信号高速設定回路を、さ
らに備える半導体集積回路。 - 【請求項4】 請求項2記載の半導体集積回路であっ
て、 前記制御部は、 前記動作制御信号に基づき補助信号を出力する補助信号
出力回路をさらに備え、 前記ラッチ回路は、前記補助信号が所定の信号値を採る
時、前記データ保持状態を解除する、半導体集積回路。 - 【請求項5】 請求項4記載の半導体集積回路であっ
て、 前記制御部は、 前記補助信号が前記所定の信号値を採る時、前記ラッチ
信号による前記制御信号生成回路の駆動に先立って、前
記ラッチ信号に応答して前記制御信号生成回路から生成
される前記動作制御信号を、前記制御信号生成回路から
前もって生成させる動作制御信号高速設定回路を、さら
に備える半導体集積回路。 - 【請求項6】 請求項4記載あるいは請求項5記載の半
導体集積回路であって、 前記補助信号出力回路は、 前記動作制御信号を受け、前記動作制御信号を遅延させ
た信号に基づき、前記所定の信号値の前記補助信号を出
力する遅延回路を含む、半導体集積回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000239406A JP2002056680A (ja) | 2000-08-08 | 2000-08-08 | 半導体集積回路 |
US09/838,269 US6498765B2 (en) | 2000-08-08 | 2001-04-20 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000239406A JP2002056680A (ja) | 2000-08-08 | 2000-08-08 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002056680A true JP2002056680A (ja) | 2002-02-22 |
JP2002056680A5 JP2002056680A5 (ja) | 2007-07-26 |
Family
ID=18730952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000239406A Pending JP2002056680A (ja) | 2000-08-08 | 2000-08-08 | 半導体集積回路 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6498765B2 (ja) |
JP (1) | JP2002056680A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6754709B1 (en) * | 2000-03-29 | 2004-06-22 | Microsoft Corporation | Application programming interface and generalized network address translator for intelligent transparent application gateway processes |
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2000
- 2000-08-08 JP JP2000239406A patent/JP2002056680A/ja active Pending
-
2001
- 2001-04-20 US US09/838,269 patent/US6498765B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
US20020021615A1 (en) | 2002-02-21 |
US6498765B2 (en) | 2002-12-24 |
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