KR101125018B1

KR101125018B1 - 디지털 지연셀 및 이를 구비하는 지연 라인 회로

Info

Publication number: KR101125018B1
Application number: KR1020050121498A
Authority: KR
Inventors: 채관엽
Original assignee: 삼성전자주식회사
Priority date: 2005-12-12
Filing date: 2005-12-12
Publication date: 2012-03-28
Also published as: US7486125B2; KR20070061956A; JP2007166623A; CN1983811A; CN1983811B; US20070132497A1

Abstract

디지털 지연셀 및 이를 구비하는 지연 라인 회로가 개시된다. 본 발명의 지연 라인 회로는, 직렬로 연결되는 복수의 지연 셀들을 구비한다. 상기 지연셀들 각각은, 제1 내지 제3 로직 게이트를 구비한다. 제1 로직 게이트는 선택 신호에 응답하여, 입력 신호에 기초한 신호를 발생하여 패스 단자로 전달한다. 제2 로직 게이트는 상기 선택 신호에 응답하여 상기 입력 신호에 기초한 신호를 발생한다. 제3 로직 게이트는, 리턴 신호와 상기 제2 로직 게이트의 출력 신호 중 어느 하나의 신호에 기초한 신호를 발생하여 출력 단자로 전달한다. 제1 내지 제3 로직 게이트는 각각 낸드 게이트 혹은 노아 게이트이다. 본 발명에 의하면, 지연셀 혹은 지연 라인 회로의 출력 신호의 특성, 특히 듀티 특성이 개선된다.

Description

디지털 지연셀 및 이를 구비하는 지연 라인 회로{Digital Delay cell and Delay line circuit having the same}

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 일반적인 지연 라인에 대한 블록도를 도시한 것이다.

도 2는 도 1의 지연 셀에 대한 내부 회로도이다.

도 3 내지 도 6은 각각 본 발명의 일 실시예에 따른 지연 셀의 회로도이다.

도 7은 본 발명의 일 실시예에 따른 지연 라인의 회로도이다.

본 발명은 전자 회로에 관한 것으로, 특히, 출력 신호의 특성을 향상시킬 수 있는 디지털 지연 셀(delay cell) 및 이들 지연셀들이 복수개 연결되는 지연 라인 회로(delay line circuit)에 관한 것이다.

지연 라인은 통상 다수의 지연셀들이 직렬로 연결되어 구성되는 회로로서, 특정 신호나 클럭을 원하는 만큼 지연시키기 위해 사용된다. 특히, 외부 클럭에 동기되는 내부 클럭을 발생시키기 위한 지연동기루프(Delay-Locked Loop) 회로에 지 연 라인이 많이 사용된다.

그런데, 지연 라인이나 지연라인을 구성하는 지연셀의 설계가 적절하지 못한 경우, 지연 라인의 출력 신호 특성(예컨대, 듀티 특성)이 나빠지거나 전력소모가 많아진다. 특히, 종래에는 출력 신호의 특성을 개선하면 회로의 면적이 증가하거나 전력소모가 늘어나고, 전력 소모나 회로 면적을 줄이면 출력 신호의 특성이 나빠지는 경우가 많았다. 따라서, 회로의 구성이 간단하고, 전력소모 및 출력신호의 특성 면에서도 뛰어난 지연 셀 및 회로가 요구된다.

따라서, 본 발명의 기술적 과제는 출력 신호의 특성을 향상시키며, 전력 소모를 줄이는 지연 셀 및 이를 구비하는 지연 라인 회로를 제공하는 것이다.

상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 지연 라인 회로는, 직렬로 연결되는 복수의 지연 셀들을 구비한다. 상기 지연셀들 각각은, 제1 내지 제3 로직 게이트를 구비한다. 제1 로직 게이트는 선택 신호에 응답하여, 입력 신호에 기초한 신호를 발생하여 패스 단자로 전달한다. 제2 로직 게이트는 상기 선택 신호에 응답하여 상기 입력 신호에 기초한 신호를 발생한다. 제3 로직 게이트는, 리턴 신호와 상기 제2 로직 게이트의 출력 신호 중 어느 하나의 신호에 기초한 신호를 발생하여 출력 단자로 전달한다.

바람직하기로는, 상기 지연 셀들 각각은 인에이블 신호에 응답하여, 상기 제3 로직 게이트의 출력 신호를 반전하여 반전 출력단자로 전달하는 제4 로직 게이트 를 더 구비한다.

상기와 같은 목적을 달성하기 위한 본 발명의 바람직한 일 측면에 따른 지연 라인 회로는, i(i=1에서 N-1까지의 자연수, N은 2 이상의 자연수) 번째 지연셀의 패스 단자는 (i+1)번째 지연셀의 입력 단자와 연결되고, 상기 (i+1)번째 지연셀의 출력 단자는 상기 i번째 지연셀의 리턴 단자와 연결되는 제1 내지 제N 지연셀을 구비한다. 상기 제1 내지 제N 지연셀들 각각은 한 종류의 게이트를 이용하여 구현된다. 그리고, 상기 제1 내지 제N 지연셀들 각각은 선택 신호가 제1 로직 레벨일 때, 입력 단자로 입력된 신호에 기초한 신호를 패스 단자로 전달하고 리턴 단자로 입력된 신호에 기초한 신호를 출력 단자로 전달하며, 상기 선택 신호가 제2 로직 레벨일 때는, 상기 입력 단자로 입력된 신호에 기초한 신호를 상기 출력 단자로 전달한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 일반적인 지연 라인에 대한 블록도를 도시한 것이다. 도시된 지연 라인은 동일한 동작 조건을 갖는 복수의 지연 셀(10)들이 직렬로 연결된 형태로, 이 지연 라인을 제어하기 위한 신호로는 지연 셀들의 개수와 같은 N비트의 SEL[N-1:0] 을 사용한다. SEL[N-1;0]은 한 비트만 1이고 나머지는 0인 원핫(one-hot)인 형태의 데이터를 가지며, SEL 단자에 '0'이 입력된 지연 셀에서는 데이터 전달이 일어나고, SEL 단자에 '1'이 입력된 지연 셀에서는 데이터의 진행방향과 반대방향으로 데이터가 출력되는 데이터 리턴이 일어난다.

도 2는 도 1의 지연 셀(10)에 대한 내부 회로도이다.

도시된 지연 셀(10)은 버퍼(21)와 멀티플렉서(22)를 포함한다. 또한 지연 셀(10)은 데이터 입출력을 위한 복수의 단자(IN, PS, RT 및 OT)를 포함하며, 제어신호를 입력받는 제어 단자 SEL을 포함한다.

멀티플렉서(22)는 SEL 단자에 입력되는 데이터에 따라 입력 데이터를 전달하거나 리턴한다. 보다 상세하게는, SEL 단자에 '0'이 입력되면 IN 단자에 입력된 데이터는 PS단자로 전달되고, RT 단자에 입력된 데이터는 OT 단자로 전달된다. SEL 단자에 '1'이 입력되면 IN 단자에 입력된 데이터는 버퍼(21)를 통해 OT 단자로 전달된다. SEL 단자에 '0'이 입력되었을 때, 지연 셀(10)의 스텝 지연은 IN 단자에서 PS 단자로의 지연 T1과 RT 단자에서 OT 단자까지의 지연 T3가 더해져서 T 스텝이 된다. SEL 단자에 '1'이 입력되는 경우, PS 단자에서 OT 단자까지 데이터가 전달되는 시간 T2가 T3와 같다고 가정하였을 때 T2와 T1이 더해져서 T 스텝이 된다. 결국, 도 1에 도시된 지연 라인은 제어신호의 값들 SEL[N-1:0]에 따라 IN 단자로 입력된 신호가 T 스텝 ~ (T 스텝 x N)의 지연 후에 OT 단자로 출력된다.

도 1 및 도 2에 도시된 바와 같이, 통상의 지연 셀(10)은 버퍼(21) 및 멀티플렉서(22)로 구성된다. 이 경우, 버퍼(21) 및 멀티플렉서(22)가 동일한 특성(예컨 대, 신호 전달 특성)을 가지기 어렵다. 따라서, 출력 신호는 입력 신호 대비 듀티가 틀어지거나, 듀티비가 달라질 수 있다. 출력 신호의 듀티 특성이 나빠지면, 타이밍 마진이 감소된다.

도 3은 본 발명의 제1 실시예에 따른 지연 셀(30)의 회로도이다.

본 발명의 제1 실시예에 따른 지연 셀(30)은 노아 게이트들(NOR gates)(NR1, NR2, NR3) 및 인버터(IV)를 포함한다. 지연 셀(30)은 데이터 입출력을 위한 단자들(IN, PASS, BACK, OUT), 데이터 전달 방향을 제어하는 방향 선택 단자(SEL)를 포함한다. 방향 선택 단자(SEL)에 로우레벨 신호('0')가 입력되면 입력 단자(IN)에 입력된 데이터는, 노아 게이트(NR1)를 통해 반전되어 패스 단자(PASS)로 전달되고, 리턴 단자(BACK)에 입력된 데이터는 노아 게이트(NR3)를 통해 반전되어 출력 단자(OUT)로 전달된다. 방향 선택 단자(SEL)에 하이레벨 신호('1')가 입력되면 입력 단자(IN)에 입력된 데이터는 노아 게이트들(NR2, NR3)을 통해 출력 단자(OT)로 전달된다. 이 때, 패스 단자(PASS)는 소정값(여기서는, 0)으로 고정된다.

구체적으로는, 제1 노아 게이트(NR1)는 선택 신호(방향 선택 단자(SEL)의 입력 신호)와 입력 신호(입력 단자(IN)에 입력된 신호)를 부정논리합하여 출력하고, 제2 노아 게이트(NR2)는 선택 신호를 반전한 신호와 입력 신호를 부정 논리합하여 출력하며, 제3 노아 게이트(NR3)는 제2 노아 게이트(NR2)의 출력 신호와 리턴신호(리턴 단자(BACK)에 입력된 신호)를 부정논리합하여 출력한다.

도 4는 본 발명의 제2 실시예에 따른 지연 셀의 회로도이다.

본 발명의 제2 실시예에 따른 지연 셀(400)은 낸드 게이트들(NAND gates)(ND1, ND2, ND3) 및 인버터(IV)를 포함한다.

지연 셀(40)은 데이터 입출력을 위한 단자들(IN, PASS, BACK, OUT), 데이터 전달 방향을 제어하는 방향 선택 단자(SEL)를 포함한다. 방향 선택 단자(SEL)에 '0'이 입력되면 입력 단자(IN)에 입력된 데이터는 낸드 게이트(ND1)를 통해 반전되어 패스 단자(PASS)로 전달되고, 리턴 단자(BACK)에 입력된 데이터는 낸드 게이트(ND3)를 통해 반전되어 출력 단자(OUT)로 전달된다. 방향 선택 단자(SEL)에 '1'이 입력되면 입력 단자(IN)에 입력된 데이터는 낸드 게이트들(ND2, ND3)을 통해 출력 단자(OUT)로 전달된다. 이 때, 패스 단자(PASS)는 소정값(여기서는, 1)으로 고정된다.

구체적으로는, 제1 낸드 게이트(ND1)는 선택 신호(방향 선택 단자(SEL)의 입력 신호)를 반전한 신호와 입력 신호(입력 단자(IN)에 입력된 신호)를 부정논리곱하여 출력하고, 제2 낸드 게이트(ND2)는 선택 신호와 입력 신호를 부정 논리곱하여 출력하며, 제3 낸드 게이트(ND3)는 제2 낸드 게이트(ND2)의 출력 신호와 리턴신호(리턴 단자(BACK)에 입력된 신호)를 부정논리곱하여 출력한다.

도 5는 본 발명의 제3 실시예에 따른 지연 셀(500)의 회로도이다.

본 발명의 제3 실시예에 따른 지연 셀(500)은 제1 실시예에 따른 지연 셀(300)의 구성과 비교하여, 노아 게이트(NR4) 및 반전 출력 단자(OUTB)와 인에이블 단자(OEN)를 더 포함한다. 노아 게이트(NR4)는 지연 셀(500)이 복수개 직렬로 연결될 때 부하(load)의 조건을 동일하게 하는 더미 게이트(dummy gate)이다. 그리고, 인에이블 단자(OEN)에 0이 입력되면, 반전 출력 단자(OUTB)로 노아 게이트(NR3)의 출력 신호(즉, 출력단자(OUT) 신호)의 반전 신호가 출력된다. 구체적으로는, 노아 게이트(NR4)는 인에이블 신호(인에이블 단자(OEN)의 입력 신호)와 제3 노아 게이트(NR3)의 출력 신호를 부정 논리합하여 출력한다. 따라서, 인에이블 단자(OEN)에 0을 입력하여, 출력 단자(OUT)의 신호와 다른 위상을 가지는 신호를 반전 출력 단자(OUT)를 통하여 추가로 얻을 수 있다.

도 6은 본 발명의 제4 실시예에 따른 지연 셀(600)의 회로도이다.

본 발명의 제4 실시예에 따른 지연 셀(600)은 제2 실시예에 따른 지연 셀(400)의 구성과 비교하여, 낸드 게이트(ND4) 및 반전 출력 단자(OUTB)와 인에이블 단자(OEN)를 더 포함한다. 낸드 게이트(ND4)는 지연 셀(600)이 복수개 직렬로 연결될 때 부하(load)의 조건을 동일하게 하는 더미 게이트이다. 그리고, 인에이블 단자(OEN)에 1이 입력되면 반전 출력 단자(OUTB)로 낸드 게이트(ND3)의 출력 신호(즉, 출력단자(OUT) 신호)의 반전 신호가 출력된다. 구체적으로는, 낸드 게이트(ND4)는 인에이블 신호(인에이블 단자(OEN)의 입력 신호)와 제3 낸드 게이트(ND3)의 출력 신호를 부정 논리곱하여 출력한다. 따라서, 인에이블 단자(OEN)에 1을 입력하여, 출력 단자(OUT)의 신호와 다른 위상을 가지는 신호를 반전 출력 단자(OUT)를 통하여 추가로 얻을 수 있다.

상술한 바와 같이, 본 발명의 제3 및 제4 실시예의 지연 셀(500, 600)은, 제1 및 제2 실시예의 지연 셀(300, 400)에 각각 더미 게이트(NR4, ND4)를 추가하여, 지연 셀들이 직렬로 연결되었을 때 부하(load)의 조건을 동일하게 해 주어, 신호의 듀티가 동일하게 유지될 수 있도록 한다.

도 7은 본 발명의 일 실시예에 따른 지연 라인(700)의 회로도이다.

지연 라인(700)은 복수(N) 탭, 즉 N 개의 지연 셀(70_1 ~ 70_N)을 직렬로 연결하여 구현된다. 각 지연 셀(70_1 ~ 70_N)은 상술한 본 발명의 제4 실시예에 따른 지연 셀(600)과 동일하다.

각 지연 셀(70_1 ~ 70_N)은 방향 선택 단자로 입력되는 SEL[]에 응답하여, 입력 데이터를 전달하거나, 혹은 리턴한다. 상술한 바와 같이, '전달'은 입력 단자(IN)로 입력된 신호를 패스 단자(PASS)로 전달하고 리턴 단자(BACK)로 입력된 신호를 출력 단자(OUT)로 전달하는 것을 의미하며, '리턴'은 입력 단자(IN)로 입력된 신호를 출력 단자(OUT)로 전달하는 것을 의미한다.

SEL[N-1:3]은 모두 1이고 SEL[2:0]이 0인 경우를 가정한다.

도 7에서 점선으로 도시된 바와 같이, 제1 지연 셀(70_1)의 입력 단자(IN)로 입력된 신호(이하, 입력 신호)는 8개의 낸드 게이트들을 거쳐 제1 지연 셀(70_1)의 출력 단자(OUT)로 출력된다. 제1 내지 제3 지연 셀(70_1, 70_2, 70_3)에서는 신호의 전달이 일어나고, 제4 지연 셀(70_4)에서는 신호의 리턴이 발생하기 때문에, 입력 신호는 제1 내지 제3 지연 셀(70_1, 70_2, 70_3)을 순차적으로 거치고, 제4 지연 셀(70_4)에서 리턴되고, 리턴된 신호가 다시 제3 내지 제1 지연 셀(70_3, 70_2, 70_1)을 순차적으로 거쳐 출력된다. 따라서, 제1 지연 셀(70_1)의 입력 단자(IN)로 입력된 신호는, 제1 내지 제3 지연 셀(70_1, 70_2, 70_3)의 낸드 게이트(ND1), 제4 지연 셀의 낸드 게이트들(ND2, ND3) 및 제3 내지 제1 지연 셀의 낸드 게이트(ND3)를 거쳐 제1 지연 셀(70_1)의 출력 단자(OUT)로 출력된다.

이 때, 4번째 탭(제4 지연 셀, 70_4)이후의 지연 셀들(70_5 ~ 70_N)은 패스 단자(PASS)로 1 또는 0의 고정 값을 출력한다. 따라서, 패스 단자(PASS)의 출력 신호에서 레벨 천이(transition)가 발생하지 않는다.

이번에는, SEL[k-1:0]이 모두 0이고 SEL[N-1:k]이 모두 1인 경우를 가정한다. 이 경우, 제1 지연 셀(70_1)의 입력 단자(IN)로 입력된 신호는 2k개의 낸드 게이트들을 거쳐 제1 지연 셀(70_1)의 출력 단자(OUT)로 출력된다. 이 때 각 지연 셀(70_1 ~ 70_N)에서 낸드 게이트(ND1)과 낸드 게이트(ND3)는 동일하게 2개의 낸드 게이트 부하를 드라이빙한다. 제3 지연 셀(70_3)을 예로 들어 설명하면, 제3 지연 셀(70_3)의 낸드 게이트(ND1)의 출력은 제4 지연 셀(70_4)의 두 개의 낸드 게이트들(ND1, ND2)과 연결되고, 제3 지연 셀(70_3)의 낸드 게이트(ND3)의 출력은 제3 지연 셀(70_3)의 낸드 게이트(ND4)와 제2 지연셀(70_2)의 낸드 게이트(ND3)와 연결된다.

따라서, 각 지연 셀(70_1 ~ 70_N)에서의 낸드 게이트(ND1)와 낸드 게이트(ND3)의 부하량은 동일하다. 또한, 입력 신호가 짝수개의 낸드 게이트들을 거쳐 출력되기 때문에, 낸드 게이트의 라이징(rising) 구간과 폴링(falling) 구간의 전파 지연이 다르다 하더라도 최종적으로 입력신호와 동일한 듀티를 가지는 출력 신호가 출력된다. 즉, 입력 신호가 k개의 지연 셀을 거쳐 지연되어 출력되더라도, 입력 신호의 듀티가 틀어지지 않고 그대로 유지된다. 또한 k번째 이후의 지연 셀들, 즉 k+1 번째 내지 N 번째 지연셀에서는 레벨 트랜지션이 발생하지 않아 불필요한 전력소모가 생기지 않는다.

또한, 임의의 지연 셀의 인에이블 단자(OEN[])에 소정 신호(여기서는 1)를 입력하면, 그 지연 셀의 반전 출력 단자(OUTB[])로부터 지연 신호를 얻을 수 있다. 따라서, 각 지연 셀에 구비되는 인에이블 단자와 반전 출력 단자를 이용하여 출력 단자의 출력 신호와 다른 위상을 가지는 출력 신호를 부가적으로 얻을 수 있는 장점이 있다. 이와 같이 지연 라인에서 여러 위상의 신호가 출력되면 DLL의 위상 검출기(phase detector)같은 회로에서 유용하게 사용될 수 있다.

상술한 지연 라인에서는 도 6에 도시된 지연셀들이 복수개 직렬로 연결되어 구성된다. 그러나, 다른 지연셀, 예컨대, 도 3, 도 4, 혹은 도 5에 도시된 지연셀들이 복수개 직렬로 연결되어 지연라인을 구성할 수 있음은 당연하다.

상술한 본 발명에 따르면, 지연라인을 구성하는 지연셀이 한 종류의 로직 게이트(예를 들어, 낸드 게이트 혹은 노아 게이트)를 이용하여 구현된다. 특히, 본 발명의 지연 라인은 동일한 종류의 로직 게이트를 사용하여, 입력 신호가 전달(패스)되거나 리턴될 때 동일한 종류의 동일한 개수의 로직 게이트를 거치도록 구현된다. 또한 입력 신호가 짝수개의 게이트들을 통과하여 출력되므로, 출력 신호는 입력 신호의 듀티를 그대로 유지한다. 따라서, 출력 신호의 특성이 향상되고, 이로 인하여 타이밍 마진이 개선된다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능함을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호범위는 첨부된 특허청구범위에 의해서만 정해져야 할 것이다.

상술한 바와 같이, 본 발명에 의하면, 지연셀 혹은 지연 라인 회로의 출력 신호의 특성, 특히 듀티 특성이 개선된다. 또한, 전력 소모가 감소되며, 다양한 위상의 출력 신호를 얻을 수 있는 효과가 있다.

Claims

삭제
지연 라인 회로에 있어서,

직렬로 연결되는 복수의 지연 셀들을 구비하며,

상기 지연셀들 각각은

선택 신호에 응답하여, 입력 신호에 기초한 신호를 발생하여 패스 단자로 전달하는 제1 로직 게이트;

상기 선택 신호에 응답하여 상기 입력 신호에 기초한 신호를 발생하는 제2 로직 게이트;

리턴 신호와 상기 제2 로직 게이트의 출력 신호 중 어느 하나의 신호에 기초한 신호를 발생하여 출력 단자로 전달하는 제3 로직 게이트; 및

인에이블 신호에 응답하여, 상기 제3 로직 게이트의 출력 신호를 반전하여 반전 출력단자로 전달하는 제4 로직 게이트를 구비하는 것을 특징으로 하는 지연 라인 회로.
제 2 항에 있어서,

상기 제1, 제2, 제3 및 제4 로직 게이트는 각각 노아 게이트이고,

상기 선택 신호가 제1 로직레벨일 때, 상기 제1 로직 게이트는 상기 입력 신호를 반전하여 상기 패스 단자로 전달하고, 상기 제3 로직 게이트는 상기 리턴 신호를 반전하여 상기 출력 단자로 전달하며,

상기 선택 신호가 제2 로직레벨일 때, 상기 제2 로직 게이트는 상기 입력 신호를 반전하여 상기 제3 로직 게이트로 전달하고, 상기 제3 로직 게이트는 상기 제2 로직 게이트의 출력 신호를 반전하여 상기 출력 단자로 전달하는 것을 특징으로 하는 지연 라인 회로.
제 3 항에 있어서,

상기 제1 로직 게이트는 상기 선택 신호와 상기 입력 신호를 부정논리합하여 출력하고, 상기 제2 로직 게이트는 상기 선택 신호를 반전한 신호와 상기 입력 신호를 부정 논리합하여 출력하고, 상기 제3 로직 게이트는 상기 제2 로직 게이트의 출력 신호와 상기 리턴신호를 부정논리합하여 출력하며, 상기 제4 로직 게이트는 상기 인에이블 신호와 상기 제3 로직 게이트의 출력 신호를 부정 논리합하여 출력하는 것을 특징으로 하는 지연 라인 회로.
제 2 항에 있어서,

상기 제1, 제2, 제3 및 제4 로직 게이트는 각각 낸드 게이트이고,

상기 선택 신호가 제1 로직레벨일 때, 상기 제2 로직 게이트는 상기 입력 신호를 반전하여 상기 제3 로직 게이트로 전달하고, 상기 제3 로직 게이트는 상기 제 2 로직 게이트의 출력 신호를 반전하여 상기 출력 단자로 전달하고,

상기 선택 신호가 제2 로직레벨일 때, 상기 제1 로직 게이트는 상기 입력 신호를 반전하여 상기 패스 단자로 전달하고, 상기 제3 로직 게이트는 상기 리턴 신호를 반전하여 상기 출력 단자로 전달하는 것을 특징으로 하는 지연 라인 회로.
제 5 항에 있어서,

상기 제1 로직 게이트는 상기 선택 신호를 반전한 신호와 상기 입력 신호를 부정논리곱하여 출력하고, 상기 제2 로직 게이트는 상기 선택 신호와 상기 입력 신호를 부정 논리곱하여 출력하고, 상기 제3 로직 게이트는 상기 제2 로직 게이트의 출력 신호와 상기 리턴신호를 부정논리곱하여 출력하며, 상기 제4 로직 게이트는 상기 인에이블 신호와 상기 제3 로직 게이트의 출력 신호를 부정 논리곱하여 출력하는 것을 특징으로 하는 지연 라인 회로.
삭제
지연 라인 회로에 있어서,

i(i=1에서 N-1까지의 자연수, N은 2 이상의 자연수) 번째 지연셀의 패스 단자는 (i+1)번째 지연셀의 입력 단자와 연결되고, 상기 (i+1)번째 지연셀의 출력 단자는 상기 i번째 지연셀의 리턴 단자와 연결되는 제1 내지 제N 지연셀을 구비하며

상기 제1 내지 제N 지연셀들 각각은 한 종류의 게이트를 이용하여 구현되고,

상기 제1 내지 제N 지연셀들 각각은

선택 신호가 제1 로직 레벨일 때, 입력 단자로 입력된 입력 신호에 기초한 신호를 패스 단자로 전달하고 리턴 단자로 입력된 리턴 신호에 기초한 신호를 출력 단자로 전달하며,

상기 선택 신호가 제2 로직 레벨일 때는, 상기 입력 신호에 기초한 신호를 상기 출력 단자로 전달하고,

상기 제1 내지 제N 지연셀들 각각은

상기 선택 신호에 응답하여, 상기 입력 신호에 기초한 신호를 발생하여 상기 패스 단자로 전달하는 제1 로직부;

상기 선택 신호에 응답하여 상기 입력 신호에 기초한 신호를 발생하는 제2 로직부;

상기 리턴 신호와 상기 제2 로직부의 출력 신호 중 어느 하나의 신호에 기초한 신호를 발생하여 상기 출력 단자로 전달하는 제3 로직부; 및

인에이블 신호에 응답하여, 상기 제3 로직부의 출력 신호를 반전하여 반전 출력 단자로 전달하는 제4 로직부를 구비하는 것을 특징으로 하는 지연 라인 회로.
제 8 항에 있어서,

상기 제1 로직부는 상기 선택 신호와 상기 입력 신호를 부정논리합하여 출력하는 제1 로직 게이트를 포함하고,

상기 제2 로직부는 상기 선택 신호를 반전한 신호와 상기 입력 신호를 부정 논리합하여 출력하는 제2 로직 게이트를 포함하고,

상기 제3 로직부는 상기 제2 로직 게이트의 출력 신호와 상기 리턴신호를 부정논리합하여 출력하는 제3 로직 게이트를 포함하며,

상기 제4 로직부는 상기 인에이블 신호와 상기 제3 로직 게이트의 출력 신호를 부정 논리합하여 출력하는 제4 로직 게이트를 포함하는 것을 특징으로 하는 지연 라인 회로.
제 8 항에 있어서,

상기 제1 로직부는 상기 선택 신호를 반전한 신호와 상기 입력 신호를 부정논리곱하여 출력하는 제1 로직 게이트를 포함하고,

상기 제2 로직부는 상기 선택 신호와 상기 입력 신호를 부정 논리곱하여 출력하는 제2 로직 게이트를 포함하고,

상기 제3 로직부는 상기 제2 로직 게이트의 출력 신호와 상기 리턴신호를 부정논리곱하여 출력하는 제3 로직 게이트를 포함하며,

상기 제4 로직부는 상기 인에이블 신호와 상기 제3 로직 게이트의 출력 신호를 부정 논리곱하여 출력하는 제4 로직 게이트를 포함하는 것을 특징으로 하는 지연 라인 회로.
제 8 항에 있어서,

상기 선택 신호가 상기 제2 로직레벨일 때, 상기 제1 내지 제N 지연 셀 각각의 패스 단자의 출력 신호는 레벨 트랜지션되지 않는 것을 특징으로 하는 지연라인 회로.
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지연 셀에 있어서,

선택 신호에 응답하여, 입력 신호에 기초한 신호를 발생하여 패스 단자로 전달하는 제1 로직 게이트;

상기 선택 신호에 응답하여 상기 입력 신호에 기초한 신호를 발생하는 제2 로직 게이트;

상기 선택 신호에 응답하여, 리턴 신호와 상기 제2 로직 게이트의 출력 신호 중 어느 하나의 신호에 기초한 신호를 발생하여 출력 단자로 전달하는 제3 로직 게이트; 및

인에이블 신호에 응답하여, 상기 제3 로직 게이트의 출력 신호를 반전하여 반전 출력단자로 전달하는 제4 로직 게이트를 구비하는 것을 특징으로 하는 지연 셀.
제 13 항에 있어서,

상기 제1, 제2, 제3 및 제4 로직 게이트는 각각 노아 게이트인 것을 특징으로 하는 지연 셀.
제 13 항에 있어서,

상기 제1, 제2, 제3 및 제4 로직 게이트는 각각 낸드 게이트인 것을 특징으로 하는 지연 셀.