JP4297552B2 - セルフ・タイミング制御回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路に関し、簡単な回路構成で、短時間でロックオンすることができ、高速クロックに対して高精度にタイミング制御を行うことができるセルフ・タイミング制御回路に関する。
【０００２】
【従来の技術】
最近の高速メモリデバイスとして、同期型ＤＲＡＭが注目されている。この様な高速動作を行うデバイスは、コントローラからクロックに同期してコマンド信号、アドレス信号、データ信号等が供給され、クロックに同期してデータ信号が出力される。上記の様に、クロックをストローブ信号に利用することで、高速動作を実現する。
【０００３】
かかるデバイスにおいて、外部から供給されるクロックを一旦内部に取り込み、ストローブ信号として制御信号を生成する場合、内部回路での遅延特性により、供給されるクロックと位相が整合しなくなる。そのために、デバイス内部には、供給されるクロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路が設けられる。
【０００４】
従来の一般的なセルフ・タイミング制御回路は、供給クロックを１周期分またはその倍数分遅らせて制御クロックを生成するディレー・ロックド・ループ回路（以下単に、ＤＬＬ回路）が利用される。
【０００５】
図１は、従来のセルフ・タイミング制御回路であるＤＬＬ回路を示す図である。図１において、外部クロック信号CLK は、入力バッファ１を介して、可変遅延回路２および可変遅延回路４に供給されると同時に、位相比較回路７の第１入力として供給される。可変遅延回路４に入力されたクロック信号c-clk から、ダミーデータ出力バッファ５およびダミー入力バッファ６を介して、遅延クロック信号d-i-clk が生成され、その遅延クロック信号d-i-clk は、位相比較回路７の第２入力として供給される。位相比較回路７は、二つの入力信号c-clk とd-i-clk の位相を比較し、比較結果を遅延制御回路８に出力する。遅延制御回路８は、位相比較結果に応じて、可変遅延回路２および可変遅延回路４の遅延量を制御する。可変遅延回路２に入力されたクロック信号c-clk は、遅延制御回路８によって制御された遅延量を与えられた後、制御クロックｎ０としてデータ出力バッファ３に供給される。データ出力バッファ３は、供給された制御クロック信号ｎ０に同期して、データＤＡＴＡをとりこみ外部へデータ出力データＤout として出力する。
【０００６】
尚、制御クロックｎ０が、入力バッファのストローブ信号として利用される場合は、ダミーデータ出力バッファ５は不要である。
【０００７】
かかるＤＬＬ回路は、例えば、本出願人が既に出願した特願平８−３３９９８８（平成８年１２月１９日出願、特開平１０−１１２１８２、平成１０年４月２８日公開）に詳細に記載されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のＤＬＬ回路では、可変遅延回路２，４は多数の単位遅延回路を直列に接続した構成を有する。従って、生成される制御クロックのタイミングを高精度に制御するためには、単位遅延回路の遅延量を小さくしてその回路数を多くする必要がある。そのため可変遅延回路が大規模化し、チップ上の占有面積が大きくなり、集積回路デバイスの高集積化を妨げる一因となる。
【０００９】
更に、例えば１００ＭＨｚを超える動作速度に対応するためには、極めて高い精度のタイミング制御が必要となるが、可変遅延回路を大規模化しても、単位遅延回路の遅延量を可変単位としたデジタル式のタイミング制御を行なう限り、単位遅延回路の遅延量より細かい精度でのタイミング制御には対応できない。
【００１０】
また、電源投入時やパワーダウン状態から復帰した場合は、従来のＤＬＬ回路は、一旦リセットされてから位相が一致する様にフィードバック動作を行うので、ロックオンするまで長時間を要する問題がある。
【００１１】
そこで、本発明の目的は、回路規模が小さく且つ高精度で制御クロックのタイミングを制御することができるセルフ・タイミング制御回路を提供することにある。
【００１２】
更に、本発明の目的は、アナログ式で制御クロックのタイミングを制御することができるセルフ・タイミング制御回路を提供することにある。
【００１３】
更に、本発明の目的は、リセットされてから短期間でロックオン状態になることができるセルフ・タイミング制御回路を提供することにある。
【００１４】
【課題を解決するための手段】
本発明にかかるセルフ・タイミング制御回路は、基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路を有する。このクロック周期カウント回路により、基本クロックの周期に対応する期間のカウント値が計測される。更に、基本クロックに同期して発振パルスのカウントを開始し、クロック周期カウント値までカウントしたタイミングで、制御クロックを生成する制御クロック生成部を有する。その結果、計測されたカウント値になるまでカウントする時間だけ基本クロックから遅延した制御クロックが生成され、制御クロックは基本クロックから１周期またはその整数倍遅れたタイミングを有する。
【００１５】
この構成によれば、リセット時において、供給される基本クロックの周期に対応する期間に、制御クロック生成部の遅延時間が設定されるので、ロックオンになるまでの期間を短くすることができる。
【００１６】
別の発明にかかるセルフ・タイミング制御回路は、更に、基本クロックに同期して発振パルスのカウントを開始し、基本クロックの周期に対応する期間の終了時の調整用カウント値に応じて、発振器制御信号を生成する遅延時間調整回路を有する。そして、発振器制御信号に従って、調整用カウント値が前記クロック周期カウント値に整合する様に、上記の発振パルスの周波数が制御される。
【００１７】
従って、従来の如く大規模な可変遅延回路とそれに伴う遅延制御回路を設ける必要がない。また、発振器の周波数の調整は、微調整が比較的容易にできるので、タイミングの調整可能な範囲を狭くすることができ、高精度のタイミング制御を可能にする。
【００１８】
更に、別の発明では、上記の発振クロックの周波数を、クロック周期カウント値の大または小に応じて、高周波数または低周波数に可変制御する。こうすることにより、内蔵されるカウンタの段数を増やすことなく、幅広い基本クロックの周波数に対応して、制御クロックを生成することができる。そのためには、発振クロックを生成する発振器を複数種類設け、クロック周期カウント値の大、小に応じて、その発振器を切換するようにする。或いは、発振器内部の動作を切換可能にする。
【００１９】
上記の目的を達成する為に、本発明は、基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
前記基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する制御クロック生成部とを有することを特徴とする。
【００２０】
かかる構成によれば、基本クロックの周期に対応する期間を計測して、その後、その計測結果に従って基本クロックを遅延させるので、生成される制御クロックは基本クロックから周期に対応する期間分だけ遅延したクロックとなる。
【００２１】
更に、上記の目的を達成するために、別の発明は、基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記基本クロックの周期に対応する期間の終了時の調整用カウント値に応じて、発振器制御信号を生成する遅延時間調整回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する制御クロック生成部とを有し、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数が、前記発振器制御信号により、前記調整用カウント値が前記クロック周期カウント値に整合する様に制御されることを特徴とする。
【００２２】
上記の構成によれば、基本クロックの周期に対応する期間を計測して、その後、その計測結果に従って基本クロックを遅延させ、更に、その後の基本クロックの周期に対応する期間に対応させて発振パルスの周波数をアナログ的に制御することで、供給される基本クロックの周期に対応する期間に制御クロックの遅延時間を正確に整合させることができる。
【００２３】
更に、上記の目的を達成するために、別の発明は、基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
前記基本クロックの周期に対応する期間発振パルスを生成する第１の発振器と、前記第１の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第１のカウンタとを含むクロック周期カウント回路と、
前記基本クロックに応答して発振を開始する第２の発振器と、前記第２の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを含む制御クロック生成部とを有し、
前記第１のカウンタのオーバフロー動作の有無に応じて、前記第１及び第２の発振器の周波数を低下または上昇させること特徴とする。
【００２４】
上記の構成によれば、供給される基本クロックの周期の長短に柔軟に対応することができる。
【００２５】
更に、上記の目的を達成するために、別の発明は、基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間発振パルスを生成する第１の発振器と、前記第１の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第１のカウンタとを含むクロック周期カウント回路と、
前記基本クロックに応答して発振を開始する第２の発振器と、前記第２の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを含む制御クロック生成部と
前記基本クロックに応答して発振を開始する第３の発振器と、前記第３の発振器が生成する発振パルスをカウントする第３のカウンタとを含み、前記基本クロックの周期に対応する期間の終了時の前記発振パルスの位相に応じて、発振器制御信号を生成する遅延時間調整回路とを有し、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数が、前記発振器制御信号により、前記終了時の第３のカウンタのカウント値が前記クロック周期カウント値に整合する様に制御され、
前記第１のカウンタのオーバフロー動作の有無に応じて、前記第１及び第２の発振器の周波数を低下または上昇させること特徴とする。
【００２６】
上記の構成によれば、供給される基本クロックの周期の長短に柔軟に対応することができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００２８】
図２は、本発明のセルフ・タイミング制御回路の概略図である。図２に示した概略構成によれば、セルフ・タイミング制御回路は、外部から供給される基本クロックＣＬＫと所定の位相関係をもって同期する制御クロックＮ１３を生成する。制御クロックＮ１３は、例えば、基本クロックＣＬＫの立ち上がりエッジに同期して立ち上がる１周期遅れのクロックであり、制御クロックＮ１３の立ち上がりエッジに応答して、データＤＡＴＡがデータ出力バッファ１３から出力データＤout として出力される。従って、制御クロック生成部１１は、基本クロックＣＬＫの１周期から入力バッファ１２と出力バッファ１３の遅延時間を除いた時間だけ、クロックＣＬＫ１を遅延させる機能を有する。基本クロックＣＬＫに同期して、内部の入力バッファから入力信号を取り込む為に制御クロックＮ１３を生成する場合は、制御クロック生成部１１の遅延時間は、基本クロックＣＬＫの１周期から入力バッファ１２の遅延時間を除いた時間になる。
【００２９】
図２のセルフ・タイミング制御回路は、クロックＣＬＫ１の周期に対応する期間、発振パルスＮ７をカウントして、クロック周期カウント値Ｎ８を生成するクロック周期カウント回路１０と、クロックＣＬＫ１に同期して発振パルスＮ１２のカウントを開始し、クロック周期カウント値Ｎ８までカウントしたタイミングで、制御クロックＮ１３を生成する制御クロック生成部１１とを有する。クロック周期カウント回路１０には、リセット信号ＲＥＳＥＴに応答して、クロックＣＬＫ１の１周期分に相当するパルス幅（より正確には、制御クロック生成部１１の遅延時間分のパルス幅）のクロックＮ６を、１ショットだけ形成する１ショットクロック発生部１８と、クロックＮ６の期間だけ発振動作する発振器１９と、その発振パルスＮ７の数をカウントするアップカウンタ２０とが含まれる。かかる構成により、クロック周期カウント回路１０は、リセット信号に応答して、供給される基本クロックＣＬＫの周期に対応する期間での発振パルスＮ７の個数を、アップカウンタ２０のカウンタ値Ｎ８として生成する。このクロック周期カウント値Ｎ８は、ダウンカウンタ２６に設定される。
【００３０】
また、制御クロック生成部１１は、クロックＣＬＫ１の立ち上がりエッジで発振を開始する発振器２５と、その発振クロックＮ１２をクロック周期カウント値Ｎ８までカウントするダウンカウンタ２６とを有する。そして、ダウンカウンタ２６が、クロック周期カウント値Ｎ８をカウントし終わるタイミングで、制御クロックＮ１３が出力される。従って、基本クロックＣＬＫ１の立ち上がりエッジから、リセット時に計測したクロックの周期に対応する期間だけ遅延して、制御クロックＮ１３が生成される。その結果、制御クロックＮ１３は、基本クロックＣＬＫ１の立ち上がりエッジに同期したクロックとして、出力バッファ１３の動作タイミングを制御する。
【００３１】
図３は、第２の発明のセルフ・タイミング制御回路の概略図である。このセルフ・タイミング制御回路は、基本クロックＣＬＫと所定の位相関係をもって同期する制御クロックＮ１３を生成する。そして、クロック周期カウント回路１０は、リセット信号ＲＥＳＥＴに応答して、クロックＣＬＫ１の周期に対応する期間、発振パルスＮ７をカウントして、クロック周期カウント値Ｎ８を生成する。また、遅延時間調整回路１４は、クロックＣＬＫ１に同期して発振パルスＮ９のカウントを開始し、基本クロックの周期に対応する期間の終了時の調整用カウント値Ｎ１０に応じて、発振器制御信号Ｎ１１を生成する。更に、制御クロック生成部１１は、クロックＣＬＫ１に同期して発振パルスＮ１２のカウントを開始し、クロック周期カウント値Ｎ８までカウントしたタイミングで、制御クロックＮ１３を生成する。そして、遅延制御調整回路１４及び制御クロック生成部１１がカウントする発振パルスＮ９、Ｎ１２の周波数が、発振器制御信号Ｎ１１により、調整用カウント値Ｎ１０がクロック周期カウント値Ｎ８に整合する様に制御される。
【００３２】
図３のクロック周期カウント回路１０と制御クロック生成回路１１の構成は、発振器の周波数が発振器制御信号Ｎ１１により制御されていることが、図２の例と異なる。図３の例では、入力バッファ１２の出力クロックＣＬＫ１が遅延パルス生成部１５に供給され、クロック周期から入力バッファ１２とデータ出力バッファ１３の遅延時間を除いたパルス幅のクロックＮ５が生成される。このクロックＮ５から、リセット信号ＲＥＳＥＴに応答して、１ショットのパルス信号Ｎ６が生成され、クロック周期カウント値Ｎ８のカウントに利用される。
【００３３】
遅延時間調整回路１４は、常時、クロックＮ５のパルス幅の期間だけ発振器２１が発振パルスＮ９を生成し、クロック周期カウント値Ｎ８が設定されているダウンカウンタ２２がその発振クロックＮ９をダウンカウントする。そして、クロックＮ５の立ち下がりエッジのタイミングで、調整用のカウント値Ｎ１０が出力される。より正確には、そのタイミングでＨレベルまたはＬレベルの信号Ｎ１０が出力される。この信号Ｎ１０に従って、発振器制御部２３は、発振器の周波数を制御する発振器制御信号Ｎ１１を生成する。この発振器制御信号Ｎ１１により、それぞれの発振器１９，２１，２５の周波数が、ダウンカウンタ２２の出力Ｎ１０がクロックＮ５の周期の終了時において、ちょうどクロック周期カウント値に整合するように、制御される。その結果、同じ周波数の発振クロックＮ１２をカウントしているダウンカウンタ２６が生成する制御クロックＮ１３のタイミングは、クロックＮ５の周期の終了時のタイミングと同じ制御される。
【００３４】
上記の構成であれば、リセット信号に応答して、制御クロック生成回路１１における遅延時間が、ラフに設定される。その後は、供給されるクロックＣＬＫの周期に応じて発振器の周波数が制御されて、その周期に応じた遅延時間に、上記制御クロック生成回路１１の遅延時間が制御される。発振器の周波数の制御は、後述するとおり略アナログ的に行うことができるので、タイミングの制御を小規模な回路で高精度の行うことができる。
【００３５】
［第１の実施の形態例］
図４は、本発明の第１の実施の形態例のセルフ・タイミング制御回路の詳細構成図である。また、図５，６，７は、第１の実施の形態例の動作タイミングチャート図である。この第１の実施の形態例は、図３に示した第２の発明に対応する実施の形態例である。以下、これらの図を参照して、詳細に説明する。
【００３６】
本実施の形態例は、図３と同様に、クロック周期カウント回路１０、遅延時間調整部１４及び制御クロック生成部１１から構成される。外部クロック信号CLK は、入力バッファ１２を介して１／２分周器９に供給される。１／２分周器９は、クロック信号Ｎ１の１周期分のパルス幅を持った１／２分周クロックＮ２を生成する。１／２分周クロックＮ２は、ダミー遅延回路１５で遅延したクロック信号Ｎ３と共にNAND回路１６に入力される。NAND回路１６の出力Ｎ４は、インバータ１７を介して、１ショットクロック発生器１８および発振器２１に供給される。クロック信号Ｎ５のパルス幅は、図５に示されるように、１／２分周クロックＮ２のパルス幅よりもダミー遅延回路１５の遅延量分短くなる。このダミー遅延回路１５の遅延時間は、例えば、入力バッファ１２，１／２分周器９及びデータ出力回路１３の遅延時間に設定される。また、１／２分周クロックＮ２および1/2 分周クロックの反転信号Ｎ１４は、遅延クロック生成部１１内の発振器２５および発振器２８にそれぞれ供給される。
【００３７】
［クロック周期カウント動作（図５参照）］
集積回路デバイスに電源が印加されクロックＣＬＫが供給されはじめると、まず、ダウンカウンタ（(1) 〜(3) ）２２，２６，２９の初期値設定が行なわれる。初期値設定の際には、リセット信号RESET が１ショットクロック発生器１８と、アップカウンタ２０と、発振器制御部２３にそれぞれ供給される。
【００３８】
１ショットクロック発生器１８は、リセット信号RESET が供給されてから１周期後に、クロック信号Ｎ５の１パルス分だけの信号Ｎ６を、発振器１９に供給する。発振器１９は、信号Ｎ６の立ち上がりエッジに同期してパルス信号の発生を開始する。そして、信号Ｎ６がＨレベルになっている間、発振パルス信号Ｎ７を発生して、アップカウンタ２０に供給する。尚、１ショットクロック発生器１８および発振器１９の構成例および動作については、後述する。
【００３９】
アップカウンタ２０は、発振器１９からの発振パルス信号Ｎ７の立ち上がりエッジをカウントアップし、その結果算出されたパルス数Ｎ８を、ダウンカウンタ初期値としてダウンカウンタ（(1) 〜(3) ）２２，２６，２９に供給する。図５の場合には、６個の立ち上がりエッジがカウントされ、00110 というバイナリデータＮ８が、ダウンカウンタ（(1) 〜(3) ）２２，２６，２９に設定される。
【００４０】
［発振器の周波数制御（図６参照）］
上記クロック信号Ｎ５は、遅延時間制御部１４内の発振器２１に供給され、クロック信号Ｎ５の反転信号は、ダウンカウンタ２２にリセット信号として供給される。発振器２１は、供給されたクロック信号Ｎ５の立ち上がりエッジに同期してパルス信号Ｎ９の発生を開始する。そして、クロック信号Ｎ５がＨレベルになっている間、パルス信号Ｎ９を発生しダウンカウンタ２２に供給する。ダウンカウンタ２２は、発振器２１から供給されるパルス信号Ｎ９の立ち上がりエッジを初期値のＮ８＝６からカウントダウンする。クロック信号Ｎ５の立ち下がりエッジでカウントダウンが終了するが、０までカウントダウンされた場合はＨレベルの信号Ｎ１０が、０に到達しない場合はＬレベルの信号Ｎ１０が出力され、発振器制御部２３に供給される。ダウンカウンタ２２は、クロック信号Ｎ５の立ち下がりのタイミングでリセットされ、リセット後、信号Ｎ１０はＬレベルになり、カウンタ数値は初期値に戻される。
【００４１】
ダウンカウンタ２２の出力信号Ｎ１０の、リセット時のレベルに基づいて、発振器制御信号Ｎ１１を各発振器（(0) 〜(3) ）１９，２１，２５，２８に供給することにより、発振器制御部２３は、各発振器で発生するパルス信号Ｎ７、Ｎ９，Ｎ１２、Ｎ１５の周波数を微調整する。図６に示される通り、信号Ｎ１０がＨレベルの時には、発振器からのパルス信号周波数を低く、Ｌレベルの時には発振器からのパルス信号周波数を高くするように制御される。発振器制御部２３は、この動作を繰り返して、図６に示すように、パルス信号Ｎ５の立ち下がりエッジと、発振器２１で発生する最後のパルス信号Ｎ９の立ち上がりエッジを一致させる。
【００４２】
［データ出力タイミング制御（図７参照）］
1/2 分周クロックＮ２は、発振器２５に供給され、1/2 分周クロックＮ２の反転信号／Ｎ２は、ダウンカウンタ２６にリセット信号として供給される。発振器２５は、供給された1/2 分周クロックＮ２の立ち上がりエッジに同期して、パルス信号Ｎ１２の出力を開始する。そして、1/2 分周クロックＮ２がＨレベルになっている間、パルス信号Ｎ１２を発生して、ダウンカウンタ２６に供給する。ダウンカウンタ２６は、発振器２５からのパルス信号Ｎ１２の立ち上がりエッジを、初期値Ｎ８＝６からカウントダウンする。カウンタ値が０に到達すると、Ｈレベル信号Ｎ１３が後段のＮＯＲ回路３１に供給される。ダウンカウンタ２６は、1/2 分周クロックＮ２の立ち下がりのタイミングでリセットされ、ダウンカウンタ２６の出力信号Ｎ１３はＬレベルになり、カウンタ値は初期値に戻される。
【００４３】
発振器２８およびダウンカウンタ２９の動作は、発振器２５およびダウンカウンタ２６と基本的には同様である。ただし、異なるのは、発振器２８およびダウンカウンタ２９に入力される信号Ｎ１４、／Ｎ１４が、発振器２５およびダウンカウンタ２６にそれぞれ入力される信号Ｎ２，／Ｎ２のそれぞれ反転信号という点である。そのため、ダウンカウンタ２６およびダウンカウンタ２９からのパルス信号Ｎ１３、Ｎ１６は、図７に示される通り、外部クロック信号CLK を基準にして360 度の位相差で交互に発生する。
【００４４】
ダウンカウンタ２６およびダウンカウンタ２９からの出力信号Ｎ１３，Ｎ１６は、ＮＯＲゲート３１とインバータ３２により、論理和がとられ、制御クロックＮ１７が生成される。これにより制御信号Ｎ１７は、外部クロックCLK と同じ周期をもち、立ち上がりエッジのタイミングが一致したパルス信号となって、データ出力バッファ１３に供給される。データ出力バッファ１３は、供給された制御クロック信号Ｎ１７に同期して、データＤＡＴＡをとりこみ、外部へ出力Ｄout として出力する。
【００４５】
データ出力Doutのタイミングは、対応する外部クロック信号CLK の立ち上がりエッジに対して、360 度の位相差を持つ。その位相差の内訳は、図７に示すように、(a) 入力バッファ１２（正確には１／２分周器も含む）による遅延、(b) 発振器２５，２８およびダウンカウンタ２６，２９による遅延、(c) データ出力バッファ１３による遅延である。本実施例においては、"(a)入力バッファ１２による遅延" と" (c) データ出力バッファ１３による遅延" は、ダミー遅延回路１５で模擬的に生成される。更に、制御クロック生成部１１内での"(b)発振器およびダウンカウンタによる遅延" を、発振器制御部２３による発振器制御信号Ｎ１１を用いて、アナログ式に調整することにより、極めて精度の高いセルフ・タイミング制御回路を提供することができる。発振器の周波数の制御については後述する。
【００４６】
尚、制御クロック生成部１１の発振器２５，２８とダウンカウンタ２６，２９とを２層ではなくＮ層構成にすることで、さらに基本となる外部ブロックＣＬＫと３６０／２Ｎの位相差の制御クロックを生成することができる。
【００４７】
［１ショットクロック発生器１８の構成例および動作］
図８は、１ショットクロック発生器１８の構成例を示す図である。図９は、その動作タイミングチャート図である。１ショットクロック発生器１８は、リセット信号RESET の発生後に、クロック信号Ｎ５と同じパルス幅のパルス信号Ｎ６を、リセット信号RESET の発生後に１個だけ生成して、発振器１９に供給する回路である。
【００４８】
リセット信号RESET が発生すると、NMOSトランジスタ４１がオンになる。このとき、PMOSトランジスタ４０はオフになっているため、信号Ｎ２０はＬレベルとなる。信号Ｎ２０はラッチ回路４２にラッチされ、その出力Ｎ２１はＨレベルとなり、NAND回路４３に供給される。NAND回路４３には、リセット信号RESET 発生直後に発生するクロック信号Ｎ５も入力される。このとき信号Ｎ２１はＨレベルであるため、NAND回路４３はクロック信号Ｎ５の反転信号Ｎ２２を出力する。
【００４９】
パルス信号Ｎ２２の立ち上がりエッジに同期して、パルス発生回路４４から負のパルス信号Ｎ２４が発生して、PMOSトランジスタ４０に供給される。これにより、PMOSトランジスタ４０はオンとなる。このとき、NMOSトランジスタ４１はオフになっているので、ノードＮ２０はＨレベル、ラッチ回路４２の出力Ｎ２１はＬレベルとなる。これにより、クロック信号Ｎ５のレベルに関わりなく、NAND回路４３からＨレベルの信号Ｎ２２が出力されることになり、リセット信号RESET 発生前の状態に戻る。
【００５０】
パルス発生回路４４で発生した負のパルス信号Ｎ２４は、インバータ４５を介して正のパルス信号Ｎ２５となり、NMOSトランジスタ４６をオンにする。このとき、PMOSトランジスタ４７はオフになっているため、ノードＮ２６はＬレベルとなる。そして、信号Ｎ２６はラッチ回路４８にラッチされ、その出力Ｎ２７はＨレベルとなり、NAND回路４９に供給される。NAND回路４９には、リセット信号RESET 後に発生した２つ目のクロック信号Ｎ５も入力される。このとき、信号Ｎ２７はＨレベルであるため、NAND回路４９は、クロック信号Ｎ５の反転信号Ｎ２８を出力する。この信号Ｎ２８は、インバータ５１を介することにより、クロック信号Ｎ５と同じパルス幅を持ったパルス信号Ｎ６として、発振器１９に供給される。
【００５１】
パルス信号Ｎ２８の立ち上がりエッジに同期して、パルス発生回路５０から負のパルス信号Ｎ２９が発生して、PMOSトランジスタ４７をオンにする。このとき、NMOSトランジスタ４７はオフになっているので、ノードＮ２６はＨレベル、ラッチ回路４８の出力Ｎ２７はＬレベルとなる。これにより、クロック信号Ｎ５のレベルに関わりなく、NAND回路４９からＨレベルが出力Ｎ２８されることになり、リセット信号RESET の発生前の状態に戻る。
【００５２】
以上の通り、図９に示した１ショットクロック発生器１８は、１つ目のクロック信号Ｎ５の立ち下がりエッジより前に、リセット信号RESET が発生すると、それを前段の回路が検出してラッチし、２つ目のクロック信号Ｎ５の立ち上がりエッジと立ち下がりエッジに同期した１ショットクロックＮ６を生成する。クロック信号Ｎ５の最初の立ち下がりエッジ後に、リセット信号RESET が発生する場合は、図９の２つ目のクロックＮ５の立ち上がりエッジで検出し、図示しない３つ目のクロックＮ５に同期した、１ショットクロックＮ６を生成する。
【００５３】
［発振器の構成例および動作］
図１０は、発振器１９，２１，２５，２８の構成例を示す図である。また、図１１は、その動作タイミングチャート図である。
【００５４】
発振器１９，２１，２５，２８は、基本的には、インバータ６０、６１およびNAND回路６２から成るマルチバイブレータである。さらに、NAND回路６２は、NAND回路６５と共にＲＳフリップフロップ回路を構成する。入力されるクロック信号(N2/N5/N6/N14)がＨレベルになると、ＲＳフリップフロップ回路６２，６５にセット信号が入力されて、NAND回路６５の出力がＨレベルとなる。これによって、NAND回路６２が開き、マルチバイブレータのパルス出力がインバータ６３を介して発振パルスＡとして出力される。クロック信号(N2/N5/N6/N14)がＬレベルになると、出力ＡがＬレベル、つまりNAND回路６２の出力がＨレベルになった時点で、NAND回路６５の出力がＬレベルとなる。そのため、出力端子Ａからのパルス出力が停止する。
【００５５】
マルチバイブレータを構成しているインバータ６０，６１およびNAND回路６２は、PMOSトランジスタ６６，６７，６８を介してそれぞれ電源が供給され、NMOSトランジスタ６９，７０，７１を介してそれぞれ接地される。上記PMOSトランジスタ６６，６７，６８のゲート電圧として、発振器制御信号N11(/OUT) が、NMOSトランジスタ６９，７０，７１のゲート電圧として、発振器制御信号N11(OUT)が、それぞれ供給される。
【００５６】
パルス信号Ｎ５の立ち下がりのタイミングよりも、発振器２１で発生する最後のパルス信号Ｎ１０の立ち上がりのタイミングの方が早い場合、発振器制御信号Ｎ１１（/OUT）の電圧レベルが上昇し、信号Ｎ１１（OUT ）の電圧レベルが下降する。それに伴い、インバータ６０，６１およびNAND回路６２の出力信号の立ち上がり時間及び立ち下がり時間が長くなり、発振器の周波数が減少する。即ち、発振器の低速化の制御が行われる。
【００５７】
一方、パルス信号Ｎ５の立ち下がりのタイミングよりも、発振器２１で発生する最後のパルス信号Ｎ１０の立ち上がりのタイミングの方が遅い場合、発振器制御信号Ｎ１１（/OUT）信号の電圧レベルが下降し、信号Ｎ１１（OUT ）信号の電圧レベルが上昇する。それに伴いインバータ６０，６１およびNAND回路６２の出力信号の立ち上がり時間及び立ち下がり時間が短くなり、発振器の周波数が増加する。即ち、発振器の高速化の制御が行われる。
【００５８】
このようにして、パルス信号Ｎ５の立ち下がりエッジと、発振器２１で発生する最後のパルス信号の立ち上がりエッジが一致するように、全ての発振器１９，２１，２５，２８で発生するパルス信号の周波数が調整される。
【００５９】
図１２は、アップカウンタ２０用の発振器１９の第２の構成例を示す図である。また、図１３は、その動作タイミングチャート図である。この第２の構成例は、図１０の構成例に、追加パルス発生部７５を追加したものである。１ショットのクロック信号Ｎ６の立ち下がり時に、出力端子Ａの信号レベルがＨレベルの場合（図１３中のケース１）は、図１０の発振器の動作と同じである。１ショットのクロック信号Ｎ６の立ち下がり時に、出力端子Ａの信号レベルがＬレベルの場合（図１３中のケース２）は、追加パルス発生部７５からパルス信号が１個発生して、マルチバイブレータからのパルス信号Ｎ３６に追加されて、出力端子Ａから出力される。ケース１の場合は、６個めのパルスの立ち上がりエッジがクロック信号Ｎ６の立ち下がりエッジに最も近くなる。ケース２の場合は、７個めのパルスの立ち上がりエッジの方が、クロック信号Ｎ６の立ち下がりエッジに最も近くなる。本構成例により、クロック信号Ｎ６の立ち下がりエッジに最も近い立ち上がりエッジを持つパルス数を、ダウンカウンタ２２，２６，２９の初期値として設定することができる。従って、発振器制御部２３による発振器周波数の調整は、初期値の状態から比較的少ない変動になるので、周波数の調整を、更に容易に行なうことができる。
【００６０】
クロック信号Ｎ６の立ち下がりのタイミングで、出力端子Ａのレベルがラッチ回路７６に保持され、ケース２では、図１３に示される通り、ノードＮ３１はＨレベルとなる。そして、クロック信号Ｎ６のＬレベルに応答して、ラッチ回路７７がその状態を取り込み、ノードＮ３２はＬレベルになる。そして、パルス発生回路７８により、ノードＮ３４にはインバータ３個分の幅のパルスが発生し、出力端子Ａに最後の発振パルスとして加えられる。この７個目のパルス信号Ａの立ち上がりエッジは、６個目の立ち上がりエッジよりも、クロックＮ６の立ち下がりエッジに近い。その分、発振器の周波数の調整幅を少なくすることができる。
【００６１】
［発振器制御部の構成例および動作］
図１４は、発振器制御部２３の構成例を示す図である。また、図１５は、その動作タイミングチャート図である。発信器制御部２３は、ダウンカウンタ２２から供給される信号Ｎ１０のレベルに基づいて、発振器制御信号Ｎ１１（/OUTおよびOUT)を生成する回路である。本構成例では、ダウンカウンタ２２の初期値は、前述の通り６に設定されている。
【００６２】
発信器制御部２３は、リセット信号／Ｎ５の立ち上がりエッジのタイミングでの信号Ｎ１０のレベルに応じて、ノードＣのチャージアップ用ポンプ回路８６またはチャージダウン用ポンプ回路８７を駆動して、ノードＣの電位を上昇または下降させる。それに従って、トランジスタ８８，８９で構成される差動回路の出力／ＯＵＴとその反転出力ＯＵＴのレベルを、アナログ的に上昇または下降させる。この出力／ＯＵＴ，ＯＵＴが、周波数制御信号Ｎ１１として、前述の発振器に供給され、周波数の制御に利用される。次に、具体的な動作について説明する。
【００６３】
ケースＡの場合
ケースＡの場合は、リセット信号／Ｎ５の立ち上がりエッジの時点で、ダウンカウンタ２２が６のカウントダウンを終了している場合である。パルス信号Ｎ５が立ち下がる前に発振器２１からのパルス信号Ｎ９の立ち上がりエッジが６個カウントされると、ダウンカウンタ２２のカウンタ値が０までカウントダウンされる。それに伴い、ダウンカウンタ２２から発振器制御部２３にＨレベルの信号Ｎ１０が出力される。そして、パルス信号Ｎ５の立ち下がりエッジで、ダウンカウンタ２２へのリセット信号／Ｎ５もＨレベルとなり、発振器制御部にも供給される。ダウンカウンタ２２の出力信号Ｎ１０は、NAND回路８２にはインバータ８１を介して、NAND回路８３にはそのまま供給される。ダウンカウンタ２２へのリセット信号／Ｎ５は、NAND回路８２、８３にそのまま供給される。
【００６４】
本ケースＡの場合、NAND回路８２の出力Ｎ４１はＨレベルのままである。そのため、パルス発生回路８４の出力Ｎ４３もＬレベルのままでパルス信号は発生しない。従って、チャージアップ用ポンプ回路８６は動作しない。
【００６５】
一方、NAND回路８３の出力Ｎ４４は、パルス信号Ｎ５の立ち下がりエッジでＬレベルになる。それに伴い、パルス発生回路８５からパルス信号Ｎ４６が発生して、チャージダウン用ポンプ回路８７に供給される。チャージダウン用ポンプ回路８７のインバータ出力側の電圧レベルが下がるため、チャージアップ用ポンプ回路およびＣ点を介して、チャージダウン用ポンプ回路８７に電荷が供給される。Ｃ点の上流にあるNMOSトランジスタ９１はオフになっているので、Ｃ点の電圧レベルも減少し、それに伴いNMOSトランジスタ８８のドレイン電流も減少する。これにより発振器制御信号Ｎ１１（/OUT）の信号レベルが増加し、NMOSトランジスタ９０のゲート電圧も増加する。NMOSトランジスタ９０のゲート電圧の増加により同ドレイン電流が増加するため、発振器制御信号Ｎ１１（OUT ）の信号レベルは減少する。レベル増加する信号/OUTとレベル減少する信号OUT は、前述したように発振器１９，２１，２５，２８に供給されて、発振器を低速化させ、発振器パルス信号の周波数を減少させる。
【００６６】
ケースＢ
パルス信号Ｎ５が立ち下がるまでに発振器２１からのパルス信号Ｎ９の立ち上がりエッジが6 個カウントされない場合、ダウンカウンタ２２のカウンタ値は０までカウントダウンされない。そのため、ダウンカウンタ２２から発振器制御部２３への出力信号Ｎ１０はＬレベルのままである。パルス信号Ｎ５の立ち下がりエッジでダウンカウンタ２２へのリセット信号／Ｎ５はＨレベルとなり、発振器制御部２３にも供給される。
【００６７】
本ケースＢの場合、NAND回路８３の出力Ｎ４４はＨレベルのままである。そのため、パルス発生回路８５の出力もＬレベルのままでパルス信号Ｎ４６は発生しない。一方、NAND回路８２の出力Ｎ４１は、パルス信号Ｎ５の立ち下がりエッジでＬレベルになる。それに伴い、パルス発生回路８４からパルス信号が１個発生してチャージアップ用ポンプ回路８６に供給される。チャージアップ用ポンプ回路８６のインバータ出力側の電圧レベルが下がるため、チャージアップ用ポンプ回路８６に電荷が流入し、それに伴いＣ点の電圧レベルが増加する。その結果、NMOSトランジスタ８８のドレイン電流が増加して、発振器制御信号Ｎ１１（/OUT）の信号レベルおよびNMOSトランジスタ９０のゲート電圧が減少する。NMOSトランジスタ９０のゲート電圧の減少により同ドレイン電流が減少するため、発振器制御信号Ｎ１１（OUT ）の信号レベルは増加する。レベル減少する信号/OUTとレベル増加する信号OUT は、前述したように発振器１９，２１，２５，２８に供給されて、発振器を高速化させ、発振器パルス信号の周波数を増加させる。
【００６８】
また、リセット信号RESET が発生すると、NMOSトランジスタ９１がオンになる。それにより、Ｃ点の電圧レベルが基準電圧ＶREF にリセットされ、発振器制御信号Ｎ１１(/OUT,OUT)のレベルも初期値に設定される。
【００６９】
［第２の実施の形態例］
図１６は、第２の実施の形態例のセルフ・タイミング制御回路の構成図である。この実施の形態例は、図２で示した発明の概略図に対応する。そして、図１６中では、図４の第１の実施の形態例と対応する部分には、同じ引用番号を付した。図１６から明らかな通り、基本クロックＣＬＫの周期よりも、ダミー遅延回路１５の遅延時間分短い対応する周期を、発振器１９の発振パルスＮ７でカウントし、クロック周期カウント値Ｎ８を計測する。そして、そのカウント値Ｎ８を、制御クロック生成部のダウンカウンタ２６，２９にそれぞれ設定する。その後、供給される基本クロックＣＬＫに同期して、それぞれの発振器２５，２８が発振を開始し、それぞれのダウンカウンタ２６，２９がカウントし終わるタイミングで、制御クロックＮ１３，Ｎ１６を出力する。供給される基本クロックＣＬＫの周期が、リセット時以降大きく変動しない場合は、図１６の如く、図４から遅延時間調整部１４がなくても良い。また、リセット信号ＲＥＳＥＴを内部で頻繁に生成することで、カウント値Ｎ８を頻繁に再設定することで、クロックＣＬＫの周期の変動に追従することもできる。
【００７０】
［第３の実施の形態例］
第３の実施の形態例は、外部クロックＣＬＫの立ち上がりエッジ(0度) に加えて、立ち下がりエッジ(180度) でも制御クロックを生成するセルフ・タイミング制御回路である。この制御クロックを使用することで、データ出力バッファ１３は、外部クロックＣＬＫの位相０度と１８０度とに同期して、データ出力することができ、いわゆるＤＤＲ(Double Data Rate ) に対応することができる。また、この制御クロックを利用すれば、外部クロックＣＬＫの立ち上がりエッジとたち下がりエッジに同期して、コマンド信号等を取り込むことができ、将来の同期型ＤＲＡＭに適用することができる。
【００７１】
［セルフ・タイミング制御回路全体の構成および動作］
図１７は、第３の実施の形態例のセルフ・タイミング制御回路の全体構成図である。図１７において、クロック周期カウント回路１０及び遅延時間調整回路１４と、制御クロック生成部１１に加えて、１８０度用の遅延時間調整回路１００が設けられる。クロック周期カウント回路１０及び遅延時間調整回路１４は、図４に示した第１の実施の形態例と同じである。そして、制御クロック生成部１１には、１８０度で制御クロックが生成される様に、ダウンカウンタが追加される。
【００７２】
図１８は、図１７における１８０度用の遅延時間調整回路１００の拡大図である。また、図１９は、図１７における制御クロック生成部１１の拡大図である。そして、図２０，２１は、それらの動作タイミングチャート図である。
【００７３】
全体の動作の概略を説明すると、クロック周期カウント回路１０は、基本クロックＣＬＫの周期に対応する期間のカウント値を計測して、クロック周期カウント値Ｎ８を設定する。３６０度用の遅延時間調整回路１４は、クロックＣＬＫの周期に対応する期間のカウント値が、設定したクロック周期カウント値Ｎ８に整合するように、発振器制御信号Ｎ１１を生成する。この発振器制御信号Ｎ１１により、制御クロック発生回路１１内の初段の発振器２５，２８の周波数が制御される。更に、１８０度用の遅延時間調整回路１００は、クロックＣＬＫの周期の間、発振パルスをカウントし、クロック半周期カウント値Ｎ１２４を生成する。発振器１１９の発振パルスを１／２分周したパルスを、アップカウンタ１２０がカウントすることにより、半周期分のカウント値Ｎ１２４を生成することができる。この半周期カウント値Ｎ１２４が、制御クロック発生回路１１内の後段のダウンカウンタ１２６，１２９に設定される。そして、３６０度毎に生成されるクロックＮ１３とＮ１６の立ち上がりタイミングから、それぞれの半周期カウント値カウントしたタイミングで、ダウンカウンタ１２６，１２９がそれぞれ制御クロックＮ１３１，Ｎ１３２を生成する。この制御クロックＮ１３１，Ｎ１３２を合成することで、基本クロックＣＬＫの０度と１８０度の位相に同期した制御クロックＮ１３４が生成される。
【００７４】
１８０度用の遅延時間制御回路１００は、基本クロックＣＬＫの３６０度毎に生成されるクロックＮ１３，Ｎ１６の間に、１８０度毎のクロックを生成するための回路であるので、基本クロックＣＬＫの周期と同じパルス幅を持つクロックＮ２を基準にして、遅延時間の調整が行われる。１８０度用の発振器調整信号Ｎ１２８は、発振器１１９，１２１及び１２５，１２８に供給される。
【００７５】
図１７の第３の実施の形態例の詳細な動作は、以下の通りである。外部クロック信号ＣＬＫの周期から入力バッファ１２、１／２分周器１４及びデータ出力バッファ１３の遅延時間を除いたパルス幅のクロックＮ５が生成され、そのクロックＮ５のパルス幅の間の発振パルスの数がカウントされ、クロック周期カウント値Ｎ８が、クロック周期カウント回路１０により生成される。この動作は、第１の実施の形態例と同じである。また、３６０度用の遅延時間調整回路１４の動作も、第１の実施の形態例と同じである。
【００７６】
［ダウンカウンタ初期値設定］
ダウンカウンタ２２，２６，２９の初期値設定は、第１実施例のものと同様である。一方、第３の実施の形態例で追加されたダウンカウンタ１２２，１２６，１２９の初期値設定も、基本的には第１実施例のものと同様である。ただし、図１７に示される通り、アップカウンタ１２０およびダウンカウンタ１２２の前段に、1/2 分周器１０３，１０４がそれぞれ設けられている点、１ショット発生器１１８に入力されるクロック信号Ｎ２がダミー遅延を介さないクロックＮ２である点が異なる。
【００７７】
１ショットクロック発生器１１８は、リセット信号RESET が供給された後に、クロック信号Ｎ２を１パルス分（Ｎ１２１）だけ発振器１１９に供給する。発振器１１９は、パルス信号Ｎ１２１の立ち上がりエッジに同期してパルス信号Ｎ１２２の発生を開始する。そして、発振器１１９は、パスル信号Ｎ１２１がＨレベルになっている間パルス信号Ｎ１２２を発生して、1/2 分周器１０３に供給する。1/2 分周器１０３は、発生したパルス信号Ｎ１２２を1/2 分周して、分周パルスＮ１２３をアップカウンタ１２０に供給する。１ショットCLK 発生器１８、１１８は、図８に示した第１の実施の形態例のものと同様である。
【００７８】
図２０に示される通り、アップカウンタ１２０は、1/2 分周器１０３を介した発振器１１９からのパルス信号Ｎ１２３の立ち上がりエッジをカウントアップし、その結果算出されたパルス数を、ダウンカウンタ初期値Ｎ１２４としてダウンカウンタ１２２，１２６，１２９に供給する。図２０に示される例では、４個のパルスがカウントされるたので、00100 というバイナリデータＮ１２４が、ダウンカウンタ１２２，１２６，１２９に設定される。この設定値Ｎ１２４は、外部クロックＣＬＫの1/2 周期分(180度分) の遅延量に相当する。
【００７９】
［発振器周波数制御］
発振器制御部２３，１２３の構成例および動作は、図１４及び図１５に示した第１の実施の形態例のものと同様である。発振器制御部２３は、発振器１９，２１，２５，２８に発振器制御信号Ｎ１１を供給し、パルス信号Ｎ５の立ち下がりエッジと、発振器２１で発生する最後のパルス信号Ｎ９の立ち上がりエッジを一致させる。同様に、発振器制御部１２３は、発振器１１９，１２１，１２５，１２８に発振器制御信号Ｎ１２８を供給し、パルス信号Ｎ２の立ち下がりエッジと、発振器１２１で発生する最後のパルス信号の立ち上がりエッジを一致させる。
【００８０】
［データ出力タイミング制御］
図２１の動作タイミングチャート図から、基本クロックＣＬＫの１８０度毎に制御クロックＮ１３４が生成される動作が理解される。第１実施例と同様に、ダウンカウンタ２６からのパルス信号Ｎ１３およびダウンカウンタ２９からのパルス信号Ｎ１６は、外部クロック信号CLK を基準にして、360 度の位相差で交互に発生する。パルス信号Ｎ１３は、発振器１２５のスタート信号および発振器１２８のストップ信号として供給され、パルス信号Ｎ１６は、発振器１２５のストップ信号および発振器１２８のスタート信号としてそれぞれ供給される。
【００８１】
発振器１２５は、スタート信号Ｎ１３の立ち上がりエッジに同期してパルス信号の出力を開始する。そして、ストップ信号Ｎ１６の立ち上がりエッジに同期して出力を停止するまで、パルス信号Ｎ１２９を発生して、ダウンカウンタ１２６に供給する。ダウンカウンタ１２６は、発振器１２５からのパルス信号Ｎ１２９の立ち上がりエッジを、初期値（Ｎ１２４＝４）からカウントダウンする。カウンタ値が０に到達すると、Ｈレベル信号Ｎ１３１が、後段のNOR 回路１３１に供給される。ダウンカウンタ１２６は、ストップ信号Ｎ１６の立ち上がりのタイミングでリセットされ、出力信号Ｎ１３１はＬレベルになり、カウンタ数値は初期値に戻される。前述したように、ダウンカウンタ１２２，１２６，１２９の初期カウンタ値は、外部クロックＣＬＫの1/2 周期分の遅延量に相当し、パルス信号Ｎ１３及びＮ１６の立ち上がりエッジは、外部クロックＣＬＫの１周期分の位相差がある。したがって、クロック信号Ｎ１３１は、外部クロックＣＬＫの1/2 周期分のパルス幅をもつ。
【００８２】
発振器１２８およびダウンカウンタ１２９の動作は、発振器１２５およびダウンカウンタ１２６と同様である。ただし、発振器１２８に入力されるスタート信号Ｎ１６およびストップ信号Ｎ１３が、発振器１２５に供給される信号と逆になっている点と、ダウンカウンタ１２９のリセット信号として信号Ｎ１３を用いているという点が異なる。そのため、ダウンカウンタ１２６からのパルス信号Ｎ１３１およびダウンカウンタ１２９からのパルス信号Ｎ１３２は、外部クロック信号CLK の周期を基準にして、360 度の位相差で交互に発生する。
【００８３】
ダウンカウンタ１２６および１２９からの出力信号Ｎ１３１，Ｎ１３２は、NOR 回路１３１に供給される。NOR 回路１３１の出力Ｎ１３３は、外部クロックＣＬＫと同じ周期を持つデューティ比50% のクロック信号となる。エッジパルス化回路１３２は、この信号Ｎ１３３の立ち上がりエッジおよび立ち下がりエッジをパルス化した信号Ｎ１３４を生成し、データ出力バッファ１３に供給する。データ出力バッファ１３は、供給されたクロック信号Ｎ１３４に同期して、データDATAをとりこみ、外部へ出力する。したがって、図２１に示すように、外部クロック信号ＣＬＫの立ち上がりおよび立ち下がりエッジのタイミングで、データＤout が出力される。
【００８４】
以上のように、本発明ではＤＤＲ方式を採用した集積回路装置に対しても、内部クロック用の遅延時間をアナログ式に調整したセルフ・タイミング制御回路を提供することができる。
【００８５】
［発振器の構成例および動作］
発振器１９，２１，２５，２８の構成例および動作は、第１実施例のものと同じである。図２２は、発振器１１９，１２１の構成例を示す図である。また、図２３はその動作タイミングチャート図である。基本的な構成と動作は、図１０，図１１に示した第１の実施の形態例の発振器と同様である。ただし、発振器の出力側Ａに、1/2 分周器１０３，１０４が設けられて発振器パルスの２倍の周期をもつパルス信号Ｂ（Ｎ１２３，Ｎ１２６）を出力する点が、図１０の例と異なる。本構成例では、クロック信号ＣＬＫ、出力Ａ、出力ＢがすべてＬレベルになった時点で、発振器のパルス出力が停止する。
【００８６】
図２４は、発振器１２５，１２８の構成例を示す図である。また、図２５は、その動作タイミングチャート図である。基本的な動作は、上記と同じである。ただし、発振器出力を開始、停止する信号として、スタート信号Start とストップ信号Stopを用いている点が異なる。スタート信号がＨレベル、ストップ信号がＬレベルになると、ラッチ回路１４０がＬレベルをラッチし、信号Ｎ１４０はＨレベルになり、NAND回路６５およびNAND回路６２で構成するRSフリップフロップ回路のセット信号がオンになり、発振器パルス信号Ａが発生する。スタート信号がＬレベル、ストップ信号がＨレベルになると、ノードＮ１４０はＬレベルとなり、出力ＡがＬレベル、すなわちNAND回路６２の出力がＨレベルになった時点で、NAND回路６５の出力がＬレベルとなり発振器からのパルス発生が停止する。
【００８７】
以上に様に、第３の実施の形態例では、基本クロックＣＬＫの位相の１８０度毎に制御クロックＮ１３４が生成される。更に、この構成を拡張することにより、基本クロックＣＬＫの位相の９０度毎の制御クロックも生成することができる。
【００８８】
［第４の実施の形態例］
図４に示した第１の実施の形態例では、基本クロックＣＬＫの周期が長くなると、アップカウンタやダウンカウンタのカウント数を増加させる必要がある。かかる構成の変更は、カウンタ回路の大規模化を招く。そこで、第４の実施の形態例では、基本クロックＣＬＫの周期が長くなると、発振器の周波数を低くして、カウンタの大規模化を不要にする。
【００８９】
［セルフ・タイミング制御回路全体の構成および動作］
図２６及び図２７は、第４の実施の形態例のセルフ・タイミング制御回路の半分の構成をそれぞれ示す図である。また、図２８は、その動作タイミングチャート図である。第４の実施の形態例は、基本的には、図４に示した第１の実施の形態例の構成と同じである。図２６，２７の第４の実施の形態例は、第１の実施の形態例と異なり、発振器として、高速発振器１９Ｆ，２１Ｆ，２５Ｆ，２８Ｆと、低速発振器１９Ｓ，２１Ｓ，２５Ｓ，２８Ｓとをそれぞれ有する。また、アップカウンタも、それぞれ高速用２０Ｆと低速用２０Ｓとを有し、それらのアップカウンタのカウント値Ｎ８ＦとＮ８Ｓとを選択するセレクタ２００が設けられ、セレクタ２００で選択されたカウント値Ｎ８が、各ダウンカウンタに初期値として設定される。それ以外の部分は、ほぼ同じであり、図４と同じ引用番号を付した。
【００９０】
図２８に示す通り、基本クロックＣＬＫから、その周期に対応する期間ＨレベルとなるクロックＮ５が生成され、リセット信号RESET に応答して、クロック信号Ｎ５の１パルス分のパルス信号Ｎ６が生成される。このパルス信号Ｎ６がＨレベルの間、発振器１９Ｆ、１９Ｓが発振動作を行い、その発振パルス信号Ｎ７Ｆ，Ｎ７Ｓを、それぞれのアップカウンタ２０Ｆ，２０Ｓがカウントする。高速側のアップカウンタ２０Ｆのオーバーフロー信号Ｎ２００が非活性（Ｌレベル）の場合は、セレクタ２００は、アップカウンタ２０Ｆ側のカウント値Ｎ８Ｆを選択して、クロック周期カウント値Ｎ８として、ダウンカウンタに供給する。また、基本クロックＣＬＫの周期が長くなり、アップカウンタ２０Ｆの段数が不足してオーバーフローが発生する場合は、オーバーフロー信号Ｎ２００が活性（Ｈレベル）となり、セレクタ２００は、低速側のアップカウンタ２０Ｓのカウント値Ｎ８Ｓを選択する。
【００９１】
仮に、高速発振器１９Ｆの発振周期は２nsに設定され、アップカウンタ２０Ｆのオーバーフローがカウント値１６で発生するとすると、図２８に示される通り、基本クロック信号ＣＬＫの周期が35ns以上になると、アップカウンタ２０Ｆがオーバーフローする。その結果、アップカウンタ２０Ｓが、発振周期６nsに設定された低速発振器１９Ｓの出力パルスに対して行った、カウント値Ｎ８Ｓが、クロック周期カウント値Ｎ８として選択される。
【００９２】
オーバーフロー信号Ｎ２００に応じて、別の発振器２１Ｆ、２１Ｓ、２５Ｆ、２５Ｓ、２８Ｆ、２８Ｓの選択も行われる。このように、基本クロックＣＬＫの周期の長さに応じて、あらかじめ設けられている高速発振器と低速発振器の選択が行われる。基本クロックの周期が長くなると、低速発振器が利用され、周期が短くなると高速発振器が利用される。それ以外の、遅延時間調整回路１４と制御クロック生成回路１１の動作は、第１の実施の形態例と同じである。
【００９３】
本実施の形態例では、外部クロック信号の周波数が高い場合は高速発振器からのパルス信号を使用し、周波数が低い場合は低速発振器からのパルス信号を使用してタイミング制御を行っている。そのため、アップカウンタおよびダウンカウンタの桁数を大きくすることなく、周波数の高いクロック信号にも低いクロック信号にも対応することができる。
【００９４】
［発振器の構成例］
図２９は、高速発振器１９Ｆの構成を示す図である。また、図３０は、低速発振器１９Ｓの構成を示す図である。図２９の高速発振器１９Ｆは、図１０の発振器と同じ構成であり、動作も同じである。一方、図３０に示した低速発振器は、インバータ６０，６１及びＮＡＮＤゲート６２の間に、発振動作を遅くする抵抗２０１〜２０３が挿入される。その結果、インバータ６０，６１及びＮＡＮＤゲート６２で構成されるマルチバイブレータの発振動作が遅くなる。
【００９５】
図３１は、高速発振器２１Ｆ、２５Ｆ、２８Ｆの構成例を示す図である。また、図３２は、低速発振器２１Ｓ、２５Ｓ、２８Ｓの構成例を示す図である。これらの構成は、基本的には発振器１９Ｆと１９Ｓとそれぞれ同様である。ただし、発振器の発振を開始するための信号として、クロック信号Ｎ２，Ｎ５，Ｎ１４の他に、アップカウンタ２０Ｆのオーバーフロー信号Ｎ２００を使用する点が異なる。図３１の高速発振器２１Ｆ、２５Ｆ、２８Ｆは、オーバーフロー信号Ｎ２００がＬレベルのときに、クロック信号Ｎ２，Ｎ５，Ｎ１４の立ち上がりに同期して、パルス信号Ｎ９Ｆ、Ｎ１２Ｆ、Ｎ１５Ｆの発生を開始する。アップカウンタ２０Ｆがオーバーフローして信号Ｎ２００がＨレベルになると、クロック信号Ｎ２，Ｎ５，Ｎ１４のレベルに関わりなく、パルス信号Ｎ９Ｆ，Ｎ１２Ｆ，Ｎ１５Ｆは発振されない。
【００９６】
低速発振器２１Ｓ、２５Ｓ、２８Ｓは、アップカウンタ２０Ｆがオーバーフローして信号Ｎ２００がＨレベルになると、クロック信号Ｎ２，Ｎ５，Ｎ１４の立ち上がりに同期してパルス信号Ｎ９Ｓ，Ｎ１２Ｓ，Ｎ１５Ｓの発生を開始する。オーバーフロー信号Ｎ２００がＬレベルのときは、クロック信号Ｎ２，Ｎ５，Ｎ１４のレベルに関わりなくパルス信号は発振されない。
【００９７】
［第５の実施の形態例］
第５の実施の形態例は、第４の実施の形態例と同様に、基本クロックＣＬＫの周期の長さ（周波数の低さ）に応じて、各発振パルスの周期を長く（周波数を低く）制御する、セルフ・タイミング制御回路である。本実施の形態例では、アップカウンタのオーバーフロー信号Ｎ２００に基づいて、発振周波数の切り換えができる発振器を使用する。
【００９８】
図３３は、第５の実施の形態例のセルフ・タイミング制御回路の構成図である。図４に示した第１の実施の形態例とほぼ同じ構成であり、同じ引用番号を付した。第５の実施の形態例で異なる点は、アップカウンタ２０がオーバーフローを検出すると、その検出したオーバーフロー信号Ｎ２００に応答して、発振器スピード選択回路２２０が、スピード選択信号Ｎ２０１を低速側のレベルに変更し、各発振器１９，２１，２５，２８が、低速動作に切り換えられる点である。
【００９９】
最初にリセット信号RESET が供給された時は、この速度選択信号Ｎ２０１は、高速動作側に設定され、最初は各発振器は、高速動作で発振する。高速動作する発振器１９からの発振パルスＮ１７をカウントし、アップカウンタ２０がオーバーフローしてオーバーフロー信号Ｎ２００が活性レベルになるると、ＮＯＲゲート２２１，インバータ２２２を介して、再度１ショットクロック発生器１８が、１ショットのパルス信号Ｎ６を生成する。そして、低速動作に切り換えられた発振器１９から生成される低速の発振パルスＮ７を、アップカウンタ２０が再度カウントする。その結果、カウントされたクロック周期カウント値Ｎ８は、各ダウンカウンタ２２，２６，２９にセットされる。その後の動作は、第１の実施の形態例と同じである。
【０１００】
アップカウンタ２０がオーバーフローしない場合は、オーバーフロー信号Ｎ２００はＬレベルなので、発振器スピード選択回路２２０から出力される発振器スピード選択信号Ｎ２０１はＬレベルのままとなり、発振器１９，２１，２５，２８は高速側のままである。
【０１０１】
アップカウンタがオーバーフローした場合は、オーバーフロー信号Ｎ２００はＨレベル、発振器スピード選択回路２２０から出力される発振器スピード選択信号Ｎ２０１はＨレベルになり、発振器１９，２１，２５，２８は低速側に切り換えられる。
【０１０２】
図３４は、第５の実施の形態例の発振器の構成例を示す図である。基本的な動作は、図１０の発振器と同様に、インバータ６０，６１及びＮＡＮＤ６２より構成されるマルチバイブレータにより発振する。また、ＮＡＮＤゲート６５，６２でＲＳフリップフロップが構成される。この発振器は、マルチバイブレータを構成するインバータ６０，６１およびNAND回路６２の前段に、発振器の発振周波数の切り換え部ＳＷがそれぞれ設置されている。この切り換え部ＳＷは、図３４の右下の構成を有し、発振器スピード選択回路２２０から供給される発振器スピード選択信号Ｎ２０１により、発振器の発振周波数を高速側または低速側に設定する。発振器スピード選択信号Ｎ２０１がＬレベルのときは、切り換え部ＳＷは抵抗のない端子を選択し、発振器は高速側に切り換えられる。また、発振器スピード選択信号Ｎ２０１がＨレベルのときは、切り換え部ＳＷは抵抗のある端子を選択し、発振器は低速側に設定される。
【０１０３】
図３５は、発振器スピード選択回路の構成例を示す図である。図３６は、その動作タイミングチャート図である。
【０１０４】
先ず、リセット信号RESET が発生すると、図中のNMOSトランジスタ２３２がオンになる。このときノードＰはＨレベルであり、PMOSトランジスタ２３１はオフのままである。そのため、リセット信号ＲＥＳＥＴがラッチ回路２３３によりラッチされ、発振器スピード選択信号Ｎ２０１はＬレベルにリセットされる。また、上述したように、リセット信号RESET の発生時にはアップカウンタ２０もリセットされるので、アップカウンタ２０のオーバーフロー信号Ｎ２００もＬレベルにリセットされる。
【０１０５】
次に、アップカウンタ２０がオーバーフローすると、オーバーフロー信号Ｎ２００がＨレベルになる。これに伴いパルス発生回路２３０から負のパルス信号Ｐが発生し、PMOSトランジスタ２３１がオンになる。このときリセット信号RESET はＬレベルなので、NMOSトランジスタ２３２はオフのままである。そのため、発振器スピード選択信号Ｎ２０１はＨレベルになり、各発振器に供給され、低速動作に切り換えられる。
【０１０６】
第４及び第５の実施の形態例は、基本クロックＣＬＫの周波数の高さに応じて、その発振器の動作を制御した。上記の例では、２種類の速度から選択するようにしたが、更に複数の速度の選択を行う様にすることも可能である。
【０１０７】
［第６の実施の形態例］
図３７は、第６の実施の形態例におけるセルフ・タイミング制御回路の詳細図である。図３８は、セルフ・タイミング制御回路内の初期動作制御部の詳細回路図である。更に、図３９及び図４０は、第６の実施の形態例におけるセルフ・タイミング制御回路の動作を示すタイミングチャートである。
【０１０８】
第６の実施の形態例は、図４に示した第１の実施の形態例におけるセルフ・タイミング制御回路の構成を簡単化した例である。図４のセルフ・タイミング制御回路は、第１に、クロック周期カウント値を生成するために発振器１９とアップカウンタ２０を有するクロック周期カウント回路１０と、各発振器の速度を基準クロックの周期に対するカウント値と初期値であるクロック周期カウント値とが整合するように調整する遅延時間調整部１４とを有する。遅延時間調整部１４には、発振器１９とダウン・カウンタ２２が設けられる。即ち、図４のセルフ・タイミング制御回路のクロック周期カウント回路１０と遅延時間調整部１４とが、それぞれ発振器１９，２１とカウンタ２０，２２とを有する。
【０１０９】
そこで、第６の実施の形態例におけるセルフ・タイミング制御回路は、これらの発振器とカウンタとを共通化して、回路を簡素化する。図３７に示される通り、クロック周期カウント回路１０及び遅延時間調整部１４は、一つの発振器２１とダウン・カウンタ２２を有する。そして、ダウン・カウンタ２２のカウント値の補数をインバータ７２により生成して、初期値Ｎ８として、ダウン・カウンタ２２，２６に設定する。補数を利用することにより、制御クロック生成部１１と同じダウン・カウンタ２２を利用して、クロック周期カウント値の検出と設定が可能になる。更に、そのダウン・カウンタ２２によりその後の発振器の周波数制御を行う。
【０１１０】
第２に、図４のセルフ・タイミング制御回路は、制御クロック生成部１１に、２つの発振器２５，２８と２つのダウン・カウンタ２６，２９とが設けられる。これらの２セットの発振器とダウン・カウンタとを交互に動作させることで、基準クロックＣＬＫに位相が同期した制御クロックＮ１７を生成する。それに対して、第６の実施の形態例でのセルフ・タイミング回路の制御クロック発生部１１は、１つの発振器２５と１つのダウン・カウンタ２６とを有する。そして、これらの１セットの発振器２５とダウン・カウンタ２６とを、基準クロックＣＬＫの１周期の期間内で、発振及びダウンカウントを開始、終了させる。そのために、発振器２５が入力バッファ１２を通過した基準クロックＣＬＫ１（Ｎ１）の立ち上がりエッジに同期して発振動作を開始し、ダウンカウンタ２６がカウントを終了するタイミングで信号Ｎ５３により発振器２５の発振動作を停止する。詳細の動作については、後述する。
【０１１１】
図３７に沿って、第６の実施の形態例の回路構成を説明する。図３７には、図４と同じ回路には同じ引用番号を与えている。基準クロックＣＬＫが入力バッファ１２により取り込まれ、入力バッファ１２の遅延時間だけ遅れたクロックＣＬＫ１（Ｎ１）が生成され、１／２分周器９により周波数を１／２に分周され、ダミー遅延回路１５、ＮＡＮＤゲート１６及びＮＡＮＤゲート７８により、基準クロックＣＬＫの周期から入力バッファ１２とデータ出力バッファ１３の遅延時間を除いた周期のクロックＮ５が生成される。更に、クロックＮ５がＨレベルの間、発振器２１が発振動作を行ってパルス信号Ｎ６４をダウンカウンタ２２に供給し、ダウンカウンタ２２はパルス信号Ｎ６４をダウンカウントして、ダウン・カウントが終了したか否かを示す信号Ｎ１０を出力する。そして、この信号Ｎ１０によって、発振器制御部２３が、発振器２１，２５の周波数を制御する。ここまでの構成は、図４と同じである。
【０１１２】
第６の実施の形態例におけるクロック周期カウント回路１０及び遅延時間制御回路１４は、ダウンカウンタ２２により、クロック周期カウント動作を行い、クロックＮ５がＨレベルの期間にパルスＮ６４をダウンカウントする。そのために、ダウンカウンタ２２は、スイッチ７０を介してラッチ回路７１に接続され、そのラッチ回路７１のラッチデータはインバータ７２により反転され、ラッチデータの補数として初期値Ｎ８（Ｃ０〜Ｃ４）が生成される。
【０１１３】
即ち、電源が起動した時に、ラッチ回路７１をリセットして、ラッチデータを全てＬレベルにし、その補数データＣ０〜Ｃ４を全てＨレベルにして、ダウンカウンタ２２に初期データ（１１１１１）を設定する。そして、その後のクロックＮ５がＨレベルの期間に発生するパルス信号Ｎ６４に対して、ダウンカウンタ２２がダウンカウントし、クロックＮ５の立ち下がりエッジに応答してそのカウント値がラッチ回路７１にラッチされる。このラッチデータの補数が、クロック周期カウント値Ｎ８として、リセット信号Ｎ６３、Ｎ５４に応答してダウンカウンタ２２，２６に設定される。
【０１１４】
その後、繰り返し生成されるクロックＮ５に応答して、ダウンカウンタ２２がクロック周期カウント値Ｎ８からのダウンカウントを行い、発振器制御部２３が発振器２１，２５の周波数の制御を行う。やがて、発振器２１，２５の周波数が安定したところで、制御クロック生成部１１が制御クロックＮ５６の生成を開始する。
【０１１５】
上記の動作を行う為に、遅延時間制御部１４内には、ダウンカウンタ・リセット信号発生部７３と、初期動作制御部８０とが設けられる。ダウンカウンタ・リセット信号発生部７３は、インバータとＮＯＲゲートからなるパルス発生回路７４と、遅延回路７５と、ＮＡＮＤゲート７６と、インバータ７７を有する。ダウンカウンタ・リセット信号発生部７３は、図３９の初期動作のタイミングチャートに示される通り、電源が起動した後に生成するリセット信号RESETに応答して、リセット信号Ｎ６３を生成し（期間Ｔ１）、ダウンカウンタ２２にオールＨレベル（１１１１１）を設定する。その後期間Ｔ２において、ダウンカウンタ２２は、ダウンカウントして、クロック周期カウント値を検出する。また、ダウンカウンタ・リセット信号発生部７３は、その後の発振器制御動作において、基準クロックCLKに応答して毎回生成されるクロックＮ５の立ち下がりエッジに同期して、回路７４，７５，７６，７７によりリセット信号Ｎ６３を生成し（期間Ｔ３）、ラッチ回路７１のラッチデータの補数である初期値Ｎ８をダウンカウンタ２２に設定する。その後は、ダウンカウンタ２２は、ダウンカウント動作Ｔ４と初期値Ｎ８へのリセット動作Ｔ３とを繰り返す。
【０１１６】
初期動作制御部８０は、電源Ｖcc（Ｈレベル）を入力とし、クロックＮ２に応答してシフト動作するシフトレジスタ８１と、クロックＮ６０を入力としクロックＮ５に応答してシフト動作するシフトレジスタ８２と、ＮＯＲゲート８３とを有する。図３８は、この初期動作制御部８０の詳細回路図である。前段のシフトレジスタ８１は、２つのインバータからなるラッチ回路３００，３０１，３０２と、ＣＭＯＳトランスファーゲート３１０，３１１，３１２と、リセット用のトランジスタ３１６，３１７を有する。また、後段のシフトレジスタ８２は、ラッチ回路３０３，３０４と、トランスファーゲート３１３，３１４と、リセット用トランジスタ３１８と、遅延回路３１９とを有する。
【０１１７】
この初期動作制御部８０の機能は、図３９のタイミングチャート図に示される通り、第１に、シフトレジスタ８１がクロックＮ２の立ち上がりエッジと立ち下がりエッジに同期して入力のＨレベルを転送し、電源起動後の２番目のクロックＮ２の立ち上がりエッジ後に、ＮＡＮＤゲート７８を開いて、クロックＮ５の発生を開始することにある。即ち、リセット信号RESETによりトランジスタ３１６〜３１８が導通してそれぞれのノード（信号Ｎ６０）をＬレベルにした後に、２番目のクロックＮ２の立ち上がりエッジに同期してトランスファーゲート３１２が導通すると、信号Ｎ６０がＬレベルからＨレベルに変化する。この信号Ｎ６０によってＮＡＮＤゲート７８が開かれ、クロックＮ５が発振器２１に供給開始される。
【０１１８】
初期動作制御部８０の第２の機能は、スイッチ７０のオン・オフの制御を行うことにある。図３９に示される通り、リセット信号RESETに応答してスイッチ７０がオフにされ、その間ラッチ回路７１がリセットされる（期間Ｔ１）。次に、その後リセット信号RESETのＬレベルによってスイッチ７０がオンにされ、ダウンカウンタ２２のカウント値がラッチ回路７１にラッチされる。そして、最初のクロックＮ５の立ち下がりエッジの後に信号Ｎ６１がＨレベルに変化し、その後はスイッチ７０はオフに維持される。このオフ状態は、ラッチ回路３０４により維持される。
【０１１９】
以上の通り、クロック周期カウント回路１０及び遅延時間調整部１４は、図３９に示される通り、期間Ｔ１でラッチ回路７１をリセットしてダウンカウンタ２２を（１１１１）にリセットする。そして、２番目のクロックＮ２を利用して生成されるクロックＮ５のＨレベルの期間（期間Ｔ２）に、ダウンカウンタ２２が、（１１１１）からパルス信号Ｎ６４をダウンカウントし、そのカウント値がラッチ回路７１にラッチされる。そして、そのカウント値の補数が、クロック周期カウント値Ｎ８として、ダウンカウンタ２２、２６に設定される。その後は、期間Ｔ３にリセット信号Ｎ６３によりダウンカウンタ２２がリセットされ、期間Ｔ４でダウンカウントする動作が繰り返される。この動作により、発振器制御部２３は、前述した通り発振器２１、２５の周波数の調整を行う（期間Ｔ５）。
【０１２０】
次に、図３７の制御クロック生成部１１の構成と動作を説明する。制御クロック生成部１１は、初期動作制御部８４、発振器用クロック発生部９０、生後クロック用遅延発生部９３、及び制御クロックパルス幅調整部９６とを有し、基準クロックＣＬＫの立ち上がりエッジに位相同期した制御クロックＮ５６を生成する。
【０１２１】
初期動作制御部８４は、クロックレジスタ８５と、インバータ８６，８８及びＮＡＮＤゲート８７を有し、電源起動後に、クロックＮ１に同期してクロックシフトレジスタが入力のＨレベルを転送し、１０クロック後に信号Ｎ５７をＬレベルからＨレベルにして発振器用クロック発生部のパルスＮ５０の発生を開始させる。また、パルスＮ５０が発生開始するまでの周波数調整期間において、クロックＮ５８が、クロックＮ１に同期して生成されて、ダウンカウンタ２６にリセット信号Ｎ５４を供給し、ダウンカウンタ２６へのクロック周期カウント値Ｎ８の設定を行う。
【０１２２】
発振器用クロック発生部９０は、クロックＣＬＫ１（Ｎ１）の立ち上がりエッジに同期して負のパルスＮ５０を生成するパルス発生回路９１と、フリップフロップ９２とを有し、初期動作制御部８４により信号Ｎ５７がＬレベルからＨレベルに変化した後、発振器起動用のパルス信号Ｎ５０の発生を開始させる。図４０のタイミングチャートに示される通り、発振器起動用のパルス信号Ｎ５０は、基準クロックＣＬＫの立ち上がりエッジから入力バッファ１２の遅延（ａ）後に、立ち下がる。このパルス信号Ｎ５０によりフリップフロップ９２はセットされ、クロックＮ５１がＨレベルになる。それに応答して、発振器２５が発振動作を開始し、パルス信号Ｎ５２を生成し、ダウンカウンタ２６に供給する。
【０１２３】
ダウンカウンタ２６は、初期値Ｎ８からダウンカウントし、カウント値がゼロになると、パルス信号Ｎ５３を発生する。このパルス信号Ｎ５３の立ち上がりエッジに同期して、フリップフロップ９２がリセットされ、クロックＮ５１がＬレベルに立ち下がり、発振器２５の発振動作が停止する。そして、パルス信号Ｎ５３に応答して、遅延回路９４の遅延時間後にリセット信号Ｎ５４が発生し、ダウンカウンタ２６をリセットする。それにより、パルス信号Ｎ５３は再びＬレベルになり、次のダウンカウント可能状態になる。
【０１２４】
このように、発振器２５を制御する信号Ｎ５１は、開始信号Ｎ５０の立ち下がりエッジに同期してＨレベルになり、発振器２５の動作を開始させ、ダウンカウンタ２６が初期値Ｎ８のダウンカウントを終了するタイミングで発生するパルス信号Ｎ５３に同期して、発振器制御信号Ｎ５１はＬレベルに戻る。この動作が繰り返される。即ち、ダウンカウンタ２６は、クロックＮ５１の立ち上がりエッジから、初期値Ｎ８をダウンカウントする期間だけ遅延したパルス信号Ｎ５３を生成する。
【０１２５】
制御クロックパルス幅調整部９６は、遅延回路９７とフリップフロップ９８とを有し、ダウンカウンタ２６が生成するパルス信号Ｎ５３のパルス幅を広げて、制御クロックＮ５６を生成する。制御クロックＮ５６のパルス幅は、遅延回路９７の遅延時間に対応する。
【０１２６】
制御クロック生成部１１の一連の動作を要約すると、基準クロックＣＬＫの立ち上がりエッジから入力バッファ１２の遅延時間後に、開始信号Ｎ５０が立ち下がる。それに応答して、発振器制御クロックＮ５１がＨレベルになる。ダウンカウンタ２６は、初期値Ｎ８からパルス信号Ｎ５２をダウンカウントして、ゼロになるとパルス信号Ｎ５３を発生し、フリップフロップ９２を介して発振器制御クロックＮ５１をＬレベルにし、発振器２５を停止する。従って、発振器２５は初期値Ｎ８分のパルス信号Ｎ５２しか生成しないで、次の発振動作に備える。また、発振パルスＮ５２のパルス幅以上の遅延時間を持つ遅延回路９４による遅延時間後に、リセット信号Ｎ５４がダウンカウンタ２６をリセットし、次の動作に備える。
【０１２７】
第６の実施の形態例では、制御クロック生成部１１が、基準クロックＣＬＫの１周期の期間内で、ダウンカウンタの動作開始と終了を行う。そのために、終了を制御するパルス信号Ｎ５３のパルス幅は狭くなっている。つまり、パルス信号Ｎ５３の立ち上がりエッジで信号Ｎ５１がＬレベルになり発振器２５が停止し、パルス信号Ｎ５３の立ち下がりエッジで信号Ｎ５１は立ち上がり可能状態になり、発振器２５は開始可能状態になる。そして、その後の開始信号Ｎ５０の立ち下がりエッジに同期して、発振器２５が発信動作を開始する。従って、パルス信号Ｎ５３のパルス幅は十分に狭くしておく必要がある。そのため、制御クロックパルス幅調整部９６により、パルス信号Ｎ５３のパルス幅を広げた制御クロックＮ５６が生成される。
【０１２８】
図４０に示される通り、信号Ｎ５１のＨレベル期間（ｂ）は、発振器２５とダウンカウンタ２６との遅延時間に対応し、信号Ｎ５３の立ち上がりエッジから次の基準クロックＣＬＫの立ち上がりエッジまでの期間（ｃ）は、データ出力バッファ１３の遅延時間に対応する。
【０１２９】
第６の実施の形態例におけるクロック周期カウント回路１０及び遅延時間調整部１４は、第１の実施の形態例に適用することもできる。また、第６の実施の形態例における制御クロック生成部１１も、第１の実施の形態例に適用することもできる。
【０１３０】
また、第６の実施の形態例におけるダウンカウンタ２２，２６は、共にアップカウンタであっても良い。その場合も、カウンタ２２の補数がカウンタ２６に初期値として設定され、カウンタ２６がカウントアップしてオーバーフローするタイミングでパルス信号Ｎ５３が生成されれば良い。
【０１３１】
同様に、第１〜第５の実施の形態例においても、カウンタはアップカウンタであっても良い。その場合は、それぞれのカウント終了後の信号は、オーバーフローするタイミングで生成される。第１〜第５のダウンカウンタがアップカウンタとして使用される場合は、クロック周期カウント回路内のアップカウンタは、ダウンカウンタにすることが好ましい。
【０１３２】
上記の実施の形態例について、更に整理すると、以下の通りである。但し、本発明が以下のものに限定されることはない。
【０１３３】
（１）基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
前記基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する制御クロック生成部とを有することを特徴とするセルフ・タイミング制御回路。
【０１３４】
（２）上記（１）において、
前記クロック周期カウント回路は、前記基本クロックの周期に対応するの期間前記発振パルスを生成する第１の発振回路と、前記第１の発振回路が生成する前記発振パルスをカウントする第１のカウンタとを有することを特徴とするセルフ・タイミング制御回路。
【０１３５】
（３）上記（２）において、
前記クロック周期カウント回路は、更に、リセット信号に応答して、前記基本クロックの周期に対応するパルス幅のカウント用クロックを生成するカウント用クロック生成回路を有し、前記第１の発振回路は、前記カウント用クロックに応答して前記発振パルスを生成することを特徴とするセルフ・タイミング制御回路。
【０１３６】
（４）上記（１）乃至（３）のいずれかの請求項において、
前記制御クロック生成部は、前記基本クロックに応答して発振を開始する第２の発振回路と、前記第２の発振回路が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを有することを特徴とするセルフ・タイミング制御回路。
【０１３７】
（５）上記（４）において、
前記制御クロック生成部内において、前記第２のカウンタが前記クロック周期カウント値までカウントしたタイミングで、前記第２の発振回路は発振動作を停止し、前記第２のカウンタはリセットされることを特徴とするセルフ・タイミング制御回路。
【０１３８】
（６）上記（４）において、
更に、前記基本クロックの周波数を１／Ｎ（Ｎは２以上の整数）に分周した分周クロックを生成する分周回路を有し、
前記制御クロック生成部は、前記第２の発振器及び第２のカウンタとをＮ層有し、各層の第２の発振器は、前記分周クロック及びその逆相分周クロックに応答して発振を開始し、各層の第２のカウンタが生成する制御クロックが合成されて合成制御クロックが生成されることを特徴とするセルフ・タイミング制御回路。
【０１３９】
（７）上記（１）乃至（３）のいずれかにおいて、
前記クロック周期カウント値は、前記基本クロックの周期の期間より所定のダミー遅延時間短い期間に対応するカウント値であり、前記所定のダミー遅延時間は、少なくとも前記基本クロックの入力バッファの遅延時間を有することを特徴とするセルフ・タイミング制御回路。
【０１４０】
（８）上記（１）乃至（３）のいずれかにおいて、
前記クロック周期カウント回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数を、前記クロック周期カウント値の大または小に応じて、低周波数または高周波数に切り換えることを特徴とするセルフ・タイミング制御回路。
【０１４１】
（９）上記（１）において、
前記クロック周期カウント回路は、前記基本クロックの周期に対応する期間前記発振パルスをカウントする第１のカウンタを有し、
前記制御クロック生成部は、前記基本クロックに応答して発振を開始する第２の発振回路と、前記第２の発振回路が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを有し、
前記第１のカウンタがカウントしたカウント値の補数が、前記第２のカウンタに初期値として設定されることを特徴とするセルフ・タイミング制御回路。
【０１４２】
（１０）基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記基本クロックの周期に対応する期間の終了時の調整用カウント値に応じて、発振器制御信号を生成する遅延時間調整回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する制御クロック生成部とを有し、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数が、前記発振器制御信号により、前記調整用カウント値が前記クロック周期カウント値に整合する様に制御されることを特徴とするセルフ・タイミング制御回路。
【０１４３】
（１１）上記（１０）において、
前記クロック周期カウント値は、前記基本クロックの周期の期間より所定のダミー遅延時間短い期間に対応するカウント値であり、前記所定のダミー遅延時間は、少なくとも前記基本クロックの入力バッファの遅延時間を有することを特徴とするセルフ・タイミング制御回路。
【０１４４】
（１２）上記（１０）において、
前記クロック周期カウント値は、前記基本クロックの周期の期間より所定のダミー遅延時間短い期間に対応するカウント値であり、前記所定のダミー遅延時間は、少なくとも前記基本クロックの入力バッファの遅延時間及び前記制御クロックに応答して出力信号を出力する出力バッファの遅延時間を有することを特徴とするセルフ・タイミング制御回路。
【０１４５】
（１３）上記（１０）において、
前記遅延時間調整回路は、前記基本クロックに応答して発振を開始する第１の発振器と、前記第１の発振器が生成する前記発振パルスをカウントする第１のカウンタとを有し、前記基本クロックの周期に対応する期間の終了時の前記発振パルスの位相に応じて、前記発振器制御信号を生成し、
前記発振器制御信号によって、前記第１の発振器の周波数が制御されることを特徴とするセルフ・タイミング制御回路。
【０１４６】
（１４）上記（１０）または（１３）において、
前記制御クロック生成部は、前記基本クロックに応答して発振を開始する第２の発振器と、前記第２の発振器が生成する前記発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを有し、
前記発振器制御信号によって、前記第２の発振器の周波数が制御されることを特徴とするセルフ・タイミング制御回路。
【０１４７】
（１５）上記（１４）において、
前記制御クロック生成部内において、前記第２のカウンタが前記クロック周期カウント値までカウントしたタイミングで、前記第２の発振回路は発振動作を停止し、前記第２のカウンタはリセットされることを特徴とするセルフ・タイミング制御回路。
【０１４８】
（１６）上記（１４）において、
更に、前記基本クロックの周波数を１／Ｎ（Ｎは２以上の整数）に分周した分周クロックを生成する分周回路を有し、
前記制御クロック生成部は、前記第２の発振器及び第２のカウンタとをＮ層有し、各層の第２の発振器は、前記分周クロック及びその逆相分周クロックに応答して発振を開始し、各層の第２のカウンタが生成する制御クロックが合成されて合成制御クロックが生成されることを特徴とするセルフ・タイミング制御回路。
【０１４９】
（１７）上記（１０）において、
更に、前記リセット信号に応答して、前記基本クロックの周期に対応する期間、発振パルスをカウントして、前記基本クロックの半周期に対応する半周期カウント値を生成するクロック半周期カウント回路を有し、
前記制御クロック生成部は、更に、前記制御クロックに同期して発振パルスのカウントを開始し、前記半周期カウント値までカウントしたタイミングで、半周期制御クロックを生成することを特徴とするセルフ・タイミング制御回路。
【０１５０】
（１８）上記（１７）において、
更に、前記基本クロックに同期して発振パルスのカウントを開始し、前記基本クロックの周期の終了時の半周期調整用カウント値に応じて、半周期用発振器制御信号を生成する半周期遅延時間調整回路を有し、
前記半周期カウント回路と半周期遅延時間調整回路がカウントする前記発振パルスの周波数が、前記半周期用発振器制御信号により、前記半周期調整用カウント値が前記半周期カウント値に整合するように制御されることを特徴とするセルフ・タイミング制御回路。
【０１５１】
（１９）上記（１０）において、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数を、前記クロック周期カウント値の大または小に応じて、低周波数または高周波数に切り換えることを特徴とするセルフ・タイミング制御回路。
【０１５２】
（２０）基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
前記基本クロックの周期に対応する期間発振パルスを生成する第１の発振器と、前記第１の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第１のカウンタとを含むクロック周期カウント回路と、
前記基本クロックに応答して発振を開始する第２の発振器と、前記第２の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを含む制御クロック生成部とを有し、
前記第１のカウンタのオーバフロー動作の有無に応じて、前記第１及び第２の発振器の周波数を低下または上昇させること特徴とするセルフ・タイミング制御回路。
【０１５３】
（２１）上記（２０）において、
前記第１及び第２の発振器は、それぞれ周波数の異なる複数の発振器を有し、前記第１のカウンタのオーバーフロー動作の有無に応じて、前記複数の発振器を低周波数用発振器と高周波用発振器とで切り換えることを特徴とするセルフ・タイミング制御回路。
【０１５４】
（２２）基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間発振パルスを生成する第１の発振器と、前記第１の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第１のカウンタとを含むクロック周期カウント回路と、
前記基本クロックに応答して発振を開始する第２の発振器と、前記第２の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを含む制御クロック生成部と
前記基本クロックに応答して発振を開始する第３の発振器と、前記第３の発振器が生成する発振パルスをカウントする第３のカウンタとを含み、前記基本クロックの周期に対応する期間の終了時の前記発振パルスの位相に応じて、発振器制御信号を生成する遅延時間調整回路とを有し、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数が、前記発振器制御信号により、前記終了時の第３のカウンタのカウント値が前記クロック周期カウント値に整合する様に制御され、
前記第１のカウンタのオーバフロー動作の有無に応じて、前記第１及び第２の発振器の周波数を低下または上昇させること特徴とするセルフ・タイミング制御回路。
【０１５５】
（２３）基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間発振パルスを生成する第１の発振器と、前記第１の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第１のカウンタとを含み、更に、前記クロック周期カウント値が第１のカウンタに初期値として設定され、前記第１の発振器が生成する発振パルスをカウントして前記基本クロックの周期に対応する期間の終了時に発振器制御信号を生成するクロック周期カウント及び遅延時間調整回路と、
前記基本クロックに応答して発振を開始する第２の発振器と、前記第２の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを含む制御クロック生成部とを有し、
前記発振器の周波数が、前記発振器制御信号により、前記終了時の第１のカウンタのカウント値が前記クロック周期カウント値に整合する様に制御されること特徴とするセルフ・タイミング制御回路。
【０１５６】
（２４）上記（２３）において、
前記第１のカウンタ及び第２のカウンタは、共に、ダウンカウンタ又はアップカウンタで構成され、前記第１のカウンタのカウンタ値の補数が、前記初期値として前記１及び第２のカウンタに設定されることを特徴とするセルフ・タイミング制御回路。
【０１５７】
【発明の効果】
以上説明した通り、本発明によれば、基本クロックと所定の位相関係を有して同期する制御クロックを生成するセルフ・タイミング制御回路であって、大規模な可変遅延回路を有することなく、高精度にしかも短時間でロックオンすることができるセルフ・タイミング制御回路を提供することができる。
【図面の簡単な説明】
【図１】従来のセルフ・タイミング制御回路であるＤＬＬ回路を示す図である。
【図２】本発明のセルフ・タイミング制御回路の概略図である。
【図３】第２の発明のセルフ・タイミング制御回路の概略図である。
【図４】本発明の第１の実施の形態例のセルフ・タイミング制御回路の詳細構成図である。
【図５】第１の実施の形態例の動作タイミングチャート図である。
【図６】第１の実施の形態例の動作タイミングチャート図である。
【図７】第１の実施の形態例の動作タイミングチャート図である。
【図８】１ショットクロック発生器１８の構成例を示す図である。
【図９】１ショットクロック発生器１８の動作タイミングチャート図である。
【図１０】発振器１９，２１，２５，２８の構成例を示す図である。
【図１１】発振器の動作タイミングチャート図である。
【図１２】アップカウンタ２０用の発振器１９の第２の構成例を示す図である。
【図１３】発振器１９の動作タイミングチャート図である。
【図１４】発振器制御部２３の構成例を示す図である。
【図１５】発振器制御部２３の動作タイミングチャート図である。
【図１６】第２の実施の形態例のセルフ・タイミング制御回路の構成図である。
【図１７】第３の実施の形態例のセルフ・タイミング制御回路の全体構成図である。
【図１８】図１７における１８０度用の遅延時間調整回路１００の拡大図である。
【図１９】図１７における制御クロック生成部１１の拡大図である。
【図２０】第３の実施の形態例の動作タイミングチャート図である。
【図２１】第３の実施の形態例の動作タイミングチャート図である。
【図２２】発振器１１９，１２１の構成例を示す図である。
【図２３】発振器１１９，１２１の動作タイミングチャート図である。
【図２４】発振器１２５，１２８の構成例を示す図である。
【図２５】発振器１２５，１２８の動作タイミングチャート図である。
【図２６】第４の実施の形態例のセルフ・タイミング制御回路の半分の構成をそれぞれ示す図である。
【図２７】第４の実施の形態例のセルフ・タイミング制御回路の半分の構成をそれぞれ示す図である。
【図２８】第４の実施の形態例のセルフ・タイミング制御回路の動作タイミングチャート図である。
【図２９】高速発振器１９Ｆの構成を示す図である。
【図３０】低速発振器１９Ｓの構成を示す図である。
【図３１】高速発振器２１Ｆ、２５Ｆ、２８Ｆの構成例を示す図である。
【図３２】低速発振器２１Ｓ、２５Ｓ、２８Ｓの構成例を示す図である。
【図３３】第５の実施の形態例のセルフ・タイミング制御回路の構成図である。
【図３４】第５の実施の形態例の発振器の構成例を示す図である。
【図３５】発振器スピード選択回路の構成例を示す図である。
【図３６】発振器スピード選択回路の動作タイミングチャート図である。
【図３７】第６の実施の形態例におけるセルフ・タイミング制御回路の詳細図である。
【図３８】セルフ・タイミング制御回路内の初期動作制御部の詳細回路図である。
【図３９】第６の実施の形態例におけるセルフ・タイミング制御回路の動作を示すタイミングチャートである。
【図４０】第６の実施の形態例におけるセルフ・タイミング制御回路の動作を示すタイミングチャートである。
【符号の説明】
１０ クロック周期カウント回路
１１ 制御クロック生成部
１４ 遅延時間調整回路
１８ １ショットクロック発生回路
１９，２１，２５，２８ 発振器
２０ アップカウンタ
２２，２６，２９ ダウンカウンタ
２３ 発振器制御回路
【発明の属する技術分野】
本発明は、基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路に関し、簡単な回路構成で、短時間でロックオンすることができ、高速クロックに対して高精度にタイミング制御を行うことができるセルフ・タイミング制御回路に関する。
【０００２】
【従来の技術】
最近の高速メモリデバイスとして、同期型ＤＲＡＭが注目されている。この様な高速動作を行うデバイスは、コントローラからクロックに同期してコマンド信号、アドレス信号、データ信号等が供給され、クロックに同期してデータ信号が出力される。上記の様に、クロックをストローブ信号に利用することで、高速動作を実現する。
【０００３】
かかるデバイスにおいて、外部から供給されるクロックを一旦内部に取り込み、ストローブ信号として制御信号を生成する場合、内部回路での遅延特性により、供給されるクロックと位相が整合しなくなる。そのために、デバイス内部には、供給されるクロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路が設けられる。
【０００４】
従来の一般的なセルフ・タイミング制御回路は、供給クロックを１周期分またはその倍数分遅らせて制御クロックを生成するディレー・ロックド・ループ回路（以下単に、ＤＬＬ回路）が利用される。
【０００５】
図１は、従来のセルフ・タイミング制御回路であるＤＬＬ回路を示す図である。図１において、外部クロック信号CLK は、入力バッファ１を介して、可変遅延回路２および可変遅延回路４に供給されると同時に、位相比較回路７の第１入力として供給される。可変遅延回路４に入力されたクロック信号c-clk から、ダミーデータ出力バッファ５およびダミー入力バッファ６を介して、遅延クロック信号d-i-clk が生成され、その遅延クロック信号d-i-clk は、位相比較回路７の第２入力として供給される。位相比較回路７は、二つの入力信号c-clk とd-i-clk の位相を比較し、比較結果を遅延制御回路８に出力する。遅延制御回路８は、位相比較結果に応じて、可変遅延回路２および可変遅延回路４の遅延量を制御する。可変遅延回路２に入力されたクロック信号c-clk は、遅延制御回路８によって制御された遅延量を与えられた後、制御クロックｎ０としてデータ出力バッファ３に供給される。データ出力バッファ３は、供給された制御クロック信号ｎ０に同期して、データＤＡＴＡをとりこみ外部へデータ出力データＤout として出力する。
【０００６】
尚、制御クロックｎ０が、入力バッファのストローブ信号として利用される場合は、ダミーデータ出力バッファ５は不要である。
【０００７】
かかるＤＬＬ回路は、例えば、本出願人が既に出願した特願平８−３３９９８８（平成８年１２月１９日出願、特開平１０−１１２１８２、平成１０年４月２８日公開）に詳細に記載されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のＤＬＬ回路では、可変遅延回路２，４は多数の単位遅延回路を直列に接続した構成を有する。従って、生成される制御クロックのタイミングを高精度に制御するためには、単位遅延回路の遅延量を小さくしてその回路数を多くする必要がある。そのため可変遅延回路が大規模化し、チップ上の占有面積が大きくなり、集積回路デバイスの高集積化を妨げる一因となる。
【０００９】
更に、例えば１００ＭＨｚを超える動作速度に対応するためには、極めて高い精度のタイミング制御が必要となるが、可変遅延回路を大規模化しても、単位遅延回路の遅延量を可変単位としたデジタル式のタイミング制御を行なう限り、単位遅延回路の遅延量より細かい精度でのタイミング制御には対応できない。
【００１０】
また、電源投入時やパワーダウン状態から復帰した場合は、従来のＤＬＬ回路は、一旦リセットされてから位相が一致する様にフィードバック動作を行うので、ロックオンするまで長時間を要する問題がある。
【００１１】
そこで、本発明の目的は、回路規模が小さく且つ高精度で制御クロックのタイミングを制御することができるセルフ・タイミング制御回路を提供することにある。
【００１２】
更に、本発明の目的は、アナログ式で制御クロックのタイミングを制御することができるセルフ・タイミング制御回路を提供することにある。
【００１３】
更に、本発明の目的は、リセットされてから短期間でロックオン状態になることができるセルフ・タイミング制御回路を提供することにある。
【００１４】
【課題を解決するための手段】
本発明にかかるセルフ・タイミング制御回路は、基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路を有する。このクロック周期カウント回路により、基本クロックの周期に対応する期間のカウント値が計測される。更に、基本クロックに同期して発振パルスのカウントを開始し、クロック周期カウント値までカウントしたタイミングで、制御クロックを生成する制御クロック生成部を有する。その結果、計測されたカウント値になるまでカウントする時間だけ基本クロックから遅延した制御クロックが生成され、制御クロックは基本クロックから１周期またはその整数倍遅れたタイミングを有する。
【００１５】
この構成によれば、リセット時において、供給される基本クロックの周期に対応する期間に、制御クロック生成部の遅延時間が設定されるので、ロックオンになるまでの期間を短くすることができる。
【００１６】
別の発明にかかるセルフ・タイミング制御回路は、更に、基本クロックに同期して発振パルスのカウントを開始し、基本クロックの周期に対応する期間の終了時の調整用カウント値に応じて、発振器制御信号を生成する遅延時間調整回路を有する。そして、発振器制御信号に従って、調整用カウント値が前記クロック周期カウント値に整合する様に、上記の発振パルスの周波数が制御される。
【００１７】
従って、従来の如く大規模な可変遅延回路とそれに伴う遅延制御回路を設ける必要がない。また、発振器の周波数の調整は、微調整が比較的容易にできるので、タイミングの調整可能な範囲を狭くすることができ、高精度のタイミング制御を可能にする。
【００１８】
更に、別の発明では、上記の発振クロックの周波数を、クロック周期カウント値の大または小に応じて、高周波数または低周波数に可変制御する。こうすることにより、内蔵されるカウンタの段数を増やすことなく、幅広い基本クロックの周波数に対応して、制御クロックを生成することができる。そのためには、発振クロックを生成する発振器を複数種類設け、クロック周期カウント値の大、小に応じて、その発振器を切換するようにする。或いは、発振器内部の動作を切換可能にする。
【００１９】
上記の目的を達成する為に、本発明は、基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
前記基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する制御クロック生成部とを有することを特徴とする。
【００２０】
かかる構成によれば、基本クロックの周期に対応する期間を計測して、その後、その計測結果に従って基本クロックを遅延させるので、生成される制御クロックは基本クロックから周期に対応する期間分だけ遅延したクロックとなる。
【００２１】
更に、上記の目的を達成するために、別の発明は、基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記基本クロックの周期に対応する期間の終了時の調整用カウント値に応じて、発振器制御信号を生成する遅延時間調整回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する制御クロック生成部とを有し、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数が、前記発振器制御信号により、前記調整用カウント値が前記クロック周期カウント値に整合する様に制御されることを特徴とする。
【００２２】
上記の構成によれば、基本クロックの周期に対応する期間を計測して、その後、その計測結果に従って基本クロックを遅延させ、更に、その後の基本クロックの周期に対応する期間に対応させて発振パルスの周波数をアナログ的に制御することで、供給される基本クロックの周期に対応する期間に制御クロックの遅延時間を正確に整合させることができる。
【００２３】
更に、上記の目的を達成するために、別の発明は、基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
前記基本クロックの周期に対応する期間発振パルスを生成する第１の発振器と、前記第１の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第１のカウンタとを含むクロック周期カウント回路と、
前記基本クロックに応答して発振を開始する第２の発振器と、前記第２の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを含む制御クロック生成部とを有し、
前記第１のカウンタのオーバフロー動作の有無に応じて、前記第１及び第２の発振器の周波数を低下または上昇させること特徴とする。
【００２４】
上記の構成によれば、供給される基本クロックの周期の長短に柔軟に対応することができる。
【００２５】
更に、上記の目的を達成するために、別の発明は、基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間発振パルスを生成する第１の発振器と、前記第１の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第１のカウンタとを含むクロック周期カウント回路と、
前記基本クロックに応答して発振を開始する第２の発振器と、前記第２の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを含む制御クロック生成部と
前記基本クロックに応答して発振を開始する第３の発振器と、前記第３の発振器が生成する発振パルスをカウントする第３のカウンタとを含み、前記基本クロックの周期に対応する期間の終了時の前記発振パルスの位相に応じて、発振器制御信号を生成する遅延時間調整回路とを有し、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数が、前記発振器制御信号により、前記終了時の第３のカウンタのカウント値が前記クロック周期カウント値に整合する様に制御され、
前記第１のカウンタのオーバフロー動作の有無に応じて、前記第１及び第２の発振器の周波数を低下または上昇させること特徴とする。
【００２６】
上記の構成によれば、供給される基本クロックの周期の長短に柔軟に対応することができる。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００２８】
図２は、本発明のセルフ・タイミング制御回路の概略図である。図２に示した概略構成によれば、セルフ・タイミング制御回路は、外部から供給される基本クロックＣＬＫと所定の位相関係をもって同期する制御クロックＮ１３を生成する。制御クロックＮ１３は、例えば、基本クロックＣＬＫの立ち上がりエッジに同期して立ち上がる１周期遅れのクロックであり、制御クロックＮ１３の立ち上がりエッジに応答して、データＤＡＴＡがデータ出力バッファ１３から出力データＤout として出力される。従って、制御クロック生成部１１は、基本クロックＣＬＫの１周期から入力バッファ１２と出力バッファ１３の遅延時間を除いた時間だけ、クロックＣＬＫ１を遅延させる機能を有する。基本クロックＣＬＫに同期して、内部の入力バッファから入力信号を取り込む為に制御クロックＮ１３を生成する場合は、制御クロック生成部１１の遅延時間は、基本クロックＣＬＫの１周期から入力バッファ１２の遅延時間を除いた時間になる。
【００２９】
図２のセルフ・タイミング制御回路は、クロックＣＬＫ１の周期に対応する期間、発振パルスＮ７をカウントして、クロック周期カウント値Ｎ８を生成するクロック周期カウント回路１０と、クロックＣＬＫ１に同期して発振パルスＮ１２のカウントを開始し、クロック周期カウント値Ｎ８までカウントしたタイミングで、制御クロックＮ１３を生成する制御クロック生成部１１とを有する。クロック周期カウント回路１０には、リセット信号ＲＥＳＥＴに応答して、クロックＣＬＫ１の１周期分に相当するパルス幅（より正確には、制御クロック生成部１１の遅延時間分のパルス幅）のクロックＮ６を、１ショットだけ形成する１ショットクロック発生部１８と、クロックＮ６の期間だけ発振動作する発振器１９と、その発振パルスＮ７の数をカウントするアップカウンタ２０とが含まれる。かかる構成により、クロック周期カウント回路１０は、リセット信号に応答して、供給される基本クロックＣＬＫの周期に対応する期間での発振パルスＮ７の個数を、アップカウンタ２０のカウンタ値Ｎ８として生成する。このクロック周期カウント値Ｎ８は、ダウンカウンタ２６に設定される。
【００３０】
また、制御クロック生成部１１は、クロックＣＬＫ１の立ち上がりエッジで発振を開始する発振器２５と、その発振クロックＮ１２をクロック周期カウント値Ｎ８までカウントするダウンカウンタ２６とを有する。そして、ダウンカウンタ２６が、クロック周期カウント値Ｎ８をカウントし終わるタイミングで、制御クロックＮ１３が出力される。従って、基本クロックＣＬＫ１の立ち上がりエッジから、リセット時に計測したクロックの周期に対応する期間だけ遅延して、制御クロックＮ１３が生成される。その結果、制御クロックＮ１３は、基本クロックＣＬＫ１の立ち上がりエッジに同期したクロックとして、出力バッファ１３の動作タイミングを制御する。
【００３１】
図３は、第２の発明のセルフ・タイミング制御回路の概略図である。このセルフ・タイミング制御回路は、基本クロックＣＬＫと所定の位相関係をもって同期する制御クロックＮ１３を生成する。そして、クロック周期カウント回路１０は、リセット信号ＲＥＳＥＴに応答して、クロックＣＬＫ１の周期に対応する期間、発振パルスＮ７をカウントして、クロック周期カウント値Ｎ８を生成する。また、遅延時間調整回路１４は、クロックＣＬＫ１に同期して発振パルスＮ９のカウントを開始し、基本クロックの周期に対応する期間の終了時の調整用カウント値Ｎ１０に応じて、発振器制御信号Ｎ１１を生成する。更に、制御クロック生成部１１は、クロックＣＬＫ１に同期して発振パルスＮ１２のカウントを開始し、クロック周期カウント値Ｎ８までカウントしたタイミングで、制御クロックＮ１３を生成する。そして、遅延制御調整回路１４及び制御クロック生成部１１がカウントする発振パルスＮ９、Ｎ１２の周波数が、発振器制御信号Ｎ１１により、調整用カウント値Ｎ１０がクロック周期カウント値Ｎ８に整合する様に制御される。
【００３２】
図３のクロック周期カウント回路１０と制御クロック生成回路１１の構成は、発振器の周波数が発振器制御信号Ｎ１１により制御されていることが、図２の例と異なる。図３の例では、入力バッファ１２の出力クロックＣＬＫ１が遅延パルス生成部１５に供給され、クロック周期から入力バッファ１２とデータ出力バッファ１３の遅延時間を除いたパルス幅のクロックＮ５が生成される。このクロックＮ５から、リセット信号ＲＥＳＥＴに応答して、１ショットのパルス信号Ｎ６が生成され、クロック周期カウント値Ｎ８のカウントに利用される。
【００３３】
遅延時間調整回路１４は、常時、クロックＮ５のパルス幅の期間だけ発振器２１が発振パルスＮ９を生成し、クロック周期カウント値Ｎ８が設定されているダウンカウンタ２２がその発振クロックＮ９をダウンカウントする。そして、クロックＮ５の立ち下がりエッジのタイミングで、調整用のカウント値Ｎ１０が出力される。より正確には、そのタイミングでＨレベルまたはＬレベルの信号Ｎ１０が出力される。この信号Ｎ１０に従って、発振器制御部２３は、発振器の周波数を制御する発振器制御信号Ｎ１１を生成する。この発振器制御信号Ｎ１１により、それぞれの発振器１９，２１，２５の周波数が、ダウンカウンタ２２の出力Ｎ１０がクロックＮ５の周期の終了時において、ちょうどクロック周期カウント値に整合するように、制御される。その結果、同じ周波数の発振クロックＮ１２をカウントしているダウンカウンタ２６が生成する制御クロックＮ１３のタイミングは、クロックＮ５の周期の終了時のタイミングと同じ制御される。
【００３４】
上記の構成であれば、リセット信号に応答して、制御クロック生成回路１１における遅延時間が、ラフに設定される。その後は、供給されるクロックＣＬＫの周期に応じて発振器の周波数が制御されて、その周期に応じた遅延時間に、上記制御クロック生成回路１１の遅延時間が制御される。発振器の周波数の制御は、後述するとおり略アナログ的に行うことができるので、タイミングの制御を小規模な回路で高精度の行うことができる。
【００３５】
［第１の実施の形態例］
図４は、本発明の第１の実施の形態例のセルフ・タイミング制御回路の詳細構成図である。また、図５，６，７は、第１の実施の形態例の動作タイミングチャート図である。この第１の実施の形態例は、図３に示した第２の発明に対応する実施の形態例である。以下、これらの図を参照して、詳細に説明する。
【００３６】
本実施の形態例は、図３と同様に、クロック周期カウント回路１０、遅延時間調整部１４及び制御クロック生成部１１から構成される。外部クロック信号CLK は、入力バッファ１２を介して１／２分周器９に供給される。１／２分周器９は、クロック信号Ｎ１の１周期分のパルス幅を持った１／２分周クロックＮ２を生成する。１／２分周クロックＮ２は、ダミー遅延回路１５で遅延したクロック信号Ｎ３と共にNAND回路１６に入力される。NAND回路１６の出力Ｎ４は、インバータ１７を介して、１ショットクロック発生器１８および発振器２１に供給される。クロック信号Ｎ５のパルス幅は、図５に示されるように、１／２分周クロックＮ２のパルス幅よりもダミー遅延回路１５の遅延量分短くなる。このダミー遅延回路１５の遅延時間は、例えば、入力バッファ１２，１／２分周器９及びデータ出力回路１３の遅延時間に設定される。また、１／２分周クロックＮ２および1/2 分周クロックの反転信号Ｎ１４は、遅延クロック生成部１１内の発振器２５および発振器２８にそれぞれ供給される。
【００３７】
［クロック周期カウント動作（図５参照）］
集積回路デバイスに電源が印加されクロックＣＬＫが供給されはじめると、まず、ダウンカウンタ（(1) 〜(3) ）２２，２６，２９の初期値設定が行なわれる。初期値設定の際には、リセット信号RESET が１ショットクロック発生器１８と、アップカウンタ２０と、発振器制御部２３にそれぞれ供給される。
【００３８】
１ショットクロック発生器１８は、リセット信号RESET が供給されてから１周期後に、クロック信号Ｎ５の１パルス分だけの信号Ｎ６を、発振器１９に供給する。発振器１９は、信号Ｎ６の立ち上がりエッジに同期してパルス信号の発生を開始する。そして、信号Ｎ６がＨレベルになっている間、発振パルス信号Ｎ７を発生して、アップカウンタ２０に供給する。尚、１ショットクロック発生器１８および発振器１９の構成例および動作については、後述する。
【００３９】
アップカウンタ２０は、発振器１９からの発振パルス信号Ｎ７の立ち上がりエッジをカウントアップし、その結果算出されたパルス数Ｎ８を、ダウンカウンタ初期値としてダウンカウンタ（(1) 〜(3) ）２２，２６，２９に供給する。図５の場合には、６個の立ち上がりエッジがカウントされ、00110 というバイナリデータＮ８が、ダウンカウンタ（(1) 〜(3) ）２２，２６，２９に設定される。
【００４０】
［発振器の周波数制御（図６参照）］
上記クロック信号Ｎ５は、遅延時間制御部１４内の発振器２１に供給され、クロック信号Ｎ５の反転信号は、ダウンカウンタ２２にリセット信号として供給される。発振器２１は、供給されたクロック信号Ｎ５の立ち上がりエッジに同期してパルス信号Ｎ９の発生を開始する。そして、クロック信号Ｎ５がＨレベルになっている間、パルス信号Ｎ９を発生しダウンカウンタ２２に供給する。ダウンカウンタ２２は、発振器２１から供給されるパルス信号Ｎ９の立ち上がりエッジを初期値のＮ８＝６からカウントダウンする。クロック信号Ｎ５の立ち下がりエッジでカウントダウンが終了するが、０までカウントダウンされた場合はＨレベルの信号Ｎ１０が、０に到達しない場合はＬレベルの信号Ｎ１０が出力され、発振器制御部２３に供給される。ダウンカウンタ２２は、クロック信号Ｎ５の立ち下がりのタイミングでリセットされ、リセット後、信号Ｎ１０はＬレベルになり、カウンタ数値は初期値に戻される。
【００４１】
ダウンカウンタ２２の出力信号Ｎ１０の、リセット時のレベルに基づいて、発振器制御信号Ｎ１１を各発振器（(0) 〜(3) ）１９，２１，２５，２８に供給することにより、発振器制御部２３は、各発振器で発生するパルス信号Ｎ７、Ｎ９，Ｎ１２、Ｎ１５の周波数を微調整する。図６に示される通り、信号Ｎ１０がＨレベルの時には、発振器からのパルス信号周波数を低く、Ｌレベルの時には発振器からのパルス信号周波数を高くするように制御される。発振器制御部２３は、この動作を繰り返して、図６に示すように、パルス信号Ｎ５の立ち下がりエッジと、発振器２１で発生する最後のパルス信号Ｎ９の立ち上がりエッジを一致させる。
【００４２】
［データ出力タイミング制御（図７参照）］
1/2 分周クロックＮ２は、発振器２５に供給され、1/2 分周クロックＮ２の反転信号／Ｎ２は、ダウンカウンタ２６にリセット信号として供給される。発振器２５は、供給された1/2 分周クロックＮ２の立ち上がりエッジに同期して、パルス信号Ｎ１２の出力を開始する。そして、1/2 分周クロックＮ２がＨレベルになっている間、パルス信号Ｎ１２を発生して、ダウンカウンタ２６に供給する。ダウンカウンタ２６は、発振器２５からのパルス信号Ｎ１２の立ち上がりエッジを、初期値Ｎ８＝６からカウントダウンする。カウンタ値が０に到達すると、Ｈレベル信号Ｎ１３が後段のＮＯＲ回路３１に供給される。ダウンカウンタ２６は、1/2 分周クロックＮ２の立ち下がりのタイミングでリセットされ、ダウンカウンタ２６の出力信号Ｎ１３はＬレベルになり、カウンタ値は初期値に戻される。
【００４３】
発振器２８およびダウンカウンタ２９の動作は、発振器２５およびダウンカウンタ２６と基本的には同様である。ただし、異なるのは、発振器２８およびダウンカウンタ２９に入力される信号Ｎ１４、／Ｎ１４が、発振器２５およびダウンカウンタ２６にそれぞれ入力される信号Ｎ２，／Ｎ２のそれぞれ反転信号という点である。そのため、ダウンカウンタ２６およびダウンカウンタ２９からのパルス信号Ｎ１３、Ｎ１６は、図７に示される通り、外部クロック信号CLK を基準にして360 度の位相差で交互に発生する。
【００４４】
ダウンカウンタ２６およびダウンカウンタ２９からの出力信号Ｎ１３，Ｎ１６は、ＮＯＲゲート３１とインバータ３２により、論理和がとられ、制御クロックＮ１７が生成される。これにより制御信号Ｎ１７は、外部クロックCLK と同じ周期をもち、立ち上がりエッジのタイミングが一致したパルス信号となって、データ出力バッファ１３に供給される。データ出力バッファ１３は、供給された制御クロック信号Ｎ１７に同期して、データＤＡＴＡをとりこみ、外部へ出力Ｄout として出力する。
【００４５】
データ出力Doutのタイミングは、対応する外部クロック信号CLK の立ち上がりエッジに対して、360 度の位相差を持つ。その位相差の内訳は、図７に示すように、(a) 入力バッファ１２（正確には１／２分周器も含む）による遅延、(b) 発振器２５，２８およびダウンカウンタ２６，２９による遅延、(c) データ出力バッファ１３による遅延である。本実施例においては、"(a)入力バッファ１２による遅延" と" (c) データ出力バッファ１３による遅延" は、ダミー遅延回路１５で模擬的に生成される。更に、制御クロック生成部１１内での"(b)発振器およびダウンカウンタによる遅延" を、発振器制御部２３による発振器制御信号Ｎ１１を用いて、アナログ式に調整することにより、極めて精度の高いセルフ・タイミング制御回路を提供することができる。発振器の周波数の制御については後述する。
【００４６】
尚、制御クロック生成部１１の発振器２５，２８とダウンカウンタ２６，２９とを２層ではなくＮ層構成にすることで、さらに基本となる外部ブロックＣＬＫと３６０／２Ｎの位相差の制御クロックを生成することができる。
【００４７】
［１ショットクロック発生器１８の構成例および動作］
図８は、１ショットクロック発生器１８の構成例を示す図である。図９は、その動作タイミングチャート図である。１ショットクロック発生器１８は、リセット信号RESET の発生後に、クロック信号Ｎ５と同じパルス幅のパルス信号Ｎ６を、リセット信号RESET の発生後に１個だけ生成して、発振器１９に供給する回路である。
【００４８】
リセット信号RESET が発生すると、NMOSトランジスタ４１がオンになる。このとき、PMOSトランジスタ４０はオフになっているため、信号Ｎ２０はＬレベルとなる。信号Ｎ２０はラッチ回路４２にラッチされ、その出力Ｎ２１はＨレベルとなり、NAND回路４３に供給される。NAND回路４３には、リセット信号RESET 発生直後に発生するクロック信号Ｎ５も入力される。このとき信号Ｎ２１はＨレベルであるため、NAND回路４３はクロック信号Ｎ５の反転信号Ｎ２２を出力する。
【００４９】
パルス信号Ｎ２２の立ち上がりエッジに同期して、パルス発生回路４４から負のパルス信号Ｎ２４が発生して、PMOSトランジスタ４０に供給される。これにより、PMOSトランジスタ４０はオンとなる。このとき、NMOSトランジスタ４１はオフになっているので、ノードＮ２０はＨレベル、ラッチ回路４２の出力Ｎ２１はＬレベルとなる。これにより、クロック信号Ｎ５のレベルに関わりなく、NAND回路４３からＨレベルの信号Ｎ２２が出力されることになり、リセット信号RESET 発生前の状態に戻る。
【００５０】
パルス発生回路４４で発生した負のパルス信号Ｎ２４は、インバータ４５を介して正のパルス信号Ｎ２５となり、NMOSトランジスタ４６をオンにする。このとき、PMOSトランジスタ４７はオフになっているため、ノードＮ２６はＬレベルとなる。そして、信号Ｎ２６はラッチ回路４８にラッチされ、その出力Ｎ２７はＨレベルとなり、NAND回路４９に供給される。NAND回路４９には、リセット信号RESET 後に発生した２つ目のクロック信号Ｎ５も入力される。このとき、信号Ｎ２７はＨレベルであるため、NAND回路４９は、クロック信号Ｎ５の反転信号Ｎ２８を出力する。この信号Ｎ２８は、インバータ５１を介することにより、クロック信号Ｎ５と同じパルス幅を持ったパルス信号Ｎ６として、発振器１９に供給される。
【００５１】
パルス信号Ｎ２８の立ち上がりエッジに同期して、パルス発生回路５０から負のパルス信号Ｎ２９が発生して、PMOSトランジスタ４７をオンにする。このとき、NMOSトランジスタ４７はオフになっているので、ノードＮ２６はＨレベル、ラッチ回路４８の出力Ｎ２７はＬレベルとなる。これにより、クロック信号Ｎ５のレベルに関わりなく、NAND回路４９からＨレベルが出力Ｎ２８されることになり、リセット信号RESET の発生前の状態に戻る。
【００５２】
以上の通り、図９に示した１ショットクロック発生器１８は、１つ目のクロック信号Ｎ５の立ち下がりエッジより前に、リセット信号RESET が発生すると、それを前段の回路が検出してラッチし、２つ目のクロック信号Ｎ５の立ち上がりエッジと立ち下がりエッジに同期した１ショットクロックＮ６を生成する。クロック信号Ｎ５の最初の立ち下がりエッジ後に、リセット信号RESET が発生する場合は、図９の２つ目のクロックＮ５の立ち上がりエッジで検出し、図示しない３つ目のクロックＮ５に同期した、１ショットクロックＮ６を生成する。
【００５３】
［発振器の構成例および動作］
図１０は、発振器１９，２１，２５，２８の構成例を示す図である。また、図１１は、その動作タイミングチャート図である。
【００５４】
発振器１９，２１，２５，２８は、基本的には、インバータ６０、６１およびNAND回路６２から成るマルチバイブレータである。さらに、NAND回路６２は、NAND回路６５と共にＲＳフリップフロップ回路を構成する。入力されるクロック信号(N2/N5/N6/N14)がＨレベルになると、ＲＳフリップフロップ回路６２，６５にセット信号が入力されて、NAND回路６５の出力がＨレベルとなる。これによって、NAND回路６２が開き、マルチバイブレータのパルス出力がインバータ６３を介して発振パルスＡとして出力される。クロック信号(N2/N5/N6/N14)がＬレベルになると、出力ＡがＬレベル、つまりNAND回路６２の出力がＨレベルになった時点で、NAND回路６５の出力がＬレベルとなる。そのため、出力端子Ａからのパルス出力が停止する。
【００５５】
マルチバイブレータを構成しているインバータ６０，６１およびNAND回路６２は、PMOSトランジスタ６６，６７，６８を介してそれぞれ電源が供給され、NMOSトランジスタ６９，７０，７１を介してそれぞれ接地される。上記PMOSトランジスタ６６，６７，６８のゲート電圧として、発振器制御信号N11(/OUT) が、NMOSトランジスタ６９，７０，７１のゲート電圧として、発振器制御信号N11(OUT)が、それぞれ供給される。
【００５６】
パルス信号Ｎ５の立ち下がりのタイミングよりも、発振器２１で発生する最後のパルス信号Ｎ１０の立ち上がりのタイミングの方が早い場合、発振器制御信号Ｎ１１（/OUT）の電圧レベルが上昇し、信号Ｎ１１（OUT ）の電圧レベルが下降する。それに伴い、インバータ６０，６１およびNAND回路６２の出力信号の立ち上がり時間及び立ち下がり時間が長くなり、発振器の周波数が減少する。即ち、発振器の低速化の制御が行われる。
【００５７】
一方、パルス信号Ｎ５の立ち下がりのタイミングよりも、発振器２１で発生する最後のパルス信号Ｎ１０の立ち上がりのタイミングの方が遅い場合、発振器制御信号Ｎ１１（/OUT）信号の電圧レベルが下降し、信号Ｎ１１（OUT ）信号の電圧レベルが上昇する。それに伴いインバータ６０，６１およびNAND回路６２の出力信号の立ち上がり時間及び立ち下がり時間が短くなり、発振器の周波数が増加する。即ち、発振器の高速化の制御が行われる。
【００５８】
このようにして、パルス信号Ｎ５の立ち下がりエッジと、発振器２１で発生する最後のパルス信号の立ち上がりエッジが一致するように、全ての発振器１９，２１，２５，２８で発生するパルス信号の周波数が調整される。
【００５９】
図１２は、アップカウンタ２０用の発振器１９の第２の構成例を示す図である。また、図１３は、その動作タイミングチャート図である。この第２の構成例は、図１０の構成例に、追加パルス発生部７５を追加したものである。１ショットのクロック信号Ｎ６の立ち下がり時に、出力端子Ａの信号レベルがＨレベルの場合（図１３中のケース１）は、図１０の発振器の動作と同じである。１ショットのクロック信号Ｎ６の立ち下がり時に、出力端子Ａの信号レベルがＬレベルの場合（図１３中のケース２）は、追加パルス発生部７５からパルス信号が１個発生して、マルチバイブレータからのパルス信号Ｎ３６に追加されて、出力端子Ａから出力される。ケース１の場合は、６個めのパルスの立ち上がりエッジがクロック信号Ｎ６の立ち下がりエッジに最も近くなる。ケース２の場合は、７個めのパルスの立ち上がりエッジの方が、クロック信号Ｎ６の立ち下がりエッジに最も近くなる。本構成例により、クロック信号Ｎ６の立ち下がりエッジに最も近い立ち上がりエッジを持つパルス数を、ダウンカウンタ２２，２６，２９の初期値として設定することができる。従って、発振器制御部２３による発振器周波数の調整は、初期値の状態から比較的少ない変動になるので、周波数の調整を、更に容易に行なうことができる。
【００６０】
クロック信号Ｎ６の立ち下がりのタイミングで、出力端子Ａのレベルがラッチ回路７６に保持され、ケース２では、図１３に示される通り、ノードＮ３１はＨレベルとなる。そして、クロック信号Ｎ６のＬレベルに応答して、ラッチ回路７７がその状態を取り込み、ノードＮ３２はＬレベルになる。そして、パルス発生回路７８により、ノードＮ３４にはインバータ３個分の幅のパルスが発生し、出力端子Ａに最後の発振パルスとして加えられる。この７個目のパルス信号Ａの立ち上がりエッジは、６個目の立ち上がりエッジよりも、クロックＮ６の立ち下がりエッジに近い。その分、発振器の周波数の調整幅を少なくすることができる。
【００６１】
［発振器制御部の構成例および動作］
図１４は、発振器制御部２３の構成例を示す図である。また、図１５は、その動作タイミングチャート図である。発信器制御部２３は、ダウンカウンタ２２から供給される信号Ｎ１０のレベルに基づいて、発振器制御信号Ｎ１１（/OUTおよびOUT)を生成する回路である。本構成例では、ダウンカウンタ２２の初期値は、前述の通り６に設定されている。
【００６２】
発信器制御部２３は、リセット信号／Ｎ５の立ち上がりエッジのタイミングでの信号Ｎ１０のレベルに応じて、ノードＣのチャージアップ用ポンプ回路８６またはチャージダウン用ポンプ回路８７を駆動して、ノードＣの電位を上昇または下降させる。それに従って、トランジスタ８８，８９で構成される差動回路の出力／ＯＵＴとその反転出力ＯＵＴのレベルを、アナログ的に上昇または下降させる。この出力／ＯＵＴ，ＯＵＴが、周波数制御信号Ｎ１１として、前述の発振器に供給され、周波数の制御に利用される。次に、具体的な動作について説明する。
【００６３】
ケースＡの場合
ケースＡの場合は、リセット信号／Ｎ５の立ち上がりエッジの時点で、ダウンカウンタ２２が６のカウントダウンを終了している場合である。パルス信号Ｎ５が立ち下がる前に発振器２１からのパルス信号Ｎ９の立ち上がりエッジが６個カウントされると、ダウンカウンタ２２のカウンタ値が０までカウントダウンされる。それに伴い、ダウンカウンタ２２から発振器制御部２３にＨレベルの信号Ｎ１０が出力される。そして、パルス信号Ｎ５の立ち下がりエッジで、ダウンカウンタ２２へのリセット信号／Ｎ５もＨレベルとなり、発振器制御部にも供給される。ダウンカウンタ２２の出力信号Ｎ１０は、NAND回路８２にはインバータ８１を介して、NAND回路８３にはそのまま供給される。ダウンカウンタ２２へのリセット信号／Ｎ５は、NAND回路８２、８３にそのまま供給される。
【００６４】
本ケースＡの場合、NAND回路８２の出力Ｎ４１はＨレベルのままである。そのため、パルス発生回路８４の出力Ｎ４３もＬレベルのままでパルス信号は発生しない。従って、チャージアップ用ポンプ回路８６は動作しない。
【００６５】
一方、NAND回路８３の出力Ｎ４４は、パルス信号Ｎ５の立ち下がりエッジでＬレベルになる。それに伴い、パルス発生回路８５からパルス信号Ｎ４６が発生して、チャージダウン用ポンプ回路８７に供給される。チャージダウン用ポンプ回路８７のインバータ出力側の電圧レベルが下がるため、チャージアップ用ポンプ回路およびＣ点を介して、チャージダウン用ポンプ回路８７に電荷が供給される。Ｃ点の上流にあるNMOSトランジスタ９１はオフになっているので、Ｃ点の電圧レベルも減少し、それに伴いNMOSトランジスタ８８のドレイン電流も減少する。これにより発振器制御信号Ｎ１１（/OUT）の信号レベルが増加し、NMOSトランジスタ９０のゲート電圧も増加する。NMOSトランジスタ９０のゲート電圧の増加により同ドレイン電流が増加するため、発振器制御信号Ｎ１１（OUT ）の信号レベルは減少する。レベル増加する信号/OUTとレベル減少する信号OUT は、前述したように発振器１９，２１，２５，２８に供給されて、発振器を低速化させ、発振器パルス信号の周波数を減少させる。
【００６６】
ケースＢ
パルス信号Ｎ５が立ち下がるまでに発振器２１からのパルス信号Ｎ９の立ち上がりエッジが6 個カウントされない場合、ダウンカウンタ２２のカウンタ値は０までカウントダウンされない。そのため、ダウンカウンタ２２から発振器制御部２３への出力信号Ｎ１０はＬレベルのままである。パルス信号Ｎ５の立ち下がりエッジでダウンカウンタ２２へのリセット信号／Ｎ５はＨレベルとなり、発振器制御部２３にも供給される。
【００６７】
本ケースＢの場合、NAND回路８３の出力Ｎ４４はＨレベルのままである。そのため、パルス発生回路８５の出力もＬレベルのままでパルス信号Ｎ４６は発生しない。一方、NAND回路８２の出力Ｎ４１は、パルス信号Ｎ５の立ち下がりエッジでＬレベルになる。それに伴い、パルス発生回路８４からパルス信号が１個発生してチャージアップ用ポンプ回路８６に供給される。チャージアップ用ポンプ回路８６のインバータ出力側の電圧レベルが下がるため、チャージアップ用ポンプ回路８６に電荷が流入し、それに伴いＣ点の電圧レベルが増加する。その結果、NMOSトランジスタ８８のドレイン電流が増加して、発振器制御信号Ｎ１１（/OUT）の信号レベルおよびNMOSトランジスタ９０のゲート電圧が減少する。NMOSトランジスタ９０のゲート電圧の減少により同ドレイン電流が減少するため、発振器制御信号Ｎ１１（OUT ）の信号レベルは増加する。レベル減少する信号/OUTとレベル増加する信号OUT は、前述したように発振器１９，２１，２５，２８に供給されて、発振器を高速化させ、発振器パルス信号の周波数を増加させる。
【００６８】
また、リセット信号RESET が発生すると、NMOSトランジスタ９１がオンになる。それにより、Ｃ点の電圧レベルが基準電圧ＶREF にリセットされ、発振器制御信号Ｎ１１(/OUT,OUT)のレベルも初期値に設定される。
【００６９】
［第２の実施の形態例］
図１６は、第２の実施の形態例のセルフ・タイミング制御回路の構成図である。この実施の形態例は、図２で示した発明の概略図に対応する。そして、図１６中では、図４の第１の実施の形態例と対応する部分には、同じ引用番号を付した。図１６から明らかな通り、基本クロックＣＬＫの周期よりも、ダミー遅延回路１５の遅延時間分短い対応する周期を、発振器１９の発振パルスＮ７でカウントし、クロック周期カウント値Ｎ８を計測する。そして、そのカウント値Ｎ８を、制御クロック生成部のダウンカウンタ２６，２９にそれぞれ設定する。その後、供給される基本クロックＣＬＫに同期して、それぞれの発振器２５，２８が発振を開始し、それぞれのダウンカウンタ２６，２９がカウントし終わるタイミングで、制御クロックＮ１３，Ｎ１６を出力する。供給される基本クロックＣＬＫの周期が、リセット時以降大きく変動しない場合は、図１６の如く、図４から遅延時間調整部１４がなくても良い。また、リセット信号ＲＥＳＥＴを内部で頻繁に生成することで、カウント値Ｎ８を頻繁に再設定することで、クロックＣＬＫの周期の変動に追従することもできる。
【００７０】
［第３の実施の形態例］
第３の実施の形態例は、外部クロックＣＬＫの立ち上がりエッジ(0度) に加えて、立ち下がりエッジ(180度) でも制御クロックを生成するセルフ・タイミング制御回路である。この制御クロックを使用することで、データ出力バッファ１３は、外部クロックＣＬＫの位相０度と１８０度とに同期して、データ出力することができ、いわゆるＤＤＲ(Double Data Rate ) に対応することができる。また、この制御クロックを利用すれば、外部クロックＣＬＫの立ち上がりエッジとたち下がりエッジに同期して、コマンド信号等を取り込むことができ、将来の同期型ＤＲＡＭに適用することができる。
【００７１】
［セルフ・タイミング制御回路全体の構成および動作］
図１７は、第３の実施の形態例のセルフ・タイミング制御回路の全体構成図である。図１７において、クロック周期カウント回路１０及び遅延時間調整回路１４と、制御クロック生成部１１に加えて、１８０度用の遅延時間調整回路１００が設けられる。クロック周期カウント回路１０及び遅延時間調整回路１４は、図４に示した第１の実施の形態例と同じである。そして、制御クロック生成部１１には、１８０度で制御クロックが生成される様に、ダウンカウンタが追加される。
【００７２】
図１８は、図１７における１８０度用の遅延時間調整回路１００の拡大図である。また、図１９は、図１７における制御クロック生成部１１の拡大図である。そして、図２０，２１は、それらの動作タイミングチャート図である。
【００７３】
全体の動作の概略を説明すると、クロック周期カウント回路１０は、基本クロックＣＬＫの周期に対応する期間のカウント値を計測して、クロック周期カウント値Ｎ８を設定する。３６０度用の遅延時間調整回路１４は、クロックＣＬＫの周期に対応する期間のカウント値が、設定したクロック周期カウント値Ｎ８に整合するように、発振器制御信号Ｎ１１を生成する。この発振器制御信号Ｎ１１により、制御クロック発生回路１１内の初段の発振器２５，２８の周波数が制御される。更に、１８０度用の遅延時間調整回路１００は、クロックＣＬＫの周期の間、発振パルスをカウントし、クロック半周期カウント値Ｎ１２４を生成する。発振器１１９の発振パルスを１／２分周したパルスを、アップカウンタ１２０がカウントすることにより、半周期分のカウント値Ｎ１２４を生成することができる。この半周期カウント値Ｎ１２４が、制御クロック発生回路１１内の後段のダウンカウンタ１２６，１２９に設定される。そして、３６０度毎に生成されるクロックＮ１３とＮ１６の立ち上がりタイミングから、それぞれの半周期カウント値カウントしたタイミングで、ダウンカウンタ１２６，１２９がそれぞれ制御クロックＮ１３１，Ｎ１３２を生成する。この制御クロックＮ１３１，Ｎ１３２を合成することで、基本クロックＣＬＫの０度と１８０度の位相に同期した制御クロックＮ１３４が生成される。
【００７４】
１８０度用の遅延時間制御回路１００は、基本クロックＣＬＫの３６０度毎に生成されるクロックＮ１３，Ｎ１６の間に、１８０度毎のクロックを生成するための回路であるので、基本クロックＣＬＫの周期と同じパルス幅を持つクロックＮ２を基準にして、遅延時間の調整が行われる。１８０度用の発振器調整信号Ｎ１２８は、発振器１１９，１２１及び１２５，１２８に供給される。
【００７５】
図１７の第３の実施の形態例の詳細な動作は、以下の通りである。外部クロック信号ＣＬＫの周期から入力バッファ１２、１／２分周器１４及びデータ出力バッファ１３の遅延時間を除いたパルス幅のクロックＮ５が生成され、そのクロックＮ５のパルス幅の間の発振パルスの数がカウントされ、クロック周期カウント値Ｎ８が、クロック周期カウント回路１０により生成される。この動作は、第１の実施の形態例と同じである。また、３６０度用の遅延時間調整回路１４の動作も、第１の実施の形態例と同じである。
【００７６】
［ダウンカウンタ初期値設定］
ダウンカウンタ２２，２６，２９の初期値設定は、第１実施例のものと同様である。一方、第３の実施の形態例で追加されたダウンカウンタ１２２，１２６，１２９の初期値設定も、基本的には第１実施例のものと同様である。ただし、図１７に示される通り、アップカウンタ１２０およびダウンカウンタ１２２の前段に、1/2 分周器１０３，１０４がそれぞれ設けられている点、１ショット発生器１１８に入力されるクロック信号Ｎ２がダミー遅延を介さないクロックＮ２である点が異なる。
【００７７】
１ショットクロック発生器１１８は、リセット信号RESET が供給された後に、クロック信号Ｎ２を１パルス分（Ｎ１２１）だけ発振器１１９に供給する。発振器１１９は、パルス信号Ｎ１２１の立ち上がりエッジに同期してパルス信号Ｎ１２２の発生を開始する。そして、発振器１１９は、パスル信号Ｎ１２１がＨレベルになっている間パルス信号Ｎ１２２を発生して、1/2 分周器１０３に供給する。1/2 分周器１０３は、発生したパルス信号Ｎ１２２を1/2 分周して、分周パルスＮ１２３をアップカウンタ１２０に供給する。１ショットCLK 発生器１８、１１８は、図８に示した第１の実施の形態例のものと同様である。
【００７８】
図２０に示される通り、アップカウンタ１２０は、1/2 分周器１０３を介した発振器１１９からのパルス信号Ｎ１２３の立ち上がりエッジをカウントアップし、その結果算出されたパルス数を、ダウンカウンタ初期値Ｎ１２４としてダウンカウンタ１２２，１２６，１２９に供給する。図２０に示される例では、４個のパルスがカウントされるたので、00100 というバイナリデータＮ１２４が、ダウンカウンタ１２２，１２６，１２９に設定される。この設定値Ｎ１２４は、外部クロックＣＬＫの1/2 周期分(180度分) の遅延量に相当する。
【００７９】
［発振器周波数制御］
発振器制御部２３，１２３の構成例および動作は、図１４及び図１５に示した第１の実施の形態例のものと同様である。発振器制御部２３は、発振器１９，２１，２５，２８に発振器制御信号Ｎ１１を供給し、パルス信号Ｎ５の立ち下がりエッジと、発振器２１で発生する最後のパルス信号Ｎ９の立ち上がりエッジを一致させる。同様に、発振器制御部１２３は、発振器１１９，１２１，１２５，１２８に発振器制御信号Ｎ１２８を供給し、パルス信号Ｎ２の立ち下がりエッジと、発振器１２１で発生する最後のパルス信号の立ち上がりエッジを一致させる。
【００８０】
［データ出力タイミング制御］
図２１の動作タイミングチャート図から、基本クロックＣＬＫの１８０度毎に制御クロックＮ１３４が生成される動作が理解される。第１実施例と同様に、ダウンカウンタ２６からのパルス信号Ｎ１３およびダウンカウンタ２９からのパルス信号Ｎ１６は、外部クロック信号CLK を基準にして、360 度の位相差で交互に発生する。パルス信号Ｎ１３は、発振器１２５のスタート信号および発振器１２８のストップ信号として供給され、パルス信号Ｎ１６は、発振器１２５のストップ信号および発振器１２８のスタート信号としてそれぞれ供給される。
【００８１】
発振器１２５は、スタート信号Ｎ１３の立ち上がりエッジに同期してパルス信号の出力を開始する。そして、ストップ信号Ｎ１６の立ち上がりエッジに同期して出力を停止するまで、パルス信号Ｎ１２９を発生して、ダウンカウンタ１２６に供給する。ダウンカウンタ１２６は、発振器１２５からのパルス信号Ｎ１２９の立ち上がりエッジを、初期値（Ｎ１２４＝４）からカウントダウンする。カウンタ値が０に到達すると、Ｈレベル信号Ｎ１３１が、後段のNOR 回路１３１に供給される。ダウンカウンタ１２６は、ストップ信号Ｎ１６の立ち上がりのタイミングでリセットされ、出力信号Ｎ１３１はＬレベルになり、カウンタ数値は初期値に戻される。前述したように、ダウンカウンタ１２２，１２６，１２９の初期カウンタ値は、外部クロックＣＬＫの1/2 周期分の遅延量に相当し、パルス信号Ｎ１３及びＮ１６の立ち上がりエッジは、外部クロックＣＬＫの１周期分の位相差がある。したがって、クロック信号Ｎ１３１は、外部クロックＣＬＫの1/2 周期分のパルス幅をもつ。
【００８２】
発振器１２８およびダウンカウンタ１２９の動作は、発振器１２５およびダウンカウンタ１２６と同様である。ただし、発振器１２８に入力されるスタート信号Ｎ１６およびストップ信号Ｎ１３が、発振器１２５に供給される信号と逆になっている点と、ダウンカウンタ１２９のリセット信号として信号Ｎ１３を用いているという点が異なる。そのため、ダウンカウンタ１２６からのパルス信号Ｎ１３１およびダウンカウンタ１２９からのパルス信号Ｎ１３２は、外部クロック信号CLK の周期を基準にして、360 度の位相差で交互に発生する。
【００８３】
ダウンカウンタ１２６および１２９からの出力信号Ｎ１３１，Ｎ１３２は、NOR 回路１３１に供給される。NOR 回路１３１の出力Ｎ１３３は、外部クロックＣＬＫと同じ周期を持つデューティ比50% のクロック信号となる。エッジパルス化回路１３２は、この信号Ｎ１３３の立ち上がりエッジおよび立ち下がりエッジをパルス化した信号Ｎ１３４を生成し、データ出力バッファ１３に供給する。データ出力バッファ１３は、供給されたクロック信号Ｎ１３４に同期して、データDATAをとりこみ、外部へ出力する。したがって、図２１に示すように、外部クロック信号ＣＬＫの立ち上がりおよび立ち下がりエッジのタイミングで、データＤout が出力される。
【００８４】
以上のように、本発明ではＤＤＲ方式を採用した集積回路装置に対しても、内部クロック用の遅延時間をアナログ式に調整したセルフ・タイミング制御回路を提供することができる。
【００８５】
［発振器の構成例および動作］
発振器１９，２１，２５，２８の構成例および動作は、第１実施例のものと同じである。図２２は、発振器１１９，１２１の構成例を示す図である。また、図２３はその動作タイミングチャート図である。基本的な構成と動作は、図１０，図１１に示した第１の実施の形態例の発振器と同様である。ただし、発振器の出力側Ａに、1/2 分周器１０３，１０４が設けられて発振器パルスの２倍の周期をもつパルス信号Ｂ（Ｎ１２３，Ｎ１２６）を出力する点が、図１０の例と異なる。本構成例では、クロック信号ＣＬＫ、出力Ａ、出力ＢがすべてＬレベルになった時点で、発振器のパルス出力が停止する。
【００８６】
図２４は、発振器１２５，１２８の構成例を示す図である。また、図２５は、その動作タイミングチャート図である。基本的な動作は、上記と同じである。ただし、発振器出力を開始、停止する信号として、スタート信号Start とストップ信号Stopを用いている点が異なる。スタート信号がＨレベル、ストップ信号がＬレベルになると、ラッチ回路１４０がＬレベルをラッチし、信号Ｎ１４０はＨレベルになり、NAND回路６５およびNAND回路６２で構成するRSフリップフロップ回路のセット信号がオンになり、発振器パルス信号Ａが発生する。スタート信号がＬレベル、ストップ信号がＨレベルになると、ノードＮ１４０はＬレベルとなり、出力ＡがＬレベル、すなわちNAND回路６２の出力がＨレベルになった時点で、NAND回路６５の出力がＬレベルとなり発振器からのパルス発生が停止する。
【００８７】
以上に様に、第３の実施の形態例では、基本クロックＣＬＫの位相の１８０度毎に制御クロックＮ１３４が生成される。更に、この構成を拡張することにより、基本クロックＣＬＫの位相の９０度毎の制御クロックも生成することができる。
【００８８】
［第４の実施の形態例］
図４に示した第１の実施の形態例では、基本クロックＣＬＫの周期が長くなると、アップカウンタやダウンカウンタのカウント数を増加させる必要がある。かかる構成の変更は、カウンタ回路の大規模化を招く。そこで、第４の実施の形態例では、基本クロックＣＬＫの周期が長くなると、発振器の周波数を低くして、カウンタの大規模化を不要にする。
【００８９】
［セルフ・タイミング制御回路全体の構成および動作］
図２６及び図２７は、第４の実施の形態例のセルフ・タイミング制御回路の半分の構成をそれぞれ示す図である。また、図２８は、その動作タイミングチャート図である。第４の実施の形態例は、基本的には、図４に示した第１の実施の形態例の構成と同じである。図２６，２７の第４の実施の形態例は、第１の実施の形態例と異なり、発振器として、高速発振器１９Ｆ，２１Ｆ，２５Ｆ，２８Ｆと、低速発振器１９Ｓ，２１Ｓ，２５Ｓ，２８Ｓとをそれぞれ有する。また、アップカウンタも、それぞれ高速用２０Ｆと低速用２０Ｓとを有し、それらのアップカウンタのカウント値Ｎ８ＦとＮ８Ｓとを選択するセレクタ２００が設けられ、セレクタ２００で選択されたカウント値Ｎ８が、各ダウンカウンタに初期値として設定される。それ以外の部分は、ほぼ同じであり、図４と同じ引用番号を付した。
【００９０】
図２８に示す通り、基本クロックＣＬＫから、その周期に対応する期間ＨレベルとなるクロックＮ５が生成され、リセット信号RESET に応答して、クロック信号Ｎ５の１パルス分のパルス信号Ｎ６が生成される。このパルス信号Ｎ６がＨレベルの間、発振器１９Ｆ、１９Ｓが発振動作を行い、その発振パルス信号Ｎ７Ｆ，Ｎ７Ｓを、それぞれのアップカウンタ２０Ｆ，２０Ｓがカウントする。高速側のアップカウンタ２０Ｆのオーバーフロー信号Ｎ２００が非活性（Ｌレベル）の場合は、セレクタ２００は、アップカウンタ２０Ｆ側のカウント値Ｎ８Ｆを選択して、クロック周期カウント値Ｎ８として、ダウンカウンタに供給する。また、基本クロックＣＬＫの周期が長くなり、アップカウンタ２０Ｆの段数が不足してオーバーフローが発生する場合は、オーバーフロー信号Ｎ２００が活性（Ｈレベル）となり、セレクタ２００は、低速側のアップカウンタ２０Ｓのカウント値Ｎ８Ｓを選択する。
【００９１】
仮に、高速発振器１９Ｆの発振周期は２nsに設定され、アップカウンタ２０Ｆのオーバーフローがカウント値１６で発生するとすると、図２８に示される通り、基本クロック信号ＣＬＫの周期が35ns以上になると、アップカウンタ２０Ｆがオーバーフローする。その結果、アップカウンタ２０Ｓが、発振周期６nsに設定された低速発振器１９Ｓの出力パルスに対して行った、カウント値Ｎ８Ｓが、クロック周期カウント値Ｎ８として選択される。
【００９２】
オーバーフロー信号Ｎ２００に応じて、別の発振器２１Ｆ、２１Ｓ、２５Ｆ、２５Ｓ、２８Ｆ、２８Ｓの選択も行われる。このように、基本クロックＣＬＫの周期の長さに応じて、あらかじめ設けられている高速発振器と低速発振器の選択が行われる。基本クロックの周期が長くなると、低速発振器が利用され、周期が短くなると高速発振器が利用される。それ以外の、遅延時間調整回路１４と制御クロック生成回路１１の動作は、第１の実施の形態例と同じである。
【００９３】
本実施の形態例では、外部クロック信号の周波数が高い場合は高速発振器からのパルス信号を使用し、周波数が低い場合は低速発振器からのパルス信号を使用してタイミング制御を行っている。そのため、アップカウンタおよびダウンカウンタの桁数を大きくすることなく、周波数の高いクロック信号にも低いクロック信号にも対応することができる。
【００９４】
［発振器の構成例］
図２９は、高速発振器１９Ｆの構成を示す図である。また、図３０は、低速発振器１９Ｓの構成を示す図である。図２９の高速発振器１９Ｆは、図１０の発振器と同じ構成であり、動作も同じである。一方、図３０に示した低速発振器は、インバータ６０，６１及びＮＡＮＤゲート６２の間に、発振動作を遅くする抵抗２０１〜２０３が挿入される。その結果、インバータ６０，６１及びＮＡＮＤゲート６２で構成されるマルチバイブレータの発振動作が遅くなる。
【００９５】
図３１は、高速発振器２１Ｆ、２５Ｆ、２８Ｆの構成例を示す図である。また、図３２は、低速発振器２１Ｓ、２５Ｓ、２８Ｓの構成例を示す図である。これらの構成は、基本的には発振器１９Ｆと１９Ｓとそれぞれ同様である。ただし、発振器の発振を開始するための信号として、クロック信号Ｎ２，Ｎ５，Ｎ１４の他に、アップカウンタ２０Ｆのオーバーフロー信号Ｎ２００を使用する点が異なる。図３１の高速発振器２１Ｆ、２５Ｆ、２８Ｆは、オーバーフロー信号Ｎ２００がＬレベルのときに、クロック信号Ｎ２，Ｎ５，Ｎ１４の立ち上がりに同期して、パルス信号Ｎ９Ｆ、Ｎ１２Ｆ、Ｎ１５Ｆの発生を開始する。アップカウンタ２０Ｆがオーバーフローして信号Ｎ２００がＨレベルになると、クロック信号Ｎ２，Ｎ５，Ｎ１４のレベルに関わりなく、パルス信号Ｎ９Ｆ，Ｎ１２Ｆ，Ｎ１５Ｆは発振されない。
【００９６】
低速発振器２１Ｓ、２５Ｓ、２８Ｓは、アップカウンタ２０Ｆがオーバーフローして信号Ｎ２００がＨレベルになると、クロック信号Ｎ２，Ｎ５，Ｎ１４の立ち上がりに同期してパルス信号Ｎ９Ｓ，Ｎ１２Ｓ，Ｎ１５Ｓの発生を開始する。オーバーフロー信号Ｎ２００がＬレベルのときは、クロック信号Ｎ２，Ｎ５，Ｎ１４のレベルに関わりなくパルス信号は発振されない。
【００９７】
［第５の実施の形態例］
第５の実施の形態例は、第４の実施の形態例と同様に、基本クロックＣＬＫの周期の長さ（周波数の低さ）に応じて、各発振パルスの周期を長く（周波数を低く）制御する、セルフ・タイミング制御回路である。本実施の形態例では、アップカウンタのオーバーフロー信号Ｎ２００に基づいて、発振周波数の切り換えができる発振器を使用する。
【００９８】
図３３は、第５の実施の形態例のセルフ・タイミング制御回路の構成図である。図４に示した第１の実施の形態例とほぼ同じ構成であり、同じ引用番号を付した。第５の実施の形態例で異なる点は、アップカウンタ２０がオーバーフローを検出すると、その検出したオーバーフロー信号Ｎ２００に応答して、発振器スピード選択回路２２０が、スピード選択信号Ｎ２０１を低速側のレベルに変更し、各発振器１９，２１，２５，２８が、低速動作に切り換えられる点である。
【００９９】
最初にリセット信号RESET が供給された時は、この速度選択信号Ｎ２０１は、高速動作側に設定され、最初は各発振器は、高速動作で発振する。高速動作する発振器１９からの発振パルスＮ１７をカウントし、アップカウンタ２０がオーバーフローしてオーバーフロー信号Ｎ２００が活性レベルになるると、ＮＯＲゲート２２１，インバータ２２２を介して、再度１ショットクロック発生器１８が、１ショットのパルス信号Ｎ６を生成する。そして、低速動作に切り換えられた発振器１９から生成される低速の発振パルスＮ７を、アップカウンタ２０が再度カウントする。その結果、カウントされたクロック周期カウント値Ｎ８は、各ダウンカウンタ２２，２６，２９にセットされる。その後の動作は、第１の実施の形態例と同じである。
【０１００】
アップカウンタ２０がオーバーフローしない場合は、オーバーフロー信号Ｎ２００はＬレベルなので、発振器スピード選択回路２２０から出力される発振器スピード選択信号Ｎ２０１はＬレベルのままとなり、発振器１９，２１，２５，２８は高速側のままである。
【０１０１】
アップカウンタがオーバーフローした場合は、オーバーフロー信号Ｎ２００はＨレベル、発振器スピード選択回路２２０から出力される発振器スピード選択信号Ｎ２０１はＨレベルになり、発振器１９，２１，２５，２８は低速側に切り換えられる。
【０１０２】
図３４は、第５の実施の形態例の発振器の構成例を示す図である。基本的な動作は、図１０の発振器と同様に、インバータ６０，６１及びＮＡＮＤ６２より構成されるマルチバイブレータにより発振する。また、ＮＡＮＤゲート６５，６２でＲＳフリップフロップが構成される。この発振器は、マルチバイブレータを構成するインバータ６０，６１およびNAND回路６２の前段に、発振器の発振周波数の切り換え部ＳＷがそれぞれ設置されている。この切り換え部ＳＷは、図３４の右下の構成を有し、発振器スピード選択回路２２０から供給される発振器スピード選択信号Ｎ２０１により、発振器の発振周波数を高速側または低速側に設定する。発振器スピード選択信号Ｎ２０１がＬレベルのときは、切り換え部ＳＷは抵抗のない端子を選択し、発振器は高速側に切り換えられる。また、発振器スピード選択信号Ｎ２０１がＨレベルのときは、切り換え部ＳＷは抵抗のある端子を選択し、発振器は低速側に設定される。
【０１０３】
図３５は、発振器スピード選択回路の構成例を示す図である。図３６は、その動作タイミングチャート図である。
【０１０４】
先ず、リセット信号RESET が発生すると、図中のNMOSトランジスタ２３２がオンになる。このときノードＰはＨレベルであり、PMOSトランジスタ２３１はオフのままである。そのため、リセット信号ＲＥＳＥＴがラッチ回路２３３によりラッチされ、発振器スピード選択信号Ｎ２０１はＬレベルにリセットされる。また、上述したように、リセット信号RESET の発生時にはアップカウンタ２０もリセットされるので、アップカウンタ２０のオーバーフロー信号Ｎ２００もＬレベルにリセットされる。
【０１０５】
次に、アップカウンタ２０がオーバーフローすると、オーバーフロー信号Ｎ２００がＨレベルになる。これに伴いパルス発生回路２３０から負のパルス信号Ｐが発生し、PMOSトランジスタ２３１がオンになる。このときリセット信号RESET はＬレベルなので、NMOSトランジスタ２３２はオフのままである。そのため、発振器スピード選択信号Ｎ２０１はＨレベルになり、各発振器に供給され、低速動作に切り換えられる。
【０１０６】
第４及び第５の実施の形態例は、基本クロックＣＬＫの周波数の高さに応じて、その発振器の動作を制御した。上記の例では、２種類の速度から選択するようにしたが、更に複数の速度の選択を行う様にすることも可能である。
【０１０７】
［第６の実施の形態例］
図３７は、第６の実施の形態例におけるセルフ・タイミング制御回路の詳細図である。図３８は、セルフ・タイミング制御回路内の初期動作制御部の詳細回路図である。更に、図３９及び図４０は、第６の実施の形態例におけるセルフ・タイミング制御回路の動作を示すタイミングチャートである。
【０１０８】
第６の実施の形態例は、図４に示した第１の実施の形態例におけるセルフ・タイミング制御回路の構成を簡単化した例である。図４のセルフ・タイミング制御回路は、第１に、クロック周期カウント値を生成するために発振器１９とアップカウンタ２０を有するクロック周期カウント回路１０と、各発振器の速度を基準クロックの周期に対するカウント値と初期値であるクロック周期カウント値とが整合するように調整する遅延時間調整部１４とを有する。遅延時間調整部１４には、発振器１９とダウン・カウンタ２２が設けられる。即ち、図４のセルフ・タイミング制御回路のクロック周期カウント回路１０と遅延時間調整部１４とが、それぞれ発振器１９，２１とカウンタ２０，２２とを有する。
【０１０９】
そこで、第６の実施の形態例におけるセルフ・タイミング制御回路は、これらの発振器とカウンタとを共通化して、回路を簡素化する。図３７に示される通り、クロック周期カウント回路１０及び遅延時間調整部１４は、一つの発振器２１とダウン・カウンタ２２を有する。そして、ダウン・カウンタ２２のカウント値の補数をインバータ７２により生成して、初期値Ｎ８として、ダウン・カウンタ２２，２６に設定する。補数を利用することにより、制御クロック生成部１１と同じダウン・カウンタ２２を利用して、クロック周期カウント値の検出と設定が可能になる。更に、そのダウン・カウンタ２２によりその後の発振器の周波数制御を行う。
【０１１０】
第２に、図４のセルフ・タイミング制御回路は、制御クロック生成部１１に、２つの発振器２５，２８と２つのダウン・カウンタ２６，２９とが設けられる。これらの２セットの発振器とダウン・カウンタとを交互に動作させることで、基準クロックＣＬＫに位相が同期した制御クロックＮ１７を生成する。それに対して、第６の実施の形態例でのセルフ・タイミング回路の制御クロック発生部１１は、１つの発振器２５と１つのダウン・カウンタ２６とを有する。そして、これらの１セットの発振器２５とダウン・カウンタ２６とを、基準クロックＣＬＫの１周期の期間内で、発振及びダウンカウントを開始、終了させる。そのために、発振器２５が入力バッファ１２を通過した基準クロックＣＬＫ１（Ｎ１）の立ち上がりエッジに同期して発振動作を開始し、ダウンカウンタ２６がカウントを終了するタイミングで信号Ｎ５３により発振器２５の発振動作を停止する。詳細の動作については、後述する。
【０１１１】
図３７に沿って、第６の実施の形態例の回路構成を説明する。図３７には、図４と同じ回路には同じ引用番号を与えている。基準クロックＣＬＫが入力バッファ１２により取り込まれ、入力バッファ１２の遅延時間だけ遅れたクロックＣＬＫ１（Ｎ１）が生成され、１／２分周器９により周波数を１／２に分周され、ダミー遅延回路１５、ＮＡＮＤゲート１６及びＮＡＮＤゲート７８により、基準クロックＣＬＫの周期から入力バッファ１２とデータ出力バッファ１３の遅延時間を除いた周期のクロックＮ５が生成される。更に、クロックＮ５がＨレベルの間、発振器２１が発振動作を行ってパルス信号Ｎ６４をダウンカウンタ２２に供給し、ダウンカウンタ２２はパルス信号Ｎ６４をダウンカウントして、ダウン・カウントが終了したか否かを示す信号Ｎ１０を出力する。そして、この信号Ｎ１０によって、発振器制御部２３が、発振器２１，２５の周波数を制御する。ここまでの構成は、図４と同じである。
【０１１２】
第６の実施の形態例におけるクロック周期カウント回路１０及び遅延時間制御回路１４は、ダウンカウンタ２２により、クロック周期カウント動作を行い、クロックＮ５がＨレベルの期間にパルスＮ６４をダウンカウントする。そのために、ダウンカウンタ２２は、スイッチ７０を介してラッチ回路７１に接続され、そのラッチ回路７１のラッチデータはインバータ７２により反転され、ラッチデータの補数として初期値Ｎ８（Ｃ０〜Ｃ４）が生成される。
【０１１３】
即ち、電源が起動した時に、ラッチ回路７１をリセットして、ラッチデータを全てＬレベルにし、その補数データＣ０〜Ｃ４を全てＨレベルにして、ダウンカウンタ２２に初期データ（１１１１１）を設定する。そして、その後のクロックＮ５がＨレベルの期間に発生するパルス信号Ｎ６４に対して、ダウンカウンタ２２がダウンカウントし、クロックＮ５の立ち下がりエッジに応答してそのカウント値がラッチ回路７１にラッチされる。このラッチデータの補数が、クロック周期カウント値Ｎ８として、リセット信号Ｎ６３、Ｎ５４に応答してダウンカウンタ２２，２６に設定される。
【０１１４】
その後、繰り返し生成されるクロックＮ５に応答して、ダウンカウンタ２２がクロック周期カウント値Ｎ８からのダウンカウントを行い、発振器制御部２３が発振器２１，２５の周波数の制御を行う。やがて、発振器２１，２５の周波数が安定したところで、制御クロック生成部１１が制御クロックＮ５６の生成を開始する。
【０１１５】
上記の動作を行う為に、遅延時間制御部１４内には、ダウンカウンタ・リセット信号発生部７３と、初期動作制御部８０とが設けられる。ダウンカウンタ・リセット信号発生部７３は、インバータとＮＯＲゲートからなるパルス発生回路７４と、遅延回路７５と、ＮＡＮＤゲート７６と、インバータ７７を有する。ダウンカウンタ・リセット信号発生部７３は、図３９の初期動作のタイミングチャートに示される通り、電源が起動した後に生成するリセット信号RESETに応答して、リセット信号Ｎ６３を生成し（期間Ｔ１）、ダウンカウンタ２２にオールＨレベル（１１１１１）を設定する。その後期間Ｔ２において、ダウンカウンタ２２は、ダウンカウントして、クロック周期カウント値を検出する。また、ダウンカウンタ・リセット信号発生部７３は、その後の発振器制御動作において、基準クロックCLKに応答して毎回生成されるクロックＮ５の立ち下がりエッジに同期して、回路７４，７５，７６，７７によりリセット信号Ｎ６３を生成し（期間Ｔ３）、ラッチ回路７１のラッチデータの補数である初期値Ｎ８をダウンカウンタ２２に設定する。その後は、ダウンカウンタ２２は、ダウンカウント動作Ｔ４と初期値Ｎ８へのリセット動作Ｔ３とを繰り返す。
【０１１６】
初期動作制御部８０は、電源Ｖcc（Ｈレベル）を入力とし、クロックＮ２に応答してシフト動作するシフトレジスタ８１と、クロックＮ６０を入力としクロックＮ５に応答してシフト動作するシフトレジスタ８２と、ＮＯＲゲート８３とを有する。図３８は、この初期動作制御部８０の詳細回路図である。前段のシフトレジスタ８１は、２つのインバータからなるラッチ回路３００，３０１，３０２と、ＣＭＯＳトランスファーゲート３１０，３１１，３１２と、リセット用のトランジスタ３１６，３１７を有する。また、後段のシフトレジスタ８２は、ラッチ回路３０３，３０４と、トランスファーゲート３１３，３１４と、リセット用トランジスタ３１８と、遅延回路３１９とを有する。
【０１１７】
この初期動作制御部８０の機能は、図３９のタイミングチャート図に示される通り、第１に、シフトレジスタ８１がクロックＮ２の立ち上がりエッジと立ち下がりエッジに同期して入力のＨレベルを転送し、電源起動後の２番目のクロックＮ２の立ち上がりエッジ後に、ＮＡＮＤゲート７８を開いて、クロックＮ５の発生を開始することにある。即ち、リセット信号RESETによりトランジスタ３１６〜３１８が導通してそれぞれのノード（信号Ｎ６０）をＬレベルにした後に、２番目のクロックＮ２の立ち上がりエッジに同期してトランスファーゲート３１２が導通すると、信号Ｎ６０がＬレベルからＨレベルに変化する。この信号Ｎ６０によってＮＡＮＤゲート７８が開かれ、クロックＮ５が発振器２１に供給開始される。
【０１１８】
初期動作制御部８０の第２の機能は、スイッチ７０のオン・オフの制御を行うことにある。図３９に示される通り、リセット信号RESETに応答してスイッチ７０がオフにされ、その間ラッチ回路７１がリセットされる（期間Ｔ１）。次に、その後リセット信号RESETのＬレベルによってスイッチ７０がオンにされ、ダウンカウンタ２２のカウント値がラッチ回路７１にラッチされる。そして、最初のクロックＮ５の立ち下がりエッジの後に信号Ｎ６１がＨレベルに変化し、その後はスイッチ７０はオフに維持される。このオフ状態は、ラッチ回路３０４により維持される。
【０１１９】
以上の通り、クロック周期カウント回路１０及び遅延時間調整部１４は、図３９に示される通り、期間Ｔ１でラッチ回路７１をリセットしてダウンカウンタ２２を（１１１１）にリセットする。そして、２番目のクロックＮ２を利用して生成されるクロックＮ５のＨレベルの期間（期間Ｔ２）に、ダウンカウンタ２２が、（１１１１）からパルス信号Ｎ６４をダウンカウントし、そのカウント値がラッチ回路７１にラッチされる。そして、そのカウント値の補数が、クロック周期カウント値Ｎ８として、ダウンカウンタ２２、２６に設定される。その後は、期間Ｔ３にリセット信号Ｎ６３によりダウンカウンタ２２がリセットされ、期間Ｔ４でダウンカウントする動作が繰り返される。この動作により、発振器制御部２３は、前述した通り発振器２１、２５の周波数の調整を行う（期間Ｔ５）。
【０１２０】
次に、図３７の制御クロック生成部１１の構成と動作を説明する。制御クロック生成部１１は、初期動作制御部８４、発振器用クロック発生部９０、生後クロック用遅延発生部９３、及び制御クロックパルス幅調整部９６とを有し、基準クロックＣＬＫの立ち上がりエッジに位相同期した制御クロックＮ５６を生成する。
【０１２１】
初期動作制御部８４は、クロックレジスタ８５と、インバータ８６，８８及びＮＡＮＤゲート８７を有し、電源起動後に、クロックＮ１に同期してクロックシフトレジスタが入力のＨレベルを転送し、１０クロック後に信号Ｎ５７をＬレベルからＨレベルにして発振器用クロック発生部のパルスＮ５０の発生を開始させる。また、パルスＮ５０が発生開始するまでの周波数調整期間において、クロックＮ５８が、クロックＮ１に同期して生成されて、ダウンカウンタ２６にリセット信号Ｎ５４を供給し、ダウンカウンタ２６へのクロック周期カウント値Ｎ８の設定を行う。
【０１２２】
発振器用クロック発生部９０は、クロックＣＬＫ１（Ｎ１）の立ち上がりエッジに同期して負のパルスＮ５０を生成するパルス発生回路９１と、フリップフロップ９２とを有し、初期動作制御部８４により信号Ｎ５７がＬレベルからＨレベルに変化した後、発振器起動用のパルス信号Ｎ５０の発生を開始させる。図４０のタイミングチャートに示される通り、発振器起動用のパルス信号Ｎ５０は、基準クロックＣＬＫの立ち上がりエッジから入力バッファ１２の遅延（ａ）後に、立ち下がる。このパルス信号Ｎ５０によりフリップフロップ９２はセットされ、クロックＮ５１がＨレベルになる。それに応答して、発振器２５が発振動作を開始し、パルス信号Ｎ５２を生成し、ダウンカウンタ２６に供給する。
【０１２３】
ダウンカウンタ２６は、初期値Ｎ８からダウンカウントし、カウント値がゼロになると、パルス信号Ｎ５３を発生する。このパルス信号Ｎ５３の立ち上がりエッジに同期して、フリップフロップ９２がリセットされ、クロックＮ５１がＬレベルに立ち下がり、発振器２５の発振動作が停止する。そして、パルス信号Ｎ５３に応答して、遅延回路９４の遅延時間後にリセット信号Ｎ５４が発生し、ダウンカウンタ２６をリセットする。それにより、パルス信号Ｎ５３は再びＬレベルになり、次のダウンカウント可能状態になる。
【０１２４】
このように、発振器２５を制御する信号Ｎ５１は、開始信号Ｎ５０の立ち下がりエッジに同期してＨレベルになり、発振器２５の動作を開始させ、ダウンカウンタ２６が初期値Ｎ８のダウンカウントを終了するタイミングで発生するパルス信号Ｎ５３に同期して、発振器制御信号Ｎ５１はＬレベルに戻る。この動作が繰り返される。即ち、ダウンカウンタ２６は、クロックＮ５１の立ち上がりエッジから、初期値Ｎ８をダウンカウントする期間だけ遅延したパルス信号Ｎ５３を生成する。
【０１２５】
制御クロックパルス幅調整部９６は、遅延回路９７とフリップフロップ９８とを有し、ダウンカウンタ２６が生成するパルス信号Ｎ５３のパルス幅を広げて、制御クロックＮ５６を生成する。制御クロックＮ５６のパルス幅は、遅延回路９７の遅延時間に対応する。
【０１２６】
制御クロック生成部１１の一連の動作を要約すると、基準クロックＣＬＫの立ち上がりエッジから入力バッファ１２の遅延時間後に、開始信号Ｎ５０が立ち下がる。それに応答して、発振器制御クロックＮ５１がＨレベルになる。ダウンカウンタ２６は、初期値Ｎ８からパルス信号Ｎ５２をダウンカウントして、ゼロになるとパルス信号Ｎ５３を発生し、フリップフロップ９２を介して発振器制御クロックＮ５１をＬレベルにし、発振器２５を停止する。従って、発振器２５は初期値Ｎ８分のパルス信号Ｎ５２しか生成しないで、次の発振動作に備える。また、発振パルスＮ５２のパルス幅以上の遅延時間を持つ遅延回路９４による遅延時間後に、リセット信号Ｎ５４がダウンカウンタ２６をリセットし、次の動作に備える。
【０１２７】
第６の実施の形態例では、制御クロック生成部１１が、基準クロックＣＬＫの１周期の期間内で、ダウンカウンタの動作開始と終了を行う。そのために、終了を制御するパルス信号Ｎ５３のパルス幅は狭くなっている。つまり、パルス信号Ｎ５３の立ち上がりエッジで信号Ｎ５１がＬレベルになり発振器２５が停止し、パルス信号Ｎ５３の立ち下がりエッジで信号Ｎ５１は立ち上がり可能状態になり、発振器２５は開始可能状態になる。そして、その後の開始信号Ｎ５０の立ち下がりエッジに同期して、発振器２５が発信動作を開始する。従って、パルス信号Ｎ５３のパルス幅は十分に狭くしておく必要がある。そのため、制御クロックパルス幅調整部９６により、パルス信号Ｎ５３のパルス幅を広げた制御クロックＮ５６が生成される。
【０１２８】
図４０に示される通り、信号Ｎ５１のＨレベル期間（ｂ）は、発振器２５とダウンカウンタ２６との遅延時間に対応し、信号Ｎ５３の立ち上がりエッジから次の基準クロックＣＬＫの立ち上がりエッジまでの期間（ｃ）は、データ出力バッファ１３の遅延時間に対応する。
【０１２９】
第６の実施の形態例におけるクロック周期カウント回路１０及び遅延時間調整部１４は、第１の実施の形態例に適用することもできる。また、第６の実施の形態例における制御クロック生成部１１も、第１の実施の形態例に適用することもできる。
【０１３０】
また、第６の実施の形態例におけるダウンカウンタ２２，２６は、共にアップカウンタであっても良い。その場合も、カウンタ２２の補数がカウンタ２６に初期値として設定され、カウンタ２６がカウントアップしてオーバーフローするタイミングでパルス信号Ｎ５３が生成されれば良い。
【０１３１】
同様に、第１〜第５の実施の形態例においても、カウンタはアップカウンタであっても良い。その場合は、それぞれのカウント終了後の信号は、オーバーフローするタイミングで生成される。第１〜第５のダウンカウンタがアップカウンタとして使用される場合は、クロック周期カウント回路内のアップカウンタは、ダウンカウンタにすることが好ましい。
【０１３２】
上記の実施の形態例について、更に整理すると、以下の通りである。但し、本発明が以下のものに限定されることはない。
【０１３３】
（１）基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
前記基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する制御クロック生成部とを有することを特徴とするセルフ・タイミング制御回路。
【０１３４】
（２）上記（１）において、
前記クロック周期カウント回路は、前記基本クロックの周期に対応するの期間前記発振パルスを生成する第１の発振回路と、前記第１の発振回路が生成する前記発振パルスをカウントする第１のカウンタとを有することを特徴とするセルフ・タイミング制御回路。
【０１３５】
（３）上記（２）において、
前記クロック周期カウント回路は、更に、リセット信号に応答して、前記基本クロックの周期に対応するパルス幅のカウント用クロックを生成するカウント用クロック生成回路を有し、前記第１の発振回路は、前記カウント用クロックに応答して前記発振パルスを生成することを特徴とするセルフ・タイミング制御回路。
【０１３６】
（４）上記（１）乃至（３）のいずれかの請求項において、
前記制御クロック生成部は、前記基本クロックに応答して発振を開始する第２の発振回路と、前記第２の発振回路が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを有することを特徴とするセルフ・タイミング制御回路。
【０１３７】
（５）上記（４）において、
前記制御クロック生成部内において、前記第２のカウンタが前記クロック周期カウント値までカウントしたタイミングで、前記第２の発振回路は発振動作を停止し、前記第２のカウンタはリセットされることを特徴とするセルフ・タイミング制御回路。
【０１３８】
（６）上記（４）において、
更に、前記基本クロックの周波数を１／Ｎ（Ｎは２以上の整数）に分周した分周クロックを生成する分周回路を有し、
前記制御クロック生成部は、前記第２の発振器及び第２のカウンタとをＮ層有し、各層の第２の発振器は、前記分周クロック及びその逆相分周クロックに応答して発振を開始し、各層の第２のカウンタが生成する制御クロックが合成されて合成制御クロックが生成されることを特徴とするセルフ・タイミング制御回路。
【０１３９】
（７）上記（１）乃至（３）のいずれかにおいて、
前記クロック周期カウント値は、前記基本クロックの周期の期間より所定のダミー遅延時間短い期間に対応するカウント値であり、前記所定のダミー遅延時間は、少なくとも前記基本クロックの入力バッファの遅延時間を有することを特徴とするセルフ・タイミング制御回路。
【０１４０】
（８）上記（１）乃至（３）のいずれかにおいて、
前記クロック周期カウント回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数を、前記クロック周期カウント値の大または小に応じて、低周波数または高周波数に切り換えることを特徴とするセルフ・タイミング制御回路。
【０１４１】
（９）上記（１）において、
前記クロック周期カウント回路は、前記基本クロックの周期に対応する期間前記発振パルスをカウントする第１のカウンタを有し、
前記制御クロック生成部は、前記基本クロックに応答して発振を開始する第２の発振回路と、前記第２の発振回路が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを有し、
前記第１のカウンタがカウントしたカウント値の補数が、前記第２のカウンタに初期値として設定されることを特徴とするセルフ・タイミング制御回路。
【０１４２】
（１０）基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記基本クロックの周期に対応する期間の終了時の調整用カウント値に応じて、発振器制御信号を生成する遅延時間調整回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する制御クロック生成部とを有し、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数が、前記発振器制御信号により、前記調整用カウント値が前記クロック周期カウント値に整合する様に制御されることを特徴とするセルフ・タイミング制御回路。
【０１４３】
（１１）上記（１０）において、
前記クロック周期カウント値は、前記基本クロックの周期の期間より所定のダミー遅延時間短い期間に対応するカウント値であり、前記所定のダミー遅延時間は、少なくとも前記基本クロックの入力バッファの遅延時間を有することを特徴とするセルフ・タイミング制御回路。
【０１４４】
（１２）上記（１０）において、
前記クロック周期カウント値は、前記基本クロックの周期の期間より所定のダミー遅延時間短い期間に対応するカウント値であり、前記所定のダミー遅延時間は、少なくとも前記基本クロックの入力バッファの遅延時間及び前記制御クロックに応答して出力信号を出力する出力バッファの遅延時間を有することを特徴とするセルフ・タイミング制御回路。
【０１４５】
（１３）上記（１０）において、
前記遅延時間調整回路は、前記基本クロックに応答して発振を開始する第１の発振器と、前記第１の発振器が生成する前記発振パルスをカウントする第１のカウンタとを有し、前記基本クロックの周期に対応する期間の終了時の前記発振パルスの位相に応じて、前記発振器制御信号を生成し、
前記発振器制御信号によって、前記第１の発振器の周波数が制御されることを特徴とするセルフ・タイミング制御回路。
【０１４６】
（１４）上記（１０）または（１３）において、
前記制御クロック生成部は、前記基本クロックに応答して発振を開始する第２の発振器と、前記第２の発振器が生成する前記発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを有し、
前記発振器制御信号によって、前記第２の発振器の周波数が制御されることを特徴とするセルフ・タイミング制御回路。
【０１４７】
（１５）上記（１４）において、
前記制御クロック生成部内において、前記第２のカウンタが前記クロック周期カウント値までカウントしたタイミングで、前記第２の発振回路は発振動作を停止し、前記第２のカウンタはリセットされることを特徴とするセルフ・タイミング制御回路。
【０１４８】
（１６）上記（１４）において、
更に、前記基本クロックの周波数を１／Ｎ（Ｎは２以上の整数）に分周した分周クロックを生成する分周回路を有し、
前記制御クロック生成部は、前記第２の発振器及び第２のカウンタとをＮ層有し、各層の第２の発振器は、前記分周クロック及びその逆相分周クロックに応答して発振を開始し、各層の第２のカウンタが生成する制御クロックが合成されて合成制御クロックが生成されることを特徴とするセルフ・タイミング制御回路。
【０１４９】
（１７）上記（１０）において、
更に、前記リセット信号に応答して、前記基本クロックの周期に対応する期間、発振パルスをカウントして、前記基本クロックの半周期に対応する半周期カウント値を生成するクロック半周期カウント回路を有し、
前記制御クロック生成部は、更に、前記制御クロックに同期して発振パルスのカウントを開始し、前記半周期カウント値までカウントしたタイミングで、半周期制御クロックを生成することを特徴とするセルフ・タイミング制御回路。
【０１５０】
（１８）上記（１７）において、
更に、前記基本クロックに同期して発振パルスのカウントを開始し、前記基本クロックの周期の終了時の半周期調整用カウント値に応じて、半周期用発振器制御信号を生成する半周期遅延時間調整回路を有し、
前記半周期カウント回路と半周期遅延時間調整回路がカウントする前記発振パルスの周波数が、前記半周期用発振器制御信号により、前記半周期調整用カウント値が前記半周期カウント値に整合するように制御されることを特徴とするセルフ・タイミング制御回路。
【０１５１】
（１９）上記（１０）において、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数を、前記クロック周期カウント値の大または小に応じて、低周波数または高周波数に切り換えることを特徴とするセルフ・タイミング制御回路。
【０１５２】
（２０）基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
前記基本クロックの周期に対応する期間発振パルスを生成する第１の発振器と、前記第１の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第１のカウンタとを含むクロック周期カウント回路と、
前記基本クロックに応答して発振を開始する第２の発振器と、前記第２の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを含む制御クロック生成部とを有し、
前記第１のカウンタのオーバフロー動作の有無に応じて、前記第１及び第２の発振器の周波数を低下または上昇させること特徴とするセルフ・タイミング制御回路。
【０１５３】
（２１）上記（２０）において、
前記第１及び第２の発振器は、それぞれ周波数の異なる複数の発振器を有し、前記第１のカウンタのオーバーフロー動作の有無に応じて、前記複数の発振器を低周波数用発振器と高周波用発振器とで切り換えることを特徴とするセルフ・タイミング制御回路。
【０１５４】
（２２）基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間発振パルスを生成する第１の発振器と、前記第１の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第１のカウンタとを含むクロック周期カウント回路と、
前記基本クロックに応答して発振を開始する第２の発振器と、前記第２の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを含む制御クロック生成部と
前記基本クロックに応答して発振を開始する第３の発振器と、前記第３の発振器が生成する発振パルスをカウントする第３のカウンタとを含み、前記基本クロックの周期に対応する期間の終了時の前記発振パルスの位相に応じて、発振器制御信号を生成する遅延時間調整回路とを有し、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数が、前記発振器制御信号により、前記終了時の第３のカウンタのカウント値が前記クロック周期カウント値に整合する様に制御され、
前記第１のカウンタのオーバフロー動作の有無に応じて、前記第１及び第２の発振器の周波数を低下または上昇させること特徴とするセルフ・タイミング制御回路。
【０１５５】
（２３）基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間発振パルスを生成する第１の発振器と、前記第１の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第１のカウンタとを含み、更に、前記クロック周期カウント値が第１のカウンタに初期値として設定され、前記第１の発振器が生成する発振パルスをカウントして前記基本クロックの周期に対応する期間の終了時に発振器制御信号を生成するクロック周期カウント及び遅延時間調整回路と、
前記基本クロックに応答して発振を開始する第２の発振器と、前記第２の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを含む制御クロック生成部とを有し、
前記発振器の周波数が、前記発振器制御信号により、前記終了時の第１のカウンタのカウント値が前記クロック周期カウント値に整合する様に制御されること特徴とするセルフ・タイミング制御回路。
【０１５６】
（２４）上記（２３）において、
前記第１のカウンタ及び第２のカウンタは、共に、ダウンカウンタ又はアップカウンタで構成され、前記第１のカウンタのカウンタ値の補数が、前記初期値として前記１及び第２のカウンタに設定されることを特徴とするセルフ・タイミング制御回路。
【０１５７】
【発明の効果】
以上説明した通り、本発明によれば、基本クロックと所定の位相関係を有して同期する制御クロックを生成するセルフ・タイミング制御回路であって、大規模な可変遅延回路を有することなく、高精度にしかも短時間でロックオンすることができるセルフ・タイミング制御回路を提供することができる。
【図面の簡単な説明】
【図１】従来のセルフ・タイミング制御回路であるＤＬＬ回路を示す図である。
【図２】本発明のセルフ・タイミング制御回路の概略図である。
【図３】第２の発明のセルフ・タイミング制御回路の概略図である。
【図４】本発明の第１の実施の形態例のセルフ・タイミング制御回路の詳細構成図である。
【図５】第１の実施の形態例の動作タイミングチャート図である。
【図６】第１の実施の形態例の動作タイミングチャート図である。
【図７】第１の実施の形態例の動作タイミングチャート図である。
【図８】１ショットクロック発生器１８の構成例を示す図である。
【図９】１ショットクロック発生器１８の動作タイミングチャート図である。
【図１０】発振器１９，２１，２５，２８の構成例を示す図である。
【図１１】発振器の動作タイミングチャート図である。
【図１２】アップカウンタ２０用の発振器１９の第２の構成例を示す図である。
【図１３】発振器１９の動作タイミングチャート図である。
【図１４】発振器制御部２３の構成例を示す図である。
【図１５】発振器制御部２３の動作タイミングチャート図である。
【図１６】第２の実施の形態例のセルフ・タイミング制御回路の構成図である。
【図１７】第３の実施の形態例のセルフ・タイミング制御回路の全体構成図である。
【図１８】図１７における１８０度用の遅延時間調整回路１００の拡大図である。
【図１９】図１７における制御クロック生成部１１の拡大図である。
【図２０】第３の実施の形態例の動作タイミングチャート図である。
【図２１】第３の実施の形態例の動作タイミングチャート図である。
【図２２】発振器１１９，１２１の構成例を示す図である。
【図２３】発振器１１９，１２１の動作タイミングチャート図である。
【図２４】発振器１２５，１２８の構成例を示す図である。
【図２５】発振器１２５，１２８の動作タイミングチャート図である。
【図２６】第４の実施の形態例のセルフ・タイミング制御回路の半分の構成をそれぞれ示す図である。
【図２７】第４の実施の形態例のセルフ・タイミング制御回路の半分の構成をそれぞれ示す図である。
【図２８】第４の実施の形態例のセルフ・タイミング制御回路の動作タイミングチャート図である。
【図２９】高速発振器１９Ｆの構成を示す図である。
【図３０】低速発振器１９Ｓの構成を示す図である。
【図３１】高速発振器２１Ｆ、２５Ｆ、２８Ｆの構成例を示す図である。
【図３２】低速発振器２１Ｓ、２５Ｓ、２８Ｓの構成例を示す図である。
【図３３】第５の実施の形態例のセルフ・タイミング制御回路の構成図である。
【図３４】第５の実施の形態例の発振器の構成例を示す図である。
【図３５】発振器スピード選択回路の構成例を示す図である。
【図３６】発振器スピード選択回路の動作タイミングチャート図である。
【図３７】第６の実施の形態例におけるセルフ・タイミング制御回路の詳細図である。
【図３８】セルフ・タイミング制御回路内の初期動作制御部の詳細回路図である。
【図３９】第６の実施の形態例におけるセルフ・タイミング制御回路の動作を示すタイミングチャートである。
【図４０】第６の実施の形態例におけるセルフ・タイミング制御回路の動作を示すタイミングチャートである。
【符号の説明】
１０ クロック周期カウント回路
１１ 制御クロック生成部
１４ 遅延時間調整回路
１８ １ショットクロック発生回路
１９，２１，２５，２８ 発振器
２０ アップカウンタ
２２，２６，２９ ダウンカウンタ
２３ 発振器制御回路
Claims (4)
- 基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
前記基本クロックの周期に対応する期間、第１の発振器の発振パルスをカウントして、クロック周期カウント値を生成する第１のカウンタを有するクロック周期カウント回路と、
前記基本クロックの周波数を１／Ｎ（Ｎは２以上の整数）に分周した分周クロックを生成する分周回路と、
第２の発振器及び第２のカウンタをＮ層有し、前記分周クロック及びその逆相分周クロックに応答して前記各層の第２の発振器は発振を開始し、前記各層の第２の発振器が生成する発振パルスを前記各層の第２のカウンタがカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成し、前記各層の第２のカウンタが生成する制御クロックが合成されて合成制御クロックを生成する制御クロック生成部とを有することを特徴とするセルフ・タイミング制御回路。 - 基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間、発振パルスをカウントして、クロック周期カウント値を生成するクロック周期カウント回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記基本クロックの周期に対応する期間の終了時の調整用カウント値に応じて、発振器制御信号を生成する遅延時間調整回路と、
前記基本クロックに同期して発振パルスのカウントを開始し、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する制御クロック生成部とを有し、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数が、前記発振器制御信号により、前記調整用カウント値が前記クロック周期カウント値に整合する様に制御されることを特徴とするセルフ・タイミング制御回路。 - 基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間発振パルスを生成する第１の発振器と、前記第１の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第１のカウンタとを含むクロック周期カウント回路と、
前記基本クロックに応答して発振を開始する第２の発振器と、前記第２の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを含む制御クロック生成部と
前記基本クロックに応答して発振を開始する第３の発振器と、前記第３の発振器が生成する発振パルスをカウントする第３のカウンタとを含み、前記基本クロックの周期に対応する期間の終了時の前記発振パルスの位相に応じて、発振器制御信号を生成する遅延時間調整回路とを有し、
前記遅延時間調整回路及び前記制御クロック生成部がカウントする前記発振パルスの周波数が、前記発振器制御信号により、前記終了時の第３のカウンタのカウント値が前記クロック周期カウント値に整合する様に制御され、
前記第１のカウンタのオーバーフロー動作の有無に応じて、前記第１、第２、及び第３の発振器の周波数を低下または上昇させること特徴とするセルフ・タイミング制御回路。 - 基本クロックと所定の位相関係をもって同期する制御クロックを生成するセルフ・タイミング制御回路において、
リセット信号に応答して、前記基本クロックの周期に対応する期間発振パルスを生成する第１の発振器と、前記第１の発振器が生成する発振パルスをカウントしてクロック周期カウント値を生成する第１のカウンタとを含み、更に、前記クロック周期カウント値が第１のカウンタに初期値として設定され、前記第１の発振器が生成する発振パルスをカウントして前記基本クロックの周期に対応する期間の終了時に発振器制御信号を生成するクロック周期カウント及び遅延時間調整回路と、
前記基本クロックに応答して発振を開始する第２の発振器と、前記第２の発振器が生成する発振パルスをカウントし、前記クロック周期カウント値までカウントしたタイミングで、前記制御クロックを生成する第２のカウンタとを含む制御クロック生成部とを有し、
前記第１及び第２の発振器の周波数が、前記発振器制御信号により、前記終了時の第１のカウンタのカウント値が前記クロック周期カウント値に整合する様に制御されること特徴とするセルフ・タイミング制御回路。
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