JPH1116350A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1116350A JPH1116350A JP9172255A JP17225597A JPH1116350A JP H1116350 A JPH1116350 A JP H1116350A JP 9172255 A JP9172255 A JP 9172255A JP 17225597 A JP17225597 A JP 17225597A JP H1116350 A JPH1116350 A JP H1116350A
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Abstract
た同期型DRAMにおいて、シンクロナス・ミラー・デ
ィレイ回路は、精度の高いクロック制御が可能である反
面、数百個のゲート回路で構成されているため、消費電
流が非常に大きいという課題があった。 【解決手段】 同期型DRAMにおいて、リードモード
時に出力バッファへクロック信号を供給する回路とし
て、シンクロナス・ミラー・ディレイ回路を使用すると
ともに、データ出力時以外は上記シンクロナス・ミラー
・ディレイ回路へのクロック信号の供給を遮断すること
によってその動作を停止させるようにした。
Description
おけるクロック遮断制御に適用して有効な技術に関し、
例えば同期型ダイナミックRAMに利用して有効な技術
に関する。
として、マイクロプロセッサ等の外部装置から供給され
るクロック信号に同期して動作する同期型ダイナミック
RAM(以下、同期型DRAMと略す)が実用化されて
いる。ところで、同期型DRAMにおいては、リードデ
ータ出力時にクロック信号によって出力バッファを動作
させてデータを出力させるため、リードモード時に内部
の制御回路から供給される制御信号に基づいて出力バッ
ファに所定のタイミングで外部クロック信号に同期した
内部クロック信号を供給して動作させるクロック制御回
路が設けられている。
路は、リードモード時に形成される所定の内部制御信号
が変化してから所定の時間だけ遅れた時点で出力バッフ
ァへのクロック信号の供給を開始するという制御が必要
とされる。
る所定の内部制御信号はクロック信号と同期していると
は限らないため、この内部制御信号に基づいて単にクロ
ック信号の供給を制御するだけでは、クロック供給再開
時に所定のパルス幅よりも短いクロック信号が形成され
て回路が誤動作するおそれがある。
は外部のクロック信号に同期してマイクロプロセッサ等
に取り込まれるため、データ転送の高速化のためには出
力バッファが外部クロック信号に同期してデータを出力
することが重要である。そのためには、出力バッファに
供給される内部クロック信号が外部クロック信号に正確
に同期していなければならない。
後短時間のうちに外部クロック信号に同期した内部クロ
ック信号を形成して供給が可能な回路として、シンクロ
ナス・ミラー・ディレイ回路と呼ばれるディレイ回路を
使用することについて検討した。ところが、シンクロナ
ス・ミラー・ディレイ回路は、精度の高いクロック制御
が可能である反面、数百個のゲート回路で構成されてい
るため、消費電流が非常に大きいという課題があること
が明らかとなった。
正しいパルス幅のクロック信号を形成して供給可能なク
ロック供給制御技術を提供することにある。
かつ必要な時にのみ所定のタイミングでクロック信号を
供給可能なクロック供給制御回路を提供することにあ
る。
新規な特徴については、本明細書の記述および添附図面
から明らかになるであろう。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。
へクロック信号を供給する回路として、シンクロナス・
ミラー・ディレイ回路を使用するとともに、データ出力
時以外は上記シンクロナス・ミラー・ディレイ回路への
クロック信号の供給を遮断することによってその動作を
停止させるようにしたものである。
ラー・ディレイ回路によってクロック供給再開時に正し
いパルス幅のクロック信号を形成して供給し、これによ
って回路の誤動作を防止できるとともに、必要なとき以
外はシンクロナス・ミラー・ディレイ回路そのものの動
作を停止させることができため、無駄な消費電流を減ら
すことができる。
信号を取り込む入力バッファ回路と、該入力バッファに
よって取り込まれたクロック信号を遅延させる遅延回路
と、該遅延回路で遅延されたクロック信号と上記入力バ
ッファによって取り込まれたクロック信号とを比較して
所定時間遅延させたクロック信号を生成するシンクロナ
ス・ミラー・ディレイ回路と、該シンクロナス・ミラー
・ディレイ回路で生成されたクロック信号を所望の回路
に供給するドライバ回路とを備えた半導体記憶装置にお
いて、上記入力バッファまたは遅延回路のいずれかに所
定の制御信号に基づいてクロック信号の入力もしくは伝
達を遮断可能なクロック遮断手段を設けるようにする。
の入力部に所定の制御信号に基づいてクロック信号の入
力もしくは伝達を遮断可能なクロック遮断手段を設ける
ようにしてもよい。
の論理ゲート回路からなり、該入力バッファにクロック
遮断手段が設けられる場合に、上記クロック遮断手段は
上記制御信号の遅延時間に対応した位置に設けるように
するのが望ましい。これによって、制御信号の遅延が補
償され、クロック信号のパルスが欠けるのを防止するこ
とができる。
の他に上記ドライバ回路にも、上記制御信号によってク
ロック信号の入力もしくは伝達を遮断可能なクロック遮
断手段を設けるとよい。これによって、リードモードが
終了して制御信号がロウレベルにされた時に、クロック
信号の供給が直ちに遮断されるため、余分なクロック信
号によるデータ出力バッファの動作を容易に防止するこ
とができる。
面に基づいて説明する。
クRAMの一実施例を示すブロック図である。
が例えば8Mビットの記憶容量を持つ2つのバンクBA
NK0,BANK1として構成されたメモリアレイ、1
1A,11Bは外部から時分割方式で入力されるロウア
ドレス(行アドレス)信号およびカラムアドレス(列ア
ドレス)信号を増幅、波形整形して内部の所定の回路に
供給するためのアドレス入力バッファ回路、12はメモ
リセルのリフレッシュのためのアドレスを発生するリフ
レッシュカウンタである。また、13A,13Bは上記
アドレス入力バッファ回路11Aまたはリフレッシュカ
ウンタ12から供給される内部相補アドレス信号をデコ
ードして上記メモリアレイ10A,10B内の対応する
ワード線を選択するロウデコーダである。
に基づいて複数バイトのデータのリード/ライトに必要
な連続したカラムアドレスを発生するカラムアドレスカ
ウンタ、15A,15Bはカラムアドレスカウンタ14
から供給される内部アドレス信号をデコードして上記メ
モリアレイ10A,10B内の対応するビット線を選択
するカラムデコーダ、16A,16Bはビット線に読み
出されたデータを増幅するセンスアンプおよび複数のビ
ット線がカラムスイッチを介して共通に接続されるI/
Oバスである。
で上記センスアンプ&I/Oバス16A,16Bを介し
て上記メモリアレイ10A,10Bに供給するデータ入
力バッファ回路、18は上記センスアンプ&I/Oバス
16A〜16Dを介して上記メモリアレイ10A〜10
Dより読み出されたデータを外部へ出力するデータ出力
バッファ、19は外部より入力される各種制御信号に基
づいて内部回路へ供給するタイミング信号を形成するタ
イミング制御回路、20は上記データ出力バッファ18
に対するクロック信号φcを生成するクロック供給制御
回路である。
制御信号としては、同期用クロック信号CLKの他、例
えば入力されたクロック信号を消費電力低減のため内部
回路に供給しないように制御するためのクロックイネー
ブル信号CKEや当該メモリが選択されていることを示
すためのチップ選択信号/CS、アドレス入力バッファ
11Aへのロウアドレスの取込みタイミングを与えるた
めのロウアドレスストローブ信号/RAS、カラムアド
レスの取込みタイミングを与えるためのカラムアドレス
ストローブ信号/CAS、書き込みが有効であることを
示すための書込み制御信号/WE、所定のビットのデー
タを読み出したり書き込んだりしないようにマスクする
よう要求するための制御信号DQM等がある。なお各符
号の前に「/」(図では符号の上に「−」)が付いてい
る制御信号は、ロウレベルが有効レベルであることを示
している。
回路を使用した上記クロック供給制御回路20の構成例
を示す。図2に示されているように、この実施例のクロ
ック供給制御回路20は、外部から供給されるクロック
信号を受ける入力バッファ21と、フォワード・ディレ
イ・アレイFDAとミラー制御回路MCCとバックワー
ド・ディレイ・アレイBDAとからなるシンクロナス・
ミラー・ディレイ回路22と、入力されたクロック信号
を1周期遅らせて上記フォワード・ディレイ・アレイF
DAへ供給するダミー遅延回路23と、上記バックワー
ド・ディレイ・アレイBDAから出力されたクロック信
号をデータ出力バッファ18へ供給するクロックドライ
バ24とから構成されている。
22は、リードコマンドが入力されたときに前記タイミ
ング制御回路19から出力される制御信号MC−RDL
Tがハイレベルに変化してから2サイクル後に外部クロ
ック信号CLKに同期した内部クロック信号φcを形成
して出力するように動作する。上記ダミー遅延回路23
は、複数のインバータもしくは論理ゲートが縦続接続さ
れて構成されており、入力バッファ21とミラー制御回
路MCCとクロックドライバ24の各遅延時間の和(ク
ロック信号の約1周期分)に相当する遅延時間となるよ
うにゲート段数が設定されている。
用することによって、上記制御信号MC−RDLTがロ
ウレベルの期間は、シンクロナス・ミラー・ディレイ回
路22の動作そのものが停止されるようになっている。
出力バッファに対するクロック信号の供給/遮断および
回路動作を制御するように構成した本発明に係るクロッ
ク供給制御回路20の第1の実施例を示す。この実施例
は、シンクロナス・ミラー・ディレイ回路22へ外部ク
ロック信号CLKを入力するための専用の入力バッファ
回路21に前記タイミング制御回路19から出力される
制御信号MC−RDLTを供給してクロック信号の入力
を制御するように構成したものである。
回路21は、4段の論理ゲートで構成されており、1段
目、2段目および4段目の論理ゲートG1,G2,G4
をインバータで構成するとともに、3段目の論理ゲート
G3をNANDゲートで構成し、このNANDゲートの
一方の入力端子に上記制御信号MC−RDLTを入力し
て制御するように構成されている。これによって、制御
信号MC−RDLTがロウレベルにされるリードモード
時以外のときには、外部クロック信号CLKのシンクロ
ナス・ミラー・ディレイ回路22への入力が遮断される
ため、シンクロナス・ミラー・ディレイ回路の動作が停
止され、消費電流が低減される。そして、制御信号MC
−RDLTがハイレベルに変化されると、外部クロック
信号CLKがシンクロナス・ミラー・ディレイ回路22
に入力されて動作を開始し、図7(c)に示すように、
2サイクル後に外部クロック信号CLKに同期した内部
クロック信号φcを出力する。
構成する4段の論理ゲートのうち3段目のNANDゲー
トG3の入力端子に上記制御信号MC−RDLTが入力
されているため、制御信号MC−RDLTの遅延が補償
され、入力クロック信号のパルスが欠けるのを防止する
ことができる。すなわち、制御信号MC−RDLTは、
リードコマンドが外部クロック信号CLKに同期してタ
イミング制御回路19に取り込まれて形成されるもの
の、制御信号MC−RDLTがハイレベルに変化するま
でには2ゲート程度の遅延が生じてしまうため、その遅
延した制御信号MC−RDLTを入力バッファ21の初
段論理ゲートに入れて制御すると、入力クロック信号の
最初のパルスが短くなってしまうので、3段目の論理ゲ
ートに入れるようにしたものである。これによって、シ
ンクロナス・ミラー・ディレイ回路22への入力クロッ
ク信号のパルスが欠けるのを防止することができる。
論理ゲートは入力バッファ21の3段目に限定されず、
2段目あるいは4段目等制御信号MC−RDLTの遅延
時間に応じて論理ゲートを決定すればよい。また、入力
バッファ21のゲート段数も4段に限定されず、3段以
下あるいは5段以上であってもよい。
出力バッファに対するクロック信号の供給/遮断および
回路動作を制御するように構成した本発明に係るクロッ
ク供給制御回路20の第2の実施例を示す。この実施例
は、制御信号MC−RDLTの遅延時間(リードコマン
ドが入力されてからMC−RDLTが変化するまでの時
間)が、入力バッファ21全体の遅延時間よりも大きい
場合に有効である。この実施例は、図4に示すように、
インバータ列からなるダミー遅延回路23の途中にNA
NDゲートGAを設けて、このNANDゲートGAに制
御信号MC−RDLTを入力して、シンクロナス・ミラ
ー・ディレイ回路22へのクロック信号の供給を遮断す
るように構成したものである。
C−RDLTがロウレベルにされるリードモード時以外
のときには、クロック信号のシンクロナス・ミラー・デ
ィレイ回路22への入力が遮断されるため、シンクロナ
ス・ミラー・ディレイ回路の動作が停止され、消費電流
が低減される。
ルに変化されると、外部クロック信号CLKがシンクロ
ナス・ミラー・ディレイ回路22に入力されて動作を開
始し、図7(c)に示すように、2サイクル後に外部ク
ロック信号CLKに同期した内部クロック信号φcを出
力する。
Cは、フォワード・ディレイ・アレイFDA側からの信
号が変化しないと出力が変化しないので、ダミー遅延回
路23からフォワード・ディレイ・アレイFDAへのク
ロック信号の供給を遮断すればよく、入力クロック信号
のミラー制御回路MCCへの供給を遮断するためのゲー
トは設けなくてもミラー制御回路MCCは動作せず電流
も消費しない。
路20の第3の実施例を示す。この実施例は、第1およ
び第2の実施例の構成に加え、シンクロナス・ミラー・
ディレイ回路22の後段のクロックドライバ24にも前
記タイミング制御回路19から出力される制御信号MC
−RDLTを供給してクロック信号の入力を制御するよ
うに構成したものである。
24は、4段の論理ゲートで構成されており、1段目、
2段目および4段目の論理ゲートG5,G6,G8はイ
ンバータで構成されるとともに、3段目の論理ゲートG
7はNANDゲートで構成され、このNANDゲートG
7の一方の入力端子に上記制御信号MC−RDLTを入
力して制御するように構成されている。これによって、
リードモードが終了して制御信号MC−RDLTがロウ
レベルにされた時に、シンクロナス・ミラー・ディレイ
回路22からは2サイクル分余計にクロック信号が出力
されても、図7(d)に示すように、出力バッファ18
に対する内部クロック信号φcの供給が直ちに遮断され
るため、余分なクロック信号によるデータ出力バッファ
18の動作を容易に防止することができる。
DAとミラー制御回路MCCとバックワード・ディレイ
・アレイBDAとからなる前記シンクロナス・ミラー・
ディレイ回路22の具体的な回路構成例を示す。
縦続接続された2つのNANDゲートGa,Gbからな
る遅延段が96段縦続されてなり、各遅延段の前段NA
NDゲートGaおよび各遅延段の後段NANDゲートG
bの一方の入力端子はすべてがハイレベル(電源電圧V
cc)に固定されている。この実施例では、特に制限さ
れないが、フォワード・ディレイ・アレイFDAの入力
端に、ダミー遅延回路23からのクロック信号の入力
を、タイミング制御回路19からの制御信号MC−RD
LTによって遮断するためのNANDゲートGAが設け
られている。入力バッファ21またはダミー遅延回路2
3にクロックを遮断するゲートを設けた場合、図8のN
ANDゲートGAは省略することができ、その場合、N
ANDゲートGAには上記制御信号MC−RDLTの代
わりに電源電圧Vccを印加しておくようにすればよ
い。
が他方の入力端子に接続された一対のNANDゲートG
c,Gdからなり上記フォワード・ディレイ・アレイF
DAの各遅延段の出力信号および入力バッファ21から
のクロック信号が入力されたアービタ回路と、該アービ
タ回路の出力を反転するインバータGeと、該インバー
タGeの出力端子が一方の入力端子に接続され前段のア
ービタ回路の出力端子が他方の入力端子に接続されてな
るNANDゲートGfとから構成されている。
は、ミラー制御回路MCCの各段のNANDゲートGf
の出力信号が一方の入力端子に接続されたNANDゲー
トGgと、上記フォワード・ディレイ・アレイFDAの
各遅延段とゲート段数を合わせて同一遅延時間を得るた
めこのNANDゲートGgの前段に接続されたNAND
ゲートGhと、NANDゲートGgの負荷容量をフォワ
ード・ディレイ・アレイFDAの各段のNANDゲート
Gbと合わせるべくNANDゲートGgの出力端子に接
続されたダミーゲートGmとから構成されている。
レイ回路22は、制御信号MC−RDLTがハイレベル
に変化すると、ダミー遅延回路23で遅延された入力ク
ロック信号がフォワード・ディレイ・アレイFDAに入
力されて各遅延段を順次伝搬する。一方、ミラー制御回
路MCCの各段のアービタ回路の一方の入力端子には、
入力バッファ21からのクロック信号が共通に入力され
ており、フォワード・ディレイ・アレイFDAの各遅延
段を伝搬するクロック信号と入力バッファ21から供給
されるクロック信号の立ち上がりとを比較して一致した
段に、見かけ上のクロック通過パスを形成するように動
作する。
遅らせるのに必要な遅延時間(遅延段数)を決定する。
つまり、ダミー遅延回路23の遅延時間とフォワード・
ディレイ・アレイFDAでの遅延時間との和が、入力ク
ロックCLKの1周期に等しくなるように、ミラー制御
回路MCC内にパスが形成される。そして、このパスの
形成された段のミラー制御回路MCCから外部クロック
信号にほぼ等しい信号がバックワード・ディレイ・アレ
イBDAの対応する遅延段に出力されて、これがバック
ワード・ディレイ・アレイBDAを伝搬することでさら
に遅れ、合計で2サイクルの遅延時間を有する内部クロ
ック信号φcがクロックドライバ24から出力される。
ィレイ・アレイFDAのi番目の遅延段に着目すると、
フォワード・ディレイ・アレイFDAにはダミー遅延回
路23を通過した約1周期遅れのクロック信号が入力さ
れているため、i番目の遅延段にn番目のクロック信号
が入ってくるとき、対応するミラー制御回路MCCのi
段目のアービタ回路にはn+1番目のクロック信号が入っ
てくる。そして、このアービタ回路は、遅延段のn番目
のクロック信号の立ち上がりの方が速いときはそれをラ
ッチして出力Qiはハイレベルを保持する。一方、i段
目のアービタ回路は、遅延段のn番目のクロック信号の
立ち上がりよりも入力クロック信号の立ち上がりの方が
速いときはそれをラッチして出力Qiはロウレベルを保
持する。
ック信号が来てノードNi-1の電位が立ち上がるタイミ
ングと、i-1番目の遅延段にn番目のクロック信号が来
てノードNi-1の電位が立ち上がるタイミングとの間
に、入力クロック信号が立ち上がる場合の波形が示され
ている。この場合、i-1段目までのアービタ回路の出力
Q1〜Qi-1はすべてハイレベルである。一方、i段目
以降のアービタ回路の出力Qi,Qi+1‥‥はn+1番目の
クロック信号の立ち上がりと同時にロウレベルとなる。
ミラー制御回路MCCの各段のアービタ回路は自己の保
持レベルと反転信号と前段のアービタ回路の出力信号と
比較して出力を決定するため、i段目の出力のみが入力
クロック信号に同期して変化することとなり、他の段の
出力はハイレベルのままとされる。これによって、ミラ
ー制御回路MCCはi段目でクロック信号が通過するよ
うに動作し、このクロック信号がバックワード・ディレ
イ・アレイBDAを伝搬することで、フォワード・ディ
レイ・アレイFDAでの遅延時間と同一の遅延時間を経
てクロック信号が出力され、回路路全体で2サイクルの
遅延時間を有する内部クロック信号が出力されることと
なる。
レイ回路22によるクロック制御の原理を、図6を用い
て説明する。入力バッファ21とダミー遅延回路23、
クロックドライバ24、フォワード・ディレイ・アレイ
FDA、ミラー制御回路MCC、バックワード・ディレ
イ・アレイBDAのそれぞれの遅延時間を、同図に示す
ように、ta,tb,tc,td,te,td’(t
d,td’のみ可変で他は固定)とすると、前述したよ
うに、ダミー遅延回路23の遅延時間tbは、入力バッ
ファ21とミラー制御回路MCCとクロックドライバ2
4の各遅延時間の和(ta+te+tc)に相当する遅
延時間となるようにゲート段数が設定されている。すな
わち、tb=ta+te+tcである。またtd=t
d’である。
ダミー遅延回路23およびフォワード・ディレイ・アレ
イFDAを通過し、クロックドライバ24より出力され
るクロックの遅延時間をTaとおくと、 Ta=ta+tb+td+te+td’+tc である。ここで、シンクロナス・ミラー・ディレイ回路
22は、前述したように、ダミー遅延回路23の遅延時
間tbとフォワード・ディレイ・アレイFDAの遅延時
間tdとの和が入力クロックCLKの1周期に相当する
ように動作するので、入力クロックの1周期をTcとす
ると、 Ta=ta+Tc+te+td’+tc となる。ここで、ta+te+tc=tb、td=t
d’であるので、上式は、 Ta=Tc+(tb+td)=2Tc となり、入力バッファ21より入力され、ダミー遅延回
路23およびフォワード・ディレイ・アレイFDAを通
過し、クロックドライバ24より出力されるクロックは
入力クロックCLKの2周期だけ遅れることが分かる。
ラー制御回路MCCを通過し、クロックドライバ24よ
り出力されるクロックの遅延時間をTbとおくと、 Tb=ta+te+td’+tc であり、ta+te+tc=tb,td=td’,tb
+td=Tcであるので、Tb=Tcとなり、入力バッ
ファ21より入力され、ミラー制御回路MCCを通過
し、クロックドライバ24より出力されるクロックは入
力クロックCLKの1周期だけ遅れることが分かる。
ラー・ディレイ回路22の前段にダミー遅延回路23を
設けているが、このダミー遅延回路23は必ずしも必要
なものではない。ただし、ダミー遅延回路23がないと
その遅延時間分余計にシンクロナス・ミラー・ディレイ
回路22の段数を増やさなくてはならないず回路規模が
増大するので、実用上はダミー遅延回路は不可欠であ
る。
型DRAMにおいて、リードモード時に出力バッファへ
クロック信号を供給する回路として、シンクロナス・ミ
ラー・ディレイ回路を使用するとともに、データ出力時
以外は上記シンクロナス・ミラー・ディレイ回路へのク
ロック信号の供給を遮断することによってその動作を停
止させるようにしたので、シンクロナス・ミラー・ディ
レイ回路によってクロック供給再開時に正しいパルス幅
のクロック信号を形成して供給し、これによって回路の
誤動作を防止できるとともに、必要なとき以外はシンク
ロナス・ミラー・ディレイ回路そのものの動作を停止さ
せることができるため、無駄な消費電流を減らすことが
できるという効果がある。
の論理ゲート回路からなり、該入力バッファにクロック
遮断手段が設けられる場合に、上記クロック遮断手段は
上記制御信号の遅延時間に対応した位置に設けるように
するのが望ましい。これによって、制御信号の遅延が補
償され、クロック信号のパルスが欠けるのを防止するこ
とができるという効果がある。
の他に上記ドライバ回路にも、上記制御信号によってク
ロック信号の入力もしくは伝達を遮断可能なクロック遮
断手段を設けるとよい。これによって、リードモードが
終了して制御信号がロウレベルにされた時に、クロック
信号の供給が直ちに遮断されるため、余分なクロック信
号によるデータ出力バッファの動作を容易に防止するこ
とができるという効果がある。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば上記
実施例では、クロック信号の入力バッファまたはダミー
遅延回路とシンクロナス・ミラー・ディレイ回路にクロ
ック信号の供給を遮断するNANDゲートを設けた場合
について説明したが、これらの全ての回路または2つの
回路にそのようなNANDゲートを設けてもよい。ま
た、クロック遮断用ゲートはNANDゲートに限定され
ず、他の論理ゲート回路やCMOSトランファゲートの
ような伝送ゲートを用いてもよい。さらに、上記実施例
のシンクロナス・ミラー・ディレイ回路は、入力クロッ
ク信号に対して2周期遅れのクロック信号を生成して出
力するように構成されているが、それに限定されるもの
でなく、4周期以上の偶数倍遅れを有するクロック信号
を生成して出力するように構成することも可能である。
なされた発明をその背景となった利用分野である同期型
DRAMに適用した場合について説明したが、この発明
はそれに限定されるものでなく、同期型半導体記憶装置
さらには外部からのクロック信号で動作する回路を有す
る半導体集積回路一般に利用することができる。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。
ルス幅のクロック信号を形成して供給し、これによって
回路の誤動作を防止できるとともに、必要なとき以外は
回路の動作を停止させることができるため、無駄な消費
電流を減らすことができる。
一実施例を示すブロック図。
た上記クロック供給制御回路の構成例を示すブロック
図。
施例を示す回路構成図。
施例を示す回路構成図。
施例を示す回路構成図。
明するための説明図。
ミングを示すタイミング図。
を示す回路構成図。
イミングを示すタイミング図。
Claims (5)
- 【請求項1】 外部から入力されるクロック信号を取り
込む入力バッファ回路と、該入力バッファによって取り
込まれたクロック信号を遅延させる遅延回路と、該遅延
回路で遅延されたクロック信号と上記入力バッファによ
って取り込まれたクロック信号とを比較して所定時間遅
延させたクロック信号を生成するシンクロナス・ミラー
・ディレイ回路と、該シンクロナス・ミラー・ディレイ
回路で生成されたクロック信号を所望の回路に供給する
ドライバ回路とを備えた半導体記憶装置において、 上記入力バッファまたは遅延回路のいずれかに所定の制
御信号に基づいてクロック信号の入力もしくは伝達を遮
断可能なクロック遮断手段を設けたことを特徴とする半
導体記憶装置。 - 【請求項2】 上記シンクロナス・ミラー・ディレイ回
路の入力部に所定の制御信号に基づいてクロック信号の
入力もしくは伝達を遮断可能なクロック遮断手段が設け
られていることを特徴とする請求項1に記載の半導体記
憶装置。 - 【請求項3】 上記入力バッファは縦続形態の複数の論
理ゲート回路からなり、該入力バッファにクロック遮断
手段が設けられる場合に、上記クロック遮断手段は上記
制御信号の遅延時間に対応した位置に設けられているこ
とを特徴とする請求項1または2に記載の半導体記憶装
置。 - 【請求項4】 上記入力バッファまたは遅延回路と上記
ドライバ回路とに、上記制御信号によってクロック信号
の入力もしくは伝達を遮断可能なクロック遮断手段が設
けられていることを特徴とする請求項1、2または3に
記載の半導体記憶装置。 - 【請求項5】 上記ドライバ回路から出力されるクロッ
ク信号によって動作される回路はデータ出力バッファで
あり、上記制御信号は上記クロック遮断手段をリードモ
ード時以外のときに遮断状態にする信号であることを特
徴とする請求項1、2、3または4に記載の半導体記憶
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9172255A JPH1116350A (ja) | 1997-06-27 | 1997-06-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9172255A JPH1116350A (ja) | 1997-06-27 | 1997-06-27 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1116350A true JPH1116350A (ja) | 1999-01-22 |
Family
ID=15938510
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9172255A Pending JPH1116350A (ja) | 1997-06-27 | 1997-06-27 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1116350A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1532737A1 (en) * | 2002-06-20 | 2005-05-25 | Micron Technology, Inc. | Synchronous mirror delay (smd) circuit and method including a counter and reduced size bi-directional delay line |
US8254201B2 (en) | 2009-06-30 | 2012-08-28 | Samsung Electronics Co., Ltd. | Semiconductor memory device having power-saving effect |
EP3629123A1 (en) * | 2013-07-27 | 2020-04-01 | Netlist, Inc. | Memory module with local synchronization |
-
1997
- 1997-06-27 JP JP9172255A patent/JPH1116350A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1532737A1 (en) * | 2002-06-20 | 2005-05-25 | Micron Technology, Inc. | Synchronous mirror delay (smd) circuit and method including a counter and reduced size bi-directional delay line |
EP1532737A4 (en) * | 2002-06-20 | 2005-11-16 | Micron Technology Inc | SYNCHRONOUS SYMMETRIC DELAY CIRCUIT AND METHOD COMPRISING A COUNTER AND A REDUCED SIZE BIDIRECTIONAL DELAY LINE |
US8254201B2 (en) | 2009-06-30 | 2012-08-28 | Samsung Electronics Co., Ltd. | Semiconductor memory device having power-saving effect |
EP3629123A1 (en) * | 2013-07-27 | 2020-04-01 | Netlist, Inc. | Memory module with local synchronization |
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Date | Code | Title | Description |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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