JPS6221196B2 - - Google Patents
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- JPS6221196B2 JPS6221196B2 JP54144693A JP14469379A JPS6221196B2 JP S6221196 B2 JPS6221196 B2 JP S6221196B2 JP 54144693 A JP54144693 A JP 54144693A JP 14469379 A JP14469379 A JP 14469379A JP S6221196 B2 JPS6221196 B2 JP S6221196B2
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- Japan
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- circuit
- time
- address
- input
- internal clock
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- 238000000034 method Methods 0.000 claims description 2
- 230000007704 transition Effects 0.000 claims 1
- 230000001360 synchronised effect Effects 0.000 description 22
- 238000010586 diagram Methods 0.000 description 9
- 230000000295 complement effect Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 2
- 230000008033 biological extinction Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は、メモリ回路に係り、特に集積回路化
されたICメモリ回路に関する。
されたICメモリ回路に関する。
ICメモリ回路は、外部クロツクを用いた同期
型と、用いない非同期型とに大別できる。同期型
は、速度電力積に関しては非同期型より優れてい
るが、外部クロツクと入力信号との間にタイミン
グについての制約があるため、非同期型に比べ使
いにくにという欠点があつた。他方、非同期型は
電力消費が大きいという問題点があつた。そこで
本発明の出願人は既に特願昭54−46848におい
て、非同期型であつてしかも同期型と同程度の速
度電力積のメモリ回路を提案した。この先出願発
明によるメモリ回路は、外部からクロツクを受け
ることなく内部でクロツク（内部クロツク）を発
生させるもので、内部クロツクは少くとも１つ以
上のアドレス入力の論理変化が起きた場合にのみ
発生されるようにしたものである。即ち、上記先
出願発明によるメモリ回路はアドレス入力の論理
変化を検知する手段と、少くとも１つ以上のアド
レス入力に関して論理変化が起こつた場合にのみ
内部クロツクを発生させる手段とを含むことを特
徴とする。上記検知手段は、アドレスを遅延させ
る回路と、前記アドレス入力及び前記遅延回路の
出力を各々第１及び第２の入力とする排他的論理
和回路とで構成でき、上記内部発生手段は、前記
排他的論理和回路の出力を入力とするOR回路で
構成できる。この既出発明によるメモリ回路は、
内部で発生した内部クロツクをあたかも同期型に
おける外部からのクロツクと同様に利用するもの
で、メモリ回路は基本的には同期型の構成をと
る。この意味で、このメモリ回路を内部同期型メ
モリ回路と呼ぶことにする。
型と、用いない非同期型とに大別できる。同期型
は、速度電力積に関しては非同期型より優れてい
るが、外部クロツクと入力信号との間にタイミン
グについての制約があるため、非同期型に比べ使
いにくにという欠点があつた。他方、非同期型は
電力消費が大きいという問題点があつた。そこで
本発明の出願人は既に特願昭54−46848におい
て、非同期型であつてしかも同期型と同程度の速
度電力積のメモリ回路を提案した。この先出願発
明によるメモリ回路は、外部からクロツクを受け
ることなく内部でクロツク（内部クロツク）を発
生させるもので、内部クロツクは少くとも１つ以
上のアドレス入力の論理変化が起きた場合にのみ
発生されるようにしたものである。即ち、上記先
出願発明によるメモリ回路はアドレス入力の論理
変化を検知する手段と、少くとも１つ以上のアド
レス入力に関して論理変化が起こつた場合にのみ
内部クロツクを発生させる手段とを含むことを特
徴とする。上記検知手段は、アドレスを遅延させ
る回路と、前記アドレス入力及び前記遅延回路の
出力を各々第１及び第２の入力とする排他的論理
和回路とで構成でき、上記内部発生手段は、前記
排他的論理和回路の出力を入力とするOR回路で
構成できる。この既出発明によるメモリ回路は、
内部で発生した内部クロツクをあたかも同期型に
おける外部からのクロツクと同様に利用するもの
で、メモリ回路は基本的には同期型の構成をと
る。この意味で、このメモリ回路を内部同期型メ
モリ回路と呼ぶことにする。
次に、上記の内部同期型メモリ回路について第
１図〜第３図を参照して説明する。内部同期型メ
モリ回路は、第１図に示すように、アドレスバツ
フア回路Ｂ、アドレスデコーダ回路DE、メモリ
セルアレイＣ、入出力バツフア回路IO及び内部
クロツク発生回路Ｇで構成される。内部クロツク
発生回路Ｇから発生される内部クロツクCEが前
記各ブロツクに供給される。上記内部クロツク発
生回路Ｇは、第２図に示すように、アドレス
A0，A1，…………，Anの各々を排他的論理和回
路EX0，EX1，…………，EXnの各々の一入力及
び遅延回路D0，D1，…………，Dnの各々の入力
に供給すると共に、遅延回路D0，D1，………
…，Dnの各々の出力DA0，DA1，…………，
DAnを対応する排他的論理和回路EX0，EX1，…
………，EXnの各々の他入力に供給し、排他的論
理和回路EX0，EX1，…………，EXnの各々の出
力OS0，OS1，…………，OSnをOR回路ORに入
力し、OR回路ORから内部クロツクCEを出力す
ることにより構成される。
１図〜第３図を参照して説明する。内部同期型メ
モリ回路は、第１図に示すように、アドレスバツ
フア回路Ｂ、アドレスデコーダ回路DE、メモリ
セルアレイＣ、入出力バツフア回路IO及び内部
クロツク発生回路Ｇで構成される。内部クロツク
発生回路Ｇから発生される内部クロツクCEが前
記各ブロツクに供給される。上記内部クロツク発
生回路Ｇは、第２図に示すように、アドレス
A0，A1，…………，Anの各々を排他的論理和回
路EX0，EX1，…………，EXnの各々の一入力及
び遅延回路D0，D1，…………，Dnの各々の入力
に供給すると共に、遅延回路D0，D1，………
…，Dnの各々の出力DA0，DA1，…………，
DAnを対応する排他的論理和回路EX0，EX1，…
………，EXnの各々の他入力に供給し、排他的論
理和回路EX0，EX1，…………，EXnの各々の出
力OS0，OS1，…………，OSnをOR回路ORに入
力し、OR回路ORから内部クロツクCEを出力す
ることにより構成される。
第３図により動作について説明する。ここでは
一例としてアドレスA0が論理変化したときにつ
いて説明する。アドレス入力A0が時刻T31にて論
理変化すると、排他的論理和回路EX0はアドレス
入力A0の遅延信号DA0が遅延回路D0の遅延時間
Tdに応じた時間上記論理変化に至らないため、
時刻T32迄の期間Tdにわたつて高レベルの出力を
発生する。この高レベルの出力OS0はOR回路OR
を介して内部クロツクCEとして出力される。時
刻T32を過ぎると遅延出力DA0はアドレス入力A0
と同一論理レベルとなり、出力OS0は低レベルと
なる。さらに時刻T33でアドレス入力A0のレベル
が復帰すると再び時刻T34迄の遅延回路D0の遅延
時間Tdにわたつてアドレス入力A0とその遅延信
号DA0とに不一致が生じ、排他的論理和回路EX0
の出力OS0が高レベルとなり、高レベルの内部ク
ロツクCEとして出力される。以上は、アドレス
入力A0のみが論理変化した場合であるが、１つ
以上のいずれのアドレス入力が論理変化した場合
も同様の動作が行なわれることは明らかである。
以上の様にして発生した内部クロツクCEをあた
かも同期型における外部からのクロツクと同様に
用いることにより各ブロツクが同期的に動作す
る。又、各ブロツクが必ずしもすべて同期的に動
作する必要はなく、例えばアドレスバツフア回路
Ｂが非同期的に動作するようにしても何ら差し支
えはない。更に各ブロツクの制御信号として必ず
しも内部クロツクCEを直接用いる必要はなく、
内部クロツクCEを用いて通常よく知られた方法
で作られる制御信号で各ブロツクを動作させるよ
うにしても何ら差し支えない。
一例としてアドレスA0が論理変化したときにつ
いて説明する。アドレス入力A0が時刻T31にて論
理変化すると、排他的論理和回路EX0はアドレス
入力A0の遅延信号DA0が遅延回路D0の遅延時間
Tdに応じた時間上記論理変化に至らないため、
時刻T32迄の期間Tdにわたつて高レベルの出力を
発生する。この高レベルの出力OS0はOR回路OR
を介して内部クロツクCEとして出力される。時
刻T32を過ぎると遅延出力DA0はアドレス入力A0
と同一論理レベルとなり、出力OS0は低レベルと
なる。さらに時刻T33でアドレス入力A0のレベル
が復帰すると再び時刻T34迄の遅延回路D0の遅延
時間Tdにわたつてアドレス入力A0とその遅延信
号DA0とに不一致が生じ、排他的論理和回路EX0
の出力OS0が高レベルとなり、高レベルの内部ク
ロツクCEとして出力される。以上は、アドレス
入力A0のみが論理変化した場合であるが、１つ
以上のいずれのアドレス入力が論理変化した場合
も同様の動作が行なわれることは明らかである。
以上の様にして発生した内部クロツクCEをあた
かも同期型における外部からのクロツクと同様に
用いることにより各ブロツクが同期的に動作す
る。又、各ブロツクが必ずしもすべて同期的に動
作する必要はなく、例えばアドレスバツフア回路
Ｂが非同期的に動作するようにしても何ら差し支
えはない。更に各ブロツクの制御信号として必ず
しも内部クロツクCEを直接用いる必要はなく、
内部クロツクCEを用いて通常よく知られた方法
で作られる制御信号で各ブロツクを動作させるよ
うにしても何ら差し支えない。
以上のように、先出願発明によれば、外部から
クロツクを受けることなく内部でクロツクを発出
することにより、非同期型の使い易さと、同期型
の速度電力積を合わせ持つた改良されたメモリ回
路を得ることが出来る。
クロツクを受けることなく内部でクロツクを発出
することにより、非同期型の使い易さと、同期型
の速度電力積を合わせ持つた改良されたメモリ回
路を得ることが出来る。
さて、ここで、上述の内部同期型メモリ回路に
おいて、例えばアドレス入力A0に第４図の破線
で示すようなノイズＮが生じた場合について考え
る。もしこのノイズＮの生じた時刻においてアド
レスバツフア回路及びアドレスデコーダ回路がイ
ネーブル状態であると、ノイズＮがアドレスバツ
フア回路を経てアドレスデコーダ回路に取り込ま
れ、ノイズＮが示す番地が選択されてしまう。即
ち正しいアドレス選択が行なわれない。一般的
に、非同期型メモリ回路においては、アドレス入
力が最小サイクル時間の間一方の論理レベルにあ
る場合は正しい読み出し又か書き込みが正しく選
択された番地に関して行なわれなければならな
い。従つて、上記したノイズＮとは、詳しく云う
と最小サイクル時間よりも短い巾を持つたアドレ
ス入力ということができる。ここで更に詳しく、
このようなノイズが入力された場合について第５
図を参照して説明する。アドレス入力A0は時刻
T51，T52，T53，T57で論理変化する。時刻T51か
ら時刻T52の第１の期間及び時刻T52から時刻T53
の第２期間はいずれも最小サイクル時間よりも短
く、時刻T53から時刻T57の第３の期間は前記最
小サイクル時間以上の長さであるとする。即ち、
前記第２の期間がノイズＮの発生している期間で
あり、前記第３の期間においては正しい番地に関
して正しい読み出し又は書き込みが行なわれなけ
ればならない。内部クロツクCEは、アドレス入
力の論理変化が生じると発生され一定期間Td後
に消滅する。従つて、第５図に示すように、アド
レス入力A0に論理変化が生じた時刻T51において
発生した内部クロツクCEは、一定期間Td後の時
刻T54より前の時刻T52においてノイズが発生た
アドレス入力A0に論理変化や生じた場合は時刻
T54において消滅せずに高レベルを維持する。更
に、同様に、時刻T52から一定期間Td後の時刻
T55より前の時刻T53においてノイズや消滅しア
ドレス入力A0に論理変化が生じた場合は時刻55に
おいて内部クロツクCEは消滅せずに高レベルを
維持する。そしてノイズＮが消滅する時刻T53か
ら一定期間Td後の時刻T56において内部クロツク
CEは消滅し、アドレス入力が論理変化する時刻
T57に至る迄この状態が続く。以上、ノイズＮと
内部クロツクCEとの時間関係について説明し
た。一方、一般的に同期型の回路は新しい入力信
号を受ける時刻と旧い入力信号を受けた時刻との
間にリセツト状態を持たなければ上記の新しい入
力信号を取り込むことが出来ない。以上より、内
部クロツクCEが発生し、それにより各ブロツク
がイネーブル状態になるような内部同期型メモリ
回路においては、アドレス入力に生じたノイズに
よりアドレス選択が正しく行なわれないという欠
点、あるいは、アドレス系のブロツクが非同期型
で出力回路が同期型である場合は、正しい出力デ
ータが得られないという欠点等があることが分け
る。即ち、アドレス入力のノイズにより内部同期
型メモリ回路の構成要素である同期型のブロツク
が正しい入力信号を取り込むことが出来ないとい
う欠点がある。
おいて、例えばアドレス入力A0に第４図の破線
で示すようなノイズＮが生じた場合について考え
る。もしこのノイズＮの生じた時刻においてアド
レスバツフア回路及びアドレスデコーダ回路がイ
ネーブル状態であると、ノイズＮがアドレスバツ
フア回路を経てアドレスデコーダ回路に取り込ま
れ、ノイズＮが示す番地が選択されてしまう。即
ち正しいアドレス選択が行なわれない。一般的
に、非同期型メモリ回路においては、アドレス入
力が最小サイクル時間の間一方の論理レベルにあ
る場合は正しい読み出し又か書き込みが正しく選
択された番地に関して行なわれなければならな
い。従つて、上記したノイズＮとは、詳しく云う
と最小サイクル時間よりも短い巾を持つたアドレ
ス入力ということができる。ここで更に詳しく、
このようなノイズが入力された場合について第５
図を参照して説明する。アドレス入力A0は時刻
T51，T52，T53，T57で論理変化する。時刻T51か
ら時刻T52の第１の期間及び時刻T52から時刻T53
の第２期間はいずれも最小サイクル時間よりも短
く、時刻T53から時刻T57の第３の期間は前記最
小サイクル時間以上の長さであるとする。即ち、
前記第２の期間がノイズＮの発生している期間で
あり、前記第３の期間においては正しい番地に関
して正しい読み出し又は書き込みが行なわれなけ
ればならない。内部クロツクCEは、アドレス入
力の論理変化が生じると発生され一定期間Td後
に消滅する。従つて、第５図に示すように、アド
レス入力A0に論理変化が生じた時刻T51において
発生した内部クロツクCEは、一定期間Td後の時
刻T54より前の時刻T52においてノイズが発生た
アドレス入力A0に論理変化や生じた場合は時刻
T54において消滅せずに高レベルを維持する。更
に、同様に、時刻T52から一定期間Td後の時刻
T55より前の時刻T53においてノイズや消滅しア
ドレス入力A0に論理変化が生じた場合は時刻55に
おいて内部クロツクCEは消滅せずに高レベルを
維持する。そしてノイズＮが消滅する時刻T53か
ら一定期間Td後の時刻T56において内部クロツク
CEは消滅し、アドレス入力が論理変化する時刻
T57に至る迄この状態が続く。以上、ノイズＮと
内部クロツクCEとの時間関係について説明し
た。一方、一般的に同期型の回路は新しい入力信
号を受ける時刻と旧い入力信号を受けた時刻との
間にリセツト状態を持たなければ上記の新しい入
力信号を取り込むことが出来ない。以上より、内
部クロツクCEが発生し、それにより各ブロツク
がイネーブル状態になるような内部同期型メモリ
回路においては、アドレス入力に生じたノイズに
よりアドレス選択が正しく行なわれないという欠
点、あるいは、アドレス系のブロツクが非同期型
で出力回路が同期型である場合は、正しい出力デ
ータが得られないという欠点等があることが分け
る。即ち、アドレス入力のノイズにより内部同期
型メモリ回路の構成要素である同期型のブロツク
が正しい入力信号を取り込むことが出来ないとい
う欠点がある。
本発明の目的は、内部同期型であつて、しかも
アドレス入力にノイズが生じた場合にも構成要素
である同期型のブロツクが正しい入力信号を取り
込み正しい動作を行なうメモリ回路を提供するこ
とにある。
アドレス入力にノイズが生じた場合にも構成要素
である同期型のブロツクが正しい入力信号を取り
込み正しい動作を行なうメモリ回路を提供するこ
とにある。
本発明によるメモリ回路は、内部同期型であつ
て、内部クロツクにより制御されるブロツクが、
アドレス入力が論理変化した後リセツト状態にな
りその後イネーブル状態に移行することを特徴と
する。
て、内部クロツクにより制御されるブロツクが、
アドレス入力が論理変化した後リセツト状態にな
りその後イネーブル状態に移行することを特徴と
する。
以下、第６図及び第７図を参照して、本発明の
実施例について説明する。
実施例について説明する。
第６図は示すように、本発明によるメモリ回路
は、アドレスバツフア回路Ｂ、アドレスデコーダ
回路DE、メモリセルアレイＣ、入出力バツフア
回路IO、及び内部クロツク発生回路Ｇ及びイン
バータ回路Ｉより構成され、前記内部クロツク発
生回路Ｇ及びインバータ回路Ｉから相補関係の位
相のリセツト信号及びイネーブル信号CEの２
つの内部クロツクが発生され、これらは各々、ア
ドレスデコーダ回路DE、メモリセルアレイＣ及
び入出力バツフア回路IOに供給されてこれら各
機能ブロツクを制御する。動作について説明す
る。一例として、アドレス入力A0が論理変化し
た場合について説明すると、第７図に示すよう
に、アドレス入力A0が論理変化するとリセツト
信号が発生される。同時にイネーブル信号CE
が低レベルとなつてメモリ回路はリセツト状態と
なる。リセツト状態が一定期間Td続いた後、こ
んどはリセツト信号が低レベルとなる。同時
にイネーブル信号CEが発生されメモリ回路はイ
ネーブル状態となる。ここで、アドレス入力A0
に第７図の破線で示すようなノイズＮが生じた場
合を考える。この場合のタイミング図を第８図に
示す。前述のように、リセツト信号はアドレ
ス入力の論理変化の度に発生されるので、アドレ
ス入力A0が論理変化した時刻T81において発生し
たリセツト信号は、時刻T81から一定期間Td
経つ前にノイズＮが発生した場合は更に高レベル
状態が続き、ノイズＮが消滅してから一定期間
Td後に低レベルになる。即ち、ノイズＮが消滅
してから後一定期間Tdはリセツト状態にある。
従つて、このリセツト期間Tdを適当に設定する
ことにより、ノイズの影響を受けないようにする
ことが出来る。
は、アドレスバツフア回路Ｂ、アドレスデコーダ
回路DE、メモリセルアレイＣ、入出力バツフア
回路IO、及び内部クロツク発生回路Ｇ及びイン
バータ回路Ｉより構成され、前記内部クロツク発
生回路Ｇ及びインバータ回路Ｉから相補関係の位
相のリセツト信号及びイネーブル信号CEの２
つの内部クロツクが発生され、これらは各々、ア
ドレスデコーダ回路DE、メモリセルアレイＣ及
び入出力バツフア回路IOに供給されてこれら各
機能ブロツクを制御する。動作について説明す
る。一例として、アドレス入力A0が論理変化し
た場合について説明すると、第７図に示すよう
に、アドレス入力A0が論理変化するとリセツト
信号が発生される。同時にイネーブル信号CE
が低レベルとなつてメモリ回路はリセツト状態と
なる。リセツト状態が一定期間Td続いた後、こ
んどはリセツト信号が低レベルとなる。同時
にイネーブル信号CEが発生されメモリ回路はイ
ネーブル状態となる。ここで、アドレス入力A0
に第７図の破線で示すようなノイズＮが生じた場
合を考える。この場合のタイミング図を第８図に
示す。前述のように、リセツト信号はアドレ
ス入力の論理変化の度に発生されるので、アドレ
ス入力A0が論理変化した時刻T81において発生し
たリセツト信号は、時刻T81から一定期間Td
経つ前にノイズＮが発生した場合は更に高レベル
状態が続き、ノイズＮが消滅してから一定期間
Td後に低レベルになる。即ち、ノイズＮが消滅
してから後一定期間Tdはリセツト状態にある。
従つて、このリセツト期間Tdを適当に設定する
ことにより、ノイズの影響を受けないようにする
ことが出来る。
以上は、アドレス入力A0に第７図に示すよう
なノイズＮが生じた場合について説明したが、一
つ又は複数のいずれのアドレス入力に、いかなる
遅れと巾のノイズが生じた場合でも本発明による
メモリ回路が正しく動作することは明らかであ
る。
なノイズＮが生じた場合について説明したが、一
つ又は複数のいずれのアドレス入力に、いかなる
遅れと巾のノイズが生じた場合でも本発明による
メモリ回路が正しく動作することは明らかであ
る。
又、以上は、第６図に示す構成の、即ち、アド
レスバツフア回路が非同期型であつてアドレスデ
コーダ回路、メモリセルアレイ、入出力バツフア
回路が同期型であるような内部同期型メモリ回路
を例にとつて説明したが、本発明はこれに限られ
るものではなく、内部クロツクにより制御される
ブロツクを含むいかなる構成の内部同期型メモリ
回路に対しても適用出来ることは明らである。
レスバツフア回路が非同期型であつてアドレスデ
コーダ回路、メモリセルアレイ、入出力バツフア
回路が同期型であるような内部同期型メモリ回路
を例にとつて説明したが、本発明はこれに限られ
るものではなく、内部クロツクにより制御される
ブロツクを含むいかなる構成の内部同期型メモリ
回路に対しても適用出来ることは明らである。
次に本発明を適用したメモリ回路の具体例を第
９図および第１０図を参照して説明する。
９図および第１０図を参照して説明する。
本具体例ではＰチヤンネルMOSTとＮチヤン
ネルMOSTとを用いたＣ−MOS構成の場合につ
いて示す。ＸデコーダはＰチヤンネルMOST
Q14〜Q17およびＮチヤンネルMOST Q51〜Q57を
含む。ここでコントロール信号CE２が本発明に
おいてアドレス信号の変化を検知して発生される
信号OSiを適当な遅延処理して得られるものであ
り、ここではこの信号CE２がＰチヤンネル
MOST Q14，Q15のゲートに与えられて低レベル
のときこれらのトランジスタをリセツト用、すな
わちダイナミツクタイプの負荷として動作させ
る。また信号CE２はＮチヤンネルMOST Q53，
Q54のゲートにも与えられ高レベルのときこのＸ
デコーダ回路をイネーブル状態とする。このよう
にこの例では相補の信号CE２，２を設けるか
わりに回路側で１つの信号CE２を相補的に利用
するように構成されている。メモリセルはＰチヤ
ンネルMOST ＱP1，ＱP2、ＮチヤンネルMOST
ＱN1，ＱN2により構成され、それの一対の交叉接
続点はそれぞれゲートがワード線WLkに接続さ
れたトランスフアーゲートとしてのＮチヤンネル
MOST ＱT1，ＱT2を介して一対のデイジツト的
D1，1に接続される。このデイジツト線D1，D2
はＰチヤンネルMOST Q11〜Q13により、コント
ロール信号CE３が低レベルの期間、リセツト状
態、すなわちプリチヤージされる。Ｐチヤンネル
MOST Q29〜Q31NチヤンネルMOST Q58〜Q61は
センスアンプを構成し、コントロール信号CE
４′の低レベル期間にリセツト状態とされ、コン
トロール信号CE４′の高レベル期間でイネーブル
状態となる。Ｙデコーダ１０は同様にコントロー
ル信号CE２′の低レベルでリセツト高レベルでイ
ネーブル状態とされイネーブル状態においてＹ選
択MOST Q60をコントロールする。出力ラツチ
回路１３はセンスアンプの出力をゲートQ27，
Q28を介して受けてコントロール信号CE４に応答
してこれを保持し、ＰチヤンネルMOST Q25，
Q26のプツシユープル形式の出力回路を駆動し、
出力を入出力端子Ｉ／Ｏに供給する。
ネルMOSTとを用いたＣ−MOS構成の場合につ
いて示す。ＸデコーダはＰチヤンネルMOST
Q14〜Q17およびＮチヤンネルMOST Q51〜Q57を
含む。ここでコントロール信号CE２が本発明に
おいてアドレス信号の変化を検知して発生される
信号OSiを適当な遅延処理して得られるものであ
り、ここではこの信号CE２がＰチヤンネル
MOST Q14，Q15のゲートに与えられて低レベル
のときこれらのトランジスタをリセツト用、すな
わちダイナミツクタイプの負荷として動作させ
る。また信号CE２はＮチヤンネルMOST Q53，
Q54のゲートにも与えられ高レベルのときこのＸ
デコーダ回路をイネーブル状態とする。このよう
にこの例では相補の信号CE２，２を設けるか
わりに回路側で１つの信号CE２を相補的に利用
するように構成されている。メモリセルはＰチヤ
ンネルMOST ＱP1，ＱP2、ＮチヤンネルMOST
ＱN1，ＱN2により構成され、それの一対の交叉接
続点はそれぞれゲートがワード線WLkに接続さ
れたトランスフアーゲートとしてのＮチヤンネル
MOST ＱT1，ＱT2を介して一対のデイジツト的
D1，1に接続される。このデイジツト線D1，D2
はＰチヤンネルMOST Q11〜Q13により、コント
ロール信号CE３が低レベルの期間、リセツト状
態、すなわちプリチヤージされる。Ｐチヤンネル
MOST Q29〜Q31NチヤンネルMOST Q58〜Q61は
センスアンプを構成し、コントロール信号CE
４′の低レベル期間にリセツト状態とされ、コン
トロール信号CE４′の高レベル期間でイネーブル
状態となる。Ｙデコーダ１０は同様にコントロー
ル信号CE２′の低レベルでリセツト高レベルでイ
ネーブル状態とされイネーブル状態においてＹ選
択MOST Q60をコントロールする。出力ラツチ
回路１３はセンスアンプの出力をゲートQ27，
Q28を介して受けてコントロール信号CE４に応答
してこれを保持し、ＰチヤンネルMOST Q25，
Q26のプツシユープル形式の出力回路を駆動し、
出力を入出力端子Ｉ／Ｏに供給する。
ＰチヤンネルMOST Q18〜Q20は書き込み回路
のリセツト機能を有し、コントロール信号CE５
の低レベルに応じてデイジツト線D1，１をプ
リチヤージする。アンドゲート１１，１２、Ｐチ
ヤンネルMOST Q21〜Q24は書き込み駆動回路で
ありCE５が高レベルのとき内部書き込み信号Ｗ
の高レベル時に入出力端子Ｉ／Ｏのデータを相補
の形でそれぞれ２つのプツシユーブル形式のイン
バータを介してデイジツト線D1，１に与える
ように動作する。
のリセツト機能を有し、コントロール信号CE５
の低レベルに応じてデイジツト線D1，１をプ
リチヤージする。アンドゲート１１，１２、Ｐチ
ヤンネルMOST Q21〜Q24は書き込み駆動回路で
ありCE５が高レベルのとき内部書き込み信号Ｗ
の高レベル時に入出力端子Ｉ／Ｏのデータを相補
の形でそれぞれ２つのプツシユーブル形式のイン
バータを介してデイジツト線D1，１に与える
ように動作する。
第１０図にアドレスの変化を受けて内部クロツ
クOSiが発生され、さらに信号OSiに基いて周知
の方法等により各機能回路に最適な各コントロー
ル信号CE２〜CE５のタイミング関係の一例を示
す。データ出力は各機能ブロツクのリセツトが終
了してからアクセスされたデータとなる。本例で
はＣ−MOS構成を採用しているためにそれぞれ
の機能ブロツクが１つのコントロール信号で制御
できると共に、各機能ブロツクにおける定常電流
を大巾に少なくすることができる。
クOSiが発生され、さらに信号OSiに基いて周知
の方法等により各機能回路に最適な各コントロー
ル信号CE２〜CE５のタイミング関係の一例を示
す。データ出力は各機能ブロツクのリセツトが終
了してからアクセスされたデータとなる。本例で
はＣ−MOS構成を採用しているためにそれぞれ
の機能ブロツクが１つのコントロール信号で制御
できると共に、各機能ブロツクにおける定常電流
を大巾に少なくすることができる。
第１図は、従来例を示すメモリ回路のブロツク
図、第２図は、第１図に於ける内部クロツク発生
回路の一例を示す回路図、第３図はそのタイミン
グ図、第４図及び第５図はアドレス入力のノイズ
を示すタイミング図、第６図は、本発明の実施例
を示すメモリ回路のブロツク図、第７図及び第９
図は本発明を適用したメモリ回路例を示す回路
図、第８図は、アドレス入力のノイズを示すタイ
ミング図である。第１０図は第９図の回路でいら
れるタイミング信号を示す図である。 A0，A1，…………，An……アドレス入力、Ｂ
……アドレスバツフア回路、DE……アドレスデ
コーダ回路、Ｃ……メモリセルアレイ、IO……
入出力バツフア回路、Ｇ……内部クロツク発生回
路、CE，……内部クロツク、D0，D1，……
……，Dn……遅延回路、EX0，EX1，…………，
EXn……排他的論理和回路、OR……OR回路、Ｉ
……インバータ回路。
図、第２図は、第１図に於ける内部クロツク発生
回路の一例を示す回路図、第３図はそのタイミン
グ図、第４図及び第５図はアドレス入力のノイズ
を示すタイミング図、第６図は、本発明の実施例
を示すメモリ回路のブロツク図、第７図及び第９
図は本発明を適用したメモリ回路例を示す回路
図、第８図は、アドレス入力のノイズを示すタイ
ミング図である。第１０図は第９図の回路でいら
れるタイミング信号を示す図である。 A0，A1，…………，An……アドレス入力、Ｂ
……アドレスバツフア回路、DE……アドレスデ
コーダ回路、Ｃ……メモリセルアレイ、IO……
入出力バツフア回路、Ｇ……内部クロツク発生回
路、CE，……内部クロツク、D0，D1，……
……，Dn……遅延回路、EX0，EX1，…………，
EXn……排他的論理和回路、OR……OR回路、Ｉ
……インバータ回路。
Claims (1)
- １ アドレス入力の論理変化を検知する手段と、
少くとも１つ以上のアドレス入力に関して論理変
化が起こつた場合にのみ内部クロツクを発生させ
る手段とを備えたメモリ回路において、前記内部
クロツクにより制御される機能ブロツクが前記ア
ドレス入力の論理変化後リセツト状態を経てイネ
ーブル状態に移行するようにしたことを特徴とす
るメモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14469379A JPS5668989A (en) | 1979-11-08 | 1979-11-08 | Memory circuit |
| US06/139,595 US4337525A (en) | 1979-04-17 | 1980-04-11 | Asynchronous circuit responsive to changes in logic level |
| DE8080102068T DE3070410D1 (en) | 1979-04-17 | 1980-04-17 | Integrated memory circuit |
| EP80102068A EP0017990B1 (en) | 1979-04-17 | 1980-04-17 | Integrated memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14469379A JPS5668989A (en) | 1979-11-08 | 1979-11-08 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5668989A JPS5668989A (en) | 1981-06-09 |
| JPS6221196B2 true JPS6221196B2 (ja) | 1987-05-11 |
Family
ID=15368066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14469379A Granted JPS5668989A (en) | 1979-04-17 | 1979-11-08 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5668989A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210013121A (ko) | 2018-05-25 | 2021-02-03 | 젠무테크 가부시키가이샤 | 데이터 처리 장치, 방법 및 컴퓨터 프로그램 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221891A (ja) * | 1983-05-31 | 1984-12-13 | Toshiba Corp | スタテイツク型半導体記憶装置 |
| JPS60182595A (ja) * | 1984-03-01 | 1985-09-18 | Toshiba Corp | ランダムアクセスメモリ |
| JPS61220190A (ja) * | 1985-03-26 | 1986-09-30 | Matsushita Electric Ind Co Ltd | デ−タ伝送回路 |
| JPS62221747A (ja) * | 1986-03-19 | 1987-09-29 | Fujitsu Ltd | マルチ・ポート・メモリ |
| JP2580086B2 (ja) * | 1991-09-20 | 1997-02-12 | 株式会社東芝 | スタテイック型半導体記憶装置 |
| JP3727778B2 (ja) * | 1998-05-07 | 2005-12-14 | 株式会社東芝 | データ高速転送同期システム及びデータ高速転送同期方法 |
-
1979
- 1979-11-08 JP JP14469379A patent/JPS5668989A/ja active Granted
Non-Patent Citations (1)
| Title |
|---|
| IEEE JOURNAL OF SOLID-STATE CIRCUITS=1977 * |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210013121A (ko) | 2018-05-25 | 2021-02-03 | 젠무테크 가부시키가이샤 | 데이터 처리 장치, 방법 및 컴퓨터 프로그램 |
| US11764945B2 (en) | 2018-05-25 | 2023-09-19 | ZenmuTech, Inc | Data processing device, method, and computer program |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5668989A (en) | 1981-06-09 |
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