JP2616567B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係わ
り、特に外部クロックに同期するシンクロナスＤＲＡＭ
およびシンクロナスＳＲＡＭ等のＣＡＳレーテンシが２
のときのスピードレートの改善をした半導体記憶装置に
関する。
り、特に外部クロックに同期するシンクロナスＤＲＡＭ
およびシンクロナスＳＲＡＭ等のＣＡＳレーテンシが２
のときのスピードレートの改善をした半導体記憶装置に
関する。
【０００２】
【従来の技術】従来のこの種の半導体記憶装置の一例
が、ＮＥＣ技法，Ｖｏｌ４７，Ｎｏ．３，１９９４の第
７６頁〜第７７頁に記載されている。同技報所載のシン
クロナスＤＲＡＭは、ＣＡＳレーテンシが３の場合の動
作説明用タイミングチャートを示した図３（ａ）、ＣＡ
Ｓレーテンシが２の場合の動作説明用タイミングチャー
トを示した図３（ｂ）およびこれらのタイミングチャー
トに対応する汎用ＤＲＡＭのタイミングチャートを示し
た図３（ｃ）を参照すると、外部信号、例えばコマンド
信号（ＣＭＭＡＮＤ）および外部アドレス信号（ＡＤ
Ｄ）は、クロック信号（ＣＬＯＣＫ）のロウレベルから
ハイレベルへの立ち上りのタイミングに同期してラッチ
され、このラッチされた信号をデコードしてそれぞれの
コマンドとして認識する。
が、ＮＥＣ技法，Ｖｏｌ４７，Ｎｏ．３，１９９４の第
７６頁〜第７７頁に記載されている。同技報所載のシン
クロナスＤＲＡＭは、ＣＡＳレーテンシが３の場合の動
作説明用タイミングチャートを示した図３（ａ）、ＣＡ
Ｓレーテンシが２の場合の動作説明用タイミングチャー
トを示した図３（ｂ）およびこれらのタイミングチャー
トに対応する汎用ＤＲＡＭのタイミングチャートを示し
た図３（ｃ）を参照すると、外部信号、例えばコマンド
信号（ＣＭＭＡＮＤ）および外部アドレス信号（ＡＤ
Ｄ）は、クロック信号（ＣＬＯＣＫ）のロウレベルから
ハイレベルへの立ち上りのタイミングに同期してラッチ
され、このラッチされた信号をデコードしてそれぞれの
コマンドとして認識する。
【０００３】ここでいうＣＡＳレーテンシとは、カラム
アドレス指定（ＲＥＡＤコマンド入力）から指定アドレ
スデータの出力までの必要サイクル数のことである。例
えば図３（ａ）において、最初の出力データはＲＥＡＤ
コマンド入力を同期させるクロック信号のクロックサイ
クルＣ４から２クロック信号遅れたクロックサイクルＣ
６で内部アドレス信号Ａ１のデータが出力され始め、３
クロック信号遅れたクロックサイクルＣ７の立ち上りの
タイミングでメモリシステムはこのデータをラッチ出力
するので、ＣＡＳレーテンシ＝３となる。続くクロック
サイクルＣ８〜Ｃ１０により内部のカウンタすなわちバ
ーストカウンタで生成される内部アドレスＡ２、Ａ３、
Ａ４のデータが出力される。
アドレス指定（ＲＥＡＤコマンド入力）から指定アドレ
スデータの出力までの必要サイクル数のことである。例
えば図３（ａ）において、最初の出力データはＲＥＡＤ
コマンド入力を同期させるクロック信号のクロックサイ
クルＣ４から２クロック信号遅れたクロックサイクルＣ
６で内部アドレス信号Ａ１のデータが出力され始め、３
クロック信号遅れたクロックサイクルＣ７の立ち上りの
タイミングでメモリシステムはこのデータをラッチ出力
するので、ＣＡＳレーテンシ＝３となる。続くクロック
サイクルＣ８〜Ｃ１０により内部のカウンタすなわちバ
ーストカウンタで生成される内部アドレスＡ２、Ａ３、
Ａ４のデータが出力される。
【０００４】一方、図３（ｂ）においては、ＲＥＡＤコ
マンド入力を同期させるクロック信号のクロックサイク
ルＣ３から２クロック遅れたクロックサイクルＣ５でＡ
１のデータが出力されているのでＣＡＳレーテンシ＝２
となる。
マンド入力を同期させるクロック信号のクロックサイク
ルＣ３から２クロック遅れたクロックサイクルＣ５でＡ
１のデータが出力されているのでＣＡＳレーテンシ＝２
となる。
【０００５】シンクロナスＤＲＡＭでは、クロック信号
のクロックサイクルＣ１に同期してロウアドレス信号
（ＲＯＷ）およびアクティブコマンド（ＡＣＴ）が供給
されるということは、汎用ＤＲＡＭではクロックサイク
ルＣ１におけるＲＡＳ反転信号をハイレベルからロウレ
ベルに変化させることに相当し、ロウアドレス信号を取
り込むワード線を選択してメモリセルのデータをセンス
アンプで増幅する。
のクロックサイクルＣ１に同期してロウアドレス信号
（ＲＯＷ）およびアクティブコマンド（ＡＣＴ）が供給
されるということは、汎用ＤＲＡＭではクロックサイク
ルＣ１におけるＲＡＳ反転信号をハイレベルからロウレ
ベルに変化させることに相当し、ロウアドレス信号を取
り込むワード線を選択してメモリセルのデータをセンス
アンプで増幅する。
【０００６】クロックサイクルＣ４に同期して外部アド
レス信号Ａ１およびＲＥＡＤコマンドが供給されるとい
うことは、図３（ｃ）に示すように汎用ＤＲＡＭではク
ロックサイクルＣ４における外部アドレス信号Ａ１が供
給されるとともにＣＡＳ反転信号をハイレベルからロウ
レベルに変化させることに相当し、Ａ１のデータが読み
出される。
レス信号Ａ１およびＲＥＡＤコマンドが供給されるとい
うことは、図３（ｃ）に示すように汎用ＤＲＡＭではク
ロックサイクルＣ４における外部アドレス信号Ａ１が供
給されるとともにＣＡＳ反転信号をハイレベルからロウ
レベルに変化させることに相当し、Ａ１のデータが読み
出される。
【０００７】クロックサイクルＣ１３に同期してプリチ
ャージコマンド（ＰＲＥ）が供給されるということは、
汎用ＤＲＡＭではクロックサイクルＣ１３におけるＲＡ
Ｓ反転信号をロウレベルからハイレベルに変化させるこ
とに相当する。
ャージコマンド（ＰＲＥ）が供給されるということは、
汎用ＤＲＡＭではクロックサイクルＣ１３におけるＲＡ
Ｓ反転信号をロウレベルからハイレベルに変化させるこ
とに相当する。
【０００８】現在の汎用ＤＲＡＭの典型的な動作スピー
ドを表わすスピードグレードは−６０であるが、このグ
レードにおいて外部アドレス信号が入力されてからメモ
リセルに記憶されたデータが出力バッファから出力され
るまでの時間、すなわちアドレスアクセス時間は３０ｎ
ｓである。これに対して、シンクロナスＤＲＡＭの場合
はＲＥＡＤコマンドが供給されてからメモリセルのデー
タが出力バッファから出力されるまでの内部動作は、汎
用ＤＲＡＭのアドレスアクセス時間の動作に相当する。
ドを表わすスピードグレードは−６０であるが、このグ
レードにおいて外部アドレス信号が入力されてからメモ
リセルに記憶されたデータが出力バッファから出力され
るまでの時間、すなわちアドレスアクセス時間は３０ｎ
ｓである。これに対して、シンクロナスＤＲＡＭの場合
はＲＥＡＤコマンドが供給されてからメモリセルのデー
タが出力バッファから出力されるまでの内部動作は、汎
用ＤＲＡＭのアドレスアクセス時間の動作に相当する。
【０００９】したがって、ＣＡＳレーテンシが３の場
合、３クロックサイクルで３０ｎｓ分の内部動作を行な
うので、最小クロック周期は１０ｎｓ、すなわち最高周
波数は１００ＭＨｚである。
合、３クロックサイクルで３０ｎｓ分の内部動作を行な
うので、最小クロック周期は１０ｎｓ、すなわち最高周
波数は１００ＭＨｚである。
【００１０】ここで、例えば、シンクロナスＤＲＡＭを
最小クロック周期１５ｎｓ、すなわち比較的低い周波数
の６７ＭＨｚで動作させたい場合を検討すると、３クロ
ックでは４５ｎｓとなり、シンクロナスＤＲＡＭの内部
では前述したようにその動作速度の実力は、最小クロッ
ク周期は１０ｎｓ、３クロックで３０ｎｓであるからこ
れよりも遅い４５ｎｓは対象外である。
最小クロック周期１５ｎｓ、すなわち比較的低い周波数
の６７ＭＨｚで動作させたい場合を検討すると、３クロ
ックでは４５ｎｓとなり、シンクロナスＤＲＡＭの内部
では前述したようにその動作速度の実力は、最小クロッ
ク周期は１０ｎｓ、３クロックで３０ｎｓであるからこ
れよりも遅い４５ｎｓは対象外である。
【００１１】そこで、ＲＥＡＤコマンドが供給されるタ
イミングのクロック信号の次のクロック信号（１クロッ
ク目）から内部アドレス信号Ａ１のデータが出力され始
め、２クロック目でそのデータをラッチできるような動
作モード、すなわちＣＡＳレーテンシが２のモードを設
定することにより、最小クロック周期は１５ｎｓ、２ク
ロックで３０ｎｓとなるから最高周波数は６７ＭＨｚと
なり、システムの効率を上ることができる。
イミングのクロック信号の次のクロック信号（１クロッ
ク目）から内部アドレス信号Ａ１のデータが出力され始
め、２クロック目でそのデータをラッチできるような動
作モード、すなわちＣＡＳレーテンシが２のモードを設
定することにより、最小クロック周期は１５ｎｓ、２ク
ロックで３０ｎｓとなるから最高周波数は６７ＭＨｚと
なり、システムの効率を上ることができる。
【００１２】デバイスの内部動作でみると、ＣＡＳレー
テンシが３の１００ＭＨｚ動作とＣＡＳレーテンシが２
の６７ＭＨｚ動作とはほぼ同じ内部動作スピードとな
る。
テンシが３の１００ＭＨｚ動作とＣＡＳレーテンシが２
の６７ＭＨｚ動作とはほぼ同じ内部動作スピードとな
る。
【００１３】すなわち、ＣＡＳレーテンシが３の場合は
３クロックサイクルで３×１０＝３０ｎｓに対し、一方
のＣＡＳレーテンシが２の場合は２クロックサイクルで
２×１５＝３０ｎｓである。
３クロックサイクルで３×１０＝３０ｎｓに対し、一方
のＣＡＳレーテンシが２の場合は２クロックサイクルで
２×１５＝３０ｎｓである。
【００１４】従来の半導体記憶装置の一例をブロック図
で示した図４を参照すると、この構成による記憶装置は
３段パイプライン方式が適用されており、外部アドレス
信号が供給されてからメモリセルのデータが出力バッフ
ァから出力されるまでの信号の流れ、すなわちアドレス
アクセスパスを３個所のラッチ回路で分割したものであ
る。
で示した図４を参照すると、この構成による記憶装置は
３段パイプライン方式が適用されており、外部アドレス
信号が供給されてからメモリセルのデータが出力バッフ
ァから出力されるまでの信号の流れ、すなわちアドレス
アクセスパスを３個所のラッチ回路で分割したものであ
る。
【００１５】この半導体記憶装置は、外部アドレス信号
を入力端子１７から供給される入力バッファ１と、端子
１８からバッファ１を介して供給されるクロック信号に
同期して外部アドレス信号出力をラッチして内部アドレ
スＡ１，Ａ２，Ａ３，…，を生成するバーストカウンタ
２と、ＮＡＮＤ３１ａ、３１ｂ、…、からなりバースト
カウンタ２のデータ出力をデコードするカラムデコーダ
３と、スイッチ４１ａ、インバータ４２ａ、４３ａで構
成するラッチ複数個からなり、クロック信号および内部
から供給されるモード信号１９の論理和をとるＯＲ１１
出力の制御信号に同期してカラムデコーダ出力をラッチ
するカラムスイッチラッチ部４と、メモリブロク５と、
このブロック５を構成する、カラム選択信号２３が接続
されたトランジスタ５１ａおよびセンスアプ出力の一方
がゲートに接続されたトランジスタ５２ａからなる直列
接続回路とカラム選択信号を入力するトランジスタ５１
ｂおよびセンスアプの他方の出力がゲートに接続された
トランジスタ５２ｂからなる直列接続回路とが電源電位
ＶＤＤおよび接地電位間に接続されたカラム選択回路
と、デジット線対３０および３１から供給されたセルデ
ータを増幅するセンスアンプ５３と、デジット線対３０
および３１に直交するワード線２９の交差部分に配置さ
れたセル５４と、電源電位ＶＤＤに負荷素子３４および
３５によってプルアップされセルデータを転送するリー
ドバス２５および２６と、リードバス２５および２６上
のセルデータを増幅するデータアンプ６および７と、ク
ロック信号端子１８からバッファ１２を介して供給され
るクロック信号に同期してリードライトバス３２および
３３を介して供給されたセルデータをラッチする出力デ
ータラッチ回路８と、その出力データを出力端子２０を
介して外部出力する出力バッファ９とを備えて構成され
る。
を入力端子１７から供給される入力バッファ１と、端子
１８からバッファ１を介して供給されるクロック信号に
同期して外部アドレス信号出力をラッチして内部アドレ
スＡ１，Ａ２，Ａ３，…，を生成するバーストカウンタ
２と、ＮＡＮＤ３１ａ、３１ｂ、…、からなりバースト
カウンタ２のデータ出力をデコードするカラムデコーダ
３と、スイッチ４１ａ、インバータ４２ａ、４３ａで構
成するラッチ複数個からなり、クロック信号および内部
から供給されるモード信号１９の論理和をとるＯＲ１１
出力の制御信号に同期してカラムデコーダ出力をラッチ
するカラムスイッチラッチ部４と、メモリブロク５と、
このブロック５を構成する、カラム選択信号２３が接続
されたトランジスタ５１ａおよびセンスアプ出力の一方
がゲートに接続されたトランジスタ５２ａからなる直列
接続回路とカラム選択信号を入力するトランジスタ５１
ｂおよびセンスアプの他方の出力がゲートに接続された
トランジスタ５２ｂからなる直列接続回路とが電源電位
ＶＤＤおよび接地電位間に接続されたカラム選択回路
と、デジット線対３０および３１から供給されたセルデ
ータを増幅するセンスアンプ５３と、デジット線対３０
および３１に直交するワード線２９の交差部分に配置さ
れたセル５４と、電源電位ＶＤＤに負荷素子３４および
３５によってプルアップされセルデータを転送するリー
ドバス２５および２６と、リードバス２５および２６上
のセルデータを増幅するデータアンプ６および７と、ク
ロック信号端子１８からバッファ１２を介して供給され
るクロック信号に同期してリードライトバス３２および
３３を介して供給されたセルデータをラッチする出力デ
ータラッチ回路８と、その出力データを出力端子２０を
介して外部出力する出力バッファ９とを備えて構成され
る。
【００１６】なお、カラムデコーダ３、カラムスイッチ
ラッチ部４およびメモリブロック５は、説明を容易にす
るため、それぞれ一部のみを図示している。
ラッチ部４およびメモリブロック５は、説明を容易にす
るため、それぞれ一部のみを図示している。
【００１７】上述の構成において、バーストカウンタ２
からカラムスイッチラッチ部４までがパイプライン第１
段目３６、カラムスイッチラッチ部４から出力データラ
ッチ回路８までがパイプライン第２段目３７および出力
データラッチ回路８から出力端子２０までがパイプライ
ン第３段目３８を示す。
からカラムスイッチラッチ部４までがパイプライン第１
段目３６、カラムスイッチラッチ部４から出力データラ
ッチ回路８までがパイプライン第２段目３７および出力
データラッチ回路８から出力端子２０までがパイプライ
ン第３段目３８を示す。
【００１８】図４に併せてその動作説明用タイミングチ
ャートを示した図５を参照すると、図５（ａ）はＣＡＳ
レーテンシが３の場合を示し、図５（ｂ）はＣＡＳレー
テンシが２の場合を示している。
ャートを示した図５を参照すると、図５（ａ）はＣＡＳ
レーテンシが３の場合を示し、図５（ｂ）はＣＡＳレー
テンシが２の場合を示している。
【００１９】まず、パイプライン第１段目３６では、バ
ーストカウンタ２が外部アドレス信号Ａ１をクロック信
号のＣ１のクロックサイクルでラッチし、内部アドレス
信号Ａ１、Ａ２、Ａ３、…、を生成して出力すると、カ
ラムデコーダ３でデコードされる。
ーストカウンタ２が外部アドレス信号Ａ１をクロック信
号のＣ１のクロックサイクルでラッチし、内部アドレス
信号Ａ１、Ａ２、Ａ３、…、を生成して出力すると、カ
ラムデコーダ３でデコードされる。
【００２０】ＣＡＳレーテンシが３の場合、モード信号
１９をロウレベルにしてパイプライン第２段目３７では
次のクロックサイクルＣ２において、制御信号線２７の
クロック信号に同期してカラムデコーダ３の出力をラッ
チし、そのハイレベルの出力信号によってメモリブロッ
ク５のトランジスタ５１ａおよび５１ｂを選択する。
１９をロウレベルにしてパイプライン第２段目３７では
次のクロックサイクルＣ２において、制御信号線２７の
クロック信号に同期してカラムデコーダ３の出力をラッ
チし、そのハイレベルの出力信号によってメモリブロッ
ク５のトランジスタ５１ａおよび５１ｂを選択する。
【００２１】このとき、図示されないアクティブコマン
ドおよびロウアドレス（ＲＯＷ）により選択されたワー
ド線２９によりデジット線対３０および３１上にメモリ
セルのデータが読み出される。このデータはセンスアプ
５３で増幅されてデジット線対３０および３１の一方を
ハイレベルに他方をロウレベルにする。このハイレレベ
ルにより、例えばトランジスタ５２ａが活性化された
後、トランジスタ５１ａおよび５１ｂが活性化され、こ
の活性化されたトランジスタ５１ａが接続されたリード
バス２５はロウレベルとなり、活性化されないトランジ
スタ５１ｂの接続されたリードバス２６は負荷素子３４
により電源電位ＶＤＤにプルアップされているのでハイ
レベルとなる。これらのデータはデータアンプ６および
７でそれぞれ増幅されて出力ラッチ回路８に供給され
る。
ドおよびロウアドレス（ＲＯＷ）により選択されたワー
ド線２９によりデジット線対３０および３１上にメモリ
セルのデータが読み出される。このデータはセンスアプ
５３で増幅されてデジット線対３０および３１の一方を
ハイレベルに他方をロウレベルにする。このハイレレベ
ルにより、例えばトランジスタ５２ａが活性化された
後、トランジスタ５１ａおよび５１ｂが活性化され、こ
の活性化されたトランジスタ５１ａが接続されたリード
バス２５はロウレベルとなり、活性化されないトランジ
スタ５１ｂの接続されたリードバス２６は負荷素子３４
により電源電位ＶＤＤにプルアップされているのでハイ
レベルとなる。これらのデータはデータアンプ６および
７でそれぞれ増幅されて出力ラッチ回路８に供給され
る。
【００２２】次に、パイプライン第３段目３８では、次
のクロックサイクルＣ３において出力ラッチ回路８は制
御信号線２８上のクロック信号に同期して供給されたデ
ータをラッチし出力バッファ９を介して外部にデータを
出力しはじめる。
のクロックサイクルＣ３において出力ラッチ回路８は制
御信号線２８上のクロック信号に同期して供給されたデ
ータをラッチし出力バッファ９を介して外部にデータを
出力しはじめる。
【００２３】ＣＡＳレーテンシが２の場合、前述したよ
うに２クロックサイクルで動作を完了するため、モード
信号１９をハイレベルにしてＯＲ１１出力を強制的にハ
イレベルに固定し、パイプライン第２段目をラッチ動作
させずデータを反転出力するだけの状態にする。すなわ
ち、パイプラインの第１段目および第２段目を結合さ
せ、これを１クロックサイクルで動作させることによ
り、ＣＡＳレーテンシが２を実現する。
うに２クロックサイクルで動作を完了するため、モード
信号１９をハイレベルにしてＯＲ１１出力を強制的にハ
イレベルに固定し、パイプライン第２段目をラッチ動作
させずデータを反転出力するだけの状態にする。すなわ
ち、パイプラインの第１段目および第２段目を結合さ
せ、これを１クロックサイクルで動作させることによ
り、ＣＡＳレーテンシが２を実現する。
【００２４】
【発明が解決しようとする課題】上述した従来の半導体
記憶装置は、パイプラインの第１段目、第２段目および
第３段目の信号処理時間は、それぞれ約７ｎｓ、１０ｎ
ｓおよび１０ｎｓの処理能力を有している。したがっ
て、ＣＡＳレーテンシが３の場合は、パイプラインの全
ての段が動作するために最低限必要な最小クロック周期
は１０ｎｓ、すなわちその最高周波数は１００ＭＨｚと
なる。
記憶装置は、パイプラインの第１段目、第２段目および
第３段目の信号処理時間は、それぞれ約７ｎｓ、１０ｎ
ｓおよび１０ｎｓの処理能力を有している。したがっ
て、ＣＡＳレーテンシが３の場合は、パイプラインの全
ての段が動作するために最低限必要な最小クロック周期
は１０ｎｓ、すなわちその最高周波数は１００ＭＨｚと
なる。
【００２５】一方、ＣＡＳレーテンシが２の場合は、パ
イプラインの第１段目および第２段目を結合して１クロ
ックサイクルで動作させるので、そのパイプラインの全
ての段が動作するために最低限必要な最小クロック周波
数は７＋１０＝１７ｎｓとなり、その最高周波数は５９
ＭＨｚである。
イプラインの第１段目および第２段目を結合して１クロ
ックサイクルで動作させるので、そのパイプラインの全
ての段が動作するために最低限必要な最小クロック周波
数は７＋１０＝１７ｎｓとなり、その最高周波数は５９
ＭＨｚである。
【００２６】前述したように、現在の汎用ＤＲＡＭの典
型的な動作スピードを表わすスピードグレードの−６０
において、外部アドレス信号が入力されてからメモリセ
ルに記憶されたデータが出力バッファから出力されるま
での時間、すなわちアドレスアクセス時間は３０ｎｓで
ある。これに対して、シンクロナスＤＲＡＭの場合は、
ＲＥＡＤコマンドが供給されてからメモリセルのデータ
が出力バッファから出力されるまでの内部動作は、汎用
ＤＲＡＭのアドレスアクセス時間の動作に相当する。
型的な動作スピードを表わすスピードグレードの−６０
において、外部アドレス信号が入力されてからメモリセ
ルに記憶されたデータが出力バッファから出力されるま
での時間、すなわちアドレスアクセス時間は３０ｎｓで
ある。これに対して、シンクロナスＤＲＡＭの場合は、
ＲＥＡＤコマンドが供給されてからメモリセルのデータ
が出力バッファから出力されるまでの内部動作は、汎用
ＤＲＡＭのアドレスアクセス時間の動作に相当する。
【００２７】したがって、シンクロナスＤＲＡＭを汎用
ＤＲＡＭと同じ最小クロック周期１５ｎｓ、すなわち比
較的低い周波数の６７ＭＨｚで動作させたい場合と比較
すると、同じスピードグレードであるにもかかわらず、
ＣＡＳレーテンシが２の場合は１７ｎｓ、５９ＭＨｚと
なってスピードが著しく低下している。
ＤＲＡＭと同じ最小クロック周期１５ｎｓ、すなわち比
較的低い周波数の６７ＭＨｚで動作させたい場合と比較
すると、同じスピードグレードであるにもかかわらず、
ＣＡＳレーテンシが２の場合は１７ｎｓ、５９ＭＨｚと
なってスピードが著しく低下している。
【００２８】すなわち、ＣＡＳレーテンシ２によってス
ピードグレードの上限が決定されてしまい、約１５パー
セントも動作スピードが悪化するため、スピードグレー
ドが達成できないという欠点がある。
ピードグレードの上限が決定されてしまい、約１５パー
セントも動作スピードが悪化するため、スピードグレー
ドが達成できないという欠点がある。
【００２９】本発明の目的は、上述の欠点に鑑みなされ
たものであり、ＣＡＳレーテンシが２の場合でもＣＡＳ
レーテンシを２にしたことによるその動作スピード上限
の制限を改善したシンクロナスＤＲＡＭを提供すること
にある。
たものであり、ＣＡＳレーテンシが２の場合でもＣＡＳ
レーテンシを２にしたことによるその動作スピード上限
の制限を改善したシンクロナスＤＲＡＭを提供すること
にある。
【００３０】
【課題を解決するための手段】本発明の半導体記憶装置
の特徴は、あらかじめ定められた所定の周期を有する第
１のクロック信号に同期して外部アドレス信号をラッチ
するとともに内部アドレス信号を生成するバーストカウ
ンタと、前記内部アドレス信号をデコードするカラムデ
コーダと、内部から供給されるモード信号が活性状態の
ときは前記第１のクロック信号の供給が遮断されてデー
タスルー状態になり非活性状態のときは前記第１のクロ
ック信号に同期して前記カラムデコーダ出力をラッチす
るカラムスイッチラッチ部と、このカラムスイッチラッ
チ部の出力で指定されるメモリデータをリード命令によ
り読み出し前記第１のクロック信号に同期してラッチす
る出力データラッチ回路とを有し、前記モード信号が非
活性状態のときは前記バーストカウンタのラッチタイミ
ングからＮ（Ｎは２以上の整数）クロック後の前記第１
のクロック信号に同期して前記内部アドレス信号が指定
する前記データを読み出すとともに前記出力データラッ
チ回路から出力する第１の動作モードと、前記第１のク
ロック信号に代えてこの信号よりも周期の長い第２のク
ロック信号が供給され、かつ前記前記モード信号が活性
状態のときは前記バーストカウンタのラッチタイミング
からＮ−１クロック後の前記第２のクロック信号に同期
して前記内部アドレス信号が指定する前記データを読み
出すとともに前記出力データラッチ回路から出力する第
２の動作モードとを有する半導体記憶装置において；前
記モード信号が活性状態のときは、前記第２のクロック
信号が遅延回路により所定の時間遅延され、この遅延さ
れた信号に同期して前記出力データラッチ回路が前記デ
ータを出力するデータ出力手段を備えたことを特徴とす
る。
の特徴は、あらかじめ定められた所定の周期を有する第
１のクロック信号に同期して外部アドレス信号をラッチ
するとともに内部アドレス信号を生成するバーストカウ
ンタと、前記内部アドレス信号をデコードするカラムデ
コーダと、内部から供給されるモード信号が活性状態の
ときは前記第１のクロック信号の供給が遮断されてデー
タスルー状態になり非活性状態のときは前記第１のクロ
ック信号に同期して前記カラムデコーダ出力をラッチす
るカラムスイッチラッチ部と、このカラムスイッチラッ
チ部の出力で指定されるメモリデータをリード命令によ
り読み出し前記第１のクロック信号に同期してラッチす
る出力データラッチ回路とを有し、前記モード信号が非
活性状態のときは前記バーストカウンタのラッチタイミ
ングからＮ（Ｎは２以上の整数）クロック後の前記第１
のクロック信号に同期して前記内部アドレス信号が指定
する前記データを読み出すとともに前記出力データラッ
チ回路から出力する第１の動作モードと、前記第１のク
ロック信号に代えてこの信号よりも周期の長い第２のク
ロック信号が供給され、かつ前記前記モード信号が活性
状態のときは前記バーストカウンタのラッチタイミング
からＮ−１クロック後の前記第２のクロック信号に同期
して前記内部アドレス信号が指定する前記データを読み
出すとともに前記出力データラッチ回路から出力する第
２の動作モードとを有する半導体記憶装置において；前
記モード信号が活性状態のときは、前記第２のクロック
信号が遅延回路により所定の時間遅延され、この遅延さ
れた信号に同期して前記出力データラッチ回路が前記デ
ータを出力するデータ出力手段を備えたことを特徴とす
る。
【００３１】また、前記データ出力手段は、前記モード
信号の反転信号および前記第２のクロック信号の論理積
と、前記第２のクロック信号が遅延回路により所定の時
間遅延されこの遅延された信号および前記モード信号の
論理積との論理和出力を、前記出力データラッチ回路の
制御信号として供給するように構成される。
信号の反転信号および前記第２のクロック信号の論理積
と、前記第２のクロック信号が遅延回路により所定の時
間遅延されこの遅延された信号および前記モード信号の
論理積との論理和出力を、前記出力データラッチ回路の
制御信号として供給するように構成される。
【００３２】さらに、前記遅延回路の遅延時間は、前記
第１のクロック信号の周期と前記第２のクロック信号の
周期との差で決まる時間を超えないようにあらかじめ設
定されるてもよい。
第１のクロック信号の周期と前記第２のクロック信号の
周期との差で決まる時間を超えないようにあらかじめ設
定されるてもよい。
【００３３】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００３４】図１は本発明の半導体記憶装置の第１の実
施例を示すブロック図である。本実施例の従来例との相
違点はＣＡＳレーテンシが２の場合の出力データラッチ
回路の制御信号の供給タイミングを遅延回路により遅ら
せて、スピードグレードが汎用ＤＲＡＭの場合と同等に
なるように工夫したことである。
施例を示すブロック図である。本実施例の従来例との相
違点はＣＡＳレーテンシが２の場合の出力データラッチ
回路の制御信号の供給タイミングを遅延回路により遅ら
せて、スピードグレードが汎用ＤＲＡＭの場合と同等に
なるように工夫したことである。
【００３５】図１を参照すると、この半導体記憶装置
は、外部アドレス信号の入力端子１７が入力バッファ１
に接続されその出力端はバーストカウンタ２のデータ入
力端に接続される。このバーストカウンタ２の制御信号
入力端には入力端子１８からバッファ１０を介してクロ
ック信号が供給される制御線２１が接続される。バース
トカウンタ２のデータ出力端は、内部アドレス信号線２
２によりそれぞれカラムデコーダ３のＮＡＮＤ３１ａ、
３１ｂの入力端に接続され、カラムデコーダ３のそれぞ
れの出力端は、カラムスイッチラッチ部４のスイッチ４
１ａのデータ入力端に接続される。カラムスイッチラッ
チ部４の制御信号入力端には、内部から供給されるモー
ド信号１９および端子１８から供給されるクロック信号
の論理和をとるＯＲ１１の出力が制御信号線２７でそれ
ぞれ共通に接続される。
は、外部アドレス信号の入力端子１７が入力バッファ１
に接続されその出力端はバーストカウンタ２のデータ入
力端に接続される。このバーストカウンタ２の制御信号
入力端には入力端子１８からバッファ１０を介してクロ
ック信号が供給される制御線２１が接続される。バース
トカウンタ２のデータ出力端は、内部アドレス信号線２
２によりそれぞれカラムデコーダ３のＮＡＮＤ３１ａ、
３１ｂの入力端に接続され、カラムデコーダ３のそれぞ
れの出力端は、カラムスイッチラッチ部４のスイッチ４
１ａのデータ入力端に接続される。カラムスイッチラッ
チ部４の制御信号入力端には、内部から供給されるモー
ド信号１９および端子１８から供給されるクロック信号
の論理和をとるＯＲ１１の出力が制御信号線２７でそれ
ぞれ共通に接続される。
【００３６】カラムスイッチラッチ部４は、データ入力
端およびデータ出力端間に制御信号入力端をもつスイッ
チ４１ａとインバータ４２ａとが従属接続され、インバ
ータ４２ａと逆方向で並列にインバータ４３ａが接続さ
れたラッチ回路がカラムデコーダの出力信号に対応した
所定数含まれている。カラムスイッチラッチ部４の出力
端はそれぞれカラム選択信号線２３によりメモリブロッ
ク５のトランジスタ５１ａおよび５１ｂのゲートに接続
される。
端およびデータ出力端間に制御信号入力端をもつスイッ
チ４１ａとインバータ４２ａとが従属接続され、インバ
ータ４２ａと逆方向で並列にインバータ４３ａが接続さ
れたラッチ回路がカラムデコーダの出力信号に対応した
所定数含まれている。カラムスイッチラッチ部４の出力
端はそれぞれカラム選択信号線２３によりメモリブロッ
ク５のトランジスタ５１ａおよび５１ｂのゲートに接続
される。
【００３７】メモリブロック５は、トランジスタ５１ａ
および５２ａがリードバス２５および接地電位間に、ト
ランジスタ５１ｂおよび５２ｂがリードバス２６および
接地電位間にそれぞれ直列接続される。トランジスタ５
２ａおよび５２ｂのゲートにはそれぞれセンスアンプ５
３の対の出力端が接続され、センスアンプ５３の対の入
力端はデジット線対３０および３１にそれぞれ接続さ
れ、デジット線対３０および３１に直交するワード線２
９の交差部分にはセル５４が配置されそれぞれデジット
線対３０および３１とワード線２９とに接続される。
および５２ａがリードバス２５および接地電位間に、ト
ランジスタ５１ｂおよび５２ｂがリードバス２６および
接地電位間にそれぞれ直列接続される。トランジスタ５
２ａおよび５２ｂのゲートにはそれぞれセンスアンプ５
３の対の出力端が接続され、センスアンプ５３の対の入
力端はデジット線対３０および３１にそれぞれ接続さ
れ、デジット線対３０および３１に直交するワード線２
９の交差部分にはセル５４が配置されそれぞれデジット
線対３０および３１とワード線２９とに接続される。
【００３８】リードバス２５および２６は、それぞれ電
源電位ＶＤＤに負荷素子３４および３５によってプルア
ップされるとともにデータアンプ６に接続される。デー
タアンプ６の出力端はリードライトバス３２および３３
を介してデータアンプ７のデータ入力端に接続されると
ともにデータアンプ７の出力線は出力データラッチ回路
８のデータ入力端に接続される。
源電位ＶＤＤに負荷素子３４および３５によってプルア
ップされるとともにデータアンプ６に接続される。デー
タアンプ６の出力端はリードライトバス３２および３３
を介してデータアンプ７のデータ入力端に接続されると
ともにデータアンプ７の出力線は出力データラッチ回路
８のデータ入力端に接続される。
【００３９】出力データラッチ回路８の制御信号入力端
には、クロック信号入力端子１８から遅延回路１３を介
して一方の入端に、他方の入力端にはモード信号の入力
端が接続されたＡＮＤ１４と、クロック信号入力端子１
８が一方の入端に、他方の入力端にはモード信号１９の
信号線がインバータ１２を介して接続されたＡＮＤ１５
との論理和をとるＯＲ１６の出力端が接続される。
には、クロック信号入力端子１８から遅延回路１３を介
して一方の入端に、他方の入力端にはモード信号の入力
端が接続されたＡＮＤ１４と、クロック信号入力端子１
８が一方の入端に、他方の入力端にはモード信号１９の
信号線がインバータ１２を介して接続されたＡＮＤ１５
との論理和をとるＯＲ１６の出力端が接続される。
【００４０】出力データラッチ回路８の出力端はバッフ
ァ９を介してデータ出力端子２０に接続されて構成され
ている。
ァ９を介してデータ出力端子２０に接続されて構成され
ている。
【００４１】なお、カラムデコーダ３、カラムスイッチ
ラッチ部４およびメモリブロック５は、説明を容易にす
るためにそれぞれ一部のみを図示してある。
ラッチ部４およびメモリブロック５は、説明を容易にす
るためにそれぞれ一部のみを図示してある。
【００４２】上述の構成において、バーストカウンタ２
からカラムスイッチラッチ部４までがパイプライン第１
段目３６、カラムスイッチラッチ部４から出力データラ
ッチ回路８までがパイプライン第２段目３７および出力
データラッチ回路８から出力端子２０までがパイプライ
ン第３段目３８を示す。
からカラムスイッチラッチ部４までがパイプライン第１
段目３６、カラムスイッチラッチ部４から出力データラ
ッチ回路８までがパイプライン第２段目３７および出力
データラッチ回路８から出力端子２０までがパイプライ
ン第３段目３８を示す。
【００４３】図１に併せてその動作説明用タイミングチ
ャートを示した図２を参照すると、図２（ａ）はＣＡＳ
レーテンシが３の場合を示し、図２（ｂ）はＣＡＳレー
テンシが２の場合を示している。
ャートを示した図２を参照すると、図２（ａ）はＣＡＳ
レーテンシが３の場合を示し、図２（ｂ）はＣＡＳレー
テンシが２の場合を示している。
【００４４】パイプライン第１段目３４では、バースト
カウンタ２が外部アドレス信号Ａ１をクロック信号のク
ロックサイクルＣ１でラッチし、内部アドレス信号Ａ
１、Ａ２、Ａ３、…、を生成して出力すると、これらの
アドレス信号はカラムデコーダ３でデコードされてカラ
ムスイッチラッチ部４に供給される。
カウンタ２が外部アドレス信号Ａ１をクロック信号のク
ロックサイクルＣ１でラッチし、内部アドレス信号Ａ
１、Ａ２、Ａ３、…、を生成して出力すると、これらの
アドレス信号はカラムデコーダ３でデコードされてカラ
ムスイッチラッチ部４に供給される。
【００４５】ＣＡＳレーテンシが３の場合、モード信号
をロウレベルにするとＯＲ１１は供給されたクロック信
号をそのまま制御信号線２７に出力するので、このクロ
ック信号に同期してカラムスイッチラッチ部４は、パイ
プライン第２段目３７では次のクロックサイクルＣ２に
おいてカラムデコーダ３の出力をラッチし、そのハイレ
ベルの出力信号によってメモリブロック５のトランジス
タ５１ａおよび５１ｂを選択する。
をロウレベルにするとＯＲ１１は供給されたクロック信
号をそのまま制御信号線２７に出力するので、このクロ
ック信号に同期してカラムスイッチラッチ部４は、パイ
プライン第２段目３７では次のクロックサイクルＣ２に
おいてカラムデコーダ３の出力をラッチし、そのハイレ
ベルの出力信号によってメモリブロック５のトランジス
タ５１ａおよび５１ｂを選択する。
【００４６】このとき、図示されないアクティブコマン
ドおよびロウアドレス（ＲＯＷ）により選択されたワー
ド線２９により、デジット線対３０および３１上にメモ
リセル５４のデータが読み出される。このセルデータ
は、センスアンプ５３で増幅されてデジット線対３０お
よび３１の一方をハイレベルに他方をロウレベルにす
る。このハイレレベルにより、例えばトランジスタ５２
ａが活性化された後、トランジスタ５１ａおよび５１ｂ
がカラムスイッチラッチ部４出力のカラム選択信号２３
によって活性化されると、トランジスタ５１ａが接続さ
れたリードバス２５はロウレベルとなる。
ドおよびロウアドレス（ＲＯＷ）により選択されたワー
ド線２９により、デジット線対３０および３１上にメモ
リセル５４のデータが読み出される。このセルデータ
は、センスアンプ５３で増幅されてデジット線対３０お
よび３１の一方をハイレベルに他方をロウレベルにす
る。このハイレレベルにより、例えばトランジスタ５２
ａが活性化された後、トランジスタ５１ａおよび５１ｂ
がカラムスイッチラッチ部４出力のカラム選択信号２３
によって活性化されると、トランジスタ５１ａが接続さ
れたリードバス２５はロウレベルとなる。
【００４７】一方、ロウレベルになったビット線３１が
接続されたトランジスタ５２ｂは活性化されず、したが
ってトランジスタ５１ｂの接続されたリードバス２６は
負荷素子３５により電源電位ＶＤＤにプルアップされて
いるのでハイレベルとなる。
接続されたトランジスタ５２ｂは活性化されず、したが
ってトランジスタ５１ｂの接続されたリードバス２６は
負荷素子３５により電源電位ＶＤＤにプルアップされて
いるのでハイレベルとなる。
【００４８】これらのリードバス２５および２６に読み
出されたセルデータは、データアンプ６および７でそれ
ぞれ増幅されて出力ラッチ回路８に供給される。
出されたセルデータは、データアンプ６および７でそれ
ぞれ増幅されて出力ラッチ回路８に供給される。
【００４９】次に、パイプライン第３段目３８では、次
のクロックサイクルＣ３において、モード信号１９がロ
ウレベルであるから、インバータ１２で極性反転された
ハイレベルがＡＮＤ１５の一方の入力端に供給されるの
で、他方の入力端に供給されるクロック信号がそのまま
ＯＲ１６に出力される。ＯＲ１６の他方の入力端はモー
ド信号１９のロウレベルでＡＮＤ１４の出力がロウレベ
ルに固定されているので、ＯＲ１６はクロック信号を制
御信号線２８に転送する。このクロック信号に同期し
て、出力ラッチ回路８は供給されたセルデータをラッチ
し出力バッファ９およびデータ出力端子２０を介して外
部にデータを出力しはじめる。
のクロックサイクルＣ３において、モード信号１９がロ
ウレベルであるから、インバータ１２で極性反転された
ハイレベルがＡＮＤ１５の一方の入力端に供給されるの
で、他方の入力端に供給されるクロック信号がそのまま
ＯＲ１６に出力される。ＯＲ１６の他方の入力端はモー
ド信号１９のロウレベルでＡＮＤ１４の出力がロウレベ
ルに固定されているので、ＯＲ１６はクロック信号を制
御信号線２８に転送する。このクロック信号に同期し
て、出力ラッチ回路８は供給されたセルデータをラッチ
し出力バッファ９およびデータ出力端子２０を介して外
部にデータを出力しはじめる。
【００５０】ＣＡＳレーテンシが２の場合、パイプライ
ン第１段目３６では、バーストカウンタ２が外部アドレ
ス信号Ａ１をクロック信号のクロックサイクルＣ１でラ
ッチして生成した内部アドレス信号Ａ１、Ａ２、Ａ３、
…、をカラムデコーダ３でデコードしてカラムスイッチ
ラッチ部４に供給するところまではＣＡＳレーテンシが
３の場合と同様である。
ン第１段目３６では、バーストカウンタ２が外部アドレ
ス信号Ａ１をクロック信号のクロックサイクルＣ１でラ
ッチして生成した内部アドレス信号Ａ１、Ａ２、Ａ３、
…、をカラムデコーダ３でデコードしてカラムスイッチ
ラッチ部４に供給するところまではＣＡＳレーテンシが
３の場合と同様である。
【００５１】ＣＡＳレーテンシが２のときは前述したよ
うに２クロックサイクルで動作を完了するため、モード
信号１９をハイレベルにすることによりＯＲ１１の出力
を強制的にハイレベルにするるとともに、このハイレベ
ルによりカラムスイッチラッチ部４の制御信号入力端を
ハイレベルに固定し、パイプライン第２段目をラッチ動
作させずデータを反転出力するだけの状態にする。
うに２クロックサイクルで動作を完了するため、モード
信号１９をハイレベルにすることによりＯＲ１１の出力
を強制的にハイレベルにするるとともに、このハイレベ
ルによりカラムスイッチラッチ部４の制御信号入力端を
ハイレベルに固定し、パイプライン第２段目をラッチ動
作させずデータを反転出力するだけの状態にする。
【００５２】すなわち、パイプラインの第１段目および
第２段目を結合させ、これを１クロックサイクルで動作
させることにより、ＣＡＳレーテンシが２ではクロック
サイクルＣ１でパイプライン第１段目および第２段目が
動作し、クロックサイクルＣ１の終了タイミングまでに
はトランジスタ５１ａおよび５１ｂが選択されてメモリ
セルが特定され、そのデータがセンスアンプ５３で増幅
されてリードバス２５および２６に出力される。さらに
データアンプ３２および３３で増幅されて出力データラ
ッチ回路８まで供給される。
第２段目を結合させ、これを１クロックサイクルで動作
させることにより、ＣＡＳレーテンシが２ではクロック
サイクルＣ１でパイプライン第１段目および第２段目が
動作し、クロックサイクルＣ１の終了タイミングまでに
はトランジスタ５１ａおよび５１ｂが選択されてメモリ
セルが特定され、そのデータがセンスアンプ５３で増幅
されてリードバス２５および２６に出力される。さらに
データアンプ３２および３３で増幅されて出力データラ
ッチ回路８まで供給される。
【００５３】一方、パイプライン第３段目の出力データ
ラッチ回路８においては、モード信号１９がハイレベル
であるから、インバータ１２により極性反転されたロウ
レベルがＡＮＤ１５の一方の入力端に供給されるので他
方の入力端に供給されるクロック信号には無関係にな
り、ＡＮＤ１５の出力はロウレベルに固定されてＯＲ１
６の一方の入力端も固定される。ＯＲ１６の他方の入力
端にはＡＮＤ１４の出力が供給されるが、このＡＮＤ１
４の一方の入力端は、モード信号１９のハイレベルで固
定され、他方の入力端はクロック信号が遅延回路１３で
あらかじめ設定された遅延時間、例えば４ｎｓに設計さ
れているとするとこの４ｎｓ遅れたクロック信号が供給
されるので、ＡＮＤ１４の出力端にはそのままこの４ｎ
ｓ遅れたクロック信号が供給される。
ラッチ回路８においては、モード信号１９がハイレベル
であるから、インバータ１２により極性反転されたロウ
レベルがＡＮＤ１５の一方の入力端に供給されるので他
方の入力端に供給されるクロック信号には無関係にな
り、ＡＮＤ１５の出力はロウレベルに固定されてＯＲ１
６の一方の入力端も固定される。ＯＲ１６の他方の入力
端にはＡＮＤ１４の出力が供給されるが、このＡＮＤ１
４の一方の入力端は、モード信号１９のハイレベルで固
定され、他方の入力端はクロック信号が遅延回路１３で
あらかじめ設定された遅延時間、例えば４ｎｓに設計さ
れているとするとこの４ｎｓ遅れたクロック信号が供給
されるので、ＡＮＤ１４の出力端にはそのままこの４ｎ
ｓ遅れたクロック信号が供給される。
【００５４】ＯＲ１６は４ｎｓ遅れのクロック信号を制
御信号線２８に転送する。この４ｎｓ遅れのクロック信
号に同期して、かつ次のクロックサイクルＣ２のタイミ
ングで出力ラッチ回路８は供給されたセルデータをラッ
チし、そのラッチしたデータを出力バッファ９およびデ
ータ出力端子２０を介して外部にデータを出力しはじめ
る。
御信号線２８に転送する。この４ｎｓ遅れのクロック信
号に同期して、かつ次のクロックサイクルＣ２のタイミ
ングで出力ラッチ回路８は供給されたセルデータをラッ
チし、そのラッチしたデータを出力バッファ９およびデ
ータ出力端子２０を介して外部にデータを出力しはじめ
る。
【００５５】上述した遅延時間が４ｎｓの場合、ＣＡＳ
レーテンシが２のときは、クロック信号が１サイクル目
および２サイクル目の動作スピードをそれぞれ見掛け上
１３ｎｓおよび１４ｎｓに設計したことになる。すなわ
ち、このシンクロナスＤＲＡＭの動作スピードの実力
は、前述したようにパイプライン第１段目が７ｎｓ、第
２段目が１０ｎｓ、第３段目が１０ｎｓであるから図２
（ｂ）のクロック信号１８のＣ１およびＣ２のクロック
周期合計が２７ｎｓである。第１段目および第２段目を
直結すると１７ｎｓであるが、クロック信号２８が４ｎ
ｓ遅延されているので、バーストカウンタ２の制御信号
入力端子に供給されるクロック信号のクロックサイクル
Ｃ１のロウレベルからハイレベルへの立ち上りタイミン
グから、出力データラッチ回路８の制御信号入力端子に
供給されるクロック信号２８のクロックサイクルＣ２の
立ち上りタイミングまでは、１７ｎｓ−４ｎｓ＝１３ｎ
ｓと見なせる。
レーテンシが２のときは、クロック信号が１サイクル目
および２サイクル目の動作スピードをそれぞれ見掛け上
１３ｎｓおよび１４ｎｓに設計したことになる。すなわ
ち、このシンクロナスＤＲＡＭの動作スピードの実力
は、前述したようにパイプライン第１段目が７ｎｓ、第
２段目が１０ｎｓ、第３段目が１０ｎｓであるから図２
（ｂ）のクロック信号１８のＣ１およびＣ２のクロック
周期合計が２７ｎｓである。第１段目および第２段目を
直結すると１７ｎｓであるが、クロック信号２８が４ｎ
ｓ遅延されているので、バーストカウンタ２の制御信号
入力端子に供給されるクロック信号のクロックサイクル
Ｃ１のロウレベルからハイレベルへの立ち上りタイミン
グから、出力データラッチ回路８の制御信号入力端子に
供給されるクロック信号２８のクロックサイクルＣ２の
立ち上りタイミングまでは、１７ｎｓ−４ｎｓ＝１３ｎ
ｓと見なせる。
【００５６】一方、第３段目はバーストカウンタ２の制
御信号入力端子に供給されるクロック信号のクロックサ
イクルＣ２のロウレベルからハイレベルへの立ち上りタ
イミングから、出力データラッチ回路８の制御信号入力
端子に供給されるクロック信号２８のクロックサイクル
Ｃ３の立ち上りタイミングまでは、１０ｎｓ＋４ｎｓ＝
１４ｎｓと見なせる。
御信号入力端子に供給されるクロック信号のクロックサ
イクルＣ２のロウレベルからハイレベルへの立ち上りタ
イミングから、出力データラッチ回路８の制御信号入力
端子に供給されるクロック信号２８のクロックサイクル
Ｃ３の立ち上りタイミングまでは、１０ｎｓ＋４ｎｓ＝
１４ｎｓと見なせる。
【００５７】したがって、最高周波数は７１ＭＨｚとな
り、ＣＡＳレーテンシを２にすることによって生じたス
ピードグレードの上限を制限するようなことがなくな
り、−１０スピードグレードを達成することができる。
り、ＣＡＳレーテンシを２にすることによって生じたス
ピードグレードの上限を制限するようなことがなくな
り、−１０スピードグレードを達成することができる。
【００５８】上述の実施例ではＣＡＳレーテンシが３お
よび２の場合を例にとって説明した、ＣＡＳレーテンシ
がＮ（Ｎは２以上の整数）およびＮ−１の場合も同様な
関係にあり、スピードグレードの達成ができる。
よび２の場合を例にとって説明した、ＣＡＳレーテンシ
がＮ（Ｎは２以上の整数）およびＮ−１の場合も同様な
関係にあり、スピードグレードの達成ができる。
【００５９】また、３段パイプライン方式を用いたシン
クロナスＤＲＡＭを例にとって説明したが、本発明はデ
ータ出力のタイミングを問題にしているので、例えば２
ビットプリフェッチ方式のシンクロナスＤＲＡＭにも適
用可能である。
クロナスＤＲＡＭを例にとって説明したが、本発明はデ
ータ出力のタイミングを問題にしているので、例えば２
ビットプリフェッチ方式のシンクロナスＤＲＡＭにも適
用可能である。
【００６０】さらに、シンクロナスＤＲＡＭのみなら
ず、クロックに同期して動作する半導体記憶装置、例え
ばシンクロナスＳＲＡＭなどにも適用できる。
ず、クロックに同期して動作する半導体記憶装置、例え
ばシンクロナスＳＲＡＭなどにも適用できる。
【００６１】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、第１のクロック信号に応答して外部アドレス
信号をラッチして内部アドレス信号を生成するとともに
この内部アドレス信号により指定されたメモリデータを
リード命令で読み出し、このデータを外部アドレス信号
のラッチタイミングからＮ（Ｎは２以上の整数）クロッ
ク後の第１のクロック信号に同期して出力データラッチ
回路から出力する第１の動作モードと、第１のクロック
信号に代えてこの信号よりも周期の長い第２のクロック
信号に応答して外部アドレス信号をラッチして内部アド
レス信号を生成するとともにこの内部アドレス信号によ
り指定されたメモリデータをリード命令で読み出し、こ
のデータを外部アドレス信号のラッチタイミングからＮ
−１クロック後の第２のクロック信号に応答して出力デ
ータラッチから出力する第２の動作モードとを有し、第
２の動作モードのときに第２のクロック信号が所定の時
間遅延され、この遅延された信号に応答して出力データ
ラッチ回路がデータを出力するデータ出力手段を備える
ので、第２の動作モードを実行してもシンクロナスＤＲ
ＡＭまたはシンクロナスＳＲＡＭの動作スピードグレー
ドの上限が制限されるこはない。
憶装置は、第１のクロック信号に応答して外部アドレス
信号をラッチして内部アドレス信号を生成するとともに
この内部アドレス信号により指定されたメモリデータを
リード命令で読み出し、このデータを外部アドレス信号
のラッチタイミングからＮ（Ｎは２以上の整数）クロッ
ク後の第１のクロック信号に同期して出力データラッチ
回路から出力する第１の動作モードと、第１のクロック
信号に代えてこの信号よりも周期の長い第２のクロック
信号に応答して外部アドレス信号をラッチして内部アド
レス信号を生成するとともにこの内部アドレス信号によ
り指定されたメモリデータをリード命令で読み出し、こ
のデータを外部アドレス信号のラッチタイミングからＮ
−１クロック後の第２のクロック信号に応答して出力デ
ータラッチから出力する第２の動作モードとを有し、第
２の動作モードのときに第２のクロック信号が所定の時
間遅延され、この遅延された信号に応答して出力データ
ラッチ回路がデータを出力するデータ出力手段を備える
ので、第２の動作モードを実行してもシンクロナスＤＲ
ＡＭまたはシンクロナスＳＲＡＭの動作スピードグレー
ドの上限が制限されるこはない。
【図１】本発明の一実施例を示すブロック図である。
【図２】（ａ）ＣＡＳレーテンシが３の場合の動作説明
用タイミングチャートである。 （ｂ）ＣＡＳレーテンシが２の場合の動作説明用タイミ
ングチャートである。
用タイミングチャートである。 （ｂ）ＣＡＳレーテンシが２の場合の動作説明用タイミ
ングチャートである。
【図３】（ａ）シンクロナスＤＲＡＭのＣＡＳレーテン
シが３の場合の動作説明用タイミングチャートである。 （ｂ）シンクロナスＤＲＡＭのＣＡＳレーテンシが２の
場合の動作説明用タイミングチャートである。 （ｃ）前記（ａ）および（ｃ）に対応する汎用ＤＲＡＭ
の動作説明用タイミングチャートである。
シが３の場合の動作説明用タイミングチャートである。 （ｂ）シンクロナスＤＲＡＭのＣＡＳレーテンシが２の
場合の動作説明用タイミングチャートである。 （ｃ）前記（ａ）および（ｃ）に対応する汎用ＤＲＡＭ
の動作説明用タイミングチャートである。
【図４】従来の半導体記憶装置のブロック図である。
【図５】（ａ）従来例におけるＣＡＳレーテンシが３の
場合の動作説明用タイミングチャートである。 （ｂ）従来例におけるＣＡＳレーテンシが２の場合の動
作説明用タイミングチャートである。
場合の動作説明用タイミングチャートである。 （ｂ）従来例におけるＣＡＳレーテンシが２の場合の動
作説明用タイミングチャートである。
１，１０ 入力バッファ ２ バーストカウンタ ３ カラムデコーダ ３１ａ，３１ｂ ＮＡＮＤ ４ カラムスイッチラッチ部 ４１ａ，４１ｂ スイッチ １２，４２ａ，４２ｂ，４３ａ，４３ｂ インバータ ５ メモリブロック ５１ａ，５１ｂ，５２ａ，５２ｂ トランジスタ ５３ センスアンプ ５４ メモリセル ６，７ データアンプ ８ 出力データラッチ回路 ９ 出力バッファ １１，１６ ＯＲ（論理和） １３ 遅延回路 １４，１５ ＡＮＤ（論理積） １７，１８ 入力端子 １９ モード信号 ２０ 出力端子 ２１，２７，２８ 制御信号線 ２３，２４ カラム選択信号線 ２５，２６ リードバス ２９ ワード線 ３０，３１ ビット線 ３２，３３ リードライトバス ３４，３５ 負荷素子 ３６ パイプライン第１段目 ３７ パイプライン第２段目 ３８ パイプライン第３段目
Claims (3)
- 【請求項１】 あらかじめ定められた所定の周期を有す
る第１のクロック信号に同期して外部アドレス信号をラ
ッチするとともに内部アドレス信号を生成するバースト
カウンタと、前記内部アドレス信号をデコードするカラ
ムデコーダと、内部から供給されるモード信号が活性状
態のときは前記第１のクロック信号の供給が遮断されて
データスルー状態になり非活性状態のときは前記第１の
クロック信号に同期して前記カラムデコーダ出力をラッ
チするカラムスイッチラッチ部と、このカラムスイッチ
ラッチ部の出力で指定されるメモリデータをリード命令
により読み出し前記第１のクロック信号に同期してラッ
チする出力データラッチ回路とを有し、前記モード信号
が非活性状態のときは前記バーストカウンタのラッチタ
イミングからＮ（Ｎは２以上の整数）クロック後の前記
第１のクロック信号に同期して前記内部アドレス信号が
指定する前記データを読み出すとともに前記出力データ
ラッチ回路から出力する第１の動作モードと、前記第１
のクロック信号に代えてこの信号よりも周期の長い第２
のクロック信号が供給され、かつ前記前記モード信号が
活性状態のときは前記バーストカウンタのラッチタイミ
ングからＮ−１クロック後の前記第２のクロック信号に
同期して前記内部アドレス信号が指定する前記データを
読み出すとともに前記出力データラッチ回路から出力す
る第２の動作モードとを有する半導体記憶装置におい
て；前記モード信号が活性状態のときは、前記第２のク
ロック信号が遅延回路により所定の時間遅延され、この
遅延された信号に同期して前記出力データラッチ回路が
前記データを出力するデータ出力手段を備えたことを特
徴とする半導体記憶装置。 - 【請求項２】 前記データ出力手段は、前記モード信号
の反転信号および前記第２のクロック信号の論理積と、
前記第２のクロック信号が遅延回路により所定の時間遅
延されこの遅延された信号および前記モード信号の論理
積との論理和出力を、前記出力データラッチ回路の制御
信号として供給するように構成されることを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項３】 前記遅延回路の遅延時間は、前記第１の
クロック信号の周期と前記第２のクロック信号の周期と
の差で決まる時間を超えないようにあらかじめ設定され
ることを特徴とする請求項２記載の半導体記憶装置。
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