JPH10144074A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成で同期可能なクロック周波数帯域
を拡大させ、あるいは同期化と逓倍されたクロック信号
を形成することができる同期クロック発生回路を備えた
半導体集積回路装置を提供する。 【解決手段】 外部端子から入力バッファ回路を介して
取り込まれたクロック信号を遅延回路で遅延させ、上記
遅延回路を通したクロック信号により起動され、上記ク
ロック信号に対して十分高くされた発振パルスをカウン
ト動作し、上記入力バッファ回路を通した１周期遅れの
クロック信号により上記カウント値を逆方向にカウント
動作してその計数値が計数開始時に戻ったときに出力タ
イミング信号を発生させ、その出力タイミング信号をク
ロックドライバを介して内部回路に伝えるとともに、遅
延回路の遅延時間は、上記入力バッファ回路の遅延時間
と上記クロックドライバの遅延時間の和に対応した遅延
時間に設定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、クロック信号により同期して動作する半導
体集積回路装置、例えばシンクロナスダイナミック型Ｒ
ＡＭ（ランダム・アクセス・メモリ）の同期クロック発
生回路や外部クロックに対して周波数逓倍された内部ク
ロックを発生させる同期クロック発生回路を備えた１チ
ップマイクロコンピュータ等に利用して有効な技術に関
するものである。

【０００２】

【従来の技術】シンクロナス・ミラー・ディレイ回路
（ＳＭＤ）は、外部クロックと内部クロックとの同期を
とるための回路である。このようなシンクロナス・ミラ
ー・ディレイ回路については、アイ・エス・エス・シー
・シー ダイジェスト オブ テクニカル ペーパーズ
（ISSCC DIGIST OF TECHNICAL PAPERS）誌１９９６年２
月１０日、第 374頁〜第 375頁がある。

【０００３】

【発明が解決しようとする課題】図１８には、本願発明
者等において先に検討されたシンクロナス・ミラー・デ
ィレイ回路の回路図が示され、図１９にはその動作を説
明するための波形図が示されている。この回路におい
て、内部クロックＣＬＫout の立ち上がりと外部クロッ
クＣＬＫinの立ち上がりが同期する場合を考える。外部
クロックＣＬＫinは、遅延時間がそれぞれｄ１、ｄ２及
びｄ１の３つの遅延回路を通してフォワード・ディレイ
・アレイ回路（以下、ＦＤＡという）に入力される。こ
のＦＤＡ中を伝播しているｎサイクル目のクロックの立
ち上がりエッジは、コモンＣＯＭＭＯＮとして伝播され
るｎ＋１サイクル目のクロックの立ち上がりにより、上
記ＦＤＡ中での伝播が止められ、同時に伝播が止められ
た位置とちょうど対称の位置にあるバックワード・ディ
レイ・アレイ（以下、ＢＤＡという）中のノードに立ち
上がりエッジが転送される。

【０００４】上記立ち上がりエッジは、ＦＤＡ中の伝播
時間ｔＤＡとちょうど同じ時間をかけてＢＤＡ中を伝播
し、遅延時間ｄ２の遅延回路（内部クロックドライバに
相当する）を通して、内部クロックＣＬＫout として出
力される。上記ＦＤＡ中のｎサイクル目の立ち上がりエ
ッジがｎ＋１サイクル目のＣＯＭＭＯＮの立ち上がりエ
ッジによって伝播が止められることから、次式（１）と
いう関係が成立する。ここで、ｔＣＫは、クロックＣＬ
Ｋinのサイクル時間（１周期）である。 ｄ２＋ｄ１＋ｔＤＡ＝ｔＣＫ ………（１）

【０００５】また、外部クロックＣＬＫinから内部クロ
ックＣＬＫout までの立ち上がりエッジの伝播時間は、
上記のような伝播経路に沿って計算すると次式（２）の
関係が成立する。つまり、外部クロックＣＬＫinから内
部クロックＣＬＫout までがちょうど２ｔＣＫに等しく
なり、上記の外部クロックＣＬＫinと内部クロックＣＬ
Ｋout とが同期することとなる。 ｄ１＋ｄ２＋ｄ１＋ｔＤＡ＋ｔＤＡ＋ｄ２＝２（ｄ１＋ｄ２＋ｔＤＡ） ＝２ｔＣＫ ……（２）

【０００６】上記のような同期回路では、動作周波数範
囲を広くするためには、上記ＦＤＡ、ＭＣＣ及びＢＤＡ
を構成する論理段数が膨大となり、回路規模が増大する
という問題が生じる。例えば、シンクロナスＤＲＡＭで
は、メモリアクセス動作の高速化に伴い動作周波数は高
くなる傾向になる。これに対して、リフレッシュ等にお
いては、低消費電力化を図るためにクロック信号の周波
数を低くして行うことが便利でありその差は益々拡大す
る傾向にある。また、汎用メモリとして用いられようク
ロック信号の周波数範囲は広くなるように要求されてい
る。このように同期化させるクロック信号の周波数範囲
が広くしようとすると、それに適合すべくＦＤＡ、ＭＣ
Ｃ及びＢＤＡを構成する遅延段数が膨大となって回路規
模を増大させるとともに、例えばリフレッシュ動作等の
ように低消費電力化のためにクロック信号の周波数を低
くしたにも係わらずに同期クロック発生回路での電流消
費を増大させてしまうという相反する問題を引き起こ
す。

【０００７】なお、ＰＬＬ回路やＤＬＬ回路を用いた場
合には、位相ロック状態になるまでの引込み時間に相当
の時間を費やすこととなって、応答性に大きな問題を持
つとともに、ディジタル回路での電源線に発生する比較
的大きなノイズの影響を受けて動作の安定性の点でも問
題があり、上記のようなディジタル回路による同期クロ
ック発生回路の開発に至ったものである。

【０００８】この発明の目的は、簡単な構成で同期可能
なクロック周波数帯域を拡大させた同期クロック発生回
路を備えた半導体集積回路装置を提供することにある。
この発明の他の目的は、簡単な構成で、しかも短い時間
内に逓倍されたクロック信号を形成することができる同
期クロック発生回路を備えた半導体集積回路装置を提供
することにある。この発明の前記ならびにそのほかの目
的と新規な特徴は、本明細書の記述および添付図面から
明らかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部端子から入力バッファ
回路を介して取り込まれたクロック信号を遅延回路で遅
延させ、上記遅延回路を通したクロック信号により起動
され、上記クロック信号に対して十分高くされた発振パ
ルスをカウント動作し、上記入力バッファ回路を通した
１周期遅れのクロック信号により上記カウント値を逆方
向にカウント動作してその計数値が計数開始時に戻った
ときに出力タイミング信号を発生させ、その出力タイミ
ング信号をクロックドライバを介して内部回路に伝える
とともに、遅延回路の遅延時間は、上記入力バッファ回
路の遅延時間と上記クロックドライバの遅延時間の和に
対応した遅延時間に設定する。

【００１０】

【発明の実施の形態】図１には、この発明に係る同期ク
ロック発生回路の基本的な概念を説明するためのブロッ
ク図が示されている。この同期クロック発生回路は、特
に制限されないが、シンクロナスＤＲＡＭを構成する他
の回路とともに、公知の半導体集積回路の製造技術によ
り、単結晶シリコンのような１個の半導体基板上におい
て形成される。

【００１１】クロックバッファＣＫＢは、入力バッファ
回路であり、外部端子から供給される外部クロック信号
ext.ＣＬＫを取り込むために設けられるものである。こ
のクロックバッファＣＫＢの出力信号は、一方において
遅延回路ＤＬ１とＤＬ２を通してタイミング発生回路Ｔ
Ｇのスタート端子（ＳＴＡＲＴ）に伝えられる。上記ク
ロックバッファＣＫＢの出力信号は、他方において上記
タイミング発生回路ＴＧのリバース端子（ＲＥＶＥＲＳ
Ｅ）に伝えられる。タイミング発生回路ＴＧは、回路規
模を小さくするために、カウンタ回路で構成されてお
り、スタート端子（ＳＴＲＡＴ）に供給される第１の入
力信号で計数動作の起動がかかり一方向（例えばアップ
計数）に計数動作を開始し、リバース端子（ＲＥＶＥＲ
ＳＥ）に供給される第２の入力信号で上記計数動作が逆
転（例えばダウン計数）され、上記第１と第２の入力信
号の時間差に対応した時間経過後に、言い換えるならば
アップ計数値と同じダウン計数を行って出力端子ＯＵＴ
からタイミング信号を出力させる。

【００１２】上記計数動作のためにパルスは、内部に設
けられた発振回路により形成される。この発振回路の発
振周波数は、上記クロック信号ＣＬＫに対して十分高い
周波数に設定されものである。上記タイミング発生回路
ＴＧにより形成されたタイミング信号は、クロックドラ
イバＣＫＤを介して内部クロックint.ＣＬＫが形成され
る。

【００１３】図２には、上記図１の同期クロック発生回
路の動作を説明するためのタイミング図が示されてい
る。外部クロック信号ext.ＣＬＫの１周期はｔＣＫであ
り、上記クロックバッファＣＫＢの出力ノードｎ１の信
号は、その遅延時間ｔｄ１だけ遅れたクロック信号とさ
れる。クロックバッファＣＫＢの出力ノードｎ１の信号
は、上記遅延回路ＤＬ１とＤＬ２により、上記クロック
ドライバＣＫＢの遅延時間ｔｄ１と、上記クロックドラ
イバの遅延時間ｔｄ２だけ遅れてタイミング発生回路Ｔ
Ｇのスタート端子に伝えられる。一方、上記クロックバ
ッファＣＫＢの出力ノードｎ１の信号は、そのまま上記
タイミング発生回路ＴＧのリバース端子に伝えられる。

【００１４】上記タイミング発生回路ＴＧのスタート端
子には、外部クロック信号ext.ＣＬＫの立ち上がりか
ら、遅延時間ｔｄ１＋ｔｄ１＋ｔｄ２の後に入力信号
（ノードｎ２）が供給されて計数動作を開始し、リバー
ス端子には１周期（ｔＣＫ）遅れた外部クロック信号か
ら上記遅延時間ｔｄ１の後に入力信号（ノードｎ２）が
供給されて計数動作を逆転させる。これにより、ノード
ｎ１のクロック信号の１周期ｔＣＫは、次式（１）のよ
うに表される。 ｔＣＫ＝ｔｄ１＋ｔｄ２＋ｔＤＡ ……… （３）

【００１５】上記タイミング発生回路ＴＧは、上記時間
差ｔＤＡに対応した計数値と同じ時間ｔＤＡだけ計数動
作を行ってタイミング信号（ノードｎ３）を形成し、ク
ロックドライバＣＫＤの遅延時間ｔｄ２の内部クロック
信号int.ＣＬＫを立ち上げる。つまり、外部クロック信
号ext.ＣＬＫの立ち上がりから内部クロック信号int.Ｃ
ＬＫまでに費やされた時間は、ｔｄ１＋ｔｄ１＋ｔｄ２
＋ｔＤＡ＋ｔＤＡ＋ｔｄ２＝２（ｔｄ１＋ｔｄ２＋ｔＤ
Ａ）となる。この時間ｔｄ１＋ｔｄ２＋ｔＤＡは、上記
式（３）のようにクロック信号の１周期ｔＣＫに等しい
から、内部クロック信号int.ＣＬＫは、２クロック後に
入力される外部クロック信号ext.ＣＬＫと同期すること
となる。

【００１６】図３には、この発明に係る同期パルス発生
回路の一実施例の論理回路図が示されている。この実施
例では、タイミング発生回路ＴＧは、可逆カウンタによ
り構成される。つまり、Ｔ型フリップフロップ回路Ｔ１
ないしＴｎの非反転出力Ｑと反転信号／Ｑとをアップ・
ダウン制御信号ｕｐ／ｄｏｗｎにより切り換えて次段回
路に順次伝えるようにして、ｎ桁のアップ・ダンウの可
逆カウンタが構成される。上記切り換え回路は、各桁の
出力に対応してそれぞれ設けられる。この切り換え回路
は、最終段のＴ型フリップフロップ回路Ｔｎにおいて、
例示的に示されているように、上記アップ・ダウン制御
信号ｕｐ／ｄｏｗｎと上記非反転出力Ｑとを受けるノア
ゲート回路Ｇ１と、上記アップ・ダウン制御信号ｕｐ／
ｄｏｗｎがインバータ回路Ｎ１により反転された信号と
上非反転出力／Ｑとを受けるノアゲート回路Ｇ２と、か
かる２つのノアゲート回路Ｇ１，Ｇ２の出力を受けて出
力信号を形成するノアゲート回路Ｇ３を単位回路とする
ｎ−１個の単位回路から構成される。

【００１７】上記カウンタ回路を構成するＴ型フリップ
フロップ回路Ｔ１〜Ｔｎの各段の非反転出力Ｑは、オー
ル０の検出信号を形成するノアゲート回路Ｇ４に入力さ
れる。つまり、オール０（ａｌｌ０）の検出回路は、カ
ウンタの計数値がゼロであることを検出するものであ
り、かかるオール０の検出信号は、フリップフロップ回
路ＦＦ３のセット信号Ｓとして用いられる。

【００１８】上記可逆カウンタのアップ／ダウン動作の
制御のために、フリップフロップ回路ＦＦ１とＦＦ２が
設けられる。フリップフロップ回路ＦＦ１は、クロック
バッファ回路ＣＫＢの出力信号（ノードｎ１）がトリガ
端子Ｔに供給され、その立ち上がりエッジに同期して出
力Ｑが反転させられて、上記アップ・ダウン制御信号ｕ
ｐ／ｄｏｗｎを形成する。フリップフロップ回路ＦＦ２
は、上記遅延回路ＤＬ１とＤＬ２を通した遅延信号（ノ
ードｎ２）よりセットされ、上記オール０の検出信号に
よりリセットされる。このフリップフロップ回路ＦＦ２
の非反転出力Ｑは、上記カウンタ回路を構成するＴ型フ
リップフロップ回路Ｔ１〜Ｔｎのリセット信号ｒｅｓｅ
ｔとされる。

【００１９】奇数個のインバータ回路列をリング状態に
接続して計数クロック発振回路が形成される。この発振
パルスは、上記外部クロック信号ext.ＣＬＫに対して十
分高い周波数にされており、上記カウンタ回路を構成す
る初段のＴ型フリップフロップ回路Ｔ１のトリガ端子Ｔ
に供給される。このようなカウンタ回路を利用すること
により、例えば１０段のバイナリーカウンタにより１０
２４の計数出力を得ることができる。つまり、前記図１
８に示したようなＦＤＡ、ＭＣＣ及びＢＤＡを用いた同
期パルス発生回路では、１０２４段の回路に相当するも
のであり、回路規模を大幅に小さくすることができる。

【００２０】図４には、上記同期パルス発生回路の動作
を説明するためのタイミング図が示されている。最初の
外部クロック信号ext.ＣＬＫの立ち上がりに対してクロ
ックバッファ回路ＣＫＢの遅延時間ｔｄ１だけ遅れて出
力信号（ノードｎ１）がハイレベルに立ち上がり、フリ
ップフロップ回路ＦＦ１の出力がロウレベルからハイレ
ベルに変化してアップ計数動作を指示する。このとき、
フリップフロップ回路ＦＦ２は、リセット状態であり出
力Ｑのロウレベルにより、リセット信号／ｒｅｓｅｔを
ロウレベルにして上記カウンタ回路を構成するＴ型フリ
ップフロップ回路Ｔ１〜Ｔｎをリセット状態にしている
ので、その計数動作が強制的に停止状態にさせられるも
のである。遅延時間ｔｄ１とｔｄ２の経過後に、遅延回
路ＤＬ１とＤＬ２を通した遅延信号（ノードｎ２）がハ
イレベルに立ち上がり、フリップフロップ回路ＦＦ２を
セット状態として出力Ｑをハイレベルにする。これによ
り、カウンタ回路は、そのリセット信号／ｒｅｓｅｔが
ハイレベルとなるために上記発振パルスの計数動作を開
始する。

【００２１】次の外部クロック信号ext.ＣＬＫの立ち上
がりから遅延時間ｔｄ１経過の後に、クロックバッファ
回路ＣＫＢの出力信号（ノードｎ１）がハイレベルとな
り、フリップフロップ回路ＦＦ１を反転させる。これに
より、アップ・ダウン制御信号ｕｐ／ｄｏｗｎがロウレ
ベルとなりダウン計数動作に切り換えられるとともに、
フリップフロップ回路ＦＦ３をリセットさせる。上記時
間差ｔＤＡに対応したアップ計数値からダウン動作を行
い、同じ時間ｔＤＡに対応したダウン計数動作によって
計数値が０になる。このような計数値の０に対応してオ
ール０の検出信号ａｌｌ０がハイレベルとなって、上記
フリップフロップ回路ＦＦ３をセットし、その出力Ｑ
（ノードｎ３）をハイレベルに立ち上げる。これによ
り、クロックバッファ回路ＣＫＤから出力される内部ク
ロック信号int.ＣＬＫは、２周期（２ＴＣＫ）遅れて入
力された外部クロック信号ext.ＣＬＫと正確に同期した
信号とされる。

【００２２】図５には、この発明に係る同期パルス発生
回路の他の一実施例のブロック図が示されている。この
実施例では、時間差を検出し、それと同じ時間を作り出
すタイミング発生回路として、アップカウンタとダウン
カウンタの２つのカウンタ回路が用いられる。つまり、
図３の実施例のようなアップ／ダウンの可逆カウンタに
代えて、上記２つのカウンタ回路が用いられる。このよ
うな２つのカウンタ回路を用いることは、回路規模が増
加する反面、その動作範囲を拡大させることができる。

【００２３】上記アップカウンタは、スタート端子に入
力信号が供給されるとセット入力端子ＳＥＴに供給され
るオール０を取り込んで、アップ計数動作を開始する。
上記ダウンカウンタは、スタート端子に入力信号が供給
されると、セット入力ＳＥＴに供給された上記アップカ
ウンタの計数出力を取り込んで、ダウン計数動作を開始
する。このダウンカウンタの出力は、オール０の検出回
路に入力され、ここで前記同様なオール０の検出信号ａ
ｌｌ０が形成される。

【００２４】この実施例では、上記のようにアップカウ
ンタとダウンカウンタの２つのカウンタ回路を必要と
し、その部分では回路規模がほぼ２倍になるが、図３の
実施例のようなアップ・ダウンの切り換えを行うゲート
回路、動作制御のためのフリップフロップ回路ＦＦ１，
ＦＦ２等が不要になるので、回路規模がそれほど増加し
ないばかりか、フリップフロップ回路ＦＦ１，ＦＦ２等
での遅延時間が誤差として入り込むことがないから精度
を高くすることができる。また、アップ計数値に対応し
たダウン計数動作中に、遅延回路ＤＬ１とＤＬ２を通し
た次の周期のクロック信号が到来しても、上記のように
アップ計数動作とダウン計数動作とを同時並行的に行う
ことができるので動作範囲を拡大できる。

【００２５】図６には、上記図５の実施例回路の動作を
説明するためのタイミング図が示されている。第１番目
の外部クロック信号ext.ＣＬＫは、クロックバッファ回
路ＣＫＢを通して取り込まれ、ノードｎ１の信号は遅延
時間ｔｄ１経過後に立ち上がる。これにより、ダウンカ
ウンタは計数動作を開始するが、この計数動作それ自体
は意味を持たない。上記ノードｎ１の立ち上がりによ
り、フリップフロップ回路ＦＦ３がリセットされて、ノ
ードｎ３がロウレベルにされる。クロックバッファＣＫ
Ｂの遅延時間ｔｄ２が経過して、内部クロック信号int.
ＣＬＫもロウレベルになる。

【００２６】遅延回路ＤＬ１とＤＬ２による遅延時間ｔ
ｄ１＋ｔｄ２の後に、ノードｎ２の信号がハイレベルに
されたアップカウンタはオール０を初期値として取り込
んでアップ計数動作を開始する。同図では、アップ計数
動作を判り易く示すために計数値を階段状にアナログ的
に表している。このことは、上記ダウン計数値も同様で
ある。上記アップカウンタとダウンカウンタのクロック
入力端子ＣＬＫには、同じ計数クロック信号ｆＣが供給
されており、この計数クロック信号ｆＣは、前記のよう
なリングオシレータにより形成されるものである。

【００２７】第２番目の外部クロック信号ext.ＣＬＫが
到来し、クロックバッファ回路ＣＫＢの出力ノードｎ１
が遅延時間ｔｄ１経過後に立ち上がると、ダウンカウン
タは上記アップカウンタの計数値を初期値として取り込
んでダウン計数動作を開始する。この計数動作は、上記
アップカウンタにより形成された時間ｔＤＡに対応した
時間ｔＤＡを作り出すための本来のダウン計数動作であ
る。この実施例において、注目すべきは、上記ダウンカ
ウンタにおいて上記時間ｔＤＡに対応した計数動作の途
中において、上記第２番目の外部クロック信号ext.ＣＬ
Ｋの上記ダウン計数動作を指示するノードｎ１の出力信
号に対応した遅延信号（ｔｄ１＋ｔｄ２）がハイレベル
になると、アップカウンタは上記オール０の初期値を取
り込んでアップ計数動作を行うことができることであ
る。つまり、上記のように２つのアップとダウンのカウ
ンタを設けた場合には、上記のように動作条件のもとで
もそれに応答して、同期パルス発生動作を行うようにす
ることができるものである。これにより、その動作範囲
の拡大を図ることができるものである。

【００２８】上記アップカウンタの動作と並行して、ダ
ウンカウンタはダウン計数動作を行い、その計数値がゼ
ロになると、オール０検出回路がこれを検出してフリッ
プフロップ回路ＦＦ３をセットするので、その出力ノー
ドｎ３の信号がハイレベルに変化し、クロックドライバ
回路ＣＫＤから出力される内部クロック信号int.ＣＬＫ
は、２周期遅れてハイレベルに立ち上がり、それは第３
番目の外部クロック信号ext.ＣＬＫの立ち上がりに同期
したものとされる。

【００２９】なお、上記フリップフロップ回路ＦＦ３
は、上記のようにノードｎ１のハイレベルによりリセッ
トされるので、その出力パルスのパルス幅、言い換える
ならば、内部クロック信号int.ＣＬＫの出力パルスのパ
ルス幅は、上記クロックドライバ回路ＣＫＤと上記クロ
ックバッファ回路ＣＫＢによる総合の遅延時間ｔｄ２＋
ｔｄ１に対応したものとされる。

【００３０】図７には、この発明に係る同期クロック発
生回路に用いられるリングオシレータの一実施例の回路
図が示されている。リングオシレータは、奇数段のイン
バータ回路列等により構成される。一般に、最小の３段
のインバータ回路をリング状に縦列接続したものは動作
が不安定になるので、発振動作の安定化の観点から比較
的大きな論理段数から構成される。この実施例では、ナ
ンドゲート回路とインバータ回路とを合わせて１１段に
よりリングオシレータを構成する。

【００３１】精度を高くるために、アップカウント用の
リングオシレータとダウンカウト用のリングオレータの
２つが用いられる。上記２つのリングオシレータは、制
御信号ＵＣＥとＤＣＥにより、ナンドゲート回路のゲー
トが制御されて、発振動作の制御が可能にされる。つま
り、同期クロック発生回路が非動作状態に置かれるとき
には、信号ＵＣＥとＤＣＥがロウレベルにされて、発振
帰還信号に無関係にナンドゲート回路の出力をハイレベ
ルに固定して、発振動作を停止させるようにして低消費
電力化を図るようにするものである。

【００３２】上記のようなアップカウンタでの計数動作
の終了タイミングは、上記リングオシレータの発振動作
とは非同期で発生するために、リングオシレータ内では
遅延段において端数が生じている。このような端数は、
常に切捨てられるものであるので、それが誤差として生
じてしまう。この実施例では、上記のような端数につい
ても実質的に計数するように次のような工夫を行うもの
である。

【００３３】アップカウント用のリングオシレータ（Ｒ
Ｏ）は、例えば左側から右側に向かってナンドゲート回
路とインバータ回路の組み合わせで合計１１段の遅延段
を構成し、右端の最終段の出力を上記左端の初段に帰還
させてリングオシレータを構成する。この場合、入力段
には、ナンドゲート回路を設け、そこに上記動作制御信
号ＵＣＥを供給して、上記のように非動作状態での発振
動作を停止させて無駄な電流消費を抑えている。

【００３４】ダウンカウント用のリングオシレータ（Ｒ
Ｏ）は、上記アップカウント用のリングオシレータとは
逆に、右端から左端に向かってナンドゲート回路とイン
バータ回路との組み合わせで合計１１段の遅延段を構成
し、左端の最終段の出力を上記右端の初段に帰還させて
リングオシレータを構成する。この場合、入力段には、
ナンドゲート回路を設け、そこに上記動作制御信号ＤＣ
Ｅを供給して、上記のように非動作状態での発振動作を
停止させて無駄な電流消費を抑えている。

【００３５】上記のようにミラー反転させて２つのリン
グオシレータを平行に並べ、アップカウント用の各遅延
段のうち、ナンドゲート回路に入力される信号をミラー
反転の関係にあるダウンカウント用の各遅延段を構成す
るナンドゲート回路の入力に伝えるようにする。つま
り、アップカウント用のリングオシレータの最終出力段
の出力信号は、上記のように初段のナンドゲート回路が
発振制御に用いられているので、ダウンカウント用のリ
ングオシレータの第２段目のナンドゲート回路の入力に
伝えられる。以下、順次に実質的にミラー反転させた形
態でアップカウント用のリングオシレータにおける遅延
段の信号をダウンカウント用のリングオシレータに伝え
るようにする。

【００３６】アップカウント用のリングオシレータの各
遅延段の信号は、セット信号ＳＥＴによりゲートが制御
されるナンドゲート回路を介して、上記ダウンカウント
用のリングオシレータに伝えられる。この場合、セット
信号ＳＥＴが出力されたタイミングで、アップカウント
用のリングオシレータはそのときの状態で発振動作を停
止させるようにするため、上記セット信号ＳＥＴにより
ゲートが制御されるナンドゲート回路の出力信号は、上
記のようにダウンカウント用のリングオシレータに伝え
られるとともに、その遅延段のナンドゲート回路の他方
の入力にも供給される。ダウンカウント用のリングオシ
レータでは、上記状態転写用のナンドゲート回路に対応
したダミーのナンドゲート回路が負荷として設けられ
る。つまり、アップカウント用のリングオシレータとダ
ウンカウント用のリングオシレータとを同じ回路条件と
することにより、両者の発振周波数を等しくさせるよう
にするものである。

【００３７】例えば、同図に示すようにアップカウント
用の各遅延段を構成するナンドゲート回路の入力信号が
ＨＨＨＨＬＬ（ここでＨはハイレベル、Ｌはロウレベ
ル）であるときにセット信号ＳＥＴがハイレベルに立ち
上がり、アップ計数動作が停止して、そのときのアップ
計数値をダウンカウンタに伝えるとき、それとともにア
ップカウント用のリングオシレータの上記信号ＨＨＨＨ
ＬＬがダウンカウント用のリングオシレータに投影され
る。アップカウント用のリングオシレータでは、セット
信号ＳＥＴのハイレベルの期間においてＨが入力されて
いる第２段目のナンドゲート回路では、その出力信号が
Ｌに変化して第３段目のナンドゲート回路の入力をＨか
らＬに変化させる。以下、同様にして各遅延段のＨの出
力はＬに変化し、Ｌの出力はそのままＬになる。

【００３８】これにより、ダウンカウント用のリングオ
シレータでは、上記セット信号ＳＥＴのハイレベルに取
り込まれた信号ＬＬＬＨＨを基準にして、次段のナンド
ゲート回路の帰還入力は（Ｌ）（Ｌ）（Ｌ）（Ｈ）
（Ｈ）（Ｈ）にセットされ、上記アップカウント用のリ
ングオシレータの各段の出力のＬへの変化に対応して帰
還動作が開始されて発振動作を行うようになる。

【００３９】図８には、上記のようなアップカウント用
とダウンカウント用のリングオシレータを用いた場合の
同期クロック発生回路の動作を説明するためのタイミン
グ図が示されている。アップカウント用のリングオシレ
ータの１廻りの遅延時間に対応してアップ計数用のクロ
ック信号ＵＣＬＫが形成され、これによりアップカウン
タの計数値Ｑ１とＱ２がバイナリーカウンタに対応して
変化する。このようなバイナリーカウント動作の途中
で、上記のように次の外部クロック信号の到来により、
ノードｎ１の遅延信号がハイレベルに立ち上がり、それ
に同期してセット信号ＳＥＴがハイレベルに変化する
と、上記アップ計数用のクロックＵＣＬＫが、その立ち
下がりから時間ｔａだけ遅れているにもかかわらず、計
数値Ｑ１とＱ２は変化しない。そのため、アップカウン
タの計数値のみをダウンカウンタに伝える方式では、上
記時間ｔａが切捨てられてしまうことなる。

【００４０】図７のようなアップカウント用とダウンカ
ウント用のリングオシレータを設け、そのアップカウン
ト用のリングオシレータの遅延段の信号をダウンカウン
ト用の遅延段に転写させ、そこからダウンカウント用の
リングオシレータを発振させると、上記計数値に対して
端数とされる時間ｔａがダウンカウント用のリングオシ
レータに伝えられて、ダウン計数動作を上記時間ｔａだ
け遅らせることができる。これにより、上記リングオシ
レータでの信号遅延状態を含めて実質的な計数動作を行
わせることができるので、時間ｔＤＡを高精度に作り出
すことができるという効果が得られる。

【００４１】図９には、この発明に係る同期クロック発
生回路の他の一実施例のブロック図が示されている。上
記のように外部端子から供給されるクロック信号を取り
込むために必要とされるクロックバッファ回路ＣＫＢ及
び内部回路に内部クロック信号を伝えるクロックドライ
バＣＫＤにおいて遅延時間が生じる。上記外部端子から
供給されるクロック信号の１周期に対して上記遅延時間
が無視できなくなるために、上記のような同期クロック
発生回路が必要になるものである。このことは、逆にい
うならば、上記外部端子から供給されるクロック信号の
周波数が低くて、その周期が上記遅延時間に対して十分
長いときには、上記同期クロック発生回路による同期化
は実質的に意味を持たない。このこと及び上記アップカ
ウンタ回路は、実質的に外部クロック信号の周期に対応
した計時動作を行うものであることに着目し、アップカ
ウンタ回路にオーバーフロー検出用のフリップフロップ
回路ＦＦ４を設ける。

【００４２】上記フリップフロップ回路ＦＦ４は、アッ
プカウンタからのオーバーフロー信号ＯＦによりセット
され、上記遅延回路の遅延信号（ノードｎ２）によりリ
セットされるものである。そして、上記フリップフロッ
プ回路ＦＦ４の出力信号ＴＨＲにより、セレクタを制御
して上記クロックバッファからの出力信号をそのままク
ロックドライバに伝えるようにするものである。この構
成では、外部端子から供給される外部クロック信号ext.
ＣＬＫに対して、内部クロック信号int.ＣＬＫはクロッ
クバッファとクロックドライバの遅延時間ｔｄ１とｔｄ
２だけ遅れたものであるが、上記のように外部クロック
信号ext.ＣＬＫの１周期が上記遅延時間ｔｄ１＋ｔｄ２
に比べて十分長いので、実質的には問題になららない。

【００４３】図１０には、上記図９の実施例回路の動作
を説明するためのタイミング図が示されている。外部ク
ロック信号ext.ＣＬＫの１周期ｔＣＫが長い場合には、
クロックバッファと遅延回路を通したノードｎ２に対応
してアップカウンタが計数動作を開始し、次の周期の上
記クロックバッファを通したノードｎ１の信号が到来す
る前に、アップカウンタではオーバーフローが生じてし
まう。このような場合には、オーバーフロー信号により
フリップフロップ回路ＦＦ４がセットされて信号ＴＨＲ
を発生させる。これにより、そのときのクロックバッフ
ァを通したノードｎ１の信号が内部クロック信号int.Ｃ
ＬＫとしてクロックドライバを通して伝えられる。

【００４４】図１３には、この発明が適用されるシンク
ロナスＤＲＡＭ（以下、単にＳＤＲＡＭという）の一実
施例の全体ブロック図が示されている。同図に示された
ＳＤＲＡＭは、特に制限されないが、公知の半導体集積
回路の製造技術によって単結晶シリコンのような１つの
半導体基板上に形成される。

【００４５】この実施例のＳＤＲＡＭは、メモリバンク
０を構成するメモリアレイ２００Ａと、メモリバンク１
を構成するメモリアレイ２００Ｂを備える。それぞれの
メモリアレイ２００Ａと２００Ｂは、マトリクス配置さ
れたダイナミック型メモリセルを備え、図に従えば同一
列に配置されたメモリセルの選択端子は列毎のワード線
（図示せず）に結合され、同一行に配置されたメモリセ
ルのデータ入出力端子は行毎に相補データ線（図示せ
ず）に結合される。

【００４６】上記メモリアレイ２００Ａの図示しないワ
ード線は行（ロウ）デコーダ２０１Ａによるロウアドレ
ス信号のデコード結果に従って１本が選択レベルに駆動
される。メモリアレイ２００Ａの図示しない相補データ
線はセンスアンプ及びカラム選択回路を含むＩ／Ｏ線２
０２Ａに結合される。センスアンプ及びカラム選択回路
を含むＩ／Ｏ線２０２Ａにおけるセンスアンプは、メモ
リセルからのデータ読出しによって夫々の相補データ線
に現れる微小電位差を検出して増幅する増幅回路であ
る。それにおけるカラムスイッチ回路は、相補データ線
を各別に選択して相補Ｉ／Ｏ線に導通させるためのスイ
ッチ回路である。カラムスイッチ回路はカラムデコーダ
２０３Ａによるカラムアドレス信号のデコード結果に従
って選択動作される。

【００４７】メモリアレイ２００Ｂ側にも同様にロウデ
コーダ２０１Ｂ，センスアンプ及びカラム選択回路を含
むＩ／Ｏ線２０２Ｂ，カラムデコーダ２０３Ｂが設けら
れる。上記相補Ｉ／Ｏ線はライトバッファ２１４Ａ，Ｂ
の出力端子及びメインアンプ２１２Ａ，Ｂの入力端子に
接続される。上記メインアンプ２１２Ａ，Ｂの出力信号
は、ラッチ／レジスタ２１３の入力端子に伝えられ、こ
のラッチ／レジスタ２１３の出力信号は、出力バッファ
２１１を介して外部端子から出力される。また、外部端
子から入力された書き込み信号は、入力バッファ２１０
を介して上記ライトバッファ２１４Ａ，Ｂの入力端子に
伝えられる。上記外部端子は、特に制限されないが、１
６ビットからなるデータＤ０−Ｄ１５を出力するデータ
入出力端子とされる。

【００４８】アドレス入力端子から供給されるアドレス
信号Ａ０〜Ａ９はカラムアドレスバッファ２０５とロウ
アドレスバッファ２０６にアドレスマルチプレクス形式
で取り込まれる。供給されたアドレス信号はそれぞれの
バッファが保持する。ロウアドレスバッファ２０６はリ
フレッシュ動作モードにおいてはリフレッシュカウンタ
２０８から出力されるリフレッシュアドレス信号をロウ
アドレス信号として取り込む。カラムアドレスバッファ
２０５の出力はカラムアドレスカウンタ２０７のプリセ
ットデータとして供給され、列（カラム）アドレスカウ
ンタ２０７は後述のコマンドなどで指定される動作モー
ドに応じて、上記プリセットデータとしてのカラムアド
レス信号、又はそのカラムアドレス信号を順次インクリ
メントした値を、カラムデコーダ２０３Ａ，２０３Ｂに
向けて出力する。

【００４９】同図において点線で示したコントローラ２
０９は、特に制限されないが、クロック信号ＣＬＫ、ク
ロックイネーブル信号ＣＫＥ、チップセレクト信号／Ｃ
Ｓ、カラムアドレスストローブ信号／ＣＡＳ（記号／は
これが付された信号がロウイネーブルの信号であること
を意味する）、ロウアドレスストローブ信号／ＲＡＳ、
及びライトイネーブル信号／ＷＥなどの外部制御信号
と、アドレス入力端子Ａ０〜Ａ９からの制御データとが
供給され、それらの信号のレベルの変化やタイミングな
どに基づいてＳＤＲＡＭの動作モード及び上記回路ブロ
ックの動作を制御するための内部タイミング信号を形成
するもので、モードレジスタ１０、コマンドデコーダ２
０、タイミング発生回路３０、クロックバッファ４０及
び同期クロック発生回路５０を備える。

【００５０】クロック信号ＣＬＫは、前記のようにクロ
ックバッファ４０を介して同期クロック発生回路に入力
され、ここで形成された内部クロックとの同期がとられ
る。この内部クロックは、特に制限されないが、出力バ
ッファ２１１を活性化させるタイミング信号int.ＣＬＫ
として用いられ、他の回路には上記クロックバッファを
通した信号がそのまま伝えられる。その他の外部入力信
号は当該内部クロック信号の立ち上がりエッジに同期し
て有意とされる。チップセレクト信号／ＣＳはそのロウ
レベルによってコマンド入力サイクルの開始を指示す
る。チップセレクト信号／ＣＳがハイレベルのとき（チ
ップ非選択状態）やその他の入力は意味を持たない。但
し、後述するメモリバンクの選択状態やバースト動作な
どの内部動作はチップ非選択状態への変化によって影響
されない。／ＲＡＳ，／ＣＡＳ，／ＷＥの各信号は通常
のＤＲＡＭにおける対応信号とは機能が相違し、後述す
るコマンドサイクルを定義するときに有意の信号とされ
る。

【００５１】クロックイネーブル信号ＣＫＥは次のクロ
ック信号の有効性を指示する信号であり、当該信号ＣＫ
Ｅがハイレベルであれば次のクロック信号ＣＬＫの立ち
上がりエッジが有効とされ、ロウレベルのときには無効
とされる。なお、図示しないがリードモードにおいて、
出力バッファ２１１に対するアウトプットイネーブルの
制御を行う外部制御信号／ＯＥを設けた場合には、かか
る信号／ＯＥもコントローラ２０９に供給され、その信
号が例えばハイレベルのときには出力バッファ２１１は
高出力インピーダンス状態にされる。

【００５２】上記ロウアドレス信号は、クロック信号Ｃ
ＬＫ（内部クロック信号）の立ち上がりエッジに同期す
る後述のロウアドレスストローブ・バンクアクティブコ
マンドサイクルにおけるＡ０〜Ａ８のレベルによって定
義される。

【００５３】アドレス信号Ａ９は、上記ロウアドレスス
トローブ・バンクアクティブコマンドサイクルにおいて
バンク選択信号とみなされる。即ち、Ａ９の入力がロウ
レベルの時はメモリバンク０が選択され、ハイレベルの
時はメモリバンク１が選択される。メモリバンクの選択
制御は、特に制限されないが、選択メモリバンク側のロ
ウデコーダのみの活性化、非選択メモリバンク側のカラ
ムスイッチ回路の全非選択、選択メモリバンク側のみの
入力バッファ２１０及び出力バッファ２１１への接続な
どの処理によって行うことができる。

【００５４】後述のプリチャージコマンドサイクルにお
けるアドレス信号Ａ８は、相補データ線などに対するプ
リチャージ動作の態様を指示し、そのハイレベルはプリ
チャージの対象が双方のメモリバンクであることを指示
し、そのロウレベルは、アドレス信号Ａ９で指示されて
いる一方のメモリバンクがプリチャージの対象であるこ
とを指示する。

【００５５】上記カラムアドレス信号は、クロック信号
ＣＬＫ（内部クロック）の立ち上がりエッジに同期する
リード又はライトコマンド（後述のカラムアドレス・リ
ードコマンド、カラムアドレス・ライトコマンド）サイ
クルにおけるＡ０〜Ａ７のレベルによって定義される。
そして、この様にして定義されたカラムアドレスはバー
ストアクセスのスタートアドレスとされる。

【００５６】次に、コマンドによって指示されるＳＤＲ
ＡＭの主な動作モードを説明する。 （１）モードレジスタセットコマンド（Ｍｏ） 上記モードレジスタ３０をセットするためのコマンドで
あり、／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ＝ロウレベ
ルによって当該コマンド指定され、セットすべきデータ
（レジスタセットデータ）はＡ０〜Ａ９を介して与えら
れる。レジスタセットデータは、特に制限されないが、
バーストレングス、ＣＡＳレイテンシイ、ライトモード
などとされる。特に制限されないが、設定可能なバース
トレングスは、１，２，４，８，フルページとされ、設
定可能なＣＡＳレイテンシイは１，２，３とされ、設定
可能なライトモードは、バーストライトとシングルライ
トとされる。

【００５７】上記ＣＡＳレイテンシイは、後述のカラム
アドレス・リードコマンドによって指示されるリード動
作において／ＣＡＳの立ち下がりから出力バッファ２１
１の出力動作までに内部クロック信号の何サイクル分を
費やすかを指示するものである。読出しデータが確定す
るまでにはデータ読出しのための内部動作時間が必要と
され、それを内部クロック信号の使用周波数に応じて設
定するためのものである。換言すれば、周波数の高い内
部クロック信号を用いる場合にはＣＡＳレイテンシイを
相対的に大きな値に設定し、周波数の低い内部クロック
信号を用いる場合にはＣＡＳレイテンシイを相対的に小
さな値に設定する。

【００５８】（２）ロウアドレスストローブ・バンクア
クティブコマンド（Ａｃ） これは、ロウアドレスストローブの指示とＡ９によるメ
モリバンクの選択を有効にするコマンドであり、／Ｃ
Ｓ，／ＲＡＳ＝ロウレベル、／ＣＡＳ，／ＷＥ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ８に供給され
るアドレスがロウアドレス信号として、Ａ９に供給され
る信号がメモリバンクの選択信号として取り込まれる。
取り込み動作は上述のように内部クロック信号の立ち上
がりエッジに同期して行われる。例えば、当該コマンド
が指定されると、それによって指定されるメモリバンク
におけるワード線が選択され、当該ワード線に接続され
たメモリセルがそれぞれ対応する相補データ線に導通さ
れる。

【００５９】（３）カラムアドレス・リードコマンド
（Ｒｅ） このコマンドは、バーストリード動作を開始するために
必要なコマンドであると共に、カラムアドレスストロー
ブの指示を与えるコマンドであり、／ＣＳ，／ＣＡＳ＝
ロウレベル、／ＲＡＳ，／ＷＥ＝ハイレベルによって指
示され、このときＡ０〜Ａ７に供給されるカラムアドレ
スがカラムアドレス信号として取り込まれる。これによ
って取り込まれたカラムアドレス信号はバーストスター
トアドレスとしてカラムアドレスカウンタ２０７に供給
される。これによって指示されたバーストリード動作に
おいては、その前にロウアドレスストローブ・バンクア
クティブコマンドサイクルでメモリバンクとそれにおけ
るワード線の選択が行われており、当該選択ワード線の
メモリセルは、内部クロック信号に同期してカラムアド
レスカウンタ２０７から出力されるアドレス信号に従っ
て順次選択されて連続的に読出される。連続的に読出さ
れるデータ数は上記バーストレングスによって指定され
た個数とされる。また、出力バッファ２１１からのデー
タ読出し開始は上記ＣＡＳレイテンシイで規定される内
部クロック信号のサイクル数を待って行われる。

【００６０】（４）カラムアドレス・ライトコマンド
（Ｗｒ） ライト動作の態様としてモードレジスタ１０にバースト
ライトが設定されているときは当該バーストライト動作
を開始するために必要なコマンドとされ、ライト動作の
態様としてモードレジスタ１０にシングルライトが設定
されているときは当該シングルライト動作を開始するた
めに必要なコマンドとされる。更に当該コマンドは、シ
ングルライト及びバーストライトにおけるカラムアドレ
スストローブの指示を与える。当該コマンドは、／Ｃ
Ｓ，／ＣＡＳ，／ＷＥ＝ロウレベル、／ＲＡＳ＝ハイレ
ベルによって指示され、このときＡ０〜Ａ７に供給され
るアドレスがカラムアドレス信号として取り込まれる。
これによって取り込まれたカラムアドレス信号はバース
トライトにおいてはバーストスタートアドレスとしてカ
ラムアドレスカウンタ２０７に供給される。これによっ
て指示されたバーストライト動作の手順もバーストリー
ド動作と同様に行われる。但し、ライト動作にはＣＡＳ
レイテンシイはなく、ライトデータの取り込みは当該カ
ラムアドレス・ライトコマンドサイクルから開始され
る。

【００６１】（５）プリチャージコマンド（Ｐｒ） これは、Ａ８，Ａ９によって選択されたメモリバンクに
対するプリチャージ動作の開始コマンドとされ、／Ｃ
Ｓ，／ＲＡＳ，／ＷＥ＝ロウレベル、／ＣＡＳ＝ハイレ
ベルによって指示される。

【００６２】（６）オートリフレッシュコマンド このコマンドはオートリフレッシュを開始するために必
要とされるコマンドであり、／ＣＳ，／ＲＡＳ，／ＣＡ
Ｓ＝ロウレベル、／ＷＥ，ＣＫＥ＝ハイレベルによって
指示される。

【００６３】（７）バーストストップ・イン・フルペー
ジコマンド フルページに対するバースト動作を全てのメモリバンク
に対して停止させるために必要なコマンドであり、フル
ページ以外のバースト動作では無視される。このコマン
ドは、／ＣＳ，／ＷＥ＝ロウレベル、／ＲＡＳ，／ＣＡ
Ｓ＝ハイレベルによって指示される。

【００６４】（８）ノーオペレーションコマンド（Ｎｏ
ｐ） これは実質的な動作を行わないこと指示するコマンドで
あり、／ＣＳ＝ロウレベル、／ＲＡＳ，／ＣＡＳ，／Ｗ
Ｅのハイレベルによって指示される。

【００６５】ＳＤＲＡＭにおいては、一方のメモリバン
クでバースト動作が行われているとき、その途中で別の
メモリバンクを指定して、ロウアドレスストローブ・バ
ンクアクティブコマンドが供給されると、当該実行中の
一方のメモリバンクでの動作には何ら影響を与えること
なく、当該別のメモリバンクにおけるロウアドレス系の
動作が可能にされる。例えば、ＳＤＲＡＭは外部から供
給されるデータ、アドレス、及び制御信号を内部に保持
する手段を有し、その保持内容、特にアドレス及び制御
信号は、特に制限されないが、メモリバンク毎に保持さ
れるようになっている。或は、ロウアドレスストローブ
・バンクアクティブコマンドサイクルによって選択され
たメモリブロックにおけるワード線１本分のデータがカ
ラム系動作の前に予め読み出し動作のためにラッチ／レ
ジスタ２１３に保持されるようになっている。

【００６６】したがって、例えば１６ビットからなるデ
ータ入出力端子においてデータＤ０−Ｄ１５が衝突しな
い限り、処理が終了していないコマンド実行中に、当該
実行中のコマンドが処理対象とするメモリバンクとは異
なるメモリバンクに対するプリチャージコマンド、ロウ
アドレスストローブ・バンクアクティブコマンドを発行
して、内部動作を予め開始させることが可能である。

【００６７】ＳＤＲＡＭは、クロック信号ＣＬＫ（内部
クロック信号）に同期してデータ、アドレス、制御信号
を入出力できるため、ＤＲＡＭと同様の大容量メモリを
ＳＲＡＭに匹敵する高速動作させることが可能であり、
また、選択された１本のワード線に対して幾つのデータ
をアクセスするかをバーストレングスによって指定する
ことによって、内蔵カラムアドレスカウンタ２０７で順
次カラム系の選択状態を切り換えていって複数個のデー
タを連続的にリード又はライトできることが理解されよ
う。

【００６８】この実施例では、上記のように同期クロッ
ク発生回路で形成された内部クロック信号int.ＣＬＫに
より出力バッファを制御している。これにより、図１４
の動作波形図（ｂ）のように、外部クロック信号ext.Ｃ
ＬＫに位相同期した内部クロック信号int.ＣＬＫの立ち
上がりから出力バッファでの動作遅延時間ｔＤＯだけ遅
れて出力信号ＤＯを出力させることができる。このよう
に、上記動作遅延時間ｔＤＯが、クロック信号からデー
タ出力までの時間ｔＡＣに等しく高速になる。

【００６９】つまり、上記のような同期クロック発生回
路を設けない従来の回路では、図１４（ａ）に示すよう
に、外部クロック信号ext.ＣＬＫから上記クロックバッ
ファ及びクロックドライバにて費やされる遅延時間ｔｄ
に、出力バッファの動作遅延時間ｔＤＯが加わって上記
時間ｔＡＣが長くされる。そのため、クロック信号ＣＬ
Ｋの１周期ｔＣＫが短くなる高周波では上記遅延時間ｔ
ｄが無視できなくなり、高速化を妨げるものとなる。ち
なみに、クロック信号ＣＬＫの周波数を２５０ＭＨｚに
すると、その１周期は４ｎｓｅｃとなるので、上記のよ
うな同期クロック発生回路を用いないと、かかるクロッ
ク信号での読み出し動作が不能になるものである。

【００７０】図１１には、図１３のクロックバッファ４
０の一実施例の回路図が示されている。この実施例のク
ロックバッファは、上記のような同期クロック発生回路
に伝えるクロック信号を取り込むものと、他のタイミン
グ発生回路等に供給されるクロック信号を取り込むもの
とから構成される。外部クロック信号ext.ＣＬＫの取り
込みは、クロックイネーブル信号ＣＫＥがハイレベルの
ときに有効とされる。それ故、抵抗素子とダイオード形
態のＭＯＳＦＥＴからなる公知の静電破壊保護回路を通
して入力されたクロック信号は、ナンドゲート回路Ｇ１
０とＧ１１の一方の入力に供給される。このナンドゲー
ト回路Ｇ１０の他方の入力には、上記同様な静電破壊防
止回路を介して入力されたクロックイネーブル信号ＣＫ
Ｅが入力バッファを構成するインバータ回路Ｎ１０とＮ
１２を通して伝えられる。上記クロックイネーブル信号
ＣＫＥがハイレベルにされると、ナンドゲート回路Ｇ１
０がゲートを開いて外部クロック信号ext.ＣＬＫを取り
込み、ワンショットパルス発生回路に伝える。

【００７１】ＳＤＲＡＭにおいては、クロックパルスの
立ち上がりエッジにおいて全ての信号処理が行われる。
そこで、この実施例では上記１ショットパルス発生回路
により、上記クロックパルスの立ち上がりエッジに同期
して遅延回路ｄｅｌａｙＡの遅延時間で決定されるパル
ス幅のパルスを発生させ、クロックドライバを構成する
ＣＭＯＳインバータ回路列により内部クロック信号int.
ＣＬＫ２を出力させて上記出力バッファ以外の内部回路
に伝えられる。

【００７２】ＳＤＲＡＭでは、モードレジスタ等により
パワーダウンモードが指定されたなら、出力バッファを
非動作状態にするというパワーダウンモードを持つもの
である。そのため、かかるパワーダウン信号ＰＤＭによ
り上記同期クロック発生回路へのクロック供給を停止さ
せるよう、上記クロックイネーブル信号は上記パワーダ
ウン信号ＰＤＭにより制御されるノアゲート回路Ｇ１２
を介して上記外部クロック信号ext.ＣＬＫを取り込むナ
ンドゲート回路Ｇ１１の制御を行うようにするものであ
る。つまり、クロックイネーブル信号ＣＫＥがハイレベ
ルであっても、パワーダウン信号ＰＤＭがハイレベルな
らノアゲート回路Ｇ１２の出力信号をロウレベルにし
て、上記ナンドゲート回路Ｇ１１のゲートを閉じて外部
クロック信号ext.ＣＬＫの取り込みを停止させるもので
ある。これにより、同期クロック発生回路では、内部ク
ロック信号int.ＣＬＫ１をロウレベルのままにして出力
バッファを非動作状態にするものである。

【００７３】上記出力バッファの動作制御を行う内部ク
ロック信号int.ＣＬＫは、上記のような同期クロック発
生回路により形成されるが、その入力部には上記のよう
なワンショットパルス発生回路が設けられる。つまり、
前記実施例のクロックバッファＣＫＢは、上記静電破壊
保護回路、ゲート回路及びワンショットパルス発生回路
の３段の回路から構成される。また、クロックドライバ
ＣＫＤは、特に制限されないが、３段のＣＭＯＳインバ
ータ回路から構成される。つまり、その駆動能力を順次
に大きくして大きな容量性負荷を駆動するために大きな
出力ＭＯＳＦＥＴからなる出力段ＣＭＯＳインバータ回
路を高速に駆動するようにするものである。

【００７４】図１２には、出力バッファの一実施例の回
路図が示されている。同図には、１ビットに対応した１
個の出力回路が代表として例示的に示されている。つま
り、上記のように１６ビットの単位でのデータ出力を行
うものでは、同図の回路が１６個から構成される。そし
て、その動作制御を行うクロック信号ＤＯＣＬＫ（int.
ＣＬＫ）は、１６個の出力バッファに対して共通に供給
されるものである。

【００７５】出力バッファは、Ｎチャンネル型の出力Ｍ
ＯＳＦＥＴＱ４とＱ５と、かかる出力ＭＯＳＦＥＴＱ４
とＱ５を動作時にはデータＤＡＴＡに対応して相補的に
オン状態／オフ状態にし、非動作状態のときには出力Ｍ
ＯＳＦＥＴＱ４とＱ５を共にオフ状態にして出力ハイイ
ンピーダンス状態にさせるため、ナンドゲート回路Ｇ２
０とＧ２１及びインバータ回路Ｎ２０からなる駆動回路
が設けられる。また、上記電源電圧ＶＤＤ側の出力ＭＯ
ＳＦＥＴＱ４のゲート電圧を、電源電圧ＶＤＤ以上に昇
圧して、ハイレベルの出力信号を上記電源電圧ＶＤＤま
で得るようにするために、ＭＯＳＦＥＴＱ１〜Ｑ３、イ
ンバータ回路Ｎ２１及びキャパシタＣからなる昇圧回路
が設けられる。

【００７６】クロック信号ＤＯＣＬＫがロウレベルの非
動作状態において、データＤＡＴＡに無関係にナンドゲ
ート回路Ｇ２０の出力がハイレベルとなり、Ｎチャンネ
ル型ＭＯＳＦＥＴＱ３をオン状態にして上記出力ＭＯＳ
ＦＥＴＱ４のゲート電圧を接地電位にしてかかる出力Ｍ
ＯＳＦＥＴＱ４をオフ状態にしている。このとき、イン
バータ回路Ｎ２１の出力はロウレベルとなり、キャパシ
タＣにはダイオード形態のＭＯＳＦＥＴＱ１を介してプ
リチャージがなされている。クロック信号ＤＯＣＬＫが
ハイレベルの動作状態に変化し、データＤＡＴＡがハイ
レベルならナンドゲート回路Ｇ２０の出力がロウレベル
となり、インバータ回路Ｎ２１の出力信号がロウレベル
からハイレベルに変化する。

【００７７】上記キャパシタＣにおいては、上記プリチ
ャージ電圧に上記インバータ回路Ｎ２１の出力ハイレベ
ルが加算された昇圧電圧を発生する。そして、上記ナン
ドゲート回路Ｇ２０の出力信号のロウレベルにより、Ｎ
チャンネル型ＭＯＳＦＥＴＱ３がオフ状態に、Ｐチャン
ネル型ＭＯＳＦＥＴＱ２がオン状態になるので、上記キ
ャパシタＣの昇圧電圧は、上記オン状態にされたＭＯＳ
ＦＥＴＱ２を通して出力ＭＯＳＦＥＴＱ４のゲートに伝
えられて、その電圧を電源電圧ＶＤＤ以上に昇圧する。
この結果、出力端子から出力されるデータＤＯのハイレ
ベル電源電圧ＶＤＤのようなハイレベルにされる。な
お、上記出力すべきデータＤＡＴＡがロウレベルなら、
ナンドゲート回路Ｇ２１の出力信号がハイレベルとな
り、出力ＭＯＳＦＥＴＱ５をオン状態にして回路の接地
電位のようなロウレベルを出力させるものである。

【００７８】このような出力バッファにおいて、出力す
べきデータＤＡＴＡは、上記ラッチ／レジスタに保持さ
れているので、上記同期クロック発生回路により形成さ
れるクロック信号ＤＯＣＬＫの立ち上がりに同期して動
作を開始し、かかるＤＯＣＬＫを上記外部クロック信号
ext.ＣＬＫと同期させることにより、上記アクセスタイ
ムｔＡＣをかかる出力バッファの動作遅延時間に等しく
短くできる。

【００７９】図１５には、この発明に係る同期クロック
発生回路の更に他の一実施例のブロック図が示されてい
る。この実施例では、外部クロック信号と内部クロック
信号とを同期化させることの他に周波数逓倍機能を付加
するようにするものである。特に制限されないが、この
実施例では、外部クロック信号ext.ＣＬＫと同期し、か
つ周波数が２倍にされた内部クロック信号int.ＣＬＫが
形成される。

【００８０】基本的な回路は、前記の同期クロック発生
回路と同様であるが、２倍の周波数の内部クロック信号
int.ＣＬＫを形成するために、遅延回路ＤＬ１とＤＬ２
は、それぞれ２倍の遅延時間２ｔｄ１と２ｔｄ２に設定
される。また、アップカウントとダウンカウンタとは、
同じ計数クロックではなく、ダウンカウンタの計数クロ
ックｆＣに対して、アップカウンタの計数クロックをｆ
Ｃ／２のように半分の周波数にする。つまり、ダウンカ
ウンタの計数クロックｆＣを１／２分周して、上記アッ
プカウンタの計数クロックｆＣ／２を形成する。

【００８１】上記アップカウンタの計数出力は、レジス
タに保持させてかかるレジスタを介してダウンカウンタ
に伝えられる。ダウンカウンタの出力を受けるオール０
検出回路の出力信号は、前記のようなフリップフロップ
回路ＦＦ３のセット信号として用いられることの他、遅
延回路ＤＬ１’とＤＬ２’を介してダウンカウンタコン
トローラに伝えられる。ダウンカウンタコントローラ
は、上記クロックバッファ回路ＣＫＢの出力ノードｎ１
の信号と、上記遅延回路ＤＬ１’とＤＬ２’を通したオ
ール０検出信号とにより、スタート入力信号を発生させ
る。なお、同図では省略されているが、上記フリップフ
ロップ回路ＦＦ３のリセット端子には、オール０の検出
信号を遅延させた信号が供給されること等によりリセッ
トして、それに対応してクロックドライバ回路ＣＫＤか
ら出力される内部クロック信号int.ＣＬＫのパルス幅が
設定される。それ故、フリップフロップ回路ＦＦ３に代
えて、ワンショットパルス発生回路を用いるものであっ
てもよい。上記ＤＬ１’とＤＬ２’の遅延時間は、ｔｄ
１とｔｄ２のように設定されている。

【００８２】図１６には、上記図１５の同期クロック発
生回路の動作を説明するためのタイミング図が示されて
いる。外部クロック信号ext.ＣＬＫがハイレベルに立ち
上がり、それよりクロックバッファ回路ＣＫＢの遅延時
間ｔｄ１だけ遅れてノードｎ１の信号がハイレベルに変
化し、それより更に２（ｔｄ１＋ｔｄ２）遅れてノード
ｎ２の信号がハイレベルに変化する。これにより、アッ
プカウンタにスタート信号が供給されて、上記計数クロ
ックｆＣ／２の計数動作を開始する。

【００８３】次に到来する外部クロック信号ext.ＣＬＫ
がハイレベルに立ち上がり、上記クロックバッファ回路
ＣＫＢの出力ノードｎ１が遅延時間ｔｄ１の後にハイレ
ベルに立ち上がり、ダウンカウンタコントローラはダウ
ンカウンタのスタート信号が供給されて、上記レジスタ
を介して上記アップカウンタの計数値を初期値として取
り込み、上記計数クロックｆＣの計数動作を開始する。
この計数動作は、上記のように計数クロックｆＣがアッ
プカウンタの計数クロックｆＣ／２の２倍にされている
から、カウント０に至る時間がｔＤＡ／２の半分にされ
る。この結果、ｔＤＡ／２によりオール０の検出信号が
形成され、それから上記遅延回路ＤＬ１’とＤＬ２’に
よる遅延時間ｔｄ１＋ｔｄ２の後に再びダウンカウンタ
コントローラを介してスタート信号が入力されるので、
上記レジスタに保持されているアップ計数値を初期値と
して取り込み、再び上記計数クロックｆＣの計数動作を
開始する。

【００８４】この計数動作は、上記のように計数クロッ
クｆＣがアップカウンタの計数クロックｆＣ／２の２倍
にされているから、上記同様にカウント０に至る時間が
ｔＤＡ／２の半分にされる。この結果、ダウンカウンタ
では２回に分けた計数動作により、ｔＤＡ／２＋ｔＤＡ
／２＝ｔＤＡの計数動作を行う。このようにして形成さ
れた内部クロック信号int.ＣＬＫは、上記外部クロック
信号ext.ＣＬＫに対して２倍の周波数で、かつ同期した
信号とされる。この構成では、同図のように外部クロッ
ク信号ext.ＣＬＫが２クロック入力された後に、それと
同期しかつ上記のように２倍の周波数にされた内部クロ
ック信号int.ＣＬＫを形成することができる。この構成
は、従来のようなＰＬＬ回路を用いた場合にくらべて、
その応答性が早く、かつ帰還ループが存在しないのでデ
ィジタル回路を混在させても安定的に動作するという特
徴を持つものとなる。

【００８５】図１７には、この発明が適用されるシング
ルチップマイクロコンピュータの一実施例のブロック図
が示されている。同図の各回路ブロックは、公知のＣＭ
ＯＳ（相補型ＭＯＳ）半導体集積回路の製造技術によっ
て、単結晶シリコンのような１個の基板上において形成
される。

【００８６】この実施例におけるシングルチップマイク
ロコンピュータは、特に制限されないが、ＲＩＳＣ(Red
uced instruction set computer)タイプの中央処理装置
ＣＰＵにより、高性能な演算処理を実現し、システム構
成に必要な周辺機器を集積すると同時に、携帯機器応用
に不可欠な低消費電力化を実現した、いわば新世代に向
けられたシングルチップマイクロコンピュータである。

【００８７】中央処理装置ＣＰＵは、ＲＩＳＣタイプの
命令セットを持っており、基本命令はパイプライン処理
を行って１命令１ステート（１システムクロックサイク
ル）で動作するので、命令実行速度が飛躍的に向上させ
ることができる。そして、乗算器ＭＵＬＴを内蔵してお
り、積和演算処理をも高速に行うようにしている。

【００８８】最少部品点数によりユーザーシステムを構
成できるように内蔵周辺モジュールとして、割り込みコ
ントローラＩＮＴＣ、直接メモリアクセス制御装置ＤＭ
ＡＣ、除算器ＤＩＶＵ、タイマＦＲＴ，ＷＤＴ、シリア
ルコミュニケーションインターフェイスＳＣＩを内蔵し
ている。さらに、キャッシュメモリ内蔵の外部メモリア
クセスサポート機能により、グルーロジックなしにダイ
ナミック型ＲＡＭ（ラチンダム・アクセス・メモリ）、
シンクロナスダイナミック型ＲＡＭ、擬似スタティック
型ＲＡＭと直接接続できるようにしている。

【００８９】上記のような高速な中央処理装置ＣＰＵを
中心にし、その性能を十分に発揮し、しかも低消費電力
化を図りつつ、高性能、高機能又は多機能のために設け
られた周辺モジュールを効率よく動作させるようにする
ため、内部バスは３つに分けられている。

【００９０】第１のバスは、アドレスバスＡＢ１とデー
タバスＤＢ１から構成され、中央処理装置ＣＰＵ、乗算
器（積和演算器）ＭＵＬＴ及びキャッシュメモリが接続
される。上記乗算器ＭＵＬＴは、上記第１のバスのうち
データバスＤＢ１にのみ接続され、中央処理装置ＣＰＵ
と一体的に動作して乗算と加算を行うようにされる。そ
れ故、第１バス（ＡＢ１，ＤＢ１）は、主に中央処理装
置ＣＰＵとキャッシュメモリとの間でのデータ転送に利
用されるからキャッシュアドレスバスとキャッシュデー
タバスと呼ぶことができる。キャッシュメモリは、タグ
メモリＴＡＧとデータメモリＣＤＭ及びキャッシュコン
トローラから構成される。

【００９１】中央処理装置ＣＰＵの概略構成は次の通り
である。内部は３２ビット構成とされる。汎用レジスタ
マシンは、１６本からなる３２ビットの汎用レジスタ
と、３本からなる３２ビットのコントロールレジスタ
と、４本からなる３２ビットのシステムレジスタから構
成される。ＲＩＳＣタイプの命令セットは、１６ビット
固定長命令によりコード効率化を図っている。無条件／
条件分岐命令を遅延分岐方式とすることにより、分岐時
のパイプラインの乱れを軽減している。命令実行は、１
命令／１ステートとされ、２８．７ＭＨｚ動作時におい
ては、３５ｎｓ／命令のように高速とされる。中央処理
装置ＣＰＵの性能は動作周波数と、１命令実行あたりの
クロック数（ＣＰＩ：Ｃycles Ｐer Ｉnstru ction ）
で決まる。このうち動作周波数は、テレビ用のビデオ信
号処理系とクロックを共用するようにするなら、上記２
８．７ＭＨｚに設定にすることが便利である。ちなみ
に、ＮＴＳＣ方式のカラー・テレビで画像データをノン
インタレース表示する場合には通常、ビデオ信号回路に
色副搬送波（カラー・サブキャリヤ）周波数（約３．５
８Ｍｚの８倍のクロック（２８．６ＭＨｚ）を使ってい
る。

【００９２】この実施例では、キャッシュメモリ（ＴＡ
Ｇ，ＣＡＣ，ＣＤＭ）及び乗算器ＭＵＬＴしか接続され
ない第１バス（ＡＢ１とＤＢ１）に中央処理装置ＣＰＵ
を接続するものであるので、バスの負荷容量が大幅に低
減でき、上記のような高速動作を行う中央処理装置ＣＰ
Ｕのバス駆動回路の簡素化と、低消費電力化を図ること
ができる。

【００９３】第２のバスは、アドレスバスＡＢ２とデー
タバスＤＢ２から構成され、除算器ＤＩＶＵ、直接メモ
リアクセス制御装置ＤＭＡＣ、外部バスインターフェイ
スＯＢＩＦが接続される。上記キャッシュメモリでのミ
スヒットのときに、中央処理装置ＣＰＵは、外部メモリ
をアクセスしてデータを取り込む必要がある。このた
め、第１のバスのアドレス信号を第２のバスに伝える機
能が必要とされる。また、上記のように第１と第２のバ
スを分離すると、プログラムミス等によって直接メモリ
アクセス制御装置ＤＭＡＣがキャッシュメモリのデータ
メモリＣＤＭの内容を勝手に書き換えてしまうという問
題が生じる。

【００９４】この実施例では、上記のようなキャッシュ
メモリでのミスヒットやキャッシュメモリのデータ破壊
といった問題を解決するために、ブレークコントローラ
ＵＢＣが利用される。ブレークコントローラＵＢＣは、
本来プログラムデバッグ等に用いられるのであるが、上
記第１バス及び第２バスに接続される必要があることを
利用し、それにトランシーバ回路を設けて上記キャッシ
ュメモリでのミスヒットのときに第１バスのアドレス信
号を第２のバスのアドレスバスＡＢ２に伝えて、外部メ
モリのアクセスを行うようにするものである。また、第
２のバスでのアドレス信号を監視し、直接メモリアセク
セス制御装置ＤＭＡＣによるデータメモリＣＤＭへ書き
換えを監視させる。

【００９５】第３のバスは、アドレスバスＡＢ３とデー
タバスＤＢ３から構成され、特に制限されないが、フリ
ーランニングタイマＦＲＴ、シリアルコミュニケーショ
ンインターフェイスＳＣＩ、ウォッチドッグタイマＷＤ
Ｔと動作モードコントローラＭＣが接続される。

【００９６】上記第３のバスは、上記第１や第２のバス
に比べてバスサイクルが遅くされる。すなわち、これら
の各周辺モジュールは、その動作速度を速くしても実質
的な性能や機能が向上するものではないことに着目し、
約１０ＭＨｚ程度で動作する既存のシングルチップマイ
クロコンピュータに搭載されているものを実質的にその
まま利用するものである。このようにすることにより、
設計効率の向上を図ることができるとともに、動作周波
数が低くされることによって低消費電力化とすることが
できる。

【００９７】割り込みコントローラＩＮＴＣの概略は、
次の通りである。外部割り込みに関しては、後述するよ
うなＮＭＩ、／ＩＲＬ０〜／ＩＲＬ３からなる５本の外
部割り込み端子を持っている。／ＩＲＬ０〜／ＩＲＬ３
端子による１５外部割り込みレベル設定が可能にされ
る。この明細書及び一部の図面において、アルファベッ
トの記号に付した／（スラッシュ）は、ロウレベルがア
クティブレベルであるバー信号を表している。なお、図
面では従来の記述方法により、バー信号はアルファベッ
トによる信号名又は端子名の上に線が付されている。

【００９８】内部割り込み要因は、直接メモリアクセス
制御装置により２つ、除算器ＤＩＶＵにより１つ、フリ
ーランニングタイマＦＲＴにより３つ、ウォッチドッグ
タイマＷＤＴにより１つ、シリアルコミュニケーション
インターフェイスＳＣＩにより４つからなる１１要因と
される。内部割り込み要因ごとにベクタ番号設定可能と
される。

【００９９】以上のようなバスの分割方式を採ることに
より、それぞれのバスの長さが短くされたり、あるいは
それに接続される素子を減らすことができるからバスの
負荷容量が大幅に低減し、中央処理装置ＣＰＵの高速化
と相俟って低消費電力で高速なデータ処理が可能にな
る。また、ユーザーブレークコントローラに直接メモリ
アクセス制御装置をＤＭＡＣを設けた場合には、上記の
ようなバスの分離によって直接メモリアクセス制御装置
ＤＭＡＣによる誤ったキャッシュデータの書き換えを検
出する機能が設けられているので、信頼性を損なうこと
がない。

【０１００】中央処理装置ＣＰＵやキャッシュメモリ及
び直接メモリアクセス制御装置ＤＭＡＣのように、その
バスサイクルが直ちに性能や機能に影響を及ぼすもの
は、上記のような高速なバスサイクルのバスに接続し、
フリーランニングタイマＦＲＴ、シリアルコミュニケー
ションインターフェイスＳＣＩ又はウォッチドッグタイ
マＷＤＴのように、そのバスサイクルがデータ処理に直
接影響を及ぼさないものは、低速のバスサイクルの第３
のバスに接続するようにするものである。これにより、
中央処理装置ＣＰＵの高速化に追従して、高速タイプの
周辺モジュールを開発設計する必要がなく、既存のもの
をそのまま流用して用いることができるから、設計の効
率化を図ることができるとともに、そこでの動作クロッ
クを低くできるので低消費電力化を図ることができる。

【０１０１】上記中央処理装置ＣＰＵ等とのデータの授
受を同期化して行うようにするために、バスステートコ
ントローラＢＳＣが設けられる。このバスステートコン
トローラＢＳＣは、第３のバスから第２のバスに信号
（データ信号）を転送するときには、そのまま信号の伝
達を行う。これは、図１５に示したような同期パルス発
生回路を用いたパルス発生回路ＣＰＧにより、第１や第
２のバスサイクルを決定するシステムクロックと、それ
と同期した第３のバスサイクルに使用するクロックパル
スを形成しているので、上記第３のバスの信号をそのま
ま第２のバスに伝えることができる。バスステートコン
トローラＢＳＣは第２のバスの信号を第３のバスに伝え
るときには、第３のクロックパルスに適合させてデータ
の抜けがないように伝達するという動作を行う。

【０１０２】この実施例のクロックパルス発生回路ＣＰ
Ｇは、外部端子から供給された外部クロック信号と内部
クロック信号とを同期化させ、あるいはそれを逓倍した
周波数にできるので、上記のようにテレビ用のビデオ信
号処理系とクロックを共用する場合や、複数のシングル
チップマイクロコンピュータを同期化させて動作させる
場合に有効である。

【０１０３】上記の実施例から得られる作用効果は、下
記の通りである。 （１） 外部端子から入力バッファ回路を介して取り込
まれたクロック信号を遅延回路で遅延させ、上記遅延回
路を通したクロック信号により起動され、上記上記クロ
ック信号に対して十分高くされた発振パルスをカウント
動作し、上記入力バッファ回路を通した１周期遅れのク
ロック信号により上記カウント値を逆方向にカウント動
作してその計数値が計数開始時に戻ったときに出力タイ
ミング信号を発生させ、その出力タイミング信号をクロ
ックドライバを介して内部回路に伝えるとともに、遅延
回路の遅延時間は、上記入力バッファ回路の遅延時間と
上記クロックドライバの遅延時間の和に対応した遅延時
間に設定することより、回路規模を増大させることな
く、高周波数から比較的低い周波数までの広い範囲で同
期化ができる内部クロック信号を形成することができる
という効果が得られる。

【０１０４】（２） 上記カウンタ回路をアップ／ダウ
ンカウンタ回路とし、上記遅延回路を通したクロック信
号の立ち上がりエッジに同期してアップカウント動作を
行い、上記入力バッファ回路を通した１周期遅れのクロ
ック信号の立ち上がりエッジに同期してダウンカウント
動作を行い計数値がゼロになっときにカウント動作を停
止させるとともに、出力部に設けられたフリップフロッ
プ回路をセットして出力タイミング信号を形成し、上記
フリップフロップ回路は上記遅延回路を通したクロック
信号の立ち上がりエッジによりリセット動作が行われる
とともに上記アップカウント動作を開始することによ
り、回路規模が小さくて高周波数から比較的低い周波数
までの広い範囲で同期化ができる内部クロック信号を形
成することができるという効果が得られる。

【０１０５】（３） 上記カウンタ回路として、上記遅
延回路を通したクロック信号の立ち上がりエッジに同期
してカウント動作を開始するアップカウンタ回路と、上
記入力バッファ回路を通した１周期遅れのクロック信号
の立ち上がりエッジに同期して上記アップカウント回路
からの計数出力を受け取りダウンカウント動作を行うダ
ウンカウンタ回路と、かかるダウンカウンタ回路の計数
値がゼロになったことを検出するゼロ検出回路により構
成し、上記ゼロ検出回路の検出出力によりフリップフロ
ップ回路をセットし、上記入力バッファ回路を通したク
ロック信号により上記フリップフロップ回路をリセット
して上記出力タイミング信号を形成することにより、動
作周波数の変化を含めて広い範囲で同期化ができる内部
クロック信号を形成することができるという効果が得ら
れる。

【０１０６】（４） 上記遅延回路として、上記入力バ
ッファ回路に対応した遅延時間を形成する第１の遅延回
路と、上記クロックドライバに対応した遅延時間を形成
する第２の遅延回路の直列回路とにより構成することに
より、それぞれの回路と実質的に同じ段数の論理回路等
を用いる等して精度よく遅延時間を形成することができ
るという効果が得られる。

【０１０７】（５） 上記パルス発生回路として、アッ
プカウント用の複数段の第１のリングオシレータ回路
と、かかる第１のリングオシレータと同様の複数段とさ
れ、かつ上記入力バッファ回路を通した１周期遅れのク
ロック信号の立ち上がりエッジに同期してかかるアップ
カウント用の各段の出力が転写して伝えられダウンカウ
ント用の第２のリングオシレータとを構成することによ
り、リングオシレータでの端数も転写させた高精度での
同期化が実現できるという効果が得られる。

【０１０８】（６） 上記カウンタ回路にオーバーフロ
ー検出回路を設け、かかるオーバーフロー検出回路によ
りカウントオーバーが検出されたときに、上記入力バッ
ファ回路を通して取り込まれたクロック信号をそのまま
上記内部クロック信号として伝えられる信号切り換え回
路が設けることにより、低周波側での動作範囲を実質的
に拡大させることができ、カウンタ回路の段数を減らす
ことによって回路規模を小さくすることができるという
効果が得られる。

【０１０９】（７） 上記アップカウンタに対してダウ
ンカウンタの周波数をＮ倍に高くし、上記入力バッファ
回路を通した１周期遅れのクロック信号により上記アッ
プカウンタ回路の計数値をレジスタを介して受け取り、
上記発振パルスを計数して計数値がゼロになる毎に上記
遅延回路の１／Ｎに対応した遅延時間経過後に上記レジ
スタの計数値を受け取りＮ回の計数動作がゼロになる毎
にダウンカウンタで繰り返して行うことにより、Ｎ倍に
逓倍された内部クロック信号を形成することができると
いう効果が得られる。

【０１１０】（８）外部端子から供給されるクロック信
号に対して、かかるクロック信号とそのＮ倍の周波数の
クロック信号により内部回路が動作させられるマイクロ
コンピュータに上記同期パルス発生回路を用いることに
より、応答性が高く、しかも安定的に動作するクロック
発生回路を得ることができるという効果が得られる。

【０１１１】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、遅延
回路ＤＬ１とＤＬ２は、２つの遅延回路で上記遅延時間
ｔｄ１＋ｔｄ２を形成するものであってもよい。入力パ
ルスと内部パルスとの同期化は、パルスの立ち下がりエ
ッジを同期させるようにするものであってもよい。この
発明に係る同期パルス発生回路は、シンクロナスＤＲＡ
Ｍの他、外部から入力されたクロック信号と同期した内
部クロック信号を必要とする前記シングルチップマイク
ロコンピュータ等各種半導体集積回路装置に広く利用で
きる。

【０１１２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子から入力バッファ
回路を介して取り込まれたクロック信号を遅延回路で遅
延させ、上記遅延回路を通したクロック信号により起動
され、上記上記クロック信号に対して十分高くされた発
振パルスをカウント動作し、上記入力バッファ回路を通
した１周期遅れのクロック信号により上記カウント値を
逆方向にカウント動作してその計数値が計数開始時に戻
ったときに出力タイミング信号を発生させ、その出力タ
イミング信号をクロックドライバを介して内部回路に伝
えるとともに、遅延回路の遅延時間は、上記入力バッフ
ァ回路の遅延時間と上記クロックドライバの遅延時間の
和に対応した遅延時間に設定することより、回路規模を
増大させることなく、高周波数から比較的低い周波数ま
での広い範囲で同期化ができる内部クロック信号を形成
することができる。

【図面の簡単な説明】

【図１】この発明に係る同期クロック発生回路の基本的
な概念を説明するためのブロック図である。

【図２】図１の同期クロック発生回路の動作を説明する
ためのタイミング図である。

【図３】この発明に係る同期パルス発生回路の一実施例
を示す論理回路図である。

【図４】図３の同期パルス発生回路の動作を説明するた
めのタイミング図である。

【図５】この発明に係る同期パルス発生回路の他の一実
施例を示すブロック図である。

【図６】図５の同期パルス発生回路の動作を説明するた
めのタイミング図である。

【図７】この発明に係る同期クロック発生回路に用いら
れるリングオシレータの一実施例を示す回路図である。

【図８】図７のリングオシレータを用いた場合の同期ク
ロック発生回路の動作を説明するためのタイミング図で
ある。

【図９】この発明に係る同期パルス発生回路の他の一実
施例を示すブロック図である。

【図１０】図９の同期パルス発生回路の動作を説明する
ためのタイミング図である。

【図１１】この発明が適用されたＳＤＲＡＭに設けられ
るクロックバッファの一実施例を示す回路図である。

【図１２】この発明が適用されたＳＤＲＡＭに設けられ
る出力バッファの一実施例を示す回路図である。

【図１３】この発明が適用されたＳＤＲＡＭの一実施例
を示すブロック図である。

【図１４】上記図１３のＳＤＲＡＭの動作の一例を説明
するためのタイミング図である。

【図１５】この発明に係る同期パルス発生回路の更に他
の一実施例を示すブロック図である。

【図１６】図１５の同期パルス発生回路の動作を説明す
るためのタイミング図である。

【図１７】この発明が適用されたシングルチップマイク
ロコンピュータの一実施例を示すブロック図である。

【図１８】本願発明に先立って検討されたシンクロナス
・ミラー・ディレイ回路の一部回路図である。

【図１９】図１８の回路の動作を説明するためのタイミ
ング図である。

【符号の説明】

ＣＫＢ…クロックバッファ、ＤＬ１，ＤＬ２…遅延回
路、ＴＧ…タイミング発生回路、ＣＫＤ…クロックドラ
イバ、ＦＦ１〜ＦＦ４…フリップフロップ回路、Ｔ１〜
Ｔｎ…Ｔ型フリップフロップ回路、Ｎ１…インバータ回
路、Ｇ１〜Ｇ４…ゲート回路、Ｎ１０〜Ｎ１６…インバ
ータ回路、Ｇ１０〜１４…ゲート回路、１０…モードレ
ジスタ、２０…コマンドデコーダ、３０…タイミング発
生回路、３０…クロックバッファ、５０…同期クロック
発生回路、２００Ａ，２００Ｂ…メモリアレイ、２０１
Ａ，２０１Ｂ…ロウデコーダ、２０２Ａ，２０２Ｂ…セ
ンスアンプ及びカラム選択回路、２０３Ａ，２０３Ｂ…
カラムデコーダ、２０５…カラムアドレスバッファ、２
０６…ロウアドレスバッファ、２０７…カラムアドレス
カウンタ、２０８…リフレッシュカウンタ、２０９…コ
ントローラ、２１０…入力バッファ、２１１…出力バッ
ファ、２１２Ａ，Ｂ…メインアンプ、２１３…ラッチ／
レジスタ、２１４Ａ，Ｂ…ライトバッファ。ＣＰＵ…中
央処理装置、ＭＵＬＴ…乗算器、ＩＮＴＣ…割り込みコ
ントーラ、ＤＭＡＣ…直接メモリアクセス制御装置、Ｄ
ＩＶＵ…除算器、ＦＲＭ…フリーランニングタイマ、Ｗ
ＤＴ…ウォッチドッグタイマ、ＳＣＩ…シリアルコミュ
ニケーションインターフェイス、ＡＢ１〜ＡＢ４…アド
レスバス、ＤＢ１〜ＤＢ４…データバス、ＢＳＣ…バス
ステートコントローラ、ＤＭＡＣ…直接メモリアクセス
制御装置、ＯＢＩＦ…外部バスインターフェイス、ＭＣ
ＴＧ…メモリ制御信号発生回路、ＵＢＣ…ブレークコン
トローラ、ＩＮＴＣ…割り込みコントローラ、ＣＤＭ…
データメモリ（キャッシュ）ＴＡＧ…タグメモリ（キャ
ッシュ）、ＣＡＣ…キャッシュコントローラ、ＣＰＧ…
パルス発生回路。ＦＤＡ…フォワード・ディレイ・アレ
イ、ＭＣＣ…ミラー制御回路、ＢＤＡ…バックワード・
ディレイ・アレイ。

Claims (16)

【特許請求の範囲】
1. 【請求項１】 外部端子から入力されたクロック信号を
   取り込む入力バッファ回路と、 上記入力バッファ回路により取り込まれたクロック信号
   を遅延させる遅延回路と、 上記クロック信号に対して十分高い周波数の発振パルス
   を形成するパルス発生回路と、 上記遅延回路を通したクロック信号により起動され、上
   記発振パルスを一方の方向にカウント動作を行い、上記
   入力バッファ回路を通した１周期遅れのクロック信号に
   より他方の方向のカウント動作に切り換えられ、計数値
   が計数開始時に戻ったときに出力タイミング信号を形成
   するカウンタ回路と、 上記カウンタ回路からの出力タイミング信号を受けて内
   部回路の動作に必要なクロック信号を出力させるクロッ
   クドライバとを含む同期クロック発生回路を備え、 上記遅延回路の遅延時間は、上記入力バッファ回路の遅
   延時間と上記クロックドライバの遅延時間の和に対応し
   た遅延時間に設定してなることを特徴とする半導体集積
   回路装置。
2. 【請求項２】 上記カウンタ回路は、アップ／ダウンカ
   ウンタ回路であり、上記遅延回路を通したクロック信号
   の立ち上がりエッジに同期してアップカウント動作を行
   い、上記入力バッファ回路を通した１周期遅れのクロッ
   ク信号の立ち上がりエッジに同期してダウンカウント動
   作を行い、計数値がゼロになったときにカウント動作を
   停止させるとともに、出力部に設けられたフリップフロ
   ップ回路をセットして出力タイミング信号を形成し、上
   記フリップフロップ回路は上記遅延回路を通したクロッ
   ク信号の立ち上がりエッジによりリセット動作が行われ
   るとともに上記アップカウント動作を開始するものであ
   ることを特徴とする請求項１の半導体集積回路装置。
3. 【請求項３】 上記カウンタ回路は、上記遅延回路を通
   したクロック信号の立ち上がりエッジに同期してカウン
   ト動作を開始するアップカウンタ回路と、上記入力バッ
   ファ回路を通した１周期遅れのクロック信号の立ち上が
   りエッジに同期して上記アップカウント回路からの計数
   出力を受け取りダウンカウント動作を行うダウンカウン
   タ回路と、かかるダウンカウンタ回路の計数値がゼロに
   なったことを検出するゼロ検出回路とからなり、 上記ゼロ検出回路の検出出力によりフリップフロップ回
   路をセットし、上記入力バッファ回路を通したクロック
   信号により上記フリップフロップ回路をリセットして上
   記出力タイミング信号を形成するものであることを特徴
   とする請求項１の半導体集積回路装置。
4. 【請求項４】 上記遅延回路は、上記入力バッファ回路
   に対応した遅延時間を形成する第１の遅延回路と、上記
   クロックドライバに対応した遅延時間を形成する第２の
   遅延回路の直列回路から構成されるものであることを特
   徴とする請求項１、請求項２又は請求項３の半導体集積
   回路装置。
5. 【請求項５】 上記パルス発生回路は、アップカウント
   用の複数段の第１のリングオシレータ回路と、かかる第
   １のリングオシレータと同様の複数段とされ、かつ上記
   入力バッファ回路を通した１周期遅れのクロック信号の
   立ち上がりエッジに同期してかかるアップカウント用の
   各段の出力がミラー転写されて伝えられダウンカウント
   用の第２のリングオシレータから構成されるものである
   ことを特徴とする請求項３の半導体集積回路装置。
6. 【請求項６】 上記第１のリングオシレータは、２入力
   の第１のナンドゲート回路とかかる第１のナンドゲート
   回路の出力信号を反転させて次段回路の一方の入力に伝
   えるインバータ回路とからなる単位回路の偶数段で構成
   された第１の直列回路と、上記第１の直列回路の出力信
   号が一方の入力に帰還され、他方の入力に動作制御信号
   が供給され、その出力信号を上記第１の直列回路の初段
   の単位回路における第１のナンドゲート回路の一方の入
   力に伝える第２のナンドゲート回路からなり、 上記第２のリングオシレータは、２入力の第３のナンド
   ゲート回路とかかる第３のナンドゲート回路の出力信号
   を反転させて次段回路の一方の入力に伝えるインバータ
   回路とからなる単位回路の上記第１のリングオシレータ
   と同一の偶数段で構成された第２の直列回路と、上記第
   ２の直列回路の出力信号が一方の入力に帰還され、他方
   の入力に動作制御信号が供給され、その出力信号を上記
   第２の直列回路の初段の単位回路における第３のナンド
   ゲート回路の一方の入力に伝える第４のナンドゲート回
   路からなり、 上記第１のリングオシレータを構成する各単位回路と、
   上記第２のリングオシレータを構成する各単位回路と
   は、信号伝達方向が互いに逆とされ、かつ第１のリング
   オシレータにおける上記第１段位目の単位回路の出力が
   第２のリングオシレータの最終段目の単位回路に対応さ
   れ、 上記第１のリングオシレータにおける上記各段位目の単
   位回路の出力と上記入力バッファ回路を通した１周期遅
   れのクロック信号の立ち上がりエッジに同期して発生さ
   れたセット信号とを受け、その出力信号を次段回路の第
   １のナンドゲート回路の他方の入力と、上記対応する第
   ２のリングオシレータの単位回路の上記第３のナンドゲ
   ート回路の他方の入力に伝える第５のナンドゲート回路
   が設けられるものであることを特徴とする請求項５の半
   導体集積回路装置。
7. 【請求項７】 上記第２のリングオシレータを構成する
   各単位回路の出力には、上記第５のナンドゲート回路に
   対応したダミー回路が設けられるものであることを特徴
   とする請求項６の半導体集積回路装置。
8. 【請求項８】 上記カウンタ回路には、オーバーフロー
   検出回路が設けられ、かかるオーバーフロー検出回路に
   よりカウントオーバーが検出されたときには、上記入力
   バッファ回路を通して取り込まれたクロック信号をその
   まま上記内部クロック信号として伝えられる信号切り換
   え回路が設けられるものであることを特徴とする請求項
   １乃至請求項７のいずれか１つに記載の半導体集積回路
   装置。
9. 【請求項９】 上記半導体集積回路装置は、シンクロナ
   スダイナミック型ＲＡＭを構成するものであり、上記内
   部クロック信号は、データ出力バッファ回路の活性化信
   号として用いられるものであることを特徴とする請求項
   １乃至請求項８のいずれか１つに記載の半導体集積回路
   装置。
10. 【請求項１０】 外部端子から入力されたクロック信号
    を受ける入力バッファ回路と、 上記入力バッファ回路の受けたクロック信号を遅延させ
    る遅延回路と、 上記クロック信号に対して高い周波数の発振パルスを形
    成するパルス発生回路と、 上記遅延回路を通したクロック信号により起動され、上
    記発振パルスを１／Ｎに分周したパルスを計数するアッ
    プカウンタ回路と、 上記入力バッファ回路を通した１周期遅れのクロック信
    号により上記アップカウンタ回路の計数値をレジスタを
    介して受け取り、上記発振パルスを計数して計数値がゼ
    ロになる毎に上記遅延回路の１／Ｎに対応した遅延時間
    経過後に上記レジスタの計数値を受け取りＮ回の計数動
    作を繰り返すダウンカウンタ回路と、 上記ダウンカウンタの計数値のゼロ出力に同期して内部
    パルスを発生させるクロックドライバと含む同期クロッ
    ク発生回路を備えてなることを特徴とする半導体集積回
    路装置。
11. 【請求項１１】 上記遅延回路の遅延時間は、上記入力
    バッファ回路の遅延時間と上記クロックドライバの遅延
    時間の和のＮ倍に対応した遅延時間に設定してなること
    を特徴とする請求項１０の半導体集積回路装置。
12. 【請求項１２】 上記半導体集積回路装置は、外部端子
    から供給されるクロック信号に対して、かかるクロック
    信号とそのＮ倍の周波数のクロック信号により内部回路
    が動作させられるマイクロコンピュータ機能を持つもの
    であることを特徴とする請求項１０又は請求項１１の半
    導体集積回路装置。
13. 【請求項１３】 外部端子を介してクロック信号を受け
    る入力バッファ回路と、 上記入力バッファ回路を介して供給されるクロック信号
    に対して遅延されたクロック信号を形成する遅延回路
    と、 上記クロック信号に対して高い周波数のパルスを受ける
    パルス信号線と、 上記遅延回路を通したクロック信号により起動され、上
    記パルスを第１の方向にカウント動作を行い、第１の接
    続点のクロック信号により第２の方向にカウント動作に
    切り換えられ、計数値が計数開始時に戻ったときに出力
    タイミング信号を形成し、かつ、上記パルス信号線に結
    合されるカウンタ回路と、 上記カウンタ回路からの出力タイミング信号を受けて上
    記出力タイミング信号を保持する状態保持回路と、 上記状態保持回路に保持された出力タイミング信号を受
    けて内部クロック信号を供給するクロックドライバ回路
    とを含む同期クロック発生回路を備え、 上記遅延回路の遅延時間は、上記入力バッファの遅延時
    間と上記クロックドライバの遅延時間の和に相当する遅
    延時間であることを特徴とする半導体集積回路装置。
14. 【請求項１４】 上記カウンタ回路は、上昇又は下降計
    数回路であることを特徴とする請求項１３の半導体集積
    回路装置。
15. 【請求項１５】 上記状態保持回路は、上記行われる遅
    延回路を介したクロック信号の立ち上がりエッジにより
    リセット動作が行われることを特徴とする請求項１４の
    半導体集積回路装置。
16. 【請求項１６】 上記遅延回路は、上記入力バッファ回
    路に対応した遅延時間を形成する第１遅延回路と上記ク
    ロックドライバに対応した遅延時間を形成する第２遅延
    回路との直列接続から構成されるものであることを特徴
    とする請求項１５の半導体集積回路装置。