JPH10126254A

JPH10126254A - 半導体装置

Info

Publication number: JPH10126254A
Application number: JP8280548A
Authority: JP
Inventors: Takeshi Sakata; 健阪田; Satoru Hanzawa; 悟半澤; Tomonori Sekiguchi; 知紀関口; Masakazu Aoki; 正和青木; Hiromasa Noda; 浩正野田; Katsutaka Kimura; 勝高木村
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-10-23
Filing date: 1996-10-23
Publication date: 1998-05-15

Abstract

(57)【要約】【課題】従来のクロック再生回路では、動作可能なク
ロックサイクル時間の範囲が小さい。【解決手段】クロック再生回路を、クロック入力バッ
ファ（CIB）と、内部クロックを供給するクロックドラ
イバ（CID）と、クロック入力バッファに接続された遅
延モニタ（DMC）と、上記遅延モニターに接続された第
１の遅延回路群（FDA）と、上記クロックドライバに接
続された第２の遅延回路群（BDA）と、上記クロック入
力バッファの出力と上記第１の遅延回路群の出力とに応
じて上記第２の遅延回路群を制御する制御回路（MCC）
とを含んで構成し、外部クロックから内部クロックまで
のクロックサイクル数をクロックサイクル時間に応じて
自動的に切り換えながら、外部クロックをその周期に応
じて遅延させて内部クロックを発生させる。【効果】動作周波数範囲が広いクロック再生回路を有
する半導体装置が実現される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関す
る。特に、外部から入力されるクロック信号に同期した
内部クロック信号を発生するクロック発生回路とそのク
ロック発生回路により形成されたクロック信号の半導体
装置への応用に関する。

【０００２】

【従来の技術】近年、高速なダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）として、外部から入力さ
れるクロック信号に同期してデータの授受を行うシンク
ロナスＤＲＡＭ（ＳＤＲＡＭ）が注目されている。その
動作周波数を向上させクロックサイクル時間を短縮して
いく上で、外部クロックが入力されてからデータが出力
されるまでのクロックアクセス時間が問題となる。ＳＤ
ＲＡＭから読み出されたデータのセットアップ時間を確
保するために、クロックアクセス時間はクロックサイク
ル時間よりも十分短くなければならないためである。そ
のため、外部クロック信号からＳＤＲＡＭ内の内部クロ
ックを発生させるクロック発生回路（またはクロック再
生回路とも呼ぶ）が重要である。

【０００３】外部クロックと内部クロックの位相を合わ
せることができるクロック再生回路としては、1993 Int
ernational Solid-State Circuit Conference Digest o
f Technical Papers, pp. 160-161, Feb. 1993及び1994
International Solid-StateCircuit Conference Diges
t of Technical Papers, pp. 300-301, Feb. 1994に示
されているように、フェーズ・ロックト・ループ（ＰＬ
Ｌ）あるいはディレイ・ロックト・ループ（ＤＬＬ）を
用いたものがある。これらはフィードバック回路である
ため、位相を合わせるまでに数百サイクルも要する。そ
のため、常に動作させておかなければならず、待機電力
が大きくなる。

【０００４】そこで、1996 International Solid-State
Circuit Conference Digest of Technical Papers, p
p. 374-375, Feb. 1996に、待機時に動作を停止させて
おけるクロック再生回路として、シンクロナス・ミラー
・ディレイ（ＳＭＤ）が提案されている。ＳＭＤは、同
文献の図5（Fig. 5）に示されているように、遅延時間
の同じ二つの遅延回路列、すなわち、進行方向遅延回路
列（ＦＤＡ）と逆行遅延回路列（ＢＤＡ）と、鏡像制御
回路（ＭＣＣ）と、遅延モニター（ＤＭＣ）を有する。
ＦＤＡとＢＤＡは、互いに信号の伝達経路が逆向きにな
るようにならべて配置され、ＦＤＡの出力とＢＤＡの入
力は、ＭＣＣを通じて互いに接続される。ＤＭＣは、ク
ロック入力バッファ（Input Buffer）の遅延時間d1とク
ロックドライバ（CLK Driver）の遅延時間d2のダミー回
路である。ＳＭＤの動作は以下のように説明される。ま
ず、n番目のクロックはＤＭＣを通過し、(n+1)番目のク
ロックがＭＣＣに入るまでＦＤＡ内を進行する。ＭＣＣ
に(n+1)番目のクロックが入ったとき、n番目のクロック
はＦＤＡからＢＤＡに転送される。n番目のクロック
は、ＦＤＡを通過した時間とほぼ同じ時間でＢＤＡを通
過し、クロックドライバに入力される。この結果、n番
目のクロックのクロックドライバ出力は、(n+2)番目の
外部クロックと位相が合う。すなわち、遅延モニターを
通したn番目のクロックから(n+1)番目のクロックまでの
時間を、遅延回路の段数として計測し、その分だけさら
に遅延回路を通すことにより、(n+2)番目の外部クロッ
クに位相を合わせた内部クロックを生成する。ＳＭＤ
は、動作を開始してから２クロックサイクルで、外部ク
ロックと位相を合わせた内部クロックを発生できるた
め、アクティブコマンドにより起動させることでデータ
の出力に内部クロックが間に合い、スタンバイ期間に停
止させておくことができる。

【０００５】なお、IEICE Transaction on Electronic
s, vol. E79-C, no. 6, pp. 798-807, June 1996のFig.
1(b)に示されているディジタルＤＬＬも同種のクロッ
ク再生回路である。また、1996 Symposium on VLSI Cir
cuits, Digest of Technical Papers, pp. 192-193, Ju
ne 1996及びInternational Workshop on Advanced LSI'
s 1996, Scaled Device/Process and High Performance
Circuits, Proceedings, pp. 71-75, July 1996に示さ
れているハイアラーキカル・フェーズ・ロッキング・デ
ィレイ（ＨＰＬＤ）と、1996 Symposium on VLSI Circu
its, Digest of Technical Papers, pp. 112-113, June
1996に示されているネガティブ・ディレイ・サーキッ
ト（ＮＤＣ）も、同様に待機時に動作を停止させておけ
るクロック再生回路である。

【０００６】

【発明が解決しようとする課題】ＳＭＤでは、ＭＣＣに
(n+1)番目のクロックが入ったとき、n番目のクロックが
ＦＤＡの中になければならず、これによりクロックサイ
クル時間が制限される。

【０００７】ＳＭＤに入力されるクロックサイクル時間
（クロックの周期）が短すぎる場合、n番目のクロック
がＤＭＣを通過しＦＤＡに到達する前に、ＭＣＣに(n+
1)番目のクロックが入ってしまう。ＤＭＣの遅延時間
は、クロック入力バッファ（Input Buffer）の遅延時間
d1とクロックドライバ（CLK Driver）の遅延時間d2の和
とするため、これらの遅延時間よりもクロックサイクル
時間を短くできない。

【０００８】逆にクロックサイクル時間が長すぎる場
合、ＭＣＣに(n+1)番目のクロックが入る前に、n番目の
クロックがＦＤＡを通過し終えてしまう。このため、長
いクロックサイクル時間でも動作可能にするためには、
ＦＤＡ及びＢＤＡを構成する遅延回路群の遅延時間を大
きくしなければならない。しかし、遅延回路群の一個あ
たりの遅延時間を単位として内部クロックのタイミング
が制御されるため、外部クロックと内部クロックとの位
相の誤差を小さくするためには一個あたりの遅延時間を
大きくすることができないので、遅延回路の個数を増や
さなければならず、回路規模及び消費電力が大きくなる
上に、クロック入力バッファの負荷が重くなる。

【０００９】ＳＭＤと同様な動作原理を持つ前述のクロ
ック再生回路も、同様な問題を有する。ＨＰＬＤは、２
種類の遅延回路を用いることにより、少ない遅延回路で
長いクロックサイクル時間に対応するが、構成が複雑な
上、動作を開始してから位相を合わせた内部クロックを
出力するまでに４クロックサイクルを要する。

【００１０】本発明の目的は、以上に述べたような従来
の問題を解決したクロック再生回路を有する半導体装置
を実現することにある。すなわち、回路規模が小さく、
待機時に動作を停止しておくことが可能で、外部クロッ
クとの誤差が小さく、なおかつ動作周波数範囲が広いク
ロック再生回路を実現することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するため
の代表的な本発明の構成は、外部から入力され一定の周
期を持つ外部クロックの入力端子と、上記外部クロック
と同期した内部クロックを発生するクロック再生回路と
を有する半導体装置において、上記クロック再生回路
（図1）は、上記入力端子に接続されたクロック入力バ
ッファ（CIB）と、内部クロックを供給するクロックド
ライバ（CID）と、クロック入力バッファに接続された
遅延モニタ（DMC）と、上記遅延モニターに接続された
第１の遅延回路群（FDA）と、上記クロックドライバに
接続された第２の遅延回路群（BDA）と、上記クロック
入力バッファの出力と上記第１の遅延回路群の出力とに
応じて上記第２の遅延回路群を制御する制御回路（MC
C）とを含んで構成され、外部クロックから内部クロッ
クまでのクロックサイクル数をクロックサイクル時間に
応じて自動的に切り換えながら、外部クロックをその周
期に応じて遅延させて内部クロックを発生させる機能を
有することにある。

【００１２】

【発明の実施の形態】

＜実施例１＞本発明によるクロック再生回路の構成例を
図１に示す。以下、実施例で述べる各ブロックを構成す
る回路素子は、特に制限されないが、公知のＣＭＯＳ
（相補型ＭＯＳ）やバイポーラトランジスタ等の集積回
路技術によって、単結晶シリコンのような１個の半導体
基板上に形成される。

【００１３】第１図に示すクロック再生回路は、外部ク
ロックから内部クロックまでのクロックサイクル数をク
ロックサイクル時間に応じて自動的に切り換えながら、
外部クロックをその周期に応じて遅延させて内部クロッ
クを発生させることが特長である。このクロック再生回
路は、クロック入力バッファCIB、遅延モニタDMC、進行
方向遅延回路列FDA、制御回路MCC、逆方向遅延回路列BD
A、クロックドライバCIDで構成されている。

【００１４】進行方向遅延回路列FDAは、(m+1)個の遅延
回路FDE0〜FDEmが直列接続されており、遅延回路FDE0〜
FDEmはそれぞれ一方の入力端子が電源電圧VCCに接続さ
れた2個のＮＡＮＤ回路の直列接続で構成されている。D
MCからFDAに入力されたクロックは遅延回路を通過する
たびに一定量の遅延が加算され、複数の出力端子（NF0
〜NFm）からそれぞれ遅延時間が等差的に加算された複
数の遅延クロック信号を出力する。

【００１５】制御回路MCCは、クロック入力バッファCIB
とそれぞれ遅延回路FDE0〜FDEmの出力NF0〜NFmが入力さ
れた(m+1)個のアービタARB0〜ARBmと、それぞれ隣接す
る2個のアービタの出力の論理をとるm個の論理回路PCL1
〜PCLmにより構成されている。アービタARB0〜ARBmのそ
れぞれは、通常ＲＳラッチと呼ばれる回路と同一の構成
を例示したが、その機能は第１及び第２入力から入力さ
れるクロック信号の位相を比較して所定の位相条件に従
った１つの出力を発生するものである。即ち、第１入力
を内部基準クロック（例えば図１ではNAI)として第２入
力に入力するクロック（例えば図１ではNF0）の位相が
進んでいる場合には所定レベル（図１のアービタではハ
イレベル）を出力する。逆に第２入力に入力するクロッ
クの位相が進んでいる場合には、第１入力に入力した基
準クロックをそのまま通過させて出力する（図１のアー
ビタでは反転した基準クロックが通過する）ものであ
る。入力する２つのクロック信号の位相が完全に一致し
ても回路のわずかな非対称から上述した２通りのいずれ
かに動作は確定する。

【００１６】論理回路PCL1〜PCLmのそれぞれは、２入力
ＮＡＮＤ回路の入力の片側から反転した信号を入力させ
たものである。第１入力と第２入力に入力される信号の
レベルが同じ時には常に所定のレベル（例えば図１では
ハイレベル）を出力する。また、第１入力と第２入力に
入力される信号が同じ位相で周期的にハイとロウレベル
に変化する内部基準クロック信号であっても常に出力は
所定レベルとなる。第１入力が常にハイレベルで第２入
力（インバータのついた側の入力）がロウレベルの時に
は、第２入力がロウレベルの期間だけロウレベルを出力
する。

【００１７】一例としi番目のアービタARBiに入力するN
FiがNAIよりも進んでいて(i+1)番目のアービタARB(i+1)
に入力するNF(i+1)がNAIよりも遅れているとする。この
とき、ARB0〜ARBiの出力NQ0〜NQiには全てハイレベルが
出力され、ARB(i+1)〜ARBmの出力NQ(i+1)〜NQmは全てNA
Iを反転してそのまま通過させることになる。つまり、A
RB0〜ARBmの中で隣接する２個のアービタの出力で異な
るものはARBiとARB(i+1)の組となる。従ってARBiとARB
(i+1)の出力NQiとNQ(i+1)を受ける論理回路PLC(i+1)は
その出力NM(i+1)からNQ(i+1)の出力であるNAIを反転し
た信号を出力する。論理回路PLC1〜PLCi及びPLC(i+2)〜
PLCmはそれぞれの２つの入力に同じレベルの信号が入力
されるので全てその出力NM1〜NMi及びNM(i+2)〜NMmから
ハイレベルを出力することになる。

【００１８】以上の制御回路MCCに必要な機能をまとめ
ると以下のようになる。即ち、MCCは位相がそれぞれ異
なる複数の遅延クロック信号を受ける複数の第１入力端
子（NF0〜NFm）と、基準クロック(NAI）を受ける第２の
入力端子と、前記複数の第１入力端子に対応させて設け
られた複数の第１出力端子（NM1〜NMm）を持つ。そし
て、それぞれ位相の異なる複数の遅延クロック信号と基
準クロックとの位相を比較して、基準クロックの位相に
最も近い位相を持つ複数の遅延クロック信号の少なくと
も一つを選択して、選択された遅延クロックが入力する
第１入力端子に対応する第１出力端子へと基準クロック
を出力する経路を形成し、それ以外の複数の第１出力端
子からは所定のレベルを出力する。後の図５、６、７の
動作説明から明らかになるように選択される遅延クロッ
クは１個の場合や、２個の場合があることがこの制御回
路の特徴であり、これにより広い周波数範囲の外部クロ
ックに対し、同期した内部クロックが発生できるように
なる。

【００１９】逆方向遅延回路列BDAは、m個の遅延回路BD
E1〜BDEmが直列接続されており、遅延回路BDE1〜BDEmは
それぞれ一方の入力端子が論理回路PCL1〜PCLmの出力NM
1〜NMmに接続された2個のＮＡＮＤ回路の直列接続で構
成されている。このような構成にすることで、少ないゲ
ート数で遅延回路の遅延時間のマッチングがとれる。す
なわち、FDAとBDAのそれぞれに用いる遅延回路は、進行
方向と逆方向との遅延が等しくなるように、１段当たり
の遅延時間が同等な同じ回路形式のものを用いている。
BDAは複数の入力端子を持ち、クロックが入力された端
子の位置により異なる遅延が加えられたクロックを出力
し、FDAで加えられた遅延時間と同じ遅延が加算され
る。

【００２０】クロック入力バッファCIBは、例えば図２
に示すように、クロックイネーブル信号CKEが入力され
るＮＡＮＤ回路と、駆動能力を高めるためのカスケード
ドライバと呼ばれるインバータ列により構成できる。一
方、クロックドライバCIDは、例えば図３に示すように
インバータ列により構成できる。

【００２１】遅延モニタDMCは、クロック入力バッファC
IBとクロックドライバCID、制御回路MCCなどの遅延時間
をモニタする回路であり、図4に示すように、クロック
入力バッファCIBのダミー回路DCIBと、論理回路PCL1〜P
CLmのダミー回路DPCL、クロックドライバCIDのダミー回
路DCIDで構成されている。ダミー回路DCIB及びDPCLのＮ
ＡＮＤ回路の一方の入力端子には電源電圧VCCが入力さ
れる。ダミー回路DCIB及びDPCLで、クロック入力バッフ
ァCIBとクロックドライバCIDのインバータ列に相当する
部分は、出力を開放にしたインバータを負荷として接続
したインバータ列により構成している。このように構成
することにより、占有面積の大きなCIBやCIDと同じゲー
ト幅の大きなＭＯＳトランジスタにより構成したインバ
ータを用いなくてもカスケードドライバの遅延時間をモ
ニタできる。

【００２２】図１のクロック再生回路は、外部クロック
のサイクル時間（外部クロックの周期）に応じて動作状
態が異なり、外部クロックから内部クロックまでのクロ
ックサイクル数が切り換わる。以下では、図５〜図７に
従い、クロックサイクル時間が比較的長い場合の動作、
クロックサイクル時間が比較的短い場合の動作、クロッ
クサイクル時間がさらに短い場合の動作を順に説明す
る。ここでクロックサイクル時間の大小は、遅延モニタ
の遅延時間との比較による。

【００２３】まず、図５に従い、クロックサイクル時間
が比較的長く（遅延モニタの遅延時間tDMCに対してクロ
ックサイクル時間tCKが約２倍程度）、外部クロックか
ら内部クロックまで2クロックサイクルの遅延となる動
作を説明する。クロックイネーブル信号CKEが高レベル
になると、入力クロックCLKIは、クロック入力バッファ
CIBからノードNAIに出力され、さらに遅延モニタDMCを
通じて進行方向遅延回路列FDAに入力され、FDA内の遅延
回路FDE0〜FDEmを順次伝播する。この遅延回路FDE0〜FD
Emの出力ノードNF0〜NFmのパルスが制御回路MCCに入力
され、アービタARB0〜ARBmにより、クロック入力バッフ
ァCIBの出力ノードNAIのパルスと立ち上がりのタイミン
グが比較される。ここでは、(i+1)番目の遅延回路FDEi
の入力NF(i-1)が立ち上がってから出力NFiが立ち上がる
までにNAIが2度目の立ち上がりとなる場合を示してい
る。i番目までのアービタARB0〜ARB(i-1)では、入力NF0
〜NF(i-1)がNAIよりも先に立ちあがるため、入力NF0〜N
F(i-1)がローレベルになるまでハイレベルを保つ。一
方、(i+1)番目以降のアービタARBi〜ARBmでは、入力NFi
〜NFmがNAIよりも後に立ちあがることにより、出力NQi
〜NQは、NAIが立ち上がるとローレベルになり、NAIが立
ち下がるとハイレベルになる。すなわち、NAIのパルス
がそのままアービタARBi〜ARBmを通過する。これらの出
力が論理回路PCL1〜PCLmに入力され、隣あったアービタ
の出力が比較される。その結果、論理回路PCL1〜PCLmの
うち、出力NQ(i-1)とNQiの出力を受けるPCLiの出力NMi
だけがローレベルとなる。これにより、進行方向遅延回
路列FDAから逆方向遅延回路BDAへの信号経路を生成出来
る。遅延回路BDEiは、NMiのパルスを反転させてNBiへ出
力する。その他のBDA入力NM1〜NM(i-1)及びNM(i+1)〜NM
mはハイレベルを保つため、遅延回路BDE(i-1)〜BDE1は
順次パルスを伝播する。そして、逆方向遅延回路列BDA
がノードNBOへパルスを出力し、クロックドライバCIDが
それを増幅して内部クロックCLKIとして出力する。

【００２４】以上に示したように、このクロック再生回
路では、ノードNAIに対してクロックサイクル時間だけ
遅らせるために必要な遅延時間を進行方向遅延回路FDA
内の遅延回路の段数として求め、それと同じだけさらに
逆方向遅延回路BDA内で遅らせる。その結果、外部クロ
ックCLKEを2クロックサイクル分遅延させて、内部クロ
ックCLKIが出力される。

【００２５】さて、図５の動作で、出力を得るまでに要
する時間を考える。遅延モニタDMCの遅延時間をtDMCと
し、遅延回路FDE0〜FDEm及びBDE1〜BDEmの１段当たりの
遅延時間をtDAとする。また、i番目のアービタARB(i-1)
の入力NF(i-1)が立ち上がってから時間Δt後にノードNA
Iが立ち上がるとする。ただし、 Δt<tDA ．．．．．．．．．．．．．．．．．．．．(式１) である。クロックサイクル時間tCKは、ノードNAIのサイ
クルから、 tCK=tDMC+i・tDA+Δt ．．．．．．．．．．．．．．(式２) と表せる。さらに、制御回路MCCでの遅延時間をtMCC、
入力バッファの遅延時間をtCIB、クロックドライバの遅
延時間をtCIDとすると、外部クロックCLKEから内部クロ
ックCLKIまでの遅延時間の合計tDは、 tD=tCIB+tDMC+i・tDA+Δt+tMCC+i・tDA+tCID ．．(式３) となる。図４に示したように、遅延モニタDMCの遅延時
間tDMCは、 tDMC=tCIB+tMCC+tCID ．．．．．．．．．．．．．(式４) となるように設定している。したがって、 tD=2・tCK-Δt ．．．．．．．．．．．．．．．．．(式５) となる。すなわち、内部クロックCLKIは外部クロックCL
KEから2サイクル遅れてほぼ同期して出力される。外部
クロックCLKEの立ち上がりから内部クロックCLKIの立ち
上がりまでのタイミング誤差δは、 δ=-Δt ．．．．．．．．．．．．．．．．．．．．(式６) となる。これは、進行方向遅延回路FDAを通じて制御回
路MCCの出力NMiまでの遅延時間がクロックサイクル時間
tCKに応じて連続的に変化するのに対し、逆方向遅延回
路BDAを伝搬して決まる遅延時間が離散時間的な値をと
るために生ずる。しかし、このタイミング誤差δの幅
は、（式１）から遅延回路FDE0〜FDEm及びBDE1〜BDEmの
１段当たりの遅延時間tDAよりも小さく、tDAはＮＡＮＤ
ゲート２段分の遅延時間なので、十分小さい。ただし、
タイミング誤差δの値自体は、遅延モニタDMCの精度に
依存する。なお、図４に示した遅延モニタでは、MCC内
のアービタARBiでのＮＡＮＤゲート１段分に相当するも
のが含まれていない。これは、遅延モニタMCCからパル
スが伝達される遅延回路BDAiでは、ＮＡＮＤゲート１段
だけで出力NBiへパルスが伝達され、他の遅延回路より
もＮＡＮＤゲート１段分遅延時間が小さいことを補償し
ている。

【００２６】次に、クロックサイクル時間が比較的短い
とき（遅延モニタの遅延時間tDMCに対してクロックサイ
クル時間tCKが少しだけ大きいとき）の動作を、図６を
用いて説明する。この時には、進行方向遅延回路列FDA
から逆方向遅延回路列BDAへのパルスの経路が二つ以上
できることが特長である。図５に示した動作と同様に、
外部クロックCLKEは、クロック入力バッファCIBから遅
延モニタDMCを通じて、進行方向遅延回路列FDA内の遅延
回路FDE0〜FDEmを順次伝播する。ここでも、遅延回路FD
Eiの入力NF(i-1)が立ち上がってから出力NFiが立ち上が
るまでにNAIが2度目の立ち上がりとなるとする。ただ
し、ここでのiは図５に示した動作でのiよりも小さい。
図５に示した動作と同様に、制御回路MCCにより、進行
方向遅延回路列FDA中の遅延回路FDEiから、アービタARB
iと論理回路PCLiを通じて、逆方向遅延回路BDA中の遅延
回路BDEiへの信号経路が生成される。遅延回路BDEiから
BDE(i-1)〜BDE1は順次パルスを伝播し、クロックドライ
バCIDが内部クロックCLKIとして出力する。このとき、
進行方向遅延回路列FDA中で、遅延回路FDEiからFDE(i+
1)〜FDEmにパルスが伝播され続ける。その結果、 tCK<(tDMC+m・tDA)/2 ．．．．．．．．．．．．．．(式７) であるとき、入力NF(j-1)が立ち上がってから出力NFjが
立ち上がるまでにNAIが３度目の立ち上がりとなる遅延
回路ＦＤＥｊが存在する。制御回路MCCにより、遅延回
路FDEjから、アービタARBjと論理回路PCLjを通じて、逆
方向遅延回路BDA中の遅延回路BDEjへの信号経路が生成
される。これは、ノードNAIに対してクロックサイクル
時間の２倍だけ遅らせるために必要な遅延時間を進行方
向遅延回路FDA内の遅延回路の段数として求めた信号経
路である。遅延回路BDEjからBDE(j-1)〜BDE(i+1)は順次
パルスを伝播していく。遅延回路FDEiからFDEjまでの遅
延時間がクロックサイクル時間に相当するため、BDEjか
らBDEiまでの遅延時間もクロックサイクル時間に相当す
る。そのため、ノードNAIの1番目の立ち上がりを遅延回
路FDEjからBDEjへの信号経路を通じて遅延させたパルス
は、ノードNAIの3番目の立ち上がりを遅延回路FDEiから
BDEiへの信号経路を通じて遅延させたパルスとほば同じ
タイミングとなり、この二つが遅延回路BDEiで重ね合わ
されてBDE(i-1)〜BDE1は順次パルスを伝播し、クロック
ドライバCIDが内部クロックCLKIとして出力する。

【００２７】すなわち、進行方向遅延回路列FDAから逆
方向遅延回路列BDAへ、外部クロックCLKEを2クロックサ
イクル分遅延させる信号経路と4クロックサイクル分遅
延させる信号経路との二つの信号経路が生成され、逆方
向遅延回路列BDA内で重ねあわせられる。この二つの信
号経路によるパルスはほとんど同じタイミングであり、
重ねあわせてもタイミング誤差δはほとんど変わらず、
外部クロックCLKEと同期した内部クロックCLKIが得られ
る。

【００２８】このような動作となるのは、遅延回路FDEi
からBDEiへの信号経路が生成されても、進行方向遅延回
路FDA内でパルスの伝播が続くためである。また、逆方
向遅延回路BDA内で進行方向遅延回路FDAからの信号経路
とならない遅延回路がスルーとなることにより実現され
ている。

【００２９】なお、信号経路の個数は、遅延モニタDMC
と進行方向遅延回路列全体の遅延時間(tDMC+m・tDA)とク
ロックサイクル時間tCKとの関係で定まる。場合によっ
ては三つ以上の信号経路が生成されることもありうる。

【００３０】続いて、クロックサイクル時間がさらに短
いとき（遅延モニタの遅延時間tDMCに対してクロックサ
イクル時間tCKが短い時）の動作を、図７を用いて説明
する。この時には、外部クロックCLKEを4クロックサイ
クル分遅延させて内部クロックCLKIを発生させることが
特長である。図５あるいは図6に示した動作と同様に、
外部クロックCLKEは、クロック入力バッファCIBから遅
延モニタDMCを通じて、進行方向遅延回路列FDAへ入力さ
れる。ここで、 tCK<tDMC ．．．．．．．．．．．．．．．．．．．．(式８) であるとき、進行方向遅延回路列FDAの入力ノードNFIが
立ちあがる前に、ノードNAIが2度目の立ち上がりとな
る。この場合、入力NF(i-1)が立ち上がってから出力NFi
が立ち上がるまでにNAIが2度目の立ち上がりとなる遅延
回路FDEiは存在せず、ノードNAIに対してクロックサイ
クル時間だけ遅らせるために必要な遅延時間を進行方向
遅延回路FDA内の遅延回路の段数として求めることはで
きない。しかし、ノードNFIに入力されたパルスは、進
行方向遅延回路列FDA内の遅延回路FDE0〜FDEmを順次伝
播していき、入力NF(j-1)が立ち上がってから出力NFjが
立ち上がるまでにNAIが3度目の立ち上がりとなる遅延回
路FDEjが存在する。ただし、ここでのjは図６に示した
動作でのjよりも小さい。図６に示した動作と同様に、
制御回路MCCにより、進行方向遅延回路列FDA中の遅延回
路FDEjから、アービタARBjと論理回路PCLjを通じて、逆
方向遅延回路BDA中の遅延回路BDEjへの信号経路が生成
される。また、入力NF(k-1)が立ち上がってから出力NFk
が立ち上がるまでにNAIが4度目の立ち上がりとなる遅延
回路FDEkも存在し、遅延回路FDEkからBDEkへの信号経路
も生成される。逆方向遅延回路列BDAは、二つの信号経
路によるパルスを順次伝播していき、これらを重ねあわ
せたパルスをクロックドライバCIDが内部クロックCLKI
として出力する。

【００３１】すなわち、進行方向遅延回路列FDAから逆
方向遅延回路列BDAへ、外部クロックCLKEを4クロックサ
イクル分遅延させる信号経路と6クロックサイクル分遅
延させる信号経路との二つの信号経路が生成され、逆方
向遅延回路列BDA内で重ねあわせられる。なお、信号経
路の個数は、遅延モニタDMCと進行方向遅延回路列全体
の遅延時間(tDMC+m・tDA)とクロックサイクル時間tCKと
の関係で定まる。場合によっては三つ以上の信号経路が
生成されることもありうる。この動作により、外部クロ
ックCLKEを4クロックサイクル分遅延させて内部クロッ
クCLKIを出力でき、クロックサイクル時間tCKが遅延モ
ニタの遅延時間tDMCより短くても動作可能である。

【００３２】クロックサイクル時間tCKが遅延モニタの
遅延時間tDMCとほぼ同じ場合、図６に示したような動作
の領域と、図７に示したような動作の領域の中間とな
り、連続してクロックを出力している間に、動作領域が
切り換わることが有り得る。図6に示した動作でも、外
部クロックCLKEを4クロックサイクル分遅延させる信号
経路が生成されているため、動作領域が切り換わって
も、内部クロックCLKIのパルスが1サイクル抜けてしま
うような恐れはない。

【００３３】なお、クロックサイクル時間がより短く、
外部クロックCLKEを4クロックサイクル分遅延させる信
号経路が生成できない場合には、外部クロックCLKEを6
クロックサイクル分遅延させる信号経路が生成できる。
そのようにして、クロックサイクル時間が非常に短くて
も、構成要素である論理ゲートが正常に動作しさえすれ
ば、外部クロックCLKEにほぼ同期した内部クロックCLKI
を発生できる。

【００３４】以上で説明したクロック再生回路のシミュ
レーション結果を、以下に示す。電源電圧はVCC=1.5[V]
とした。逆方向遅延回路列BDA内の遅延回路数mは30とし
た。外部クロックCLKEの立ち上がりと立ち下がりの時間
はそれぞれ0.5[ns]とした。各論理ゲートの論理しきい
電圧は0.77[V]である。遅延回路FDE0〜FDEm及びBDE1〜B
DEmの遅延時間tDAの遅延時間tDAは約0.4[ns]であり、遅
延モニタDMCの遅延時間tDMCは約2.5[ns]である。

【００３５】まず、図５に示したようなクロックサイク
ル時間が比較的長い場合のシミュレーション結果につい
て説明する。図８は、クロックサイクル時間tCKを7〜8
[ns](周波数125〜142[MHz]）とした場合のタイミング誤
差δを示している。外部クロックCLKEのデューティは、
0.5とした。同図でpulse 3〜6はそれぞれ、外部クロッ
クCLKEのそれぞれ3〜6番目の立ち上がりとほぼ同期した
内部クロックCLKIの立ち上がりについて示している。外
部クロックCLKEの3番目とほぼ同期したpulse 3が得られ
ており、図５に示したように、外部クロックCLKEを2ク
ロックサイクル分だけ遅延させて内部クロックCLKIが出
力されている。タイミング誤差δは前述したように、遅
延時間tDAの範囲に収まっている。ただし、（式６）と
異なり、正負の値をとっている。この理由は、遅延モニ
タDMCでの制御回路MCCの遅延時間の複製が不完全である
ためと考えられる。

【００３６】図９に外部クロックCLKEのサイクル時間tC
Kを5ns(周波数200[MHz]）として、デューティを0.1から
0.9まで0.1刻みで変化させてシュミレーションを行った
結果を示す。デューティが0.2から0.8までは正常に動作
し、タイミング誤差δは-0.3nsから+0.1ns程度に収ま
り、遅延回路の遅延時間tDA程度の範囲内にある。この
時、外部クロックと内部クロックのデューティはほぼ同
じになっている。デューティが0.1と0.9の時、パルス波
形が崩れてアービタの動作が出来なくなり、クロックド
ライバの出力はローレベルのままとなった。このように
アービタが動作しないようなデューティのクロックで
は、それをラッチ回路やフリップフロップ回路の制御に
用いるのは困難であり、そのままクロック再生しても無
意味である。したがって、通常の外部クロックに対して
はデューティに依らず、内部クロックを２サイクル後の
外部クロックに同期させて出力することが可能と言え
る。

【００３７】次に、図６及び図７に示したようなクロッ
クサイクル時間が短い場合のシミュレーション結果につ
いて説明する。図１０は、クロックサイクル時間tCKを2
〜3[ns](周波数333〜500[MHz]）とした場合のタイミン
グ誤差δを示している。外部クロックCLKEのデューティ
は、0.5とした。同図(a)でpulse 3及び4はそれぞれ、外
部クロックCLKEのそれぞれ3番目と4番目の立ち上がりと
ほぼ同期した内部クロックCLKIの立ち上がりについて、
すなわち外部クロックCLKEを2クロックサイクル分だけ
遅延させて得られる内部クロックCLKIについて示してい
る。遅延モニタDMCの遅延時間tDMCは約2.5[ns]であるの
で、クロックサイクル時間tCKを2.4ns以下にした時に
は、外部クロックCLKEの3番目と4番目の立ち上がりとほ
ぼ同期した内部クロックCLKIは得られない。一方、同図
(b)でpulse 5及び6はそれぞれ、外部クロックCLKEのそ
れぞれ5番目と6番目の立ち上がりとほぼ同期した内部ク
ロックCLKIの立ち上がりについて、すなわち外部クロッ
クCLKEを2クロックサイクル分だけ遅延させて得られる
内部クロックCLKIについて示している。こちらは、クロ
ックサイクル時間tCKを遅延モニタDMCの遅延時間tDMCよ
り小さくしても、ほぼ同期したパルスが得られた。すな
わち、外部クロックCLKEを4クロックサイクル分だけ遅
延させて内部クロックCLKIが得られる。図１０(a)及び
(b)共、タイミング誤差δは前述したように、遅延時間t
DA程度の範囲に収まっている。このように、本発明によ
るクロック再生回路は、クロックサイクル時間の広い範
囲で動作可能なことがシミュレーションにより確かめら
れた。

【００３８】＜実施例２＞以上に説明したクロック再生
回路のタイミング精度は、遅延モニタによるCIBやCID等
の遅延時間の複製の精度に大きく依存する。この問題
は、従来のクロック再生回路について前述のIEICE Tran
saction on Electronics, vol. E79-C, no. 6, pp. 798
-807, June 1996に述べられている。そこで、遅延時間
の複製の精度を向上できる遅延モニタDMCの構成例を図
１１に示す。この遅延モニタでは、遅延時間のトリミン
グが可能なことが特長である。図１の制御回路MCC及び
逆方向遅延回路列BDAと同様に構成され、ヒューズ回路F
B、インバータINV2、トリミング制御回路DCC、トリミン
グ遅延回路列DDAからなる。トリミング制御回路DCCはp
個の論理回路DPL1〜DPLpで構成され、トリミング遅延回
路列DDAはp個の遅延回路DDE1〜DDEpで構成される。遅延
回路DDE1〜DDEpは、図１中の進行方向遅延回路列FDA内
の遅延回路FDE0〜FDEm及び逆方向遅延回路列BDA内の遅
延回路BDE1〜BDEmと同じ構成である。インバータINV2
は、遅延回路DDE0〜DDEmの内、最初に信号経路となる遅
延回路でパルスが反転することを補償するために設けら
れている。すなわち、ノードNAIからノードNFIまでの信
号経路が、図４に示した回路と同様に偶数段になるよう
にしている。

【００３９】動作は以下のように行う。ヒューズ回路FB
により、ノードNDC1〜NDCpのいずれか一つ、例えばq番
目のNDCqをハイレベルとし、他をローレベルとしてお
く。これによりトリミング制御回路DCC内で、選択され
た論理回路DPLqにより、インバータINV2からトリミング
遅延回路列DDA内の遅延回路DDEqへ信号経路が形成され
る。クロック入力バッファCIBからノードNAIに出力され
たパルスは、インバータINV2により反転されてノードND
Iに伝達され、論理回路DPLqを通じてノードNDMqに送ら
れる。遅延回路DDEqは、ノードNDMqのパルスを反転して
ノードNDqに出力し、このパルスが順次DDE(q+1)〜DDEp
により伝播され、ノードNFIに出力される。

【００４０】このように遅延モニタを構成することによ
り、トリミング遅延回路列DDA内の遅延回路の個数を切
り換えて遅延時間を調節し、遅延時間の精度を高めるこ
とができる。遅延回路DDE1〜DDEpの遅延時間は、図１中
の進行方向遅延回路列FDA内の遅延回路FDE0〜FDEm及び
逆方向遅延回路列BDA内の遅延回路BDE1〜BDEmと同じで
あり、タイミング誤差δの範囲と同等であるから、この
刻みで遅延時間を制御すれば十分である。

【００４１】＜実施例３＞ここまで説明してきたクロッ
ク再生回路は、外部クロックCLKEを2クロックサイクル
分遅延させて内部クロックCLKIを出力することを基本的
な動作としている。これに対して以下では、外部クロッ
クCLKEを1クロックサイクル分遅延させて内部クロックC
LKIを出力することを基本的な動作とするクロック再生
回路を示す。

【００４２】図１２に、回路構成を示す。図1に示した
クロック再生回路と同様に、クロック入力バッファCI
B、遅延モニタDMC、進行方向遅延回路列FDA、制御回路M
CC、逆方向遅延回路列BDA、クロックドライバCIDで構成
されているが、クロック入力バッファCIBの出力ノード
及び遅延モニタDMCの入力ノードにそれぞれインバータI
NV0，INV1が接続されている点が異なる。即ち、図１の
実施例では遅延モニタと制御回路に入力するクロックは
それぞれ同相の信号であったのに対し、図１２の実施例
では遅延モニタに入力するクロックに対して反転したク
ロック信号NAIbを制御回路MCCに供給することが特徴で
ある。２個の直列インバータINV0，INV1は信号反転と挿
入した信号反転器の遅延を補償をする最も簡便な回路で
あるが、同じ機能を果たす差動増幅器などと置き換える
ことができる。進行方向遅延回路列FDA、制御回路MCC、
逆方向遅延回路列BDAは、図１と同じ構成である。ま
た、クロック入力バッファCIBは図２に示したように、
クロックドライバは図３に示したように、遅延モニタDM
Cは図4あるいは図１１に示したように構成される。

【００４３】このクロック再生回路の基本的な動作を図
１３に従い説明する。同図は、クロックサイクル時間が
比較的長い場合を示している。クロックイネーブル信号
CKEが高レベルになると、外部クロックCLKEは、クロッ
ク入力バッファCIBからインバータINV0により反転され
てノードNAIbに出力される。さらに、インバータINV1に
より再度反転され、遅延モニタDMCを通じて進行方向遅
延回路列FDAに入力される。進行方向遅延回路列FDA内の
遅延回路はノードNFIのパルスを順次伝播し、遅延回路F
DE0〜FDEmの出力ノードNF0〜NFmのパルスが制御回路MCC
に入力され、アービタARB0〜ARBmにより、ノードNAIbの
パルスと立ち上がりのタイミングが比較される。ただ
し、インバータINV0，INV1により、ノードNAIbのパルス
は外部クロックCLKEが遅延し反転したパルスであり、ノ
ードNAIbの立ち上がりは外部クロックCLKEの立ち下がり
が遅延したものである。ここでは、(i+1)番目の遅延回
路FDEiの入力NF(i-1)が立ち上がってから出力NFiが立ち
上がるまでにNAIが2度目の立ち上がりとなる場合を示し
ている。ただし、ここでのiは、図５及び図6でのiとは
異なる。これにより、進行方向遅延回路列FDA中の遅延
回路FDEiから逆方向遅延回路BDA中の遅延回路BDEiへの
信号経路が生成される。遅延回路BDE(i-1)〜BDE1は、順
次パルスを伝播し、クロックドライバCIDがそれを増幅
して内部クロックCLKIとして出力する。

【００４４】このクロック再生回路では、ノードNAIbに
対してローレベルの期間だけ遅らせるために必要な遅延
時間を進行方向遅延回路FDA内の遅延回路の段数として
求め、それと同じだけさらに逆方向遅延回路BDA内で遅
らせる。その結果、デューティが0.5であれば、外部ク
ロックCLKEを1クロックサイクル分遅延させて、内部ク
ロックCLKIが出力される。したがって、進行方向遅延回
路FDA及び逆方向遅延回路BDAの遅延時間は、それぞれ外
部クロックCLKEのサイクル時間の半分以上であれば、正
常に動作する。このため、長いクロックサイクル時間で
も動作可能である。

【００４５】このクロック再生回路でも、図１に示した
クロック再生回路と同様に、クロックサイクル時間が短
くなると、外部クロックから内部クロックまでのクロッ
クサイクル数をクロックサイクル時間に応じて自動的に
切り換えられる。すなわち、ノードNFIが立ち上がる前
にノードNAIbが立ち上がれば、ノードNAIbの2度目の立
ち上がりと進行方向遅延回路列FDAの出力の1度目の立ち
上がりをアービタが比較する。その結果、ノードNAIbに
対して1.5クロックサイクルだけ遅らせるために必要な
遅延時間を進行方向遅延回路FDA内の遅延回路の段数と
して求められ、それと同じだけさらに逆方向遅延回路BD
A内で遅らせる。したがって、外部クロックCLKEを3クロ
ックサイクル分遅延させて、内部クロックCLKIが出力さ
れる。このようにして、クロックサイクル時間が短くて
も、外部クロックCLKEにほぼ同期した内部クロックCLKI
を発生できる。

【００４６】以上に説明したクロック再生回路は、2個
のＮＡＮＤゲートにより構成したアービタにより、二つ
のパルスの立ち上がりのタイミングを比較することによ
り、動作を行う。2個のＮＯＲゲートにより構成したア
ービタを用いても、これまで説明してきたような効果を
持つクロック再生回路を実現できる。その場合、アービ
タは二つのパルスの立ち下がりのタイミングを比較する
ので、それに合わせて他の回路ブロックの構成を修正す
れば良い。

【００４７】＜実施例４＞次に、以上で説明したクロッ
ク再生回路の応用例を示す。図１４は、シンクロナスＤ
ＲＡＭの構成例を示している。同図で、CRCはクロック
再生回路で、図１あるいは図１２に示したように構成さ
れる。ARY0〜ARY3はメモリアレーであり、ワード線WLと
データ線DLの所望の交点に配置され1個のＭＯＳトラン
ジスタと1個のキャパシタで構成されたメモリセルMC、
データ線DLに接続されたセンスアンプSA、ワード線WLを
駆動するワードドライバWD等で構成される。また、DOB0
及びDOB1はデータ出力バッファであり、メモリアレーAR
Y0及びARY2から読み出されたデータをDOB0で、ARY1及び
ARY3から読み出されたデータをDOB0で出力する。その他
の回路ブロックは省略している。

【００４８】本発明によるクロック再生回路は、クロッ
クサイクル時間の広い範囲で動作するので、シンクロナ
スＤＲＡＭのように広い動作周波数範囲が求められる半
導体装置に好適である。また、大容量化に伴うチップサ
イズの拡大やデータレートの向上のためのバス幅の拡大
などにより、内部クロックの負荷が重くなりクロックド
ライバの遅延時間が大きくなっても、短いクロックサイ
クル時間で動作できるため、今後のシンクロナスＤＲＡ
Ｍの高速化・大容量化に適する。例えば図１４のよう
に、データ出力バッファがチップ内の離れた位置に配置
されていると、それらへのクロック信号の駆動回路の負
荷が大きくなるが、本発明によるクロック再生回路は十
分対応可能である。

【００４９】図１５は、シンクロナスＤＲＡＭ要部のブ
ロック図で、カラム（Ｙ）系リードパス（データ読み出
し経路）の構成例を示している。同図で、ロウ系（Ｘ）
及びライトパス（データ書き込み経路）は省略してい
る。同図の左側に示した信号名はシンクロナスＤＲＡＭ
で標準的に備える入出力端子を示している。端子名の末
尾の“b”は反転信号を示している。クロック入力端子C
LKEから入力される外部クロックを基準として動作する
ことが通常のＤＲＡＭと比べた際の特徴である。、前記
外部クロックの入力は、クロックイネーブル入力端子CK
Eにより制御される。アドレス入力端子ADDからは特に制
限されないがアドレスマルチ方式で、ロウアドレス、カ
ラムアドレス、及びバンクアドレスが入力される。ロウ
及びカラムアドレスを順次入力するためにロウアドレス
ストローブコマンド入力端子ＲＡＳｂ、カラムアドレス
ストローブコマンド入力端子ＣＡＳｂをもつ。スタティ
ック型メモリセルを持ち外部クロックを基準として動作
するシンクロナスＳＲＡＭは、アドレスマルチ方式では
無いので、このRASbとCASbを除いたものと考えることが
できる。他にメモリチップを選択するためにチップ選択
入力端子CSb、データの書き込みを制御するためのライ
トイネーブルコマンド入力端子WEbがある。メモリの出
力データはデータ出力端子Doutから出力されるが、この
端子は図示しないデータの入力端子と兼用されることが
多い。上述した入力端子の信号はクロック入力端子から
入力される外部クロックのタイミングに応じて取り込ま
れる。

【００５０】ADBはアドレスカウンタの機能を有するア
ドレスバッファ、PYDはプリＹデコーダ、CDはコマンド
デコーダ、CKBはクロックバッファである。また、DLe，
DLoはデータ線、SAe，SAoはデータ線DLe，DLoの信号を
増幅するセンスアンプ、YGe，YGoはセンスアンプSAe，S
Aoをサブ入出力線SIOe，SIOoに接続するＹゲート、IOS
e，IOSoはサブ入出力線SIOe，SIOoをメイン入出力線MIO
e，MIOoに接続する入出力線スイッチ、YDe，YDoはＹ選
択線YSe，YSoによりＹゲートYGe，YGoを選択するＹデコ
ーダ、MAe，MAoはメイン入出力線MIOe，MIOoの信号を増
幅するメインアンプであり、これらは多数設けられるが
簡単のため一部のみが示されている。CRCはクロック再
生回路で、図１あるいは図１２に示したように構成され
る。RDCはリードデータ制御回路で、リードデータラッ
チRDLe，RDLoとリードデータセレクタRDSで構成され
る。DOBはデータ出力バッファで、データ出力ラッチDOL
とデータ出力ドライバDODで構成される。リードデータ
制御回路RDC及びデータ出力バッファDOBはそれぞれ、1
サイクルに出力されるデータのビット数と同じ個数だけ
設けられるが、ここでは簡単のため1個だけ示してい
る。

【００５１】図１６のタイミングチャートに従い、図１
５のシンクロナスＤＲＡＭのリード動作を説明する。同
図は、2ビットずつプリフェッチしてパイプライン動作
し、ＣＡＳレイテンシCLが6で、4ビットのバーストリー
ドを行う場合を示している。アクティベイトコマンドに
よるロウ系の動作はすでに完了しているものとする。外
部からのクロックエネーブル信号CKEbにより、クロック
バッファCKBが動作しており、内部クロックCLK0がコマ
ンドデコーダCD等に供給されている。クロックバッファ
CKBは内部クロックと外部クロックとのタイミングを合
わせる機能を持たず、この内部クロックCLK0は外部クロ
ックCLKEと同じ周期であるが位相差は大きい。外部クロ
ックCLKEの立ち上がりに合わせ、制御信号CSb，RASb，C
ASb，WEbの組み合わせによりリードコマンドRがコマン
ドデコーダCDに取り込まれ、コマンドデコーダCDが制御
信号CNT0，CNT1，CNT2，CNT3，CNT4により各回路ブロッ
クを制御する。また、クロックエネーブル信号CKEによ
りクロック再生回路CRCが起動される。リードコマンドR
と同時に外部アドレスADDのアドレス信号aがアドレスバ
ッファADBに取り込まれ、Ｙアドレスのアドレス信号a
0，a1がプリＹデコーダPYDへ出力される。ここで、a0，
a1は先頭アドレスとその次のアドレスであり、2ビット
ずつプリフェッチしているので2サイクル分のアドレス
が同時に出力される。その1クロックサイクル後に、プ
リＹデコーダPYDは最初の2サイクル分のプリデコードさ
れたアドレス信号をＹアドレスバスPYAe，PYAoに出力す
る。このアドレス信号に従い、ＹデコーダYDe，YDoがＹ
選択線YSe，YSoによりＹゲートYGe，YGoを選択し、セン
スアンプSAe，SAoから信号がサブ入出力線SIOe，SIOo及
び入出力線スイッチIOSe，IOSoを通じてメイン入出力線
MIOe，MIOoに伝達され、メインアンプMAe，MAoで増幅さ
れる。2ビットプリフェッチを行うので、このメモリア
レー部の動作には2クロックサイクル時間をかけ、2クロ
ックサイクル後に、メインアンプMAe，MAoは、読み出さ
れたデータをリードバスRDe，RDoに出力する。その1ク
ロックサイクル後にリードデータラッチRDLe，RDLoでデ
ータをラッチし、リードデータセレクタRDSで1クロック
サイクル毎に切り換えながら、データ出力バッファDOB
へ送る。すなわち、リードコマンドが投入された後の内
部クロックCLK0の最初の立ち上がりから4クロックサイ
クル後にリードデータラッチRDLe，RDLoでデータをラッ
チする。ここで、コマンドデコーダCDによりクロック再
生回路CRCを起動してから、外部クロックCLKEの最初の
立ち上がりから4クロックサイクル後に、内部クロックC
LKIが外部クロックCLKEとタイミングを合わせて出力さ
れる。この内部クロックCLKIによりデータ出力ラッチDO
Lのタイミングが制御され、データ出力ドライバDODが出
力データDoutを出力する。

【００５２】このように、外部クロックCLKEとタイミン
グを合わせた内部クロックCLKIをデータ出力の制御に用
いることにより、外部クロックCLKEの立ち上がりからデ
ータ出力までのクロックアクセス時間tACを小さくでき
る。本発明によるクロック再生回路は、クロックエネー
ブル信号CLKEを投入してから数クロックサイクル遅れで
内部クロックCLKIを発生させることができるので、この
ようにリードコマンドが外部から投入されてからクロッ
ク再生回路を起動することができ、待機時の消費電力を
小さくできる。例えば、図１６に示したようにＣＡＳレ
イテンシCLが6の時、クロック再生回路CRCが4クロック
サイクル遅れで内部クロックCLKIを発生させても、デー
タの出力に間に合う。クロックサイクル時間が比較的長
くＣＡＳレイテンシが小さい場合にも、図１２に示した
クロック再生回路は最小1クロックサイクル遅れで内部
クロックを発生できるので対応できる。なお、ＣＡＳレ
イテンシにクロック再生が間に合わない場合には、リー
ドコマンドではなくアクティベイトコマンドからクロッ
ク再生回路を起動しておくことで対応することもでき
る。

【００５３】一方、コマンドデコーダなどに供給する内
部クロックを、クロック再生回路CRCを用いずにクロッ
クバッファCKBで発生させることにより、外部からクロ
ックエネーブル信号CKEbによりクロックバッファが起動
されたらすぐに動作を開始できる。

【００５４】なお、図１５では、コマンドデコーダCD等
に用いる内部クロックCLK0を発生するクロックバッファ
CKBと、出力バッファDOBに用いる内部クロックCLKIを発
生するクロック再生回路CRCが独立しているように示し
たが、部分的に共有することも可能である。例えば、外
部クロックCLKEが小振幅伝送されている場合に、チップ
内の一般的な動作電圧と同じ電圧振幅にするための差動
アンプを共有化できる。それにより、回路規模を削減
し、消費電力とレイアウト面積を低減できる。

【００５５】ここでは、シンクロナスＤＲＡＭに本発明
を適用した場合を示したが、外部クロックに同期してデ
ータの入出力を行う同期式のメモリであれば、他のメモ
リでも好適である。例えば、入力端子と出力端子がそれ
ぞれ交差結合された２つのインバータ（ＣＭＯＳインバ
ータ、あるいは抵抗負荷型インバータ）からなるメモリ
セルを持つ同期式のスタティック・ランダム・アクセス・
メモリ（ＳＲＡＭ）に応用しても、同様な効果が得られ
る。

【００５６】

【発明の効果】外部クロックから内部クロックまでのク
ロックサイクル数をクロックサイクル時間に応じて自動
的に切り換えながら、外部クロックをその周期に応じて
遅延させて内部クロックを発生させる機能を有すること
により、回路規模が小さく、待機時に動作を停止してお
くことが可能で、外部クロックとの誤差が小さく、なお
かつ動作周波数範囲が広いクロック再生回路が実現され
る。その結果、高速に動作し消費電力が小さい半導体装
置が実現される。

【図面の簡単な説明】

【図１】本発明によるクロック再生回路の構成例を示す
図。

【図２】クロック入力バッファの構成例を示す図。

【図３】クロックドライバの構成例を示す図。

【図４】遅延モニタの構成例を示す図。

【図５】クロックサイクル時間が比較的長い場合の動作
を示す図。

【図６】クロックサイクル時間が比較的短い場合の動作
を示す図。

【図７】クロックサイクル時間がさらに短い場合の動作
を示す図。

【図８】クロックサイクル時間が比較的長い場合の動作
のシミュレーション結果を示す図。

【図９】タイミング誤差のデューティ依存性作のシミュ
レーション結果を示す図。

【図１０】クロックサイクル時間が短い場合の動作のシ
ミュレーション結果を示す図。(a) 2サイクル後までの
内部クロックの特性。(b) 3サイクル以後の内部クロッ
クの特性。

【図１１】遅延モニタの別な構成例を示す図。

【図１２】本発明によるクロック再生回路の別な構成例
を示す図。

【図１３】図１２のクロック再生回路の動作を示す図。

【図１４】本発明によるシンクロナスＤＲＡＭの構成例
を示す図。

【図１５】本発明によるシンクロナスＤＲＡＭの要部ブ
ロック図。

【図１６】本発明によるシンクロナスＤＲＡＭの動作タ
イミングを示す図。

【符号の説明】

CLKE…外部クロック、CLKI…内部クロック、CKE…クロ
ック制御信号、CIB…クロック入力バッファ、CID…クロ
ックドライバ、DMC…遅延モニタ、FDA…進行方向遅延回
路列、MCC…制御回路、BDA…逆方向遅延回路列、FDE0〜
FDEm…進行方向遅延回路列内の遅延回路、ARB0〜ARBm…
制御回路内のアービタ、PCL1〜PCLm…制御回路内の論理
回路、BDE1〜BDEm…逆方向遅延回路列内の遅延回路、NA
I…クロック入力バッファの出力ノード、NF0〜NFm…進
行方向遅延回路列の出力ノード、NQ0〜NQm…制御回路内
のアービタの出力ノード、NM1〜NMm…制御回路の出力ノ
ード、NB2〜NBm…逆方向遅延回路列の内部ノード、NBO
…逆方向遅延回路列の出力ノード、δ…外部クロックと
内部クロックのタイミング誤差、tCK…クロックサイク
ル時間、tDMC…遅延モニタの遅延時間、tDA…遅延回路
の遅延時間、tCIB…クロック入力バッファの遅延時間、
tCID…クロックドライバの遅延時間、FB…ヒューズ回
路、DCC…トリミング制御回路、DDA…トリミング遅延回
路列、DPL1〜DPLp…トリミング制御回路内の論理回路、
DDE1〜DDEp…トリミング遅延回路列内の遅延回路、INV
0，INV1，INV2…インバータ、CRC…クロック再生回路、
ARY0〜ARY3…メモリアレー、DOB0，DOB1，DOB…データ
出力バッファ、WL…ワード線、DL，DLe，DLo…データ
線、MC…メモリセル、SA，SAe，SAo…センスアンプ、WD
…ワードドライバ、ADB…アドレスバッファ、CD…コマ
ンドデコーダ、CKB…クロックバッファ、DOL…データ出
力ラッチ、DOD…データ出力ドライバ、ADD…外部アドレ
ス、CSb，RASb，CASb，WEb…シンクロナスＤＲＡＭの制
御信号、CKEb…シンクロナスＤＲＡＭのクロックエネー
ブル信号、CLK0…クロックバッファCKBにより出力され
る内部クロック、Dout…出力データ、PYD…プリＹデコ
ーダ、YDe，YDo…Ｙデコーダ、YA…Ｙアドレス、PYAe，
PYAo…Ｙアドレスバス、YSe，YSo…Ｙ選択線、YGe，YGo
…Ｙゲート、SIOe，SIOo…サブ入出力線、IOSe，IOSo…
入出力線スイッチ、MIOe，MIOo…メイン入出力線、CNT
0，CNT1，CNT2，CNT3，CNT4…制御信号、MAe，MAo…メ
インアンプ、RDe，RDo…リードバス、RDC…リードデー
タ制御回路、RDLe，RDLo…リードデータラッチ、RDS…
リードデータセレクタ、CL…ＣＡＳレイテンシ、tAC…
クロックアクセス時間。

───────────────────────────────────────────────────── フロントページの続き (72)発明者青木正和東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者野田浩正東京都小平市上水本町五丁目20番１号株式会社日立製作所半導体事業部内 (72)発明者木村勝高東京都国分寺市東恋ケ窪一丁目280番地株式会社日立製作所中央研究所内

Claims

【特許請求の範囲】

【請求項１】外部クロックを受けて、前記外部クロック
に同期した内部クロックを発生するクロック再生回路を
有する半導体装置において、前記クロック再生回路は、前記外部クロックを受けるクロック入力バッファと、前記内部クロックを出力するクロックドライバと、前記クロック入力バッファの出力を受けて所定の遅延時
間を加えて出力する遅延モニタと、前記遅延モニタの出力を受ける第１の遅延回路列と、前記クロックドライバに接続された第２の遅延回路列
と、前記クロック入力バッファの出力と前記第１の遅延回路
列の出力とに応じて前記第２の遅延回路列を制御する制
御回路とを含み、前記クロック再生回路は、前記外部クロックが入力して
から前記内部クロックを出力するまでの遅延時間を、前
記外部クロックの周期に応じて、前記外部クロックの周
期の整数倍に切り換えることを特長とする半導体集積回
路。
【請求項２】請求項１に記載の半導体装置において、前
記外部クロックが入力してから前記内部クロックを出力
するまでの遅延時間は、前記外部クロックの周期の偶数
倍であることを特長とする半導体装置。
【請求項３】請求項２に記載の半導体装置において、前
記外部クロックが入力してから前記内部クロックを出力
するまでの遅延時間は、前記外部クロックの周期の２倍
であることを特長とする半導体装置。
【請求項４】請求項１に記載の半導体装置において、前
記クロック再生回路は更に、前記クロック入力バッファ
と前記遅延モニタとの間に設けられ、前記クロック入力
バッファの出力を受けて反転出力と非反転出力とを出力
する回路を備え、前記クロック入力バッファの出力に代えて、前記非反転
出力は前記遅延モニタに入力され、前記反転出力は前記
制御回路に入力され、前記外部クロックが入力してから前記内部クロックを出
力するまでの遅延時間は、前記外部クロックの周期の奇
数倍であることを特長とする半導体装置。
【請求項５】請求項４に記載の半導体装置において、前
記外部クロックが入力してから前記内部クロックを出力
するまでの遅延時間は、前記外部クロックの周期とほぼ
等しいことを特長とする半導体装置。
【請求項６】請求項１に記載の半導体装置において、前
記外部クロックの周期は、前記遅延モニタの前記所定の
遅延時間よりも小さいことを特長とする半導体装置。
【請求項７】外部クロックを受けて、前記外部クロック
に同期した内部クロックを再生するクロック再生回路を
有する半導体装置において、前記クロック再生回路は、前記外部クロックを受けるクロック入力バッファと、前記内部クロックを出力するクロックドライバと、前記クロック入力バッファの出力を受けて所定の遅延時
間を加えて出力する遅延モニタと、前記遅延モニタの出力を受ける第１の遅延回路列と、前記クロックドライバに接続された第２の遅延回路列
と、前記クロック入力バッファの出力と前記第１の遅延回路
列の出力とに応じて前記第２の遅延回路列を制御する制
御回路とを含み、前記制御回路は、前記第１の遅延回路列から前記第２の
遅延回路列へ複数の信号経路を生成し、前記第２の遅延回路列は、前記制御回路で生成された複
数の信号経路を通じた信号を重ねあわせることにより、
前記外部クロックを遅延させて前記内部クロックを発生
させることを特長とする半導体装置。
【請求項８】請求項７に記載の半導体装置において、前
記第１の遅延回路列は、複数の第１の遅延回路を有し、
前記第２の遅延回路列は、複数の第２の遅延回路を有
し、前記第１の遅延回路の遅延時間と、前記第２の遅延
回路の遅延時間とは、実質的に等しいことを特長とする
半導体装置。
【請求項９】外部クロックを受けて、前記外部クロック
に同期した内部クロックを再生するクロック再生回路を
有する半導体装置において、前記クロック再生回路は、前記外部クロックが入力され内部基準クロックを出力す
るクロック入力バッファと、前記内部基準クロックを受けて所定の遅延時間を加えて
出力する遅延モニタと、前記遅延モニタの出力を受け、それぞれ遅延量が異なる
複数の遅延クロック信号を出力する第１の遅延回路列
と、前記複数の遅延クロック信号に対応させて設けられた複
数の第１入力端子及び複数の第１出力端子と、第２入力
端子とを有し、前記複数の第１入力端子にそれぞれ入力
される前記複数の遅延クロック信号のうち前記第２入力
端子に入力される内部基準クロックとの位相が最も近い
遅延クロック信号を少なくとも１個選択して、この選択
された遅延クロック信号が入力した前記第１入力端子に
対応する前記第１出力端子から前記内部基準クロックを
出力する信号経路を形成し、その他の前記第１出力端子
から所定のレベルの信号を出力する制御回路と、前記複数の第１出力端子の出力を対応する複数の第３入
力端子に受けて、入力された前記第３入力端子の位置に
応じた遅延時間を加えた信号を出力する第２の遅延回路
列と、前記第２遅延回路列の出力を受けて、前記内部クロック
を出力するクロックドライバとを含むことを特徴とする
半導体装置。
【請求項１０】請求項９に記載の半導体装置において、前記制御回路は、複数のアービタを含み、前記複数のア
ービタの一方の入力には前記複数の第１入力端子にそれ
ぞれ接続され、前記複数のアービタの他方の入力には前
記第２入力端子に共通に接続されることを特長とする半
導体装置。
【請求項１１】請求項１０に記載の半導体装置におい
て、前記複数のアービタのそれぞれは、それぞれその入力と
出力が互いに交差結合された２個のＮＡＮＤゲートであ
ることを特長とする半導体装置。
【請求項１２】請求項１０に記載の半導体装置におい
て、前記制御回路は、前記複数のアービタのうち隣接する２
個のアービタの出力がそれぞれに入力されてその出力が
前記複数の第１出力端子と各々接続される複数の論理演
算回路を含み、前記論理演算回路は入力される２つの入力信号のレベル
が同じ時には前記所定のレベルの信号を出力し、入力さ
れる２つの入力信号のレベルが異なる時に前記内部基準
クロックを通過させることを特長とする半導体装置。
【請求項１３】請求項９に記載の半導体装置において、
前記複数の第１入力端子にそれぞれ入力される前記複数
の遅延クロック信号のうち前記第２入力端子に入力され
る内部基準クロックとの位相が最も近い遅延クロック信
号を２個選択して、この選択された遅延クロック信号が
入力した前記第１入力端子に対応する前記第１出力端子
から前記内部基準クロックを出力する２個の信号経路を
形成することを特徴とする半導体装置。
【請求項１４】請求項９記載の半導体装置において、前
記前記遅延モニタは、ヒューズ回路と、トリミング制御
回路と、第３の遅延回路列とを含み、前記ヒューズ回路
により前記遅延モニタの遅延時間が可変されることを特
徴とする半導体装置。
【請求項１５】一定の周期を持つ外部クロックを受け
て、前記外部クロックに同期した内部クロックを再生す
るクロック再生回路を有する半導体装置において、前記
クロック再生回路は、前記外部クロックを受けるクロック入力バッファと、前記内部クロックを出力するクロックドライバと、前記クロック入力バッファの出力を受けて所定の遅延時
間を加えて出力する遅延モニタと、前記遅延モニタの出力を受ける第１の遅延回路列と、前記クロックドライバに接続された第２の遅延回路列
と、前記クロック入力バッファの出力と前記第１の遅延回路
列の出力とに応じて前記第２の遅延回路列を制御する制
御回路とを含み、前記遅延モニタは、ヒューズ回路と、トリミング制御回
路と、第３の遅延回路列とを含み、前記ヒューズ回路に
より前記遅延モニタの遅延時間が可変されることを特徴
とする半導体装置。
【請求項１６】請求項１５に記載の半導体装置におい
て、前記第１の遅延回路列は、複数の第１の遅延回路からな
り、前記第２の遅延回路列は、複数の第２の遅延回路からな
り、前記第３の遅延回路列は、複数の第３の遅延回路からな
り、前記第１の遅延回路の遅延時間と、前記第２の遅延回路
の遅延時間と、前記第３の遅延回路の遅延時間とは、実
質的に同じであることを特長とする半導体装置。
【請求項１７】請求項１ないし１６に記載の半導体装置
は更に、前記外部クロックに応じてデータが入力され、
前記クロック再生回路により形成された内部クロックに
応じてデータを出力するメモリを含むことを特長とする
半導体装置。
【請求項１８】請求項１７に記載の半導体装置におい
て、前記メモリは、1個のＭＯＳトランジスタと1個のキャパ
シタで構成された複数のダイナミック型メモリセルを含
むことを特長とする半導体装置。
【請求項１９】請求項１７に記載の半導体装置におい
て、前記メモリは、交差結合された２つのインバータを含む
スタテイック型メモリセルを含むことを特長とする半導
体装置。