KR100334480B1 - 개선된 버스트 모드 동작을 위하여 반도체 기억장치에서 사용하 - Google Patents

개선된 버스트 모드 동작을 위하여 반도체 기억장치에서 사용하 Download PDF

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KR100334480B1
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Abstract

신속한 파이프라인 동작을 달성하기 위하여 버스트 (burst) 모드능력을 구비한 반도체 기억장치 (100)가 개시되어 있다. 선입선출 버퍼 (FIFO)와 같은 신호지연장치 (104)는, 메모리셀 어레이 (102)의 데이터 판독회로와 출력버퍼 (106) 사이에 배치된다. 신호지연장치 (104)는 병렬접속된 복수의 기억회로 (206-0, 206-1)로 구성된다. 데이터값은 입력제어신호 (DSEL0-DSEL1)에 의해 기억회로 (206-0, 206-1) 중에서 선택된 것으로 입력되고 출력제어신호 (OSEL0-OSEL1)에 의해 기억회로 (206-0, 206-1) 중에서 선택된 것으로부터 출력된다. DSEL0-DSEL1 및 OSEL0-OSEL1 신호는 계수신호 (OCNT0-OCNT1)에 응하여 생성된다.

Description

개선된 버스트 모드 동작을 위하여 반도체 기억장치에서 사용하기 위한 신호지연장치 {SIGNAL DELAY DEVICE FOR USE IN SEMICONDUCTOR STORAGE DEVICE FOR IMPROVED BURST MODE OPERATION}
본 발명은 일반적으로 신호지연회로에 관한 것으로, 특히 버스트 모드동작을 갖는 기억장치의 출력경로로 병합된 지연회로에 관한다.
최근에, 설계접근법과 제조공정의 진보로 중앙처리장치 (CPU)의 속도가 빨라졌다. 동시에, 가장 흔한 형태의 메인 시스템 기억장치인 다이나믹 랜덤 액세스 메모리 (DRAM)의 속도는 훨씬 더디게 증가하였다. 그 결과, DRAM이 언제나 충분히 빠른 속도로 CPU로 판독데이터를 제공하거나, CPU로부터 기입데이터를 수신할 수 있는 것은 아니다. CPU와 느린 속도의 메모리 장치 (예컨대 DRAM)의 속도차를 해결하는 한가지 방법은 캐시 메모리를 이용하는 것이다.
캐시 메모리는 일반적으로 메인 메모리보다 상당히 더 작지만, 훨씬 더 빠른 속도로 동작할 수 있다. 캐시 메모리는 단일 CPU 집적회로 (칩)의 일부이거나, CPU에 외부적으로 접속된 별도의 장치일 수 있다. 전형적인 캐시 메모리는 메인 메모리 내에 기억된 일부 데이터의 복사를 유지하여, 캐시 메모리로의 신속한 액세스를 가능하게 한다. 상기 복사는 보통 페이지로 정렬되고, 각 페이지는 연속적인 범위의 어드레스를 점유한다.
캐시 메모리를 이용하는 전형적인 시스템의 동작에서, CPU는 기계적으로 캐시 메모리로의 판독 액세스를 할 것이다. 소망의 데이터가 캐시 메모리 내에 존재하면, 데이터는 CPU에 의해 사용된다. 소망의 데이터가 CPU 내에 존재하지 않으면, 소망의 데이터는 메인 메모리로부터 캐시 메모리로 (페이지 형태로) 새롭게 복사된다. 또한, 한 페이지의 데이터가 캐시 메모리 내에서 변경되는 경우에, 이 페이지는 메인 메모리로 다시 기입되어야 할 것이다. 그러므로, 전체 시스템 속도는 데이터가 메인 메모리로부터 캐시 메모리로 기입될 수 있는 속도에 의존할 수 있다. 이에 따라, 메인 메모리를 형성하는 장치는, 캐시 메모리로 그리고 캐시 메모리로부터 연속적인 어드레스값으로 구성된 데이터 스트링을 고속 전송할 수 있는 것이 바람직하다.
메인 메모리와 캐시 메모리 사이에서의 데이터 전달의 바람직한 방법은 '버스트 전송 (burst transfer)' 방법이다. 버스트 전송에서, 메인 메모리 내의 초기 (베이스) 어드레스가 지정되고나서, 데이터 스트링은 기준클록과 동기하여 출력 (또는 기입동작의 경우에는 입력)된다. 상기 데이터 스트링의 길이를 '버스트 길이'라고 한다. 버스트 전송을 제공할 수 있는 메모리 타입의 일례는 동기 DRAM (SDRAM)이다. SDRAM은 기준클록과 동기하여 동작하는데, 기준클록과 동기하여 어드레스를 래칭 (latching)하고 데이터 액세스를 제공한다.
버스트 전송은 SDRAM에서 바람직한데, 그 이유는 이러한 전송이 다른 DRAM 접근법보다 더 신속한 총 데이터 스루풋을 제공할 수 있기 때문이다. 예를 들면, 범용 (즉, 비동기) DRAM의 한 유형은 '패스트 페이지 모드 (fast page mode)' DRAM이다. 패스트 페이지 모드 DRAM은 어드레스를 수신하고, 이에 응하여 출력데이터를 제공한다. 어드레스의 인가와 패스트 페이지 모드 DRAM의 출력에서의 데이터의 출현 사이의 시간을 흔히 '어드레스 액세스 시간'이라고 한다. 고속 패스트 페이지 모드 DRAM은 20 나노세컨드 (ns) (50 MHz의 동작속도)의 어드레스 액세스 시간을 가질 수 있다.
버스트 DRAM의 경우, 최초 데이터집합의 액세스는 범용 DRAM과 동일한 일반적인 방식으로 수행된다. 그 결과, 단일 데이터집합 (한 어드레스로부터 생기는 데이터)을 액세스할 때, SDRAM은 범용 DRAM 이상의 속도상의 큰 장점을 제공하지는 않는다. 그러나, 일단 SDRAM이 최초 데이터집합을 액세스하면, 특정 어드레스 순서에서의 차후의 각 데이터집합은 범용 DRAM보다 더 신속한 속도로 액세스될 수 있다. 이것은, 버스트 SDRAM 내의 복수의 데이터집합을 동시에 처리하므로써 달성되고, 그리하여 연속적인 데이터집합이 더 빠른 유지된 속도로 입력 또는 출력될 수 있다. 그 결과, 데이터가 버스트 SDRAM으로 입력되거나 버스트 SDRAM으로부터 출력될 수 있는 주파수는 100MHz 이상일 수 있다. 이 유지된 속도를 '버스트 전송 주파수'라고 한다. 최대 액세스 속도는 SDRAM의 기준클록을 최대 버스트 전송 주파수로 동작시키므로써 얻어진다.
버스트 액세스는 순차적인 그룹의 데이터집합에 대해 더 빠른 속도를 제공할 수 있지만, 상기에서 지적되었듯이, 최초 데이터집합 (즉, 버스트 시퀀스의 제 1 데이터집합)으로의 액세스는 범용 DRAM 액세스 이상의 속도상의 큰 장점을 제공하지는 않는다. 그 결과, 명령입력이 1기준클록기간에 버스트 SDRAM에 인가될 때, 데이터집합이 SDRAM의 출력에서 사용가능하기 전에 다수의 클록기간이 경과할 것이다. 명령입력의 인가와 출력데이터의 출현 사이의 클록기간수를 'CAS 레이턴시'라고 한다. CAS 레이턴시라는 용어는, 흔히 데이터 액세스 동작을 개시하기 위해 사용되는 열 어드레스 스트로브 (CAS) 신호일 때 사용된다.
SDRAM은 통상 프로그래머블 CAS 레이턴시를 제공할 수 있다. 즉, SDRAM이 최소 CAS 레이턴시를 가질 수 있으며, CAS 레이턴시는, 원한다면, 하나 이상의 기준클록기간씩 증가되거나 감소될 수 있다. 다른 다양한 동작 파라미터 뿐만 아니라, CAS 레이턴시 값은 하나 이상의 소정의 명령을 SDRAM 내의 '모드 레지스터'에 인가하므로써 통상 설정된다.
프로그래머블 CAS 레이턴시가 존재하는 한가지 이유는, 동작속도의 범위를 조절하는 것이다. SDRAM 내에서, CAS 신호의 활성화 후에 내부 어드레스를 생성하는데 필요한 시간은 어드레스 액세스 시간으로 간주될 수 있다. 어드레스 액세스 시간은 SDRAM 내의 디코더 및 관련 회로가 동작하는 속도를 나타내고, 기준클록신호와 무관할 수 있다. 그 결과, 기준클록 주파수의 변동은, 가장 효율적인 SDRAM 동작을 보장하기 위해 CAS 레이턴시의 변화를 필요로 할 수 있다. 예를 들면, 몇몇 버스는 최대 버스트 전송 주파수에서 동작 불가능할 수 있다. 이러한 경우에, SDRAM에 대한 기준클록은 비교적 느릴 것이다. 최소 어드레스 액세스 시간은 1기준클록기간 내에 해당할 수 있다. 그러나, 기준클록이 최대 버스트 전송 주파수로 동작하는 경우에, 최소 어드레스 액세스 시간은 2클록기간 이상보다 더 클 수도 있다. 결과적으로, SDRAM CAS 레이턴시는 증가될 것이다.
SDRAM이 버스트 모드로 동작가능하게 하기 위하여 여러가지 접근법이 개발되어 왔다. 두가지 흔한 접근법은 '파이프라인' 시스템과 '프리펫치 (prefetch)' 시스템이다. 파이프라인 시스템은 통상 일련의 회로 스테이지 (stage)를 포함하는데, 각각은 기준클록과 동기하여 기능한다. 이런 식으로, 어드레스 정보와 데이터는 다양한 회로 스테이지를 따라 시프트되고, 결국 출력 스테이지로부터 연속적인 기준클록주기에서 출력되는 데이터로 된다. 프리펫치 시스템은 처음에 다중 데이터집합을 본질적으로 병렬방식으로 '프리펫치'한다. 그리고나서 다중 데이터집합은 연속적인 기준클록주기에서 직렬방식으로 계속해서 출력된다.
도 13 을 참조하면, 타이밍도는 종래의 파이프라인 시스템에서의 판독동작을 도시하여 설명되어 있다. 이 타이밍도는 2회의 연속적인 버스트 판독동작을 설명하는데, 각각의 버스트 길이와 CAS 레이턴시는 4 이다. 파이프라인 시스템은 4 스테이지를 포함하는데, 즉, 인가된 어드레스 (ADD)를 수신하고, 버스트에서의 연속적인 어드레스 (YADD)를 나타내는 내부 어드레스의 시퀀스를 생성하는 제 1 스테이지; 내부 어드레스를 프리디코드하여 프리디코드된 어드레스 (PYADD)를 생성하는 제 2 스테이지; 프리디코드된 어드레스를 SDRAM 내의 어레이에 인가하여, SDRAM 내부의 입/출력 (IO) 버스에서 구동되는 입/출력 신호 (IOBUS)로 되는 제 3 스테이지; 그리고 SDRAM 외부의 시스템 데이터 버스에서 데이터 신호 (DQ)를 구동하는 제 4 스테이지이다.
제 1 판독 액세스는 시간 T1에서 액티브 판독 명령 (Read)과 동기하여 제 1 베이스 어드레스 (Aa0)의 인가로 시작한다. 도 13 의 특례에서, 판독명령은 행 어드레스 스트로브 신호 (/RAS), 열 어드레스 스트로브 신호 (/CAS), 기입 이네이블 신호 (/WE), 그리고 칩 선택신호 (/CS)를 포함하는 4개의 신호의 조합에 의해 생성된다.
시간 T1과 T2 사이에서, 인가된 어드레스는 제 1 스테이지에 의해 처리되어 내부 베이스 어드레스 (YADD=Aa0)가 생성된다.
시간 T2와 T3 사이에서, 프리디코더는 프리디코드된 베이스 어드레스 (PYADD=Aa0)를 만들어 낸다. 거의 동시에, 제 1 스테이지는 4개의 어드레스 버스트 시퀀스의 제 2 버스트 어드레스 (YADD=Aa1)를 생성한다.
시간 T3과 T4 사이에서, 제 3 스테이지의 결과, 베이스 어드레스 (Aa0)에대응하는 데이터집합은 내부 IO선 (IOBUS=Da0) 상에 출력된다. 동일한 일반 시간에, 제 2 스테이지의 프리디코더는 제 2 프리디코드된 버스트 어드레스 (PYADD=Aa1)를 만들고, 제 1 스테이지는 내부의 제 3 버스트 어드레스 (YADD=Aa2)를 생성한다.
시간 T4와 T5 사이에서, 제 4 스테이지의 결과, 베이스 출력 데이터집합은 SDRAM의 데이터핀 (DQ=Aa0) 상에서 구동된다. 최종 내부 버스 어드레스는 제 1 스테이지 (YADD=Aa3)에 의해 생성되고, 제 3 프리디코드된 어드레스는 제 2 스테이지 (PYADD=Aa2)에 의해 생성되고, 그리고 제 3 스테이지의 결과, 제 2 데이터집합은 IO선 (IOBUS=Da1) 상에 놓인다.
이런 식으로, 인가된 어드레스 정보는 파이프라인 방식으로 처리되고, 그리하여 다중 어드레스 또는 데이터집합은 장치를 통해 전달되지만, 결코 동일 스테이지에서 출현하지는 않는다. 기준클록과 동기하여 각 단계를 제어하므로써, 어드레스/데이터 충돌은 방지되고, 데이터집합은 기준클록과 동기하여 출력된다.
도 14 를 참조하면, 타이밍도는 종래의 프리펫치 시스템에서의 판독동작을 도시하고, 각각은 버스트 길이가 4, CAS 레이턴시가 3, 그리고 프리펫치수가 2이다. 프리펫치 시스템은 인가된 어드레스 (ADD)를 수신하고, 이에 응하여, 프리펫치수 (이러한 특별한 경우에는, 2)와 동일한 내부 어드레스쌍 (YADD)을 생성한다. 그리고나서 내부 어드레스는 본질적으로 병렬로 처리된다. 내부 어드레스에 응하여, 2개의 프리디코드된 어드레스 (PYADD(E))와 (PYADD(O))는 병렬로 생성된다. 병렬 프리디코드된 어드레스는 병렬 IO 버스 (IOBUS(E), IOBUS(O))에 놓이는 대응 출력 데이터집합으로 된다. 따라서, 프리펫치회로는 다중 액세스 동작이 병렬로 일어나게 하는 병렬 어드레스 및/또는 데이터 처리회로를 포함한다. 마지막으로, 다중 데이터집합을 병렬로 액세스하고나서, 병렬 데이터집합은 SDRAM 출력핀 (DQ)에서 순차적으로 출력된다.
도 14 의 제 1 판독 액세스는 시간 T1에서 액티브 판독명령 (Read)과 함께 제 1 베이스 어드레스 (Aa0)의 인가로 시작한다. 도 14 의 특례에서, 판독명령은 도 13 과 관련하여 기술된 것과 동일한 방식으로 생성된다.
시간 T1과 T2 사이에서, 인가된 제 1 베이스 어드레스 (Aa0)는 내부 어드레스쌍 (Aa0/Aa1)을 생성하도록 처리된다. 그리고나서 어드레스쌍 (Aa0/Aa1)은 병렬로 처리되어 대략 시간 T2에서 병렬 프리디코드된 어드레스 (PYADD(E)=Aa0, PYADD(O)=Aa1)를 생성한다.
시간 T2와 T3 사이에서, 병렬 프리디코드된 어드레스는 병렬 IO 버스 (IOBUS(E)=Da0, IOBUS(O)=Da1)에서의 출력데이터집합으로 된다. 그리고나서 병렬 데이터집합은 본질적으로 직렬방식으로 출력되는데, 데이터집합 (Da0)은 시간 T4에서 사용가능하고 데이터집합 (Da1)은 시간 T5에서 사용가능하다.
이런 식으로, 인가된 어드레스 정보에 응하여, 프리펫치 시스템은 데이터집합을 병렬로 액세스할 것이다. 그리고나서 병렬데이터집합은 기준클록과 동기하여 직렬방식으로 출력될 것이다.
상기의 파이프라인 및 프리펫치 아키텍쳐가 메모리 장치에 증가된 버스트 전송주파수를 제공할 수 있지만, 훨씬 더 빠른 버스트 전송주파수를 얻는 것이 바람직하다.
파이프라인 시스템에서, 버스트 전송주파수는 장치 내에서 스테이지수를 증가시키므로써 최대화될 수 있다. 동시에, 가장 느린 스테이지가 파이프라인 시스템의 최대속도를 결정함에 따라, 각 스테이지에 의해 수행된 처리량도 감소되어야 한다. 불행하게도, 스테이지에 의해 수행된 처리를 더 감소시키기는 어려울 수 있다. 게다가, 스테이지수의 증가는 다양한 스테이지를 접속하기 위해 사용된 회로의 크기의 바람직하지 않은 증가를 가져올 수 있다. 결과적으로, 스테이지수는 실제적인 제한인 3 내지 4개를 가질 수 있다.
프리펫치 시스템에서, 버스트 전송주파수는 병렬로 처리되는 어드레스/데이터집합수를 증가시키므로서 증가될 수 있다. 이러한 접근법은 병렬 스테이지수의 증가를 가져온다. 이것은 장치의 주변영역을 증가시킬 수 있는데, 이것은 바람직하지 않은 현상인데, 왜냐하면 가능한 한 작은 칩크기를 갖는 장치를 제조하려는 것이 공통의 설계목표이기 때문이다. 더 많은 수의 어드레스/데이터 집합을 처리하려는데 있어서의 추가적인 장애는, 더 작은 수의 데이터집합으로의 액세스가 불가능하다는 점이다. 따라서, 병렬 액세스의 크기가 증가함에 따라, 시스템이 메모리를 액세스하는 자유의 정도는 감소된다. 이것은 시스템성능에 불리한 영향을 줄 수 있다. 이러한 이유로, 병렬처리의 정도는 일반적으로 둘 또는 셋으로 제한된다.
CPU 및 다른 시스템 장치의 속도를 증가시키는 견지에서, 상기와 같은 시스템 제한을 극복하는 몇가지 방법에 도달하여 기억장치에서 더 빠른 버스트 전송주파수를 제공하는 것이 바람직할 것이다.
개시된 실시예에 따르면, 반도체 기억장치는 데이터집합의 고속 버스트 모드 독출을 제공한다. 데이터집합은 데이터집합이 동기방식으로 동작하는 출력버퍼에 출력될 수 있을 때까지 신호지연장치 내에 일시적으로 기억된다.
본 실시예의 일태양에 따르면, 신호지연장치는 병렬로 접속된 다수의 데이터 레지스터를 포함한다. 데이터값은 입력제어신호에 따라 데이터 레지스터에 입력되고, 출력제어신호에 따라 데이터 레지스터로부터 출력된다. 입력제어신호와 출력제어신호는 공통의 신호발생기의 출력에 응하여 생성된다.
본 실시예의 다른 태양에 따르면, 데이터 레지스터는 입력단자에 결합된 제 1 트랜스퍼 게이트를 포함하는데, 제 1 트랜스퍼 게이트는 입력제어신호에 의해 제어된다. 제 1 트랜스퍼 게이트의 출력은 제 1 인버터의 입력에 접속되고, 제 1 인버터의 출력은 제 2 인버터의 입력과 제 2 트랜스퍼 게이트의 입력에 모두 접속된다. 제 2 인버터의 출력은 제 1 트랜스퍼 게이트의 출력에 접속된다. 제 2 트랜스퍼 게이트는 출력단자에 결합된다.
본 실시예의 또 다른 태양에 따르면, 데이터 레지스터는 입력단자에 접속된 입력을 갖는 플립플롭회로와, 입력제어신호를 수신하는 제어클록입력을 포함한다. 플립플롭회로는 입력제어신호와 동기하여 입력단자로부터의 값을 유지한다. 데이터 레지스터는 플립플롭회로의 출력단자에 접속된 입력을 갖는 제 2 트랜스퍼 게이트를 더 포함한다. 제 2 트랜스퍼 게이트는 출력제어신호에 의해 제어된다.
본 실시예의 또 다른 태양에 따르면, 신호발생기는 계수값을 생성하는 카운터와, 계수값을 계수신호로 디코딩하는 디코더를 포함한다.
본 실시예의 또 다른 태양에 따르면, 신호발생기는 바이너리 형태로 계수값을 출력한다. 바이너리 계수값은 입력제어신호와 출력제어신호로 디코딩된다.
본 실시예의 또 다른 태양에 따르면, 신호지연장치는 두 개의 데이터 레지스터를 포함한다. 계수값은 입력제어신호를 수신하는 입력 인버터와 출력제어신호를 수신하는 출력 인버터에 의해 디코딩된다. 한 레지스터는 입력 및 출력제어신호를 수신하고, 반면에 다른 레지스터는 반전된 입력제어신호 및 반전된 출력제어신호를 수신한다.
본 실시예의 또 다른 태양에 따르면, 신호지연장치의 기억 레지스터는 입력제어신호와 출력제어신호에 의해 제어되고, 입력제어신호의 활성화와 출력제어신호의 활성화 사이에 소정의 기간이 있다.
본 실시예의 또 다른 태양에 따르면, 동일 레지스터의 입력 및 출력제어신호의 활성화 사이의 소정기간은 카운터의 다른 디코딩된 출력으로부터 입력 및 출력제어신호를 생성하므로써 만료된다.
본 실시예의 또 다른 태양에 따르면, 입력제어신호의 활성화 및 출력제어신호의 활성화 사이의 기간의 지속을 선택하기 위한 구조가 제공된다.
본 실시예의 또 다른 태양에 따르면, 기간지속의 선택을 이네이블 (enable)하는 구조는 다수의 스위치 네트워크를 포함한다. 스위치 네트워크는 다른 디코딩된 클록 출력이 입력 및 출력제어신호를 생성하도록 사용될 수 있게 한다.다른 스위치 네트워크를 활성화 시키므로써, 다른 기간지속이 선택될 수 있다.
본 실시예의 또 다른 태양에 따르면, 반도체 기억장치는, 외부입력신호에 응하여 기억된 데이터를 판독하는 판독회로와, 병렬로 배치된 다수의 기억 레지스터를 갖는 신호지연장치를 포함한다. 판독회로로부터의 데이터는 입력제어신호에 따라 선택된 기억 레지스터 내에 기억되고, 기억 레지스터로부터의 출력은 출력제어신호에 따른다. 반도체 기억장치는 기준클록에 응하여 계수신호를 제공하는 카운터, 계수신호에 응하여 입력제어신호를 생성하는 입력제어부, 그리고 계수신호에 응하여 출력제어신호를 생성하는 출력제어부를 포함한다. 입력 및 출력제어부는 판독회로로부터의 주어진 데이터집합을 처리하기 위하여 기준클록의 다른 에지 (edge)에 응하여 동작한다. 이런 식으로, 판독회로는, 다중처리단계가 동일한 시스템 클록주기에 응하여 달성되는 파이프라인 시스템으로서 구성될 수 있다.
본 실시예의 또 다른 태양에 따르면, 신호지연장치 내의 레지스터는 상호 다른 입력 및 출력제어신호에 의해 제어될 수 있거나, 또는 달리, 공통의 입력 및 출력제어신호에 의해 제어될 수 있다.
본 실시예의 또 다른 태양에 따르면, 반도체 기억장치는 신호지연장치에 접속된 출력버퍼를 더 포함한다. 출력버퍼는 기준클록의 주어진 클록에지에서의 신호지연장치로부터 수신된 데이터를 출력한다. 주어진 데이터집합에 대해, 판독회로는 출력버퍼가 아닌 다른 기준클록에지에 응하여 동작한다.
본 실시예의 또 다른 태양에 따르면, 소정수의 기준클록기간은 주어진 데이터집합에 대해 판독회로의 활성화와 출력버퍼의 활성화 사이에 경과한다. 신호지연장치는 소정수와 동일한 다수의 레지스터를 포함한다.
본 실시예의 또 다른 태양에 따르면, 반도체 기억장치는 신호지연장치와 입력제어부 사이에 또는 신호지연장치와 출력제어부 사이에 디코딩 장치를 포함한다. 디코딩 장치는 카운터로부터 출력된 카운터값을 디코딩한다.
본 실시예의 또 다른 태양에 따르면, 반도체 기억장치는 신호지연장치 내의 레지스터수와 동일한 다수의 상태를 갖는 카운터를 포함한다. 카운터의 상태는 기준클록에 응하여 변하고 다수의 계수신호로서 출력된다. 입력제어부는 계수 신호를 지연시키는 다수의 계수지연회로를 포함한다. 입력제어부 내의 래치회로는 지연된 계수신호를 수신하고, 판독 클록신호에 응하여 이들을 래칭하여 입력제어신호를 생성한다. 출력제어부는 계수신호를 사용하여 출력제어신호를 생성한다.
본 발명의 또 다른 태양에 따르면, 반도체 기억장치는 신호지연장치 내의 레지스터수와 동일한 다수의 상태를 갖는 카운터를 포함한다. 카운터의 상태는 기준클록에 응하여 변하고 한 계수신호로서 출력된다. 입력제어부는 계수신호를 지연시키는 계수지연회로와, 계수신호를 반전하는 인버터를 포함한다. 래치회로는 지연되고 반전된 계수신호를 수신하고, 판독 클록신호에 응하여 이것을 래칭하여 입력제어신호를 생성한다. 출력제어부는 계수신호를 사용하여 출력제어신호를 생성한다.
본 발명의 또 다른 태양에 따르면, 반도체 기억장치는 신호지연장치 내의레지스터수와 동일한 다수의 상태를 갖는 카운터를 포함한다. 카운터의 상태는 기준클록에 응하여 변하고 다수의 계수신호로서 출력된다. 입력제어부는 계수신호를 지연시키는 다수의 계수지연회로를 포함한다. 입력제어부 내의 래치회로는 지연된 계수신호를 수신하여, 이것을 판독클록신호에 응하여 래칭하여 입력제어신호를 생성한다. 게다가, 스위치회로는 래치회로와 지연회로 사이에 놓인다. 스위치회로는 어느 지연된 계수신호가 어느 래치회로에 결합되는지를 결정한다. 출력제어부는 계수신호를 사용하여 출력제어신호를 생성한다.
본 실시예의 또 다른 태양에 따르면, 반도체 기억장치는 기준클록에 응하여 판독클록신호를 생성하는 판독 클록발생기를 포함한다. 반도체 기억장치는 판독클록과 이네이블 신호의 논리곱을 취하여 판독기간의 지속의 표시를 제공하는 논리곱 회로를 더 제공한다. 이 표시는 카운터 회로에 인가되어 판독기간 중에 계수신호를 생성한다. 출력제어신호는 계수신호와 이네이블 신호의 논리곱을 이용하여 출력제어신호를 생성한다. 그 결과, 입력 및 출력제어신호만이 판독기간 중에 동작한다.
도 1 은 본 발명의 제 1 실시예를 도시하는 반도체 기억장치의 블록도이다.
도 2 는 도 1 의 반도체 기억장치에서 사용될 수 있는 선입선출 버퍼(FIFO)를 도시하는 타이밍도이다.
도 3 은 도 1 의 반도체 기억장치의 동작을 도시하는 타이밍도이다.
도 4 는 제 1 실시예에서의 FIFO 입력제어신호와 FIFO 출력제어신호 사이의 관계를 도시하는 타이밍도이다.
도 5 는 본 발명의 제 2 실시예를 도시하는 반도체 기억장치의 블록도이다.
도 6 은 도 5 의 반도체 기억장치에서 사용될 수 있는 FIFO를 도시하는 개략도이다.
도 7 은 도 5 의 반도체 기억장치의 동작을 도시하는 타이밍도이다.
도 8 은 본 발명의 제 3 실시예를 도시하는 반도체 기억장치의 블록도이다.
도 9 는 도 8 의 반도체 기억장치에서 사용될 수 있는 FIFO를 도시하는 개략도이다.
도 10 은 CAS 레이턴시 (latency) '3'에 대해 도 8 의 반도체 기억장치의 동작을 도시하는 타이밍도이다.
도 11 은 CAS 레이턴시 '4'에 대해 도 8 의 반도체 기억장치의 동작을 도시하는 타이밍도이다.
도 12 는 제 3 실시예에 따라 CAS 레이턴시 '3'과 CAS 레이턴시 '4' 모두에 대해, 제 3 실시예에서의 FIFO 입력제어신호와 FIFO 출력제어신호 사이의 관계를 도시하는 타이밍도이다.
도 13 은 종래의 파이프라인 시스템의 독출동작을 도시하는 타이밍도이다.
도 14 는 종래의 프리펫치 시스템의 독출동작을 도시하는 타이밍도이다.
*도면의 주요부분에 대한 부호의 설명*
102 : 메모리셀 어레이 104 : 신호지연장치
106 : 출력버퍼 108 : 지연회로
112 : 논리게이트 114 : 카운터
116 : 입력제어부 122 : 출력제어부
본 발명의 상세한 다양한 실시예가 다수의 블록도 및 타이밍도와 관련하여 기술될 것이다.
도 1 내지 도 3 을 참조하면서, 제 1 실시예가 기술된다. 도 1 은 제 1 실시예에 따른 반도체 기억장치의 블록도이다. 도 2 는 도 1 의 제 1 실시예에서 사용될 수 있는 신호지연장치의 개략도이다. 제 1 실시예의 특별 배치에서,신호지연장치는 선입선출 (FIFO)이다. 도 3 은 제 1 실시예의 동작을 도시하는 타이밍도이다.
다음의 제 1 실시예의 기술에서, 기억장치는 열 어드레스 스트로브 (CAS)가 3이고 버스트 길이가 4라고 가정된다. 물론, 이 값들은 프로그램가능하고, 제 1 실시예 또는 이에 관련된 다른 실시예를 제한하는 것으로 해석되어서는 안된다.
도 1 을 참조하면, 제 1 실시예는 일반적인 참고문자 100 으로 표시되고, 메모리셀 어레이 (102)를 포함하는 것으로 도시되어 있다. 메모리셀 어레이 (102)는 행과 열을 갖는 매트릭스 형태로 배치된 메모리셀로 구성된다. 동일 열의 메모리셀은 하나 이상의 디지트 선에 접속된다. 내부의 열 어드레스 신호에 응하여, 열 어드레스 디코더 (도시되지 않음)는 디지트 선 집합을 선택할 것이다. 선택된 디지트 선에 접속된 메모리셀로부터의 데이터는 메모리셀 어레이 (102) 내의 센스 증폭기 (도시되지 않음)에 의해 증폭될 것이다. 그리고나서 증폭된 데이터는 판독/기입 버스 (RWBUS)에 출력될 것이다.
RWBUS는 신호지연장치 (104)에 결합된다. 신호지연장치 (104)는 데이터 버스 (OUT)에 의해 출력버퍼 (106)에 결합된다. 출력버퍼 (106)는 외부접속 (DQ)의 출력데이터를 제공한다. 외부접속은, 일례로서, 집적회로의 출력핀이어도 된다.
제 1 실시예는 신호지연장치 (104)에 앞서 비동기방식으로 어드레스 정보와 데이터를 처리하므로써 액세스 시간의 개선을 제공한다. 즉, 판독명령의 인가로부터 RWBUS상의 출력데이터의 출현까지, 내부의 비동기 클록 (ICLK)으로 비동기적으로 처리가 수행된다. (ICLK 신호는 시스템 타이밍에 사용되는 기준클록신호와 동기한다.) 동시에, 출력버퍼 (106)는 ICLK 신호와 동기하여 출력데이터를 제공한다. 메모리셀 어레이 (102)의 비동기 출력데이터와 출력버퍼 (106)에 의해 제공된 동기 데이터 사이의 데이터충돌은 신호지연장치 (104)에 의해 해결된다.
상기와 같이, 제 1 실시예 (100)에서, 신호지연장치 (104)는 FIFO이다. 신호지연장치 (104)로 사용될 수 있는 FIFO의 일례는 도 2 에 도시되어 있고, 일반적인 참고문자 200 으로 표시된다. FIFO는 RWBUS상의 입력데이터집합을 수신하여, OUT 버스에서 선입선출 방식으로 이들을 출력한다.
도 1 의 배치에서, FIFO는 CAS 레이턴시 - 1과 동일한 다수의 데이터집합을 유지할 수 있기만 하면 된다. 그러므로, 제 1 실시예는 CAS 레이턴시가 3인 것으로 기술될 것이기 때문에, FIFO는 총 깊이가 2이다 (즉, 언제든지 최대 2개의 데이터집합을 기억할 수 있다). 이러한 FIFO 깊이는, 다중 데이터집합이 액세스될 때 데이터가 연속적으로 출력될 것임을 보장하도록 돕는다.
이에 따라, 도 2 에 도시된 FIFO (200)는 제 1 레지스터 (202-0)와 제 2 레지스터 (202-1)를 포함하는 것으로 도시되어 있다. 두 레지스터 (202-0, 202-1)는 주기적으로 사용되고, 본질적으로 ICLK 신호에 동기된다. 따라서, 제 1 레지스터 (202-0)로의 액세스가 일어날 것이고, 다음에 제 2 레지스터 (202-1), 그 다음에 제 1 레지스터 (202-0) 등등으로의 액세스가 일어날 것이다.
각 레지스터 (202-0, 202-1)는 제 1 트랜스퍼 게이트 (204-0, 204-1), 기억회로 (206-0, 206-1), 그리고 제 2 트랜스퍼 게이트 (208-0, 208-1)를 포함하는 것으로 도시되어 있다. 제 1 트랜스퍼 게이트 (204-0, 204-1)는 RWBUS상의 데이터를 그 각각의 기억회로 (206-0, 206-1)에 결합시킨다. 제 2 트랜스퍼 게이트 (208-0, 208-1)는 그 각각의 기억회로 (206-0, 206-1)로부터의 데이터를 OUT 버스로 결합시킨다 (그리고 계속하여 출력버퍼쪽으로).
도 2 의 특별배치에서, 제 1 트랜스퍼 게이트 (204-0, 204-1)는 RWBUS와 기억회로 (206-0, 206-1) 사이에 배치된 소스-드레인 경로를 갖는 n채널 절연게이트 전계효과 트랜지스터 (IGFET)를 포함한다. 제 1 트랜스퍼 게이트 (204-0)는 그 n채널 트랜지스터의 게이트에 결합된 DSEL0 신호를 가지므로써 제 1 FIFO 입력제어신호 (DSEL0)에 의해 제어된다. 마찬가지로, 제 1 트랜스퍼 게이트 (204-1)는 그 n채널 트랜지스터의 게이트에 결합된 DSEL1 신호를 가지므로써 제 2 FIFO 입력제어신호 (DSEL1)에 의해 제어된다.
도 2 의 특별 FIFO (200)의 기억회로 (206-0, 206-1)는 크로스 결합된 인버터 쌍에 의해 형성된 래치인 것으로 도시되어 있다. 따라서, 각 기억회로 (206-0, 206-1)는 제 1 인버터 (210-0, 210-1)와 제 2 인버터 (212-0, 212-1)를 포함한다. 제 1 인버터 (210-0, 210-1) 각각은 각각의 제 1 트랜스퍼 게이트 (204-0, 204-1)에 결합된 입력과 각각의 제 2 트랜스퍼 게이트 (208-0, 208-1)에 결합된 출력을 갖는다. 역으로, 제 2 인버터 (212-0, 212-1) 각각은 각각의 제 2 트랜스퍼 게이트 (208-0, 208-1)에 결합된 입력과 각각의 제 1 트랜스퍼 게이트 (204-0, 204-1)에 결합된 출력을 갖는다.
도 2 의 특별배치에서, 제 2 트랜스퍼 게이트 (208-0, 208-1)는 제 1 트랜스퍼 게이트 (204-0, 204-1)와 유사하고, 각각은 n채널 IGFET를 포함한다. 각 n채널 IGFET는 각각의 기억회로 (206-0, 206-1)와 OUT 버스 사이에 배치된 소스-드레인 경로를 갖는다. 제 2 트랜스퍼 게이트 (208-0)는 n채널 트랜지스터의 게이트에 인가된 OSEL0 신호를 가지므로써 제 1 FIFO 출력제어신호 (OSEL0)에 의해 제어된다. 제 2 트랜스퍼 게이트 (208-1)는 n채널 트랜지스터의 게이트에 인가된 제 2 FIFO 출력제어신호 (OSEL1)에 의해 제어된다.
바람직한 실시예 FIFO (200)에서, FIFO 입력제어신호 (DSEL0, DSEL1)는 제 1 트랜스퍼 게이트 (204-0) 또는 제 1 트랜스퍼 게이트 (204-1)가 한번에 선택되도록 기능하여, RWBUS로부터의 데이터를 래칭한다. 마찬가지로, FIFO 출력제어신호 (OSEL0, OSEL1)는 제 2 트랜스퍼 게이트 (208-0) 또는 제 2 트랜스퍼 게이트 (208-1)가 한번에 선택되어 OUT 버스상으로 데이터를 출력하도록 기능한다.
그러므로, 도 2 에서 설명된대로, 바람직한 FIFO 신호지연장치는 RWBUS와 OUT 버스 사이에 병렬로 배치된 레지스터 (202-0, 202-1)를 포함한다. 도 2 에 도시된 FIFO (200) 배치는 데이터집합의 단일 비트의 FIFO 처리를 도시하고, 이러한 FIFO (200) 하나는 데이터집합의 각 비트를 위해 존재한다는 것이 이해된다. 도 2 의 FIFO (200)로의 RWBUS 접속은 또한 FIFO (200)로의 입력단자로 간주될 수도 있다. 마찬가지로, FIFO (200)로의 OUT 버스접속은 출력단자로 간주될 수 있다.
병렬 레지스터를 갖는 바람직한 FIFO 배치는 종래의 FIFO 구조 이상의 장점을 제공한다. 종래의 FIFO 구조는 전형적으로 직렬로 배치된 다수의 래치회로를 포함한다. 이러한 종래의 접근법은 도 1 에서 도시된 것과 같은 기억장치에서의 사용을 위해서는 부적절할 수 있다. 상기된 바와 같이, 프로그래머블 CAS 레이턴시는 기억장치에서 바람직한 특색이다. 그러나, 종래의 FIFO가 사용되는 경우에는, CAS 레이턴시에서의 변화는, 사용된 스테이지수의 변화 뿐만 아니라, 레지스터를 통해 데이터를 직렬로 전달하기 위해 더 복잡한 제어장치를 필요로 할 것이다. 예를 들면, 종래의 FIFO 는 직렬배치된 네 개의 레지스터를 포함하고, CAS 레이턴시 3 인 경우에, 단지 두개의 레지스터가 사용된다고 할지라도, FIFO를 통해 데이터를 전달하는데 필요한 시간은 본 발명의 바람직한 FIFO보다 더 길 것이고, 데이터는 출력되기 위해 남은 두개의 레지스터를 통해 전달하여야 할 것이다. 이것은 CAS 레이턴시가 증가하여도 직렬 스테이지수가 증가할 필욕 없는 바람직한 실시예 FIFO (200) 와는 대조적이다. 이런 식으로, 바람직한 FIFO (200)는 종래의 FIFO보다 더 빠른 속도와 더 큰 유연성을 제공할 수 있다.
다시 도 1 을 참조하면, 제 1 실시예 (100)는 지연회로 (108)를 더 포함하는 것으로 도시되어 있다. 지연회로 (108)는 내부 클록신호 (ICLK)를 수신한다. ICLK 신호는 외부 소스로부터 바람직한 실시예 (100)에 인가된 기준클록신호 (도시되지 않음)로부터 생성되고 동기한다. 지연회로 (108)는 ICLK 신호에 지연을 도입하여 지연된 내부 클록신호 (ICLK1)를 생성한다. 도 1 의 특별배치에서, 지연회로 (108)에 의해 도입된 지연은 메모리셀 어레이 (102)로부터 RWBUS로 데이터집합을 출력하는데 필요한 시간과 일치한다.
제 1 실시예 (100)는 판독 동기신호 발생기 (110)를 더 포함한다. 판독 동기신호 발생기 (110)는 ICLK1 신호와 판독 이네이블 신호 (RWADEN)를 수신하여, 판독 동기신호 (YRD)를 제공한다. 판독 동기신호 발생기 (110)는 READEN 신호와 ICLK1 신호가 모두 액티브 (하이 (high))일 때 액티브 YRD 신호를 생성한다.
ICLK 신호와 READEN 신호는 또한 논리게이트 (112)에 인가된다. 논리게이트 (112)는 ICLK와 READEN 신호의 논리곱인 카운트업 (countup) 신호 (OCNTCK)를 생성한다. 도 1 의 특별배치에서, 논리게이트 (112)는 2-입력 AND 게이트이다.
OCNTCK 신호는 카운터 (114)에 인가되고, 이것은 신호지연장치 (104)에서의 레지스터 스테이지수와 동일한 수로 주기적으로 계수하는 계수 수를 생성한다. 따라서, 제 1 실시예 (100)가 두 스테이지를 갖는 신호지연장치 (104)를 갖기 때문에, 이것은 '0'부터 '1'까지 주기적으로 계수하고나서, 다시 한번 '0'부터 '1'까지 계수하기 시작한다. 도 1 의 배치에서, 카운터 (114)에 의해 생성된 계수는 카운터에 의해 레지스터 스테이지수 (이 경우에는 , 2)와 동일한 다수의 계수 신호로 디코딩된다. 따라서, 두 계수신호 (OCNT0, OCNT1)는 카운터 (114)로부터 출력되고, 주어진 시간에 한 계수신호만이 활성화 (하이로 감)된다. 이런 식으로, 0의 계수값은 하이인 OCNT0 신호로 디코딩되고 로우 (low)인 OCNT1 신호로 디코딩된다. 계수값 1 은 OCNT0 신호를 로우로 디코딩하고 OCNT1 신호를 하이로 디코딩한다. 물론, 계수주기는 0 또는 1 의 계수값으로 시작할 수도 있다.
신호지연장치 (104)로의 입력은 입력제어부 (116)에 의해 제어된다. 이에 따라, 메모리셀 어레이 (102)에 의해 RWBUS상으로 출력된 데이터는 입력제어부 (116)에 의해 생성된 입력제어신호에 따라 신호지연장치 (104)로 래칭된다. 도 1 의 바람직한 신호지연장치 (104)는 FIFO이므로, 입력제어부 (116)는 'FIFO' 입력제어부 (116)로서 개념화될 수 있다. 이 배치에서, 입력제어부 (116)는 FIFO 내의 각 스테이지에 대응하는 입력제어신호를 생성할 것이다. 그러므로, 입력제어신호에 의해 활성화된 레지스터만이 입력데이터를 래칭할 것이다.
바람직한 실시예 (100)의 입력제어부 (116)는 두 개의 계수지연회로 (118-0, 118-1)를 포함하는 것으로 도시되어 있다. 계수지연회로 (118-0)는 소정의 시간만큼 OCNT1 신호를 지연시켜 하나의 입력제어 계수신호 (DCNT0)를 생성한다. 마찬가지로, 계수지연회로 (118-1)는 소정의 시간만큼 OCNT0 신호를 지연시켜 다른 입력제어 계수신호 (DCNT1)를 생성한다.
입력제어부 (116)는, 신호지연장치 (104) 내부로 데이터를 래칭하기 위해 사용되는 입력제어신호를 생성하기 위해 래치회로 (120-0, 120-1)를 더 포함한다. 특히, 래치회로 (120-0)는 YRD 신호의 상승에지에 응하여 DCNT0 신호를 래칭하여, 제 1 입력제어신호 (DSEL0)를 생성한다. 래치회로 (120-1)는 YRD 신호의 상승에지에 응하여 DCNT1 신호를 래칭하여, 제 2 입력제어신호 (DSEL1)를 생성한다. DSEL0와 DSEL1 신호는 신호지연장치 (104)에 인가되어 RWBUS상으로 출력되는 데이터를 래칭한다.
신호지연장치 (104)가 FIFO일 때, 도 2 에 설명된대로 DSEL0와 DSEL1 신호는 FIFO에 인가된다.
신호지연장치 (104)로부터의 데이터 출력은 출력제어부 (122)에 의해 제어된다. 이에 따라, 데이터는 출력제어부 (122)에 의해 생성된 출력제어신호에 응하여 신호지연장치 (104)에 의해 OUT 버스상에 놓여진다. 도 1 의 바람직한 신호지연장치 (104)는 FIFO이므로, 출력제어부 (122)는 'FIFO' 출력제어부 (122)인 것으로서 개념화될 수 있다. 이 배치에서, 출력제어부 (122)는 FIFO 내의 각 스테이지에 대응하는 출력제어신호를 생성할 것이다. 따라서, 출력제어신호에 의해 활성화된 레지스터만이 OUT 버스상에 출력데이터를 제공할 것이다.
제 1 실시예 (100)의 출력제어부 (122)는 다수의 출력제어 논리게이트를 포함하는데, 한 논리게이트는 각 계수신호에 대응한다. 따라서, 도 1 의 특별배치에서, 출력제어부 (122)는 계수신호 (OCNT0 또는 OCNT1)를 각각 수신하는 2개의 출력제어 논리게이트 (124-0, 124-1)를 포함한다. 또한, 출력제어 논리게이트 (124-0, 124-1)는 모두 READEN 신호를 입력으로서 수신한다. 제 1 실시예 (100)에서, 출력제어 논리게이트 (124-0, 124-1)는 AND 게이트이다. 따라서, 출력제어 논리게이트 (124-0)는 OCNT0 및 READEN 신호의 논리곱인 출력제어신호 (OSEL0)를 제공하고, 출력제어 논리게이트 (124-1)는 OCNT1 및 READEN 신호의 논리곱인 출력제어신호 (OSEL1)를 제공한다. OSEL0 및 OSEL1 신호는 신호지연장치 (104)에 인가되어 신호지연장치 (104)로부터 OUT 버스에 데이터를 제공한다.
신호지연장치 (104)가 FIFO일 때, 도 2 에서 설명된대로 OSEL0 및 OSEL1 신호는 FIFO에 인가된다.
신호지연장치 (104)에 의해 OUT 버스에 놓인 데이터는 출력 동기신호(ICLKOE)에 응하여 출력버퍼 (106)에 의해 출력된다. ICLKOE 신호는 ICLK 신호와 동기하도록 생성된다. 제 1 실시예 (100)에서, ICLKOE 신호는 소정지연기간만큼 지연된 READEN 신호와 ICLK 신호의 논리곱을 취해 생성된다.
도 1 에서 설명된 출력버퍼 (106)에 대한 특별클록배치는 본 발명을 제한하는 것으로서 해석되어서는 안된다. 일례로서, 바람직한 실시예 (100)는 출력버퍼 (106)에 전용된 신호 (ICLKOE)를 사용하지만, ICLK 신호는 출력버퍼 (106)를 제어하도록 사용될 수도 있다.
특별 제 1 실시예 (100)의 구성부분을 상세히 기술하였으므로, 이제 제 1 실시예 (100)의 동작이 기술될 것이다.
바람직한 실시예 (100)에 대한 판독동작은 종래의 동기 다이나믹 랜덤 액세스 메모리 (SDRAM) 입력신호의 인가에 의해 시작될 것이다. 따라서, 열 버퍼회로 (도시되지 않음)는 판독명령이 인가됨과 동시에 외부에서 인가된 어드레스 신호를 수신할 것이다. 따라서 어드레스는 버스트 시퀀스의 어드레스의 베이스 어드레스를 나타낼 것이다. 수신된 어드레스는 행 어드레스와 열 어드레스로 분할되고나서 반도체 기억장치 내에 유지된다.
이제 도 3 의 타이밍도를 참조하면, 외부 판독명령은 시간 t1에서 인가되는 것으로 가정된다. 이때, 행 어드레스 버퍼회로 (도시되지 않음)는 외부에서 인가된 행 어드레스를 래칭하고, 메모리셀 어레이 (102) 내의 워드선 (도시되지 않음)을 선택하고 활성화 시킨다. 열 어드레스 버퍼회로는 외부에서 인가된 열 어드레스를 래칭하고, 열 어드레스를 내부 열 어드레스 신호로서 출력한다.어드레스 다중화를 사용하는 전형적인 기억장치에서는, 처음에 행 어드레스가 인가되고 래칭될 것이다. 다음에, 열 어드레스는 판독명령이 인가됨과 동시에 인가되고 래칭될 것이다. 래칭된 열 어드레스는, 상기와 같이, 버스트 어드레스 시퀀스의 베이스 어드레스를 나타낼 수 있다.
버스트 길이와 CAS 레이턴시는 모드 세팅 명령에 의해 초기화될 수 있다는 것이 이해된다.
또한 시간 t1에서, 판독명령의 인가로 버스트 카운터 (도시되지 않음)에 의해 READEN 신호가 활성화 된다. 그러므로, READEN 신호는 시간 t1 조금 후에 하이로 가는 것으로 도시되어 있다. READEN 신호는, 버스트 카운터에 의해, 버스트 시퀀스에서의 클록주기수와 일반적으로 등가인 '버스트 기간' 동안 하이로 유지된다. 따라서, 도 3 에 의해 기술된 액세스는 버스트 계수 4를 위한 것이므로, 버스트 기간은 판독명령의 초기 인가후의 4개의 ICLK 신호기간 동안 지속하도록 도시되어 있다.
또한, 버스트 계수를 만료하기 위해, READEN 신호가 액티브인 동안에, 열 어드레스 버퍼는 처음에 버스트 시퀀스의 내부 열 베이스 어드레스를 생성할 것이다. 그리고나서 내부 열 어드레스의 하위 2비트는 순차적으로 변경되어 한 시퀀스의 버스트 어드레스를 생성할 것이다. 버스트 어드레스 시퀀스는 ICLK 신호와 동기하여 생성될 것이다.
행 어드레스 디코더 (도시되지 않음)는 행 어드레스 버퍼로부터 각각 래칭된 행 어드레스를 수신할 것이고, 이에 응하여, 메모리셀 어레이 (102) 내의 워드선을 선택할 것이다. 각 워드선은 메모리셀의 한 행에 대응한다.
열 어드레스 디코더 (도시되지 않음)는 각각 내부 열 어드레스를 수신할 것이고, 이에 응하여, 메모리셀 어레이 (102) 내의 디지트선을 선택할 것이다. 각 디지트선은 메모리셀의 열에 대응하고, 센스 증폭기에 접속될 것이고 결과적으로 데이터는 상기 열의 메모리셀로부터 판독되거나 메모리셀로 기입된다.
이런 식으로, 선택된 워드선과 선택된 디지트선에 접속된 메모리셀은 연관된 센스 증폭기를 통해 RWBUS로 출력될 것이다. 시간 t1에서 생성된 베이스 열 어드레스에 대응하는 데이터는 도 3 의 RWBUS 파형에서 DATA0으로 도시되어 있다.
버스트 시퀀스의 차후 데이터집합에 대한 데이터의 생성은 유사한 방식으로 일어난다. 따라서, 판독명령의 인가 후의 제 2 ICLK 펄스 (t2에서 ICLK 펄스)에 응하여, 버스트 데이터의 제 2 집합 (DATA1)은 RWBUS상에 놓인다. 마찬가지로, 다음의 제 3 ICLK 펄스 (시간 t3에서)에 응하여, 버스트 데이터의 제 3 집합 (DATA2)은 RWBUS상에 놓인다. 차후의 데이터집합은 유사한 방식으로 출력된다.
데이터 버스트의 베이스 어드레스에 관하여, 메모리셀 어레이 (102)로부터 신호지연장치 (104)의 입력단까지의 처리경로는, 판독명령이 발행될 때 (시간 t1에서 ICLK 신호에서의 로우-하이 전이) 출현하는 ICLK 신호에지에 응하여서만 시작된다. 따라서, 처리경로는 시간 t1 후에 일어나는 ICLK 펄스에 의존하지 않고, '비동기 방식'으로 기능하는 것으로 간주될 수 있다.
동일한 일반방식으로, 처리경로는 버스트 시퀀스의 남아있는 데이터집합에대해 비동기 방식으로 동작한다. 즉, 시간 t2에서 ICLK 펄스에 응하여 일어나고 차후의 ICLK 펄스에 의존하지 않는 제 2 데이터집합 (DATA1)에 대한 처리; 시간 t3에서 ICLK 펄스에 응하여 일어나고 차후의 ICLK 펄스에 의존하지 않는 제 3 데이터집합 (DATA2)에 대한 처리, 등등.
이런 식으로, 메모리셀 어레이 (102)로부터의 (그리고 메모리셀 어레이로의) 데이터 액세스는 CAS 레이턴시 설정과 무관하게 수행된다. 동시에, 다중 데이터집합은 일정 기간 (주기시간) 내에 처리될 수 있어서, 파이프라인 시스템을 형성한다.
바람직한 실시예 (100)의 비동기 처리경로는 종래의 동기 파이프라인 시스템 이상의 장점을 제공할 수 있다. 예를 들면, 고속 내부 클록주파수에서, 처리 스테이지가 이전의 데이터 (또는 어드레스)집합 값의 처리를 완료하기 전에 한 데이터 (또는 어드레스)집합 값이 처리 스테이지에 도달할 수 있는 경우가 생길 수 있다. 일례로서, 내부 열 어드레스는, 초기 열 어드레스에 대응하는 데이터집합이 아직 판독/기입 버스상에 확립되지 않은 때에, 초기 열 어드레스로부터 다음 열 어드레스로 변할 수 있다. 이런 경우에, 오동작이 일어날 수 있다.
이와는 달리, 바람직한 비동기 접근법은, ICLK 신호에 무관한 처리 스테이지를 동작하므로써, 이러한 오동작을 방지할 수 있어서, 동작주파수가 증가되게 한다.
바람직한 실시예 (100)의 동작은, 입력제어신호 (DSEL0, DSEL1)에 따라 신호지연장치 (104) 내부로 래칭되는 RWBUS상의 데이터와 함께 계속한다. 도 2의 FIFO (200)가 사용될 때, 데이터는 제 1 레지스터 (202-0) 또는 제 2 레지스터 (202-1) 내에서 래칭될 것이다. 어느 레지스터 (202-0 또는 202-1)가 데이터를 수신할 것인가는 입력제어부 (116)에 의해 결정된다.
일단 데이터가 신호지연장치 (104) 내에서 래칭되면, 데이터는 출력제어부 (122)에 의해 제공된 OSEL0 및 OSEL1 신호에 따라 OUT 버스상에 출력될 것이다. 그리고나서 데이터는 출력버퍼 (106)에 의해 수신되고 출력될 것이다.
입력제어부 (116)와 출력제어부 (122)에 의한 신호지연장치 (104)의 제어가 이제 상세히 기술될 것이다. 이 설명은 신호지연장치 (104)가 도 2 의 FIFO (200)라고 가정한다.
먼저, 지연회로 (108)는 ICLK1 신호를 출력하기 위해 소정 양만큼 ICLK 신호를 지연시킨다. 지연회로 (108)는 FIFO (200) 내부로 메모리셀 어레이 (102)로부터 판독된 데이터를 래칭하는 타이밍을 결정하는데 소용된다. 따라서, 지연이 불필요하고 그리고/또는 고유의 신호전파지연이 지연을 확립하기에 충분하다면, 지연회로 (108)는 불필요할 것이다.
바람직한 실시예 (100) 동작의 설명을 계속하면, READEN 신호가 하이로 전이할 때, 판독 동기신호 발생기 (110)는 ICLK1 신호를 YRD 신호로서 출력한다. 동일한 일반시간에서, 논리게이트 (112)는 OCNTCK 신호를 ICLK 신호와 READEN 신호의 논리곱으로서 제공한다.
입력제어부 (116) 내에서, 계수지연회로 (118-0)는 카운터 (114)로부터의 OCNT1 신호를 지연시켜 DCNT0 신호를 생성한다. 동시에, 계수지연회로 (118-1)는 카운터 (114)로부터의 OCNT0 신호를 지연시켜 DCNT1 신호를 생성한다. 계수지연회로 (118-0, 118-1)는 DCNT0 및 DCNT1 신호의 타이밍을 조정하기 때문에, 지연회로를 사용하지 않고서 타이밍이 맞다면, 계수 지연회로 (118-0, 118-1)는 불필요할 수도 있다.
래치회로 (120-0)는 DCNT0 신호를 래칭하고 이것을 액티브 YRD 신호펄스에 응하여 DSEL0로서 출력한다. 동일방식으로, 래치회로 (120-1)는 DCNT1 신호를 래칭할 것이고 이것을 액티브 YRD 신호에 응하여 DSEL1 신호로서 출력한다.
이런 식으로, READEN 신호가 하이일 때, DSEL0 또는 DSEL1 신호는 YRD 신호와 동기하여 하이일 것이다. 특히, 카운터 (114)에 의해 제공된 계수값이 '0'이면, 입력제어부 (116)는 DSEL0 및 DSEL1 신호를 각각 하이 및 로우레벨로 설정한다. 계수값이 '1'이면, DSEL0 및 DSEL1 신호는 각각 로우 및 하이레벨로 설정된다.
DSEL0 및 DSEL1 신호의 생성으로, 제 1 트랜스퍼 게이트 (204-0)는 DSEL0 신호가 하이인지 로우인지에 따라 각각 on 또는 off로 될 것이다. 또한, 제 1 트랜스퍼 게이트 (204-1)는 DSEL1 신호가 하이인지 로우인지에 따라 각각 on 또는 off로 될 것이다.
도 3 에 의해 도시된 특별한 액세스에서, DSEL0 신호는 시간 t2에서 하이이므로, 제 1 트랜스퍼 게이트 (204-0)는 on으로 된다. 이런 식으로, 베이스 어드레스 (DATA0)로부터 생긴 데이터비트 (이것은 RWBUS상에 출력된다)는 제 1 트랜스퍼 게이트 출력 (RBUS0)에 결합된다. 따라서 DATA0 값 비트는 기억회로(206-0) 내에 기억된다 (그러므로 제 1 레지스터 (202-0) 내에 기억된다).
또한 시간 t2에서, DSEL1 신호는 로우이므로, 제 1 트랜스퍼 게이트 (204-1)는 off 된다. 따라서 제 1 트랜스퍼 게이트 (RBUS1)에서의 논리는 불명확하다.
시간 t3에서, 다음 데이터집합 (DATA1)은 RWBUS상에 놓인다. 그러나, DSEL0 신호는 로우이고, 결과적으로 제 1 트랜스퍼 게이트 (204-0)는 off로 된다. 따라서, DATA0 값 비트는 기억회로 (206-0)에서 래칭된 상태이다.
그러나, 또한 시간 t3에서, DSEL1 신호는 하이이고, 결과적으로 트랜스퍼 게이트 (204-1)는 on으로 된다. DATA1 값 비트는 제 1 트랜스퍼 게이트 출력 (RBUS1)에 결합되고, 기억회로 (206-1) 내에 기억된다. 이런 식으로, 제 2 기억 레지스터 (202-1)는 DATA1 값 비트를 기억한다.
이런 식으로, 제 1 클록 주기에서, 하나의 베이스 어드레스 데이터비트는 한 레지스터 (202-0)에 기억되고, 다음 데이터 비트 값은 다른 레지스터 (202-1)에 기억된다. 대체 데이터비트값이 카운팅 주기순서로 레지스터에 결합되면서, 이 동작은 두 스테이지 FIFO에 대해 계속된다. 따라서, 시간 t4에서, 연속적인 제 3 데이터집합 (DATA2)으로부터의 제 3 데이터비트는 제 1 레지스터 (202-0)에 기억되고, 시간 t5에서 연속적인 제 4 데이터집합 (DATA3)으로부터의 제 4 데이터비트는 제 2 레지스터 (202-1)에 기억된다.
도 3 에서 설명된대로, 초기 데이터집합 (DATA0, 버스트 시퀀스의 베이스 어드레스에 대응하는 데이터집합)이 FIFO (200) 내에 기억된 후, OSEL0 및 OSEL1신호는 FIFO (200)로부터 데이터집합을 출력하기 시작할 것이다. 이것은 출력제어부 (122)에 의해 제 1 실시예 (100)에서 달성된다.
출력제어부 (122) 내에서, 출력제어 논리게이트 (124-0)는 OCNT0 신호와 READEN 신호의 논리곱을 취하여 OSEL0 신호를 생성한다. 출력제어 논리게이트 (124-1)는 OCNT1 신호와 READEN 신호의 논리곱을 취하여 OSEL1 신호를 생성한다. 이러한 구성에서, READEN 신호가 액티브 (하이)이면, OSEL0 또는 OSEL1 신호는 OCNTCK 신호의 상승에지와 관련하여 하이로 될 것이다.
특히, 계수값이 '0'이면, OSEL0 및 OSEL1 신호는 각각 하이 및 로우이다. 역으로, 계수값이 '1'이면, OSEL0 및 OSEL1 신호는 각각 로우 및 하이이다. OSEL0 신호레벨에 응하여, 제 2 트랜스퍼 게이트 (208-0)는 on 또는 off로 될 것이다. 마찬가지로, OSEL1 신호레벨에 응하여, 제 2 트랜스퍼 게이트 (208-1)는 off 또는 on으로 될 것이다.
다시 도 3 을 참조하면, DSEL0 신호의 제 1 상승에지에 의해 DATA0를 래칭한 다음에, 데이터집합은 대략 시간 t3에서 출력되기 시작할 것이다. 시간 t3에서, OSEL0 신호는 하이이므로, 제 2 트랜스퍼 게이트 (208-0)는 on으로 될 것이다. 생각나듯이, 이때, DATA0 값 비트는 기억회로 (206-0) 내에 기억된다. 이에 따라, 제 2 트랜스퍼 게이트 (208-0)가 on으로 됨에 따라, DATA0 값 비트는 OUT 버스상에 출력될 것이다.
또한 시간 t3에서, OSEL1 신호는 로우이고, 결과적으로 제 2 트랜스퍼 게이트 (208-1)는 off로 된다. 이런 식으로, 기억회로 (206-1) 내에 기억된 데이터값은 OUT 버스로부터 고립되어 있다. OSEL1은 DATA1 값 비트가 기억됨에 따라 로우상태로 남아, DATA1 값 비트가 OUT 버스로 전파하지 못하게 한다.
시간 t4에서, OSEL0 신호는 로우로 되고 OSEL1 신호는 하이로 된다. 제 2 트랜스퍼 게이트 (208-0)는 off로 되고 제 2 트랜스퍼 게이트 (208-1)는 on으로 된다. OSEL0 신호가 로우상태로 남아, 제 2 트랜스퍼 게이트 (208-0)를 off로 유지하고, DATA2 값 비트가 OUT 버스로 전파하지 못하게 한다. 제 2 트랜스퍼 게이트 (208-1)가 on으로 되면, DATA1 값 비트는 OUT 버스상에 출력될 것이다.
다음에, 대략 시간 t5에서, 이전에 제 1 레지스터 (202-0) 내에 기억된 DATA2값 비트는 OUT 버스상에 출력될 것이다.
출력버퍼 (106)는 OUT 버스에 놓인 데이터값을 수신하고, 이것을 ICLKOE 신호와 동기하여 외부접속 (DQ)으로 출력한다. 이로 인해 데이터는 ICLK 신호와 동기하여 출력된다.
다시 도 3 을 참조하면, 시간 t1에서 판독명령의 인가 후에, 버스트 시퀀스 (DATA0)의 베이스 어드레스에 대응하는 데이터는 시간 t4에서 출력된다. 데이터는 판독명령의 3 클록기간 후에 출현하므로, 도 3 은 CAS 레이턴시 3을 도시한다.
상기와 같이, FIFO (200)를 신호지연장치 (104)로서 사용하는 제 1 실시예 (100)에서, FIFO (200) 내의 레지스터수는 CAS - 1 (본 실시예에서는 2)과 동일하다. 그러나, FIFO (200)를 통한 올바른 데이터 플로우 (data flow) 제어를 보증하기 위해, 한 데이터집합은 입력제어신호 (DSEL0 또는 DSEL1)에 따라 특정 레지스터로 입력되어야 한다. 동시에, 적절한 레이턴시 후에, 출력제어신호 (OSEL0 또는 OSEL1)에 따라 데이터집합은 FIFO (200)로부터 출력되어야 한다.
그 결과, 입력제어신호 (DSEL0 또는 DSEL1)와 출력제어신호 (OSEL0 또는 OSEL1)는 서로 명확한 관계를 가져야 한다. 이 관계는 도 4 의 타이밍도에 도시되어 있다. DSEL0 및 DSEL1 신호는 단일 표현 DSEL로 통합된다. 따라서, 액티브 (하이) DSEL 신호는 FIFO로 적재되는 데이터를 나타내고, 액티브 (하이) OSEL 신호는 FIFO로부터 출력되는 데이터를 나타낸다.
입력제어신호 (통합하여 DSEL이라 함)와 출력제어신호 (통합하여 OSEL이라 함) 사이의 적절한 관계는, DSEL0 신호를 생성하기 위해 계수지연회로 (118-0)에 의해 OCNT1 신호를 지연시키고 또한 DSEL1 신호를 생성하기 위해 계수지연회로 (118-1)에 의해 OCNT0 신호를 지연시키므로써 유지된다. 이 구성에서, READEN 신호의 활성화 다음에, DSEL0 및 DSEL1은, ICLK 신호 등과 같은 내부 동기 타이밍신호와 무관하게, OSEL0 및 OSEL1 신호로의 정의된 관계 내에서 유지된다.
바람직한 실시예 (100)는 입력제어부 (116)와 출력제어부 (122)로 외부적으로 위치된 카운터 (114)를 포함하지만, 이 배치가 본 발명을 이러한 구성으로 제한하는 것으로 해석되어서는 안된다.
일례로서, 입력제어부 (116)와 출력제어부 (122)는 각각 DSEL0, DSEL1, OSEL0 및 OSEL1 신호의 적절한 생성을 확실히 하기 위해 연관된 카운터를 포함할 수도 있다. 그러나, 이런 배치에서, 리셋 동작이 일어나는 경우에, 각 카운터 내의 계수는 적절한 값으로 리셋되어야 한다. 예를 들면, CAS 레이턴시 3이 주어지면, 리셋동작이 일어날 때, 입력선택신호 (DSEL0 또는 DSEL1)는 액티브 상태로 설정되어야 한 반면, 대응하는 출력선택신호 (OSEL1 또는 OSEL0)는 인액티브 (inactive) 상태로 설정되어야 한다. 또한, 두 카운터는 도 4 에 도시된 관계를 유지하도록 동작되어야 한다. 도 4 의 관계로부터 어떤 변동이 생기지 않도록 하기 위하여, 카운터는 일단 리셋이 일어나면 동작되어, 이들을 적절한 계수값으로 가져와야 할 것이다. 이것은 도 1 에 도시된 것보다 더 복잡한 제어회로를 필요로 한다.
상기의 두 카운터 접근법과 대조적으로, 바람직한 실시예 (100)의 단일 카운터 접근법은 면적을 덜 필요로 하여, 결과적으로 전체 칩크기가 더 작아진다. 또한, 바람직한 실시예 (100)는 OSEL0/OSEL1 신호에 대해 DSEL0/DSEL1 신호 사이에 일정한 관계를 유지하므로, 입력제어부 (116)와 출력제어부 (122)는 항상 동작될 필요가 없고, READEN 신호가 액티브일 때만 이네이블될 수 있다. 이로 인해 스탠바이 (standby) 전류값이 줄어들게 된다.
도 1 의 바람직한 실시예 (100)의 제어배치는, 주어진 데이터집합이 데이터집합을 입력하고 데이터집합을 출력하기 위해 동일 카운터를 사용하고 적절한 데이터 플로우 제어를 유지할 수 있도록 보장한다. 따라서, 바람직한 실시예 (100)의 배치는, 상기의 두 카운터 변동에서의 경우처럼, 판독명령에 응하는 리셋회로를 필요로 하지 않는다.
타이밍도는 또한 제 1 실시예 (100)가 어떻게 신속한 액세스 시간을 제공할 수 있는가를 도시한다. 적절한 기준클록 (그러므로 ICLK) 주파수와 CAS 레이턴시가 주어지면, RWBUS상에 도달하는 데이터의 타이밍은 동일 레지스터에 대해 액티브 입력제어신호 (DSEL0 또는 DSEL1) 및 출력제어신호 (OSEL0 또는 OSEL1)와 중첩할 것이다. 즉, RWBUS상의 데이터와 함께, DSEL0 및 OSEL0 신호가 둘 다 하이이거나, 또는 DSEL1 및 OSEL1 신호가 둘 다 하이일 것이다. 이런 때에, RWBUS상의 데이터집합은 간단히 FIFO (200)를 통과하고 계속하여 데이터 버퍼 (106)로 전달할 것이다. 결과적으로, 바람직한 FIFO 배치에 의해 동기 데이터 액세스 경로에 추가된 오버헤드 (overhead)는 FIFO (200)를 통과하는 데이터에 의해 도입된 지연이다. 이러한 지연은 매우 짧으므로, FIFO는 액세스 시간의 큰 증가없이 현존하는 배치내부로 병합될 수도 있다.
초기 판독 액세스에서 FIFO (200)를 통과한 후에, FIFO (200)로부터 출력된 데이터는 출력버퍼 (106)에 의해 기억장치로부터 출력된다. 그리고나서 이 데이터 집합은 시간 t4에서 ICLK 신호의 상승에지에서 다른 장치에 의한 사용을 위해 사용가능하여, CAS 레이턴시 요건 (본 예에서는 3)을 완수한다.
이런 식으로, 데이터 경로에서 최소한의 회로가 사용되어, 파이프라인 동작이 일어나게 하지만, 동시에 액세스 속도에 작은 오버헤드를 추가시킨다. 결과적으로 고속 판독동작이 일어난다.
또한 제 1 실시예 (100) 배치에서, CAS 레이턴시에서의 변동에 응하여 파이프라인 경계제어에서의 변화를 필요로 하지 않는다는 것이 주목되어야 한다. 임의의 CAS 레이턴시에 대하여 내부 동기클록신호의 최대 주파수는 기억장치 메모리셀 어레이 (102) (즉, 기억장치가 SDRAM일 때의 DRAM '코어 (core)')의 최대 주파수이다. 이런 식으로, 최대 버스트 전송주파수는 증가될 수 있다. 바람직한 실시예 (100) 배치는 또한 단순화된 회로배치를 제공하여, 칩면적의 감소에 기여한다.
도 2 의 FIFO (200)가 크로스결합된 인버터 (210-0/210-1 및 212-0/212-1)를 사용하고 있지만, 이것이 본 발명을 제한하는 것으로서 해석되어서는 안된다는 것이 이해된다. 몇몇 예로서, 입력제어신호 (예컨대 DSEL0/DSEL1)에 응하여 RWBUS 데이터를 래칭하는 '플립플롭'회로 또는 데이터 유지회로가 사용될 수도 있다. 이들 동일선을 따라, 도 2 의 특별 제 1 트랜스퍼 게이트 배치는 또한 본 발명을 제한하는 것으로서 해석되어서는 안된다. 입력제어신호와 RBUS 데이터값의 논리곱은 입력값을 제공할 수도 있다. 논리곱회로는 또한 제 2 트랜스퍼 게이트 배치 대신에 FIFO (200)의 출력에서 사용될 수도 있다. AND 및 NAND 게이트는 사용될 수 있는 논리곱 회로의 두 예이다.
도 5-7 을 참조하면서, 본 발명의 제 2 실시예가 이제 상세히 기술될 것이다. 도 5 는 제 2 실시예에 따른 반도체 기억장치의 블록도이다. 도 6 은 제 2 실시예에서 사용될 수 있는 신호지연장치의 개략도이다. 도 7 은 제 2 실시예의 동작을 도시하는 타이밍도이다.
도 5 를 참조하면, 제 2 실시예는 일반적인 참조문자 (500)로 표시되고, 도 1 에 도시된 제 1 실시예와 동일한 구성을 많이 포함한다. 그러한 정도까지, 유사한 구성이 동일한 참조문자에 의해 언급되지만, 제 1 디지트는 '1'이 아니라 '5'이다.
이에 따라, 도 5 의 실시예는 메모리셀 어레이 (502), 출력버퍼 (506), 지연회로 (508), 판독 동기신호 발생기 (510), 그리고 논리게이트 (512)를 포함한다. 제 2 실시예에서, 메모리셀 어레이 (502)로의 판독 액세스는 제 1 실시예 (100)에서와 동일한 일반방식으로 발생하고, 결과적으로 데이터집합은 RWBUS상에 놓인다. 또한, 출력버퍼 (506), 지연회로 (508), 판독 동기신호 발생기 (510), 그리고 논리게이트 (512)의 동작은 본질적으로 도 1 에 도시된 것과 동일하다.
제 2 실시예 (500)는, 동작시에 도 1 의 것과는 다른 신호지연장치 (526), 입력제어부 (528), 출력제어부 (530), 그리고 카운터 (532)를 포함한다는 점에서 제 1 실시예 (100)와는 다르다.
도 6 에 도시된 신호지연장치는 FIFO이고, 일반적인 참조문자 (600)로 표시된다. 이 상세한 기술의 목적을 위해, FIFO (600)는 도 5 에서의 신호지연장치 (526)로서 사용된다고 가정한다.
도 6 을 참조하면, FIFO (600)는 다수의 레지스터 (602-0과 602-1)를 포함한다. 도 2 의 FIFO (200)의 경우에서처럼, FIFO (600) 내의 레지스터수는 CAS 레이턴시 - 1과 동일할 것이다. 그러므로, CAS 레이턴시 값이 3이라 가정되므로, FIFO (600)는 제 1 레지스터 (602-0)와 제 2 레지스터 (602-1)를 포함한다.
FIFO (200)의 동작과 마찬가지로, FIFO (600)의 레지스터 (602-0, 602-1)는 주기적으로 사용되고, 일반적으로 내부 동기 클록신호 (ICLK)와 동기이다. 따라서, 레지스터 (602-0)가 액세스될 것이고, 다음에 레지스터 (602-1), 그리고나서 주기가 다시 한번 반복하여 레지스터 (602-0)가 액세스될 것이다.
도 6 의 레지스터 (602-0, 602-1)는 도 2 의 레지스터 (202-0, 202-1)과 동일한 일반적인 배치를 갖는다. 이에 따라, 유사한 구성이 동일 참조문자로 언급되지만, 제 1 디지트는 '2'가 아니라 '6'이다. 레지스터 (602-0, 602-1)는, 각각 제 1 트랜스퍼 게이트 (604-0, 604-1) 및 제 2 트랜스퍼 게이트 (608-0, 608-1)에 의한 RWBUS 입력 및 OUT 버스출력 사이에 병렬로 접속된다.
도 2 의 FIFO (200)와 달리, FIFO (600)는 두개의 입력제어신호에 응하여 RWBUS 데이터를 래칭하지 않는다. 대신에, FIFO (600)는 단일 입력 제어신호 (DSEL0)를 수신한다. DSEL0 신호는 제 1 레지스터 (602-0)로 제공되고, 입력제어 인버터 (614)에 의해 제 2 레지스터 (602-1)로 제공된다. 마찬가지로, FIFO (600)는 두개의 출력제어신호를 수신하지 않지만, 대신에 제 1 레지스터 (602-0)에 인가되고 출력제어 인버터 (616)에 의해 제 2 레지스터 (602-1)에 제공되는 단일 출력 제어신호 (OSEL0)를 갖는다.
다시 도 5 를 참조하면, 논리게이트 (512)에 의해 생성된 OCNTCK 신호는 카운터 (532)에 인가된다. OCNTCK 신호와 동기하여, 카운터 (532)는, 주기적으로, FIFO (600) 내의 레지스터수와 동일한 수를 계수한다. 본 실시예에서, FIFO (600)는 두 레지스터를 가지므로, 카운터 (532)는 0, 다음에 1, 다음에 0, 다음에 1, 등등을 계수할 것이다.
도 5 의 특별배치에서, 카운터 (532)는 디코딩 전에 한 계수를 출력한다.따라서, 신호지연장치 (526) (FIFO (600))는 두 레지스터를 포함하므로 카운터 (532)로부터 단일 출력선만을 필요로 한다. 레지스터수가 4 이면, 두개의 출력선이 필요할 것이다. 8개의 레지스터에는 세 선이 필요할 것이다. 이에 따라, 신호지연장치 (526) 내의 레지스터수가 'm'으로 주어지면, 출력선의 수는 log2m으로 주어질 것이다. 이런 식으로, 카운터 (532)에 대한 배선양은 줄어들 수 있고, 그러므로 이에 따라 배선에 필요한 면적이 줄어들 수 있다.
도 5 에 도시된대로, 카운터 (532)는 계수신호 (OCNT0)를 제공하고, 이것은 계수가 '1'일 때 논리값 하이를 취하고 계수가 '0'일 때 논리값 로우를 취한다. 계수는 '0' 또는 '1'로 시작할 수 있다는 것이 이해된다.
제 2 실시예 (500)의 입력제어부 (528)는 OCNT0 신호를 수신하여 소정량 지연시키는 계수지연회로 (534)를 포함하는 것으로 도시되어 있다. 그 결과 생기는 신호는 계수 인버터 (536)에 의해 반전되어 입력제어 계수신호 (DCNT0)를 생성한다. 래치회로 (538)는 DCNT0 신호와 YRD 신호를 수신한다. 래치회로 (538)는 YRD 신호의 상승에지에 응하여 DCNT0 신호를 래칭하여 신호지연회로 (526)를 위해 입력제어신호 (DSEL0)를 생성한다.
출력제어부 (530)는 출력제어 논리게이트 (540)를 포함하는 것으로 도시되어 있다. 출력제어 논리게이트 (540)는 OCNT0 신호와 READEN 신호의 논리곱을 취하여 OSEL0 신호를 생성한다.
제 2 실시예 (500)의 일반적인 구성을 기술하였으므로, 이제 입력제어부(528)와 출력제어부 (530)의 동작이 기술될 것이다.
입력제어부 (528) 내에서, 계수지연회로 (534)는 OCNT0 신호를 수신하고, 이것을 지연시켜 계수 인버터 (536)에 한 입력을 제공한다. 계수 인버터 (536)는 출력으로서 DCNT0 신호를 래치회로 (538)에 제공한다.
래치회로 (538)는 YRD 신호의 상승에지에서 DCNT0 신호를 래칭하여 FIFO (600)에 DSEL0 신호를 공급한다.
이런 식으로, READEN 신호가 액티브 (본 예에서는 하이)이면, DSEL0 신호는 YRD 신호의 상승에지와 동기하여 0 값을 출력하고 다음에 1, 다음에 0 등등을 출력할 것이다.
특히, 카운터 (532) 값 '0' 또는 '1'에 응하여, 입력제어부 (528)는 하이 및 로우레벨을 갖는 DSEL0 신호를 각각 제공할 것이다.
도 6 을 참조하면, FIFO (600) 내의 제 1 트랜스퍼 게이트 (604-0)는, 하이 또는 로우인 DSEL0 신호에 응하여 각각 on 또는 off로 될 것이다. 마찬가지로, 입력제어 인버터 (614)의 동작에 의거하여, FIFO (600) 내의 제 1 트랜스퍼 게이트 (604-1)는, 로우 또는 하이인 DSEL0 신호에 응하여 각각 on 또는 off로 될 것이다.
도 7 을 참조하면, FIFO (600)의 동작이 타이밍도에 반영되어 있다. 특히, 시간 t2에서, DSEL0 신호는 하이이므로, 제 1 트랜스퍼 게이트 (604-0)는 on으로 된다. 결과적으로, 데이터집합 DATA0로부터의 비트는 기억회로 (606-0) 내에 기억된다. 동시에, /DSEL0 신호 (입력제어 인버터 (614))는 로우이므로, 제 1 트랜스퍼 게이트 (604-1)는 off로 되어, 기억회로 (606-1)를 RWBUS로부터 고립시킨다. 따라서, 제 1 트랜스퍼 게이트 (604-1) (RWBUS)의 출력은 시간 t2에서 불명확한 상태에 있다.
시간 t3에서, DSEL0 신호는 로우로 간다. 그 결과, 제 1 트랜스퍼 게이트 (604-0)는 off로 되어, 기억회로 (606-0)를 RWBUS로부터 고립시킨다. 이런 식으로, DATA0 비트는 기억회로 (606-0) 내에서 래칭된 상태이다. 동시에, /DSEL0 신호는 하이로 가서, 결과적으로 제 1 트랜스퍼 게이트 (604-1)는 on으로 된다. 그 결과, 다음의 데이터집합 (DATA1)으로부터의 비트는 기억회로 (606-1)에 기억된다.
마찬가지로, 시간 t4에서, 제 3 데이터집합 (DATA2)으로부터의 비트는 기억회로 (606-0)에 기억되고, 시간 t5에서, 제 4 데이터집합 (DATA3)으로부터의 비트는 기억회로 (606-1)에 기억된다.
생각나듯이, 출력제어부 (530) 내에서, 출력제어 논리게이트 (540)는 OCNT0 신호와 READEN 신호의 논리곱을 취하여 OSEL0 신호를 생성한다. 이런 구성에서, READEN 신호가 액티브이면, OSEL0 신호는 OCNTCK 신호의 상승에지에 동기하여 0값을 갖고, 다음에 1, 다음에 0 등등을 가질 것이다.
특히, 카운터 (532)의 계수값이 0이면, OSEL0 신호는 로우이다. 역으로, 계수값이 1 이면, OSEL0 신호는 하이이다.
FIFO (600) 내에서, OSEL0 신호에서의 하이 및 로우레벨에 응하여, 제 2 트랜스퍼 게이트 (608-0)는 각각 on 및 off로 된다. 역으로, OSEL0 신호가 하이 및 로우인 경우, 제 2 트랜스퍼 게이트 (608-1)는 각각 off 및 on으로 된다.
다시 도 7 을 참조하면, 데이터를 OUT 버스로 제공할 때의 FIFO (600)의 동작이 타이밍도에 반영되어 있다. 특히, 시간 t3에서, OSEL0 신호가 하이이므로, 제 2 트랜스퍼 게이트 (608-0)는 on으로 된다. 따라서 이전에는 기억회로 (606-0) 내에 기억되었던 DATA0 비트는 OUT 버스에 결합된다. 동시에, /OSEL0 신호 (출력제어 인버터 (616)의 출력)는 로우이므로, 제 2 트랜스퍼 게이트 (608-1)는 off로 되고, 기억회로 (606-1) 내에 기억된 DATA1 비트는 OUT 버스로부터 고립된다.
시간 t4에서, OSEL0 신호는 로우로 간다. 그 결과, 제 2 트랜스퍼 게이트 (608-0)는 off로 되어, 기억회로 (606-0)를 OUT 버스로부터 고립시킨다. 동시에, /OSEL0 신호는 하이로 가서, 제 2 트랜스퍼 게이트 (608-1)는 on으로 된다. 이런 식으로, 이전에 기억회로 (606-1) 내에 기억되었던 버스트 시퀀스 (DATA1값 비트)에서의 다음 데이터비트는 OUT 버스에 결합된다.
마찬가지로, 시간 t5에서, 기억회로 (606-0) 내에 기억된 제 3 데이터집합 (DATA2)로부터의 비트는 OUT 버스상에 출력될 것이다.
제 2 실시예 (500)에서, 카운터 (532)에 의해 제공된 계수값은 카운터 내에서 디코딩되지 않고 (제 1 실시예에서처럼), 본질적으로 FIFO (600) 내의 입력 및 출력제어 인버터 (614, 616)에 의해 디코딩된다. 이런 식으로, 제 2 실시예 (500)는 제 1 실시예 (100)와 마찬가지로 동작하지만, 입력제어부와 출력제어부의 회로를 단순화시키는 장점이 있다. 결과적으로, 제 1 실시예 (100)에서 필요로 하는 것보다 더 적은 면적이 이들 부분에 필요하게 된다. 따라서 전체적인 칩크기가 줄어들 수 있다.
도 8-11 을 참조하면서, 제 3 실시예가 상세히 기술된다. 도 8 은 제 3 실시예에 따른 반도체 기억장치의 블록도이다. 도 9 는 제 3 실시예에서 사용될 수 있는 신호지연장치의 개략도이다. 도 10 은 CAS 레이턴시 '3'인 제 3 실시예의 동작을 도시하는 타이밍도이다. 도 11 은 CAS 레이턴시 '4'인 제 3 실시예의 동작을 도시하는 타이밍도이다. 따라서, 제 1 및 제 2 실시예 (100, 500)가 3으로 고정된 CAS 레이턴시를 도시하는 반면, 제 3 실시예는 CAS 레이턴시가 3과 4 사이에서 선택될 수 있게 한다.
도 8 을 참조하면, 제 3 실시예는 일반적인 참조문자 (800)로 표시되고, 도 1 에 도시된 제 1 실시예와 동일한 구성을 많이 포함한다. 그런 정도까지, 유사한 구성이 동일한 참조문자로 언급되지만, 제 1 디지트는 '1'이 아니라 '8'이다.
이에 따라, 도 8 의 실시예는 메모리셀 어레이 (802), 출력버퍼 (806), 지연회로 (808), 판독 동기신호 발생기 (810), 그리고 논리게이트 (812)를 포함한다. 제 2 실시예 (800)에서 메모리셀 어레이 (802)로의 판독 액세스는 제 1 실시예 (100)와 동일한 일반방식으로 일어나고, 결과적으로 데이터집합은 RWBUS상에 놓인다. 또한, 출력버퍼 (806), 지연회로(808), 판독 동기신호 발생기 (810), 그리고 논리게이트 (812)는 본질적으로 도 1 에 도시된 것과 동일하다.
제 3 실시예 (800)는, 동작시에 도 1 의 것과는 다른 신호지연장치 (826),입력제어부 (828), 출력제어부 (830), 그리고 카운터 (832)를 포함한다는 점에서 제 1 실시예 (100)와는 다르다.
도 9 에 도시된 신호지연장치는 FIFO이고, 일반적인 참조문자 (900)로 표시된다. 이 상세한 설명의 목적을 위해, FIFO (900)는 도 8 에서의 신호지연장치 (826)로서 사용된다고 가정한다.
도 9 에서 설명된 특별 FIFO (900)는 가능한 최대 CAS 레이턴시 - 1 (이 경우에는, 3)과 동일한 다수의 레지스터를 포함하는 것으로 도시되어 있다.
FIFO (200)의 동작과 마찬가지로, FIFO (900)의 레지스터 (902-0 내지 902-2)는 주기적으로 사용되고, 일반적으로 내부 동기 클록신호 (ICLK)와 동기이다. 따라서, 동작시에, 레지스터 (902-0)가 액세스될 것이고, 다음에 레지스터 (902-1), 다음에 레지스터 (902-2)가 액세스될 것이다. 그리고나서 주기가 다시 한번 반복하여 레지스터 (902-0)가 액세스될 것이다.
도 9 의 레지스터 (902-0 내지 902-2)는 도 2 의 레지스터 (202-0 내지 202-1)와 동일한 일반적인 배치를 갖는다. 이에 따라, 유사한 구성이 동일 참조문자에 의해 언급되지만, 제 1 디지트는 '2'가 아니라 '9'이다. 레지스터 (902-0 내지 902-2)는, 각각 제 1 트랜스퍼 게이트 (904-0 내지 904-2) 및 제 2 트랜스퍼 게이트 (908-0 내지 908-2)에 의한 RWBUS 입력 및 OUT 버스출력 사이에 병렬로 접속된다.
도 2 의 FIFO (200)와 달리, FIFO (900)는 제 3 레지스터 (902-2)를 포함하므로, FIFO (900)는 처음 두 입력제어신호 (DSEL0, DSEL1) 이외에 제 3 입력제어신호 (DSEL2)를 수신한다. DSEL2 신호는 제 3 레지스터 (902-2) 내의 제 1 트랜스퍼 게이트 (904-2)를 제어한다. 마찬가지로, FIFO (900) 또한 두개의 다른 출력제어신호 (OSEL0, OSEL1) 이외에 제 3 출력제어신호 (OSEL2)를 수신한다. OSEL2 신호는 제 3 레지스터 (902-2) 내의 제 2 트랜스퍼 게이트 (908-2)를 제어한다.
도 9 를 다시 참조하면, OCNTLK 신호와 동기하여, 카운터 (832)는 주기적으로 FIFO (900) 내의 레지스터수와 동일한 수를 계수한다. 본 실시예에서, FIFO (900)는 세 레지스터를 포함하고, 카운터 (832)는 0을 계수하고, 다음에 1, 다음에 2, 다음에 0, 다음에 1, 등등을 계수한다. 또한, 제 1 실시예 (100)의 카운터 (114)와 마찬가지로, 카운터 (832)는 계수값을 세 계수신호, OCNT0-OCNT2로 디코딩한다. 이 배치에서, 계수 시퀀스에서의 주어진 시간에서, 계수 신호 (OCNT0-OCNT2) 중의 하나만이 하이가 될 것이고, 나머지 두 계수 신호는 로우로 될 것이다.
제 3 실시예 (800)의 입력제어부 (828)는 세개의 계수 지연회로 (834-0 내지 834-2)를 포함하는 것으로 도시되어 있다. 각 계수지연회로 (834-0 내지 834-2)는 계수신호 (OCNT0-OCNT2) 중 하나를 수신하여, 이것을 소정량 만큼 지연시킨다. 입력제어부 (828)는 트랜스퍼 게이트 (836-0 내지 836-2)의 제 1 집합을 더 포함한다.
도 8 의 특별배치에서, 트랜스퍼 게이트는 n채널 IGFET이다. 트랜스퍼 게이트 (836-0)는 계수지연회로 (834-0)의 출력에 결합된 소스-드레인 경로를 갖고, 트랜스퍼 게이트 (836-1)는 계수지연회로 (834-2)의 출력에 결합된 소스-드레인 경로를 갖고, 트랜스퍼 게이트 (836-2)는 계수지연회로 (834-1)의 출력에 결합된 소스-드레인 경로를 갖는다. 트랜스퍼 게이트 (836-0, 836-2)의 제 1 집합은 보통 그 제어입력 (게이트)에 인가된 '레이턴시-3' 이네이블 신호 (MDCLT3)에 의해 제어된다.
제 3 실시예 (800)의 입력제어부 (828)는 트랜스퍼 게이트 (838-0 내지 838-2)의 제 2 집합을 더 포함하는 것으로 도시되어 있다. 도 8 의 특별배치에서, 제 2 집합의 트랜스퍼 게이트는 n채널 IGFET이다. 트랜스퍼 게이트 (838-0)는 계수지연회로 (834-1)의 출력에 결합된 소스-드레인 경로를 갖고, 트랜스퍼 게이트 (838-1)는 계수지연회로 (834-0)에 결합된 소스-드레인 경로를 갖고, 트랜스퍼 게이트 (838-2)는 계수지연회로 (834-2)의 출력에 결합된 소스-드레인 경로를 갖는다. 트랜스퍼 게이트 (838-0, 838-2)의 제 2 집합은 보통 그 제어입력 (게이트)에 인가된 '레이턴시-4' 이네이블 신호 (MDCLT4)에 의해 제어된다.
트랜스퍼 게이트 (836-0, 838-0)의 소스-드레인 경로는 입력제어 계수신호 (DCNT0)를 제공하기 위해 함께 결합된다. 마찬가지로, 트랜스퍼 게이트 (836-1, 838-1)는 입력제어 계수신호 (DCNT1)를 제공하기 위해 함께 결합되고, 트랜스퍼 게이트 (836-2, 838-2)는 입력제어 계수신호 (DCNT2)를 제어하기 위해 함께 결합된다.
세개의 래치회로 (840-0 내지 840-2)는 또한 입력제어부 (828) 내에 포함된다. 래치회로 (840-0)는 판독 동기신호 발생기 (810)로부터 YRD 신호의 상승에지에 응하여 DCNT0 신호를 래칭한다. 이로 인해 입력제어신호 (DSEL0)가 생성된다. 마찬가지로, 래치회로 (840-1, 840-2)는 YRD 신호의 상승에지에 응하여 각각 DCNT1 및 DCNT2 신호를 래칭하여 입력제어신호 (DSEL1 및 DSEL2)를 각각 생성한다.
트랜스퍼 게이트의 제 1 집합 (836-0 내지 836-2)과 트랜스퍼 게이트의 제 2 집합 (838-0 내지 838-2)은 스위치회로로서 기능하여, CAS 레이턴시 3과 CAS 레이턴시 4 사이에서 스위치할 수 있다. 스위칭은 MDCLT3 및 MDCLT4 신호에 의해 제어되고, 이것은 컴퓨터 시스템 내의 중앙처리장치 (CPU)와 같은 제어장치에 의해 생성될 수 있다.
출력제어부 (830)는 세 개의 출력제어 논리게이트 (842-0 내지 842-2)를 포함하는 것으로 도시되어 있다. 출력제어 논리게이트 (842-0)는 OCNT0 신호와 READEN 신호의 논리곱을 취하여 OSEL0 신호를 생성한다. 마찬가지로, 출력제어 논리게이트 (842-1, 842-2)는 READEN 신호와 OCNT1 및 OCNT2 신호 각각의 논리곱을 취하여 OSEL1과 OSEL2 신호를 각각 생성한다.
제 3 실시예 (800)의 일반구성을 기술하였으므로, 이제 CAS 레이턴시 3인 동작에 대해 입력제어부 (828)와 출력제어부 (830)의 동작이 기술될 것이다.
카운터 (832) 동작의 일례로서, 카운터 (832)가 0, 1, 2 값을 계수함에 따라, OCNT0 신호는 각각 하이, 로우, 로우레벨을 가질 것이다. OCNT1 신호는 로우, 하이, 로우레벨을 가질 것이다. OCNT2 신호는 로우, 로우, 하이레벨을 가질 것이다. 이들 계수값은 집합적으로 도 10 의 OCNTi 파형으로 표시되고,이것은 하이인 신호만을 나타낸다 (즉, i=0은 계수신호 (OCNT0)가 하이임을 나타낸다).
입력제어부 (828) 내에서, 계수지연회로 (834-0 내지 834-2)는 OCNT0 내지 OCNT2 신호를 수신하여, 이들을 소정량 만큼 지연시킨다.
CAS 레이턴시 3의 경우에 대해, MDCLT3 신호는 액티브 (하이)일 것이고, 이로 인해 제 1 집합의 트랜스퍼 게이트 (836-0 내지 836-2)는 on으로 된다. MDCLT3 신호가 인액티브 (로우)일 때, 트랜스퍼 게이트 (836-0 내지 836-2)는 off로 될 것이다.
CAS 레이턴시 4의 경우에 대해, MDCLT4 신호는 액티브 (하이)일 것이고, 이로 인해 제 2 집합의 트랜스퍼 게이트 (838-0 내지 838-2)는 on으로 된다. MDCLT4 신호가 인액티브 (로우)일 때, 트랜스퍼 게이트 (838-0 내지 838-2)는 off로 될 것이다.
이에 따라, 도 10 에 도시된 CAS 레이턴시 3 동작에 대해, 트랜스퍼 게이트의 제 1 집합 (836-0 내지 836-2)은 on으로 되고 트랜스퍼 게이트의 제 2 집합 (838-0 내지 838-2)은 off로 된다. 이 구성에서, 계수지연회로 (834-0)는 DCNT0 신호가 되고, 계수지연회로 (834-2)의 출력은 DCNT1 신호가 되고, 계수지연회로 (834-1)의 출력은 DCNT2 신호가 된다.
도 10 의 파형 OCNTi와 마찬가지로, 입력제어 계수신호 (DCNT0 내지 DCNT2)는 집합적으로 도 10 의 DCNTi 파형으로 표시된다. DCNTi 파형은 주어진 계수에 대해 하이인 한 신호만을 나타낸다 (즉, i=0은 계수신호 (DCNT0)가 하이임을나타낸다).
래치회로 (840-0)는 YRD 신호의 상승에지에서 DCNT0 신호를 래칭하여 도 10 에 도시된 DSEL0 파형을 생성한다. 마찬가지로, 래치회로 (840-1)는 YRD 신호의 상승에지에서 DCNT1 신호를 래칭하여 도 10 에 도시된 DSEL1 파형을 생성하고, 래치회로 (840-2)는 YRD 신호의 상승에지에서 DCNT2 신호를 래칭하여 도 10 에 도시된 DSEL2 파형을 생성한다.
이런 식으로, READEN 신호가 액티브 (이 예에서는 하이)이면, 입력제어부 (828)는 YRD 신호의 상승에지와 동기하여 DSEL0, DSEL1, DSEL2, 그리고 DSEL0...의 시퀀스로 선택된 입력제어신호에 대해 하이레벨을 출력한다.
특히, 카운터 값 '0', '1', '2'에 응하여, 입력제어부 (828)는 로우, 로우, 하이값을 갖는 DSEL0 신호, 하이, 로우, 로우값을 갖는 DSEL1 신호, 그리고 로우, 하이, 로우값을 갖는 DSEL2 신호를 각각 제공할 것이다.
도 9 를 참조하면, FIFO (900) 내에서, 제 1 트랜스퍼 게이트 (904-0)는 하이 또는 로우인 DSEL0 신호에 응하여 각각 on 또는 off로 될 것이다. 마찬가지로, 제 1 트랜스퍼 게이트 (904-1)는 하이 또는 로우인 DSEL1 신호에 응하여 각각 on 또는 off로 될 것이고, 그리고 제 1 트랜스퍼 게이트 (904-2)는 하이 또는 로우인 DSEL2 신호에 응하여 각각 on 또는 off로 될 것이다.
도 10 을 참조하면, CAS 레이턴시 3 동작에 대한 FIFO (900)의 동작이 타이밍도에 반영되어 있다. 특히, 시간 t2에서, DSEL0 신호는 로우이므로, 제 1 트랜스퍼 게이트 (904-0)는 off로 되어, 기억회로 (906-0)를 RWBUS로부터 고립시킨다. 결과적으로, 도 10 에 도시된대로, 제 1 트랜스퍼 게이트 (904-0) (RBUS0)의 출력은 불명확한 상태에 있을 것이다.
대조적으로, 또한 시간 t2에서, DSEL1 신호는 하이이어서, 제 1 트랜스퍼 게이트 (904-1)는 on으로 된다. 결과적으로, 데이터집합 (DATA0) (버스트 시퀀스의 제 1 데이터집합)으로부터의 비트는 제 1 트랜스퍼 게이트 (904-1) (RBUS1)의 출력에 결합된다. 따라서 DATA0 비트는 기억회로 (906-1) 내에 기억된다.
또한 시간 t2에서, DSEL2 신호는 로우이어서, 제 1 트랜스퍼 게이트 (904-2)를 off 시킨다. 이것은 기억회로 (906-2)를 RWBUS로부터 고립시킨다. 결과적으로, 도 10 에 도시된대로, 제 1 트랜스퍼 게이트 (904-2) (RBUS2)의 출력은 불명확한 상태에 있을 것이다.
시간 t3에서, 카운팅 동작은 로우상태로 있는 DSEL0 신호로 진행한다. 그 결과, 제 1 트랜스퍼 게이트 (904-0)는 off된 상태에 있고, 기억회로 (906-0)는 RWBUS로부터 계속 고립되어 있다. 이것은 제 2 데이터집합 (DATA1)으로부터의 비트가 제 1 레지스터 (902-0)에 기억되지 못하게 한다.
또한 시간 t3에서, DSEL1 신호는 로우로 가서, 제 1 트랜스퍼 게이트 (904-1)를 off시킨다. 그 결과, 기억회로 (906-1)는 RWBUS로부터 계속 고립되어 있어서, DATA1값 비트가 기억회로 (906-1)에 기억되지 못하게 하고, 이것은 DATA0 값 비트를 계속 기억한다.
또한 시간 t3에서, DSEL2 신호는 하이로 가서, 제 1 트랜스퍼 게이트 (904-2)가 on이 되게 한다. 그 결과, DATA1값으로부터의 비트 (버스트 시퀀스의 제 2 데이터집합)는 제 1 트랜스퍼 게이트 (904-2) (RBUS2)의 출력에 결합된다. 따라서 DATA1 비트는 기억회로 (906-2) 내에 기억된다.
마찬가지로, 시간 t4에서, 제 3 데이터집합 (DATA2)로부터의 비트는 기억회로 (906-0) 내에 기억되고, 시간 t5에서, 제 4 데이터집합 (DATA3)으로부터의 비트는 기억회로 (906-1) 내에 기억된다.
생각나듯이, 출력제어부 (830) 내에서, 출력제어 논리게이트 (842-0 내지 842-2)는 OCNT0-OCNT2 신호와 READEN 신호의 논리곱을 취하여, OSEL0-OSEL2 신호를 생성한다. 이런 구성에서, READEN 신호가 액티브이면, 출력제어부 (830)는 신호 (OCNTCK)의 상승에지와 동기하여 신호 (OSEL0, OSEL1, OSEL2, OSEL0, OSEL1...)에 대해 하이값을 순차적으로 출력할 것이다.
특히, 카운터 (832)로부터의 계수값 0, 1, 2에 응하여, 출력제어부 (830)는 하이, 로우, 로우값을 갖는 OSEL0 신호를, 로우, 하이, 로우값을 갖는 OSEL1 신호를, 로우, 로우, 하이값을 갖는 OSEL2 신호를 각각 제공한다.
FIFO (900) 내에서, OSEL0 신호에서의 하이 및 로우레벨에 응하여, 제 2 트랜스퍼 게이트 (908-0)는 각각 on 및 off로 된다. 동일한 일반방식으로, OSEL1 신호에서의 하이 및 로우레벨에 응하여, 제 2 트랜스퍼 게이트 (908-1)는 각각 on 및 off로 되고, OSEL2 신호에서의 하이 및 로우레벨에 응하여, 제 2 트랜스퍼 게이트 (908-2)는 각각 on 및 off로 된다.
도 9 와 관련하여 도 10 을 다시 참조하면서, FIFO (900)의 대응하는 데이터출력이 기술될 것이다. 따라서, 시간 t3에서, OSEL0 신호는 로우이므로,제 2 트랜스퍼 게이트 (908-0)는 off로 된다. 결과적으로, 기억회로 (906-0) 내에 기억된 불명확한 값은 OUT 버스로 출력되지 않는다.
대조적으로, 동일 시간에, OSEL1 신호는 하이이므로, 제 2 트랜스퍼 게이트 (908-1)는 on으로 된다. 결과적으로, 기억회로 (906-1) 내에 기억된 DATA0값 비트는 OUT 버스로 출력된다.
또한 시간 t3에서, OSEL2 신호는 로우이므로, 제 2 전송제이트 (908-2)는 off로 된다. 결과적으로, 기억회로 (906-2) 내에 기억된 DATA1 값은 OUT 버스로 출력되지 않는다.
시간 t4에서, OSEL0 신호는 로우상태에 있어서, 제 2 트랜스퍼 게이트 (908-0)는 off로 된다. 결과적으로, 기억회로 (906-0) 내에 기억된 DATA2값 비트는 OUT 버스로 출력되지 않는다.
또한 시간 t4에서, OSEL1 신호는 로우이고 제 2 트랜스퍼 게이트 (908-1)는 off로 된다. 결과적으로, 기억회로 (906-1) 내에 기억된 DATA0값 비트는 더 이상 OUT 버스로 출력되지 않는다.
대조적으로, 또한 시간 t4에서, OSEL2 신호는 하이이다. 제 2 트랜스퍼 게이트 (908-2)는 on으로 된다. 결과적으로, 기억회로 (906-2) 내에 기억된 DATA1값은 OUT 버스로 출력되지 않는다.
마찬가지로, 시간 t5에서, 기억회로 (906-0) 내에 기억된 제 3 데이터집합 (DATA2)으로부터의 비트는 OUT 버스로 출력될 것이다.
제 3 실시예 (800)의 동작과 CAS 레이턴시 3에 대한 FIFO (900)를 기술하였으므로, 이제 제 3 실시예 (900)의 동작과 CAS 레이턴시 4에 대한 FIFO (900)가 기술될 것이다.
CAS 레이턴시 4에 대해, MDCLT3 신호는 인액티브일 것이고, MDCLT4 신호는 액티브이다. 이로 인해 제 2 트랜스퍼 게이트집합 (838-0 내지 838-2)은 on으로 되고 제 1 집합의 트랜스퍼 게이트 (836-0 내지 836-2)는 off로 된다. 이 구성에서, 계수지연회로 (834-0)의 출력은 DCNT1 신호가 되고, 계수지연회로 (834-1)의 출력은 DCNT0 신호가 되고, 계수지연회로 (834-2)의 출력은 DCNT2 신호가 된다.
도 10 의 경우에서 처럼, OCNT0-OCNT2값은 단일 파형 OCNTi로 통합되고, DCNT0-DCNT2값은 단일파형 DCNTi로 통합된다.
또한, CAS 레이턴시 3 경우에서 처럼, 래치회로 (840-0)는 YRD 신호의 상승에지에서의 DCNT0 신호를 래칭한다. 이것은 DSEL0 신호를 생성한다. 동시에, 래치회로 (840-1, 840-2)는 YRD 신호의 상승에지에서의 DCNT1 및 DCNT2 신호를 래칭한다. 이로 인해 DSEL1 및 DSEL2 신호가 생성된다.
이런 식으로, READEN 신호가 액티브이면, 입력제어부 (828)는 YRD 신호의 상승에지와 동기하여 DSEL0, DSEL1, DSEL2, DSEL0...의 시퀀스로 선택된 입력제어신호에 대해 하이레벨을 출력할 것이다.
도 11 을 참조하면, CAS 레이턴시 4 동작에 대한 FIFO (900)의 동작이 타이밍도에 반영되어 있다. 특히, 시간 t2에서, DSEL0 신호는 로우이므로, 제 1 트랜스퍼 게이트 (904-0)는 off로 되어, 기억회로 (906-0)를 RWBUS로부터 고립시킨다. 결과적으로, 도 11 에 도시된대로, 제 1 트랜스퍼 게이트 (904-0) (RBUS0)의 출력은 불명확한 상태로 있을 것이다.
마찬가지로, DSEL1 신호는 또한 시간 t2에서 로우이어서, 제 1 트랜스퍼 게이트 (904-1)는 off로 된다. 결과적으로, 제 1 레지스터 (902-0)와 같이, 제 1 트랜스퍼 게이트 (904-1) (RBUS1)의 출력은 불명확한 상태에 있을 것이다.
대조적으로, 시간 t2에서 DSEL2 신호는 하이이어서, 트랜스퍼 게이트 (904-2)를 on이 되게 한다. 그 결과, 도 11 에 도시된대로, 제 1 데이터집합 (DATA0)으로부터의 데이터 비트는 기억회로 (906-2) 내에 기억된다. 따라서 제 1 트랜스퍼 게이트 (904-2) (RBUS2)의 출력은 DATA0 값 비트를 기억할 것이다.
시간 t3에서, 카운팅 동작은 하이인 DSEL0 신호로 진행한다. 그 결과, 제 1 트랜스퍼 게이트 (904-0)는 on으로 되어, 제 2 데이터집합 (DATA1)으로부터의 데이터비트는 기억회로 (906-0)에 기억된다. 결과적으로, 제 1 트랜스퍼 게이트 (904-0) (RBUS0)는 DATA1값 비트를 기억할 것이다.
또한 시간 t3에서, DSEL1 신호는 로우상태에 있어서, 제 1 트랜스퍼 게이트 (904-1)를 off로 유지한다. 결과적으로, 기억회로 (906-1)는 RWBUS로부터 계속 고립되고, DATA1값 비트가 기억회로 (906-1)에 기억되지 못하게 한다.
또한 시간 t3에서, DSEL2 신호는 로우로 가서, 제 1 트랜스퍼 게이트 (904-2)를 off로 한다. 이런 식으로 기억회로 (906-2)는 RWBUS로부터 고립되어, DATA0값이 기억회로 (906-2) 내에 기억된 상태에 있도록 한다.
마찬가지로, 시간 t4에서, 제 3 데이터집합 (DATA2)으로부터의 비트는 기억회로 (906-1)에 기억되고, 시간 t5에서, 제 4 데이터집합 (DATA3)으로부터의 비트는 기억회로 (906-2)에 기억된다.
도 9 와 연관하여 도 11 을 다시 참조하면서, FIFO (900)의 대응하는 데이터출력이 CAS 레이턴시 4 경우에 대해 기술될 것이다.
시간 t3에서, OSEL0 신호는 로우이므로, 제 2 트랜스퍼 게이트 (908-0)는 off된다. 결과적으로, 기억회로 (906-0) 내에 기억된 DATA1값은 OUT 버스로 출력되지 않는다.
대조적으로, 동일 시간에서, OSEL1 신호는 하이이므로, 제 2 트랜스퍼 게이트 (908-1)는 on이 된다. 결과적으로, 기억회로 (906-1) 내에 기억된 값은 OUT 버스상에 출력된다. 이 타이밍이 예상 데이터에 대응하지 않음에 따라, 이것은 '부당한' 불명확한 데이터라는 것이 주목된다.
또한 시간 t3에서, OSEL2 신호는 로우이므로, 제 2 트랜스퍼 게이트 (908-2)는 off된다. 결과적으로, 기억회로 (906-2) 내에 기억된 DATA0값은 OUT 버스로 출력되지 않는다.
시간 t4에서, OSEL0 신호는 로우상태에 있어서, 제 2 트랜스퍼 게이트 (908-0)를 off로 유지한다. 결과적으로, 기억회로 (906-0)에 기억된 DATA1 값은 OUT 버스로 출력되지 않는다.
또한 시간 t4에서, OSEL1 신호는 다시 한번 로우이어서, 제 2 트랜스퍼 게이트 (908-1)는 다시 한번 off로 된다. 결과적으로, 기억회로 (906-1) 내에 기억된 DATA2 값 비트는 OUT 버스로 출력되지 않는다.
대조적으로, 또한 시간 t4에서, OSEL2 신호는 하이이어서, 제 2 트랜스퍼 게이트 (908-2)를 on이 되게 한다. 결과적으로, 기억회로 (906-2) 내에 기억된 DATA0값은 OUT 버스상에 출력된다.
마찬가지로, 시간 t5에서, 기억회로 (906-0) 내에 기억된 DATA1값은 OUT 버스상에 출력될 것이다.
이런 식으로, CAS 레이턴시 4 동작은 제 3 실시예에 의해 완수된다.
제 3 실시예 (800)는 제 1 실시예 (100)의 것과는 다른 입력제어부 (DSEL0-DSEL2)와 출력제어부 (OSEL0-OSEL2)를 포함한다. 이 차이가 도 12 의 타이밍도에 도시되어 있다. 타이밍도는 ICLK 신호와, 두 집합의 타이밍 신호를 포함한다. 제 1 집합의 타이밍 신호 (1200)는 CAS 레이턴시 3을 도시하고, 제 2 집합의 타이밍 신호 (1202)는 CAS 레이턴시 4를 도시한다.
두 집합의 타이밍 신호는 DSEL, OSEL, DQ 파형을 포함한다. DSEL 파형은 DSEL0-DSEL2 신호중 어느 것이 주어진 시간에 액티브인지를 나타내는 통합된 파형이다. 마찬가지로, OSEL 파형은 OSEL0-OSEL2 신호중 어느 것이 주어진 시간에 액티브인가를 나타내는 통합된 파형이다. DQ파형은 어느 데이터집합이 기억장치로부터 출력되는지를 나타낸다.
CAS 레이턴시 3 동작 (1200)의 경우에, 소망의 레이턴시는 DSEL 신호와 OSEL 신호 사이에서 적절한 타이밍을 확립하므로써 얻어진다.
생각나듯이, 도 8 의 특별 실시예에서, DSEL 및 OSEL 신호 사이의 적당한 타이밍은 계수지연회로 (834-0)로 OCNT2 신호를 지연시키므로써 달성되고, 지연된신호를, 트랜스퍼 게이트 (836-0)를 통해, 래치 (840-0)에 인가하여, DSEL0 신호를 생성한다. OCNT0 신호는 계수지연회로 (834-2)에 의해 지연되고, 지연된 신호는 트랜스퍼 게이트 (836-1)를 통해 래치 (840-2)에 인가된다. 이것은 DSEL2 신호를 생성한다.
이런 식으로, 입력버퍼 제어신호 (DSEL)와 출력버퍼 제어신호 (OSEL)는 1클록주기 만큼 지연된다. 그러므로, 액티브 MDCLT3 신호와 조합한 버퍼회로 (840-0 내지 840-2)는 입력제어신호를 1클록주기 만큼 지연시키므로써 출력제어신호를 제공하는 지연장치로서 기능한다.
CAS 레이턴시 4 경우에, 계수지연회로 (834-0)로 OCNT2 신호를 지연시키고 지연된 신호를 트랜스퍼 게이트 (838-1)를 통해 래치 (840-1)에 인가시켜 DSEL1 신호를 생성하므로써, DSEL 및 OSEL 신호 사이의 적당한 타이밍은 달성된다. OCNT1 신호는 계수지연회로 (834-1)에 의해 지연되고, 지연된 신호는 트랜스퍼 게이트 (838-0)를 통해 래치 (840-0)에 인가된다. 이것은 DSEL0 신호를 생성한다. OCNT0 신호는 계수지연회로 (834-2)에 의해 지연되고, 지연된 신호는 트랜스퍼 게이트 (838-2)를 통해 래치 (840-2)에 인가된다. 이것은 DSEL2 신호를 생성한다.
이런 식으로, 입력버퍼 제어신호 (DSEL)와 출력버퍼 제어신호 (OSEL)는 2 클록주기 만큼 지연된다. 따라서, 액티브 MDCLT4 신호와 조합한 버퍼회로 (840-0 내지 840-2)는 입력제어신호를 2 클록주기 만큼 지연시켜 출력제어신호를 제공하는 지연장치로서 기능한다.
이런 식으로, 기준클록의 주파수 및 관련된 동기신호 (예컨대, ICLK 신호)와 무관하게, DSEL 및 OSEL 신호 사이의 타이밍 관계는 일정하게 유지된다. 이로 인해 제 1 실시예와 동일한 속도장점이 얻어질 수 있다. 그러나, 제 3 실시예는 CAS 레이턴시가 3과 4값 사이에서 선택될 수 있도록 하므로써 제 1 및 제 2 실시예에 비해 더 나은 장점을 제공한다.
제 3 실시예는 제 1 및 제 2 집합의 트랜스퍼 게이트 (836-0 내지 836-2 그리고 838-0 내지 838-2)와 함께 레이턴시 스위칭을 수행하지만, 이것이 본 발명을 제한하는 것으로 해석되어서는 안된다는 것이 이해된다. 일례로서, 카운터 (832)와 신호지연장치 (826) 사이의 다양한 위치에서 동일한 기능이 수행될 수 있다. 이것은, 카운터 (832)와 출력제어부 (830) 사이, 또는 출력제어부 (830)와 신호지연장치 (826) 사이의 위치를 포함한다. DSEL 신호의 활성화와 이에 대응하는 OSEL 신호의 활성화 사이에 명확한 시간간격이 도입될 필요가 있다.
또한, 입력제어부 (828)의 다양한 구성이 변동될 수도 있다는 것이 이해된다. 몇몇 예로서, 래치 (840-0 내지 840-2)는, CNT0-CNT2 신호와 YRD 신호를 입력으로서 수신하는 AND 게이트와 같은 논리회로에 의해 대체될 수도 있다. 마찬가지로, 계수지연회로 (834-0 내지 834-2)는 메모리셀 어레이 (802)에 의해 제공된 데이터의 래칭을 위해 타이밍을 조정하도록 제공된다. 그러므로, 타이밍이 메모리셀 어레이 (802)의 출력에서 조정되면, 계수지연회로 (834-0 내지 834-2)가 필요하지 않을 수 있다.
제 1 및 제 2 트랜스퍼 게이트집합 (836-0 내지 836-2 그리고 838-0 내지838-2)에 대한 한가지 특별배치가 도 8 에 도시되어 있는데, 이것이 제한하는 것으로서 해석되어서는 안된다는 것이 또한 주목된다. 몇몇 예로서, 단일 n채널 IGFET 대신에, 상보 트랜지스터를 이용한 트랜스퍼 게이트가 사용될 수도 있다. 이런 경우에, 각 n채널 IGFET는 병렬로 배치된 p채널 IGFET를 포함할 것이고, n채널 IGFET의 게이트는 인버터에 의해 p채널 IGFET의 게이트에 접속된다. 대안으로, AND 게이트가 트랜스퍼 게이트 대신에 사용될 수 있고, AND 게이트로의 입력은 지연된 계수신호 (즉, 계수지연회로로부터의 출력)와 레이턴시 이네이블 신호 (즉, MDCLT3 또는 MDCLT4)이다.
데이터값이 입력 및 출력제어신호에 의한 레지스터로의 입력 및 레지스터로부터의 출력이며, 병렬로 배치된 다수의 데이터 레지스터를 포함하는 단일 지연장치를 사용하므로써, CAS 레이턴시에서의 증가는 액세스 경로 내의 스테이지수의 증가를 필요로 하지 않는다. 이것은 종래의 파이프라인 시스템과 다르다. 이로 인해 본 발명은 신속한 동작속도를 제공할 수 있다.
또한, 여기에 설명된 것은, 매우 적은 추가의 게이트 지연으로, 약간의 칩면적 증가로 실시가능한 고속 버스트 모드의 반도체 기억장치를 도시한다. 이러한 반도체 기억장치는 데이터 판독회로, 신호지연장치, 입력제어부 그리고 출력제어부를 포함한다.
또한, 제 3 실시예는, 복수의 지연회로, 복수의 래치회로, 그리고 지연회로와 래치회로 사이에 위치한 스위칭 회로를 갖는 입력제어부를 제공하므로써, 어떻게 유리한 CAS 레이턴시 스위칭을 달성할 수 있는가를 도시한다.
또한 바람직한 실시예로부터 스탠바이 전류가 줄어들 수 있다. 판독 클록회로를 구비한 입력제어부와, 논리곱회로를 구비한 출력제어부를 사용하므로써, 입력 및 출력제어부는 독출동작 중에만 동작할 것이므로, 스탠바이 모드의 동작시에 전류를 감소시킨다.
여기에 설명된 다양한 특별 실시예가 상세히 기술되었지만, 본 발명의 사상과 범위에 벗어나지 않는 한, 본 발명은 다양한 변화, 대체, 그리고 변경이 가능할 수 있다. 이에 따라, 본 발명은 첨부된 청구범위에 의해 정의된 것으로서만 제한된다.
본 발명에 따르면, 입력제어신호에 의해 데이터입력이 제어됨과 동시에 출력제어신호에 의해 데이터출력이 제어되는 데이터 레지스터를 복수병렬접속하여 신호지연장치를 구성하므로써, 종래의 파이프라인 시스템과 같이 레이턴시가 증가하여도 액세스버스의 단수가 증가함이 없고, 액세스시간의 고속화가 가능하다.
또한, 판독회로, 신호지연장치, 카운터, 입력제어부 및 출력제어부를 설치하므로써, 부가적인 게이트지연이 거의 없는 고속 버스트 모드를 갖춘 반도체 기억장치를 거의 면적 증가없이 실현할 수 있다.
또한, 입력제어부를 복수의 지연회로, 복수의 래치회로, 그리고 지연회로 및 래치회로 사이에 설치한 스위치 회로로 구성하므로써, CAS 레이턴시의 스위칭이 가능하다.

Claims (32)

  1. 기억회로로부터 데이터신호를 수신하여 상기 신호를 출력회로로 출력하는 신호지연장치에 있어서,
    하나의 계수값을 디코딩함으로써 발생된 복수의 출력 타이밍 신호를 제공하는 신호 발생기; 및
    각각이 대응하는 입력제어신호에 의해 제어되는 입력 및 대응하는 출력제어신호에 의해 제어되는 출력을 구비하는, 병렬접속된 복수의 데이터 레지스터를 포함하며,
    상기 데이터 레지스터에 대한 상기 입력 및 출력제어신호는 상기 신호 발생기의 상기 출력 타이밍신호에 응하여 생성되는 것을 특징으로 하는 신호지연장치.
  2. 제 1 항에 있어서,
    각 데이터 레지스터는 입력단자에서 입력데이터를 수신하고 출력단자에서 출력데이터를 제공하고,
    각 데이터 레지스터는,
    기억회로와,
    상기 입력단자에 결합된 입력, 상기 기억회로에 결합된 출력 및 입력제어신호에 결합된 제어단자를 갖는 제 1 트랜스퍼 게이트와,
    상기 기억회로에 결합된 입력, 상기 출력단자에 결합된 출력 및 출력제어신호에 결합된 제어단자를 갖는 제 2 트랜스퍼 게이트를 포함하는 것을 특징으로 하는 신호지연장치.
  3. 제 2 항에 있어서,
    각 기억회로는,
    상기 제 1 트랜스퍼 게이트의 상기 출력에 결합된 입력 및 상기 제 2 트랜스퍼게이트의 상기 입력에 결합된 출력을 갖는 제 1 인버터와,
    상기 제 1 인버터의 상기 출력에 결합된 입력, 및 상기 제 1 트랜스퍼 게이트의 상기 출력에 결합된 출력을 갖는 제 2 인버터를 포함하는 것을 특징으로 하는 신호지연장치.
  4. 제 1 항에 있어서,
    각 데이터 레지스터는 입력단자에서 입력 데이터를 수신하고 출력단자에서 출력데이터를 제공하고,
    각 데이터 레지스터는,
    상기 입력단자에 결합된 입력과 입력제어신호에 결합된 클록단자를 갖고, 상기 입력제어신호와 동기하여 입력데이터를 기억하는 플립플롭회로와,
    상기 플립플롭회로의 출력에 결합된 입력, 상기 출력단자에 결합된 출력 및 상기 출력제어신호에 결합된 제어단자를 갖는 제 2 트랜스퍼 게이트를 포함하는 것을 특징으로 하는 신호지연장치.
  5. 제 1 항에 있어서,
    상기 신호발생기는,
    계수값을 생성하기 위해 클록신호를 계수하는 카운터 및 계수신호를 생성하기 위해 상기 계수값을 디코딩하는 디코더를 포함하는 것을 특징으로 하는 신호지연장치.
  6. 제 1 항에 있어서,
    상기 신호발생기는, 입력제어신호 및 출력제어신호로 디코딩되는 바이너리 계수값을 생성하기 위해 클록신호를 계수하는 하나의 카운터를 포함하는 것을 특징으로 하는 신호지연장치.
  7. 제 6 항에 있어서,
    상기 입력제어신호를 입력으로서 수신하는 입력 인버터, 및 상기 출력제어신호를 입력으로서 수신하는 출력 인버터를 갖는 디코더를 더 포함하고;
    상기 복수의 레지스터는 제 1 데이터 레지스터 및 제 2 데이터 레지스터를 포함하고, 상기 제 1 데이터 레지스터는 하나의 입력제어신호 및 하나의 출력제어신호를 수신하고, 제 2 데이터 레지스터는 상기 입력 인버터를 경유한 상기 입력제어신호 및 상기 출력 인버터를 경유한 상기 출력제어신호를 수신하는 것을 특징으로 하는 신호지연장치.
  8. 제 1 항에 있어서,
    상기 입력제어신호 및 출력제어신호의 활성화는 출력제어신호에 대하여 입력제어신호를 지연하는 지연소자에 의하여 소정의 기간 서로 분리되어 발생하는 것을 특징으로 하는 신호지연장치.
  9. 제 8 항에 있어서,
    계수값을 다수의 다른 디코드 출력으로서 제공하는 카운터를 더 포함하고;
    상기 소정의 기간은 다른 디코드 출력에 응하여 동일한 데이터 레지스터에 대응하는 상기 입력제어신호 및 출력제어신호를 생성하므로써 제공되는 것을 특징으로 하는 신호지연장치.
  10. 제 8 항에 있어서,
    상기 소정의 기간을 선택하는 수단을 더 포함하는 것을 특징으로 하는 신호지연장치.
  11. 제 10 항에 있어서,
    계수값을 다수의 다른 디코드 출력으로서 제공하는 카운터를 더 포함하고;
    상기 입력제어신호 및 출력제어신호는 상기 디코드 출력에 응하여 생성되고;
    상기 소정의 기간을 선택하는 상기 수단은 상기 카운터로부터 상기 디코드 출력을 제공하는 복수의 스위치 네트워크를 포함하는 것을 특징으로 하는 신호지연장치.
  12. 외부 입력신호에 응하여 하나 이상의 데이터값을 제공하는 메모리셀 어레이;
    각각이 입력제어신호에 의해 제어되는 데이터 입력과 출력제어신호에 의해 제어되는 데이터 출력을 포함하고, 상기 메모리셀 어레이에 의해 제공된 데이터값을 일시적으로 기억하기 위해 병렬접속되는 복수의 데이터 레지스터를 구비하는 신호지연장치;
    계수 기준클록을 카운팅하는 것에 의거하여 하나 이상의 계수신호를 생성하는 카운터;
    상기 하나 이상의 계수신호에 의거하여 입력제어신호를 생성하고, 주어진 데이터값에 대한 상기 입력제어신호가 상기 기준클록의 제 1 에지형에 응하여 활성화 되는 입력제어부;
    상기 하나 이상의 계수신호에 의거하여 출력제어신호를 생성하고, 주어진 데이터값에 대한 상기 출력제어신호가 상기 기준클록의 제 2 에지형에 응하여 활성화 되고, 상기 제 2 에지형은 상기 제 1 에지형과는 다른 출력제어부를 포함하는 것을 특징으로 하는 반도체 기억장치.
  13. 제 12 항에 있어서,
    상기 메모리셀 어레이는 상기 기준클록의 에지에 응하여 데이터값을 출력하며;
    상기 신호지연장치의 상기 데이터출력에 결합된 버퍼입력을 갖고, 상기 기준클록의 에지에 응하여 상기 신호지연장치로부터 기억된 데이터값을 출력하는 출력버퍼를 더 구비하고,
    상기 메모리셀 어레이로부터 주어진 데이터값의 출력을 발생시키는 상기 기준클록에지는 출력버퍼로부터 주어진 데이터값의 출력을 발생시키는 상기 기준클록 에지와는 다른 것을 특징으로 하는 반도체 기억장치.
  14. 제 13 항에 있어서,
    상기 메모리셀 어레이로부터의 데이터값의 출력을 발생시키는 상기 기준클록과 상기 출력버퍼로부터의 상기 데이터값의 출력을 발생시키는 상기 기준클록 사이에서 소정수의 클록기간이 경과하고;
    상기 신호지연장치 내의 데이터 레지스터수는 상기 소정수와 동일한 것을 특징으로 하는 반도체 기억장치.
  15. 제 12 항에 있어서,
    각 데이터 레지스터는,
    기억회로,
    신호입력단자에 결합된 입력, 상기 기억회로에 결합된 출력, 입력제어신호에 결합된 제어단자를 갖는 제 1 트랜스퍼 게이트, 및
    상기 기억회로에 결합된 입력, 출력단자에 결합된 출력, 및 출력제어신호에 결합된 제어단자를 갖는 제 2 트랜스퍼 게이트를 포함하는 것을 특징으로 하는 반도체 기억장치.
  16. 제 15 항에 있어서,
    상기 각 기억회로는,
    상기 제 1 트랜스퍼 게이트의 상기 출력에 결합된 입력 및 상기 제 2 트랜스퍼게이트의 상기 입력에 결합된 출력을 갖는 제 1 인버터와
    상기 제 1 인버터의 상기 출력에 결합된 입력 및 상기 제 1 트랜스퍼 게이트의 상기 출력에 결합된 출력을 갖는 제 2 인버터를 포함하는 것을 특징으로 하는 신호지연장치.
  17. 제 12 항에 있어서,
    상기 신호지연장치와 상기 입력제어부 및 출력제어부 사이에 배치된 계수신호를 디코딩하는 수단을 더 포함하는 것을 특징으로 하는 반도체 기억장치.
  18. 제 17 항에 있어서,
    상기 신호지연장치는 제 1 데이터 레지스터와 제 2 데이터 레지스터를 포함하고, 상기 제 1 데이터 레지스터는 주어진 입력제어신호 및 주어진 출력제어신호를 수신하며;
    상기 디코딩하는 수단은,
    상기 주어진 입력제어신호를 수신하는 인버터 입력과 상기 제 2 데이터 레지스터에 결합된 인버터 출력을 갖는 입력 인버터와,
    상기 주어진 출력제어신호를 수신하는 인버터 입력과 상기 제 2 데이터 레지스터에 결합된 인버터 출력을 갖는 출력 인버터를 포함하는 것을 특징으로 하는 반도체 기억장치.
  19. 제 12 항에 있어서,
    상기 카운터는 상기 신호지연장치 내의 데이터 레지스터수와 동일한 다수의 상태를 갖고, 상기 카운터는 카운터 기준클록에 응하여 상기 상태를 변경하고, 상기 상태는 복수의 계수신호를 포함하는 카운터 출력으로서 표현되고,
    상기 입력제어부는,
    상기 계수신호 각각을 지연시키는 복수의 지연회로 및 판독 클록신호에 응하여 상기 지연회로의 상기 출력을 래칭하여 입력제어신호를 생성하는 복수의 래치회로를 포함하고;
    상기 출력제어부는 상기 계수신호에 응하여 출력제어신호를 생성하는 것을 특징으로 하는 반도체 기억장치.
  20. 제 12 항에 있어서,
    상기 카운터는 상기 신호지연장치 내의 데이터 레지스터수와 동일한 다수의 상태를 갖고, 상기 카운터는 카운터 기준클록에 응하여 상기 상태를 변경하고, 상기 상태는 하나의 계수신호를 포함하는 카운터 출력으로서 표현되고,
    상기 입력제어부는,
    지연회로입력과 지연회로출력을 갖고, 상기 계수신호를 지연시키는 지연회로 및 판독 클록신호에 응하여 상기 지연회로의 상기 출력을 래칭하여 입력제어신호를 생성하는 래치회로를 포함하고;
    상기 출력제어부는 상기 계수신호로부터 출력제어신호를 생성하는 것을 특징으로 하는 반도체 기억장치.
  21. 제 12 항에 있어서,
    상기 카운터는 상기 신호지연장치 내의 데이터 레지스터수와 동일한 다수의 상태를 갖고, 상기 카운터는 카운터 기준클록에 응하여 상기 상태를 변경하고, 상기 상태는 복수의 계수 신호를 포함하는 카운터 출력으로서 표현되고,
    상기 입력제어부는,
    상기 계수신호 각각을 지연시키는 복수의 지연회로, 판독 클록신호에 응하여 상기 지연회로의 상기 출력을 래칭하여 입력제어신호를 생성하는 복수의 래치회로 및 상기 지연회로와 상기 래치회로 사이에 배치되고, 상기 지연회로의 상기 출력과 상기 복수의 래치회로 사이의 접속을 제어하는 스위치 회로를 포함하고;
    상기 출력제어부는 상기 계수신호에 응하여 출력제어신호를 생성하는 것을 특징으로 하는 반도체 기억장치.
  22. 제 19 항에 있어서,
    상기 기준클록에 응하여 판독기간 중에 판독 클록신호를 생성하는 판독클록 발생기 및 상기 기준클록과 이네이블 신호의 논리곱을 취하여 상기 카운터 기준클록을 생성하는 논리곱회로를 더 포함하고,
    상기 출력제어부는 상기 이네이블 신호와 상기 카운터 출력의 논리곱을 취하여 상기 출력제어신호를 생성하는 것을 특징으로 하는 반도체 기억장치.
  23. 복수의 메모리셀을 갖고 하나 이상의 데이터값을 제공하는 메모리셀 어레이;
    상기 메모리셀 어레이에 의해 제공된 각 데이터값에 대해 하나 이상의 버스선을 포함하는 데이터 버스;
    상기 데이터 버스에 결합되고, 각 버스선에 대응하는 입력단자 및 연관된 출력단자를 포함하고, 각 입력단자와 그 연관된 출력단자 사이에 병렬로 배치된 복수의 기억 레지스터를 더 포함하는 신호지연장치;
    하나의 카운트 클럭 신호에 응하여 복수의 디코딩된 카운트 신호를 발생하는 카운터 회로;
    입력제어신호에 응하여 상기 데이터버스로부터의 데이터값을 기억하고 출력제어신호에 응하여 데이터값을 출력하는 데이터 레지스터; 및
    각 계수신호를 대응하는 지연회로를 포함하고, 각 지연회로는 입력제어신호를 생성하기 위하여 하나의 계수신호를 지연시키는 입력제어부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제 23 항에 있어서,
    상기 신호지연장치는 소정의 순서로 각 입력단자로부터 데이터값을 입력하고, 상기 소정의 순서로 각 출력단자로부터 데이터값을 출력하는 선입선출 버퍼 (FIFO)인 것을 특징으로 하는 반도체 메모리 장치.
  25. 제 23 항에 있어서,
    각 기억 레지스터는 기억회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  26. 제 25 항에 있어서,
    각 기억 레지스터는 그 입력단자와 기억회로 사이에 배치된 제 1 입력 게이트를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제 25 항에 있어서,
    각 기억 레지스터는 그 기억회로와 출력단자 사이에 배치된 출력 게이트를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  28. 청구항28는 삭제 되었습니다.
  29. 제 23 항에 있어서,
    각 계수신호에 응하여 출력제어신호를 생성하는 출력제어부를 더 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제 23 항에 있어서,
    상기 입력제어부는 복수의 스위치 회로를 포함하고, 각 스위치 회로는 계수신호의 다른 조합이 입력제어신호를 생성하는데 사용되도록 하는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제 20 항에 있어서,
    상기 기준클록에 응하여 판독기간 중에 판독 클록신호를 생성하는 판독 클록발생기;
    상기 기준클록과 이네이블 신호의 논리곱을 취하여 상기 카운터 기준클록을 생성하는 논리곱회로; 및
    상기 이네이블 신호와 상기 카운터 출력의 논리곱을 취하여 상기 출력제어신호를 생성하는 상기 출력제어부를 더 포함하는 것을 특징으로 하는 반도체 기억장치.
  32. 제 21 항에 있어서,
    상기 기준클록에 응하여 판독기간 중에 판독클록신호를 생성하는 판독 클록발생기;
    상기 기준클록과 이네이블 신호의 논리곱을 취하여 상기 카운터 기준클록을 생성하는 논리곱 회로; 및
    상기 이네이블 신호와 상기 카운터 출력의 논리곱을 위하여 상기 출력제어신호를 생성하는 상기 출력제어부를 더 포함하는 것을 특징으로 하는 반도체 기억장치.
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