JP2001167580A - 半導体記憶装置 - Google Patents
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】 高速性を全く損なわずにノイズを低減するこ
と。 【解決手段】 ダブルデータレート仕様で、同一出力端
子から同一サイクルに出力する２個のデータをメモリセ
ルアレイから読み出す際に、センスアンプイネーブル信
号／ＳＡＥの一方に遅延回路を設けることにより、セン
スアンプ（１）、センスアンプ（２）を活性化して２個
のデータをセンスするタイミングをずらし、センスアン
プ（１）、センスアンプ（２）に流れるピーク電流をず
らす。しかも、ずらす時間は動作クロックの半サイクル
以下とすることにより、読み出し速度を全く損なわずに
ノイズの発生レベルを低減することができる。
と。 【解決手段】 ダブルデータレート仕様で、同一出力端
子から同一サイクルに出力する２個のデータをメモリセ
ルアレイから読み出す際に、センスアンプイネーブル信
号／ＳＡＥの一方に遅延回路を設けることにより、セン
スアンプ（１）、センスアンプ（２）を活性化して２個
のデータをセンスするタイミングをずらし、センスアン
プ（１）、センスアンプ（２）に流れるピーク電流をず
らす。しかも、ずらす時間は動作クロックの半サイクル
以下とすることにより、読み出し速度を全く損なわずに
ノイズの発生レベルを低減することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ダブルデータレー
ト（Double Data Rate）仕様の同期型の半導体記憶装置
に係り、特にダブルデータレート仕様の半導体記憶装置
に備えられた出力制御部に関する。
ト（Double Data Rate）仕様の同期型の半導体記憶装置
に係り、特にダブルデータレート仕様の半導体記憶装置
に備えられた出力制御部に関する。
【０００２】
【従来の技術】近年の半導体システムの高速化にとっ
て、ＣＰＵと半導体記憶装置間のデータ転送の高速化は
重要な課題である。高速なデータ転送を可能とする方式
の一つに例えばダブルデータレートモード仕様がある。
て、ＣＰＵと半導体記憶装置間のデータ転送の高速化は
重要な課題である。高速なデータ転送を可能とする方式
の一つに例えばダブルデータレートモード仕様がある。
【０００３】図１１はダブルデータレートモードに対応
する従来からの半導体記憶装置の構成を示すブロック図
である。図１３はこの半導体記憶装置からのデータ読み
出しの際の動作を示す波形図である。アドレスレジスタ
１１に図１３（Ｂ）に示すようなアドレス入力がある
と、アドレスデコーダ１２は入力アドレスをデコードし
てアドレス信号とし、このアドレス信号を行選択回路１
３、列選択回路１４に出力する。行選択回路１３と列選
択回路１４はメモリセルアレイ１５の中の前記アドレス
信号に対応し、一つのＩ／Ｏ端子に対して２個のメモリ
セルを同時に指定する。指定された２個のメモリセルか
らはほぼ同時に記憶データが読み出され、データバス
（１）、（２）を通して、データ入出力回路１６、１７
に入力されてセンスされる。
する従来からの半導体記憶装置の構成を示すブロック図
である。図１３はこの半導体記憶装置からのデータ読み
出しの際の動作を示す波形図である。アドレスレジスタ
１１に図１３（Ｂ）に示すようなアドレス入力がある
と、アドレスデコーダ１２は入力アドレスをデコードし
てアドレス信号とし、このアドレス信号を行選択回路１
３、列選択回路１４に出力する。行選択回路１３と列選
択回路１４はメモリセルアレイ１５の中の前記アドレス
信号に対応し、一つのＩ／Ｏ端子に対して２個のメモリ
セルを同時に指定する。指定された２個のメモリセルか
らはほぼ同時に記憶データが読み出され、データバス
（１）、（２）を通して、データ入出力回路１６、１７
に入力されてセンスされる。
【０００４】マルチプレクサ１８は図１３（Ａ）に示す
ようなクロックのハイ、ローに応じて、データ入出力回
路１６、１７から出力されるデータを選択して出力す
る。
ようなクロックのハイ、ローに応じて、データ入出力回
路１６、１７から出力されるデータを選択して出力す
る。
【０００５】即ち、ダブルデータレートモード仕様で
は、通常の半導体記憶装置の構成と異なり、内部でデー
タバスを二重化しており、同時に２倍のデータの読み書
きを行う。更に、データ入出力部でクロックのハイ／ロ
ーに応じて交互にデータ入出力を行うことで、クロック
周波数の倍のデータ転送を行う。
は、通常の半導体記憶装置の構成と異なり、内部でデー
タバスを二重化しており、同時に２倍のデータの読み書
きを行う。更に、データ入出力部でクロックのハイ／ロ
ーに応じて交互にデータ入出力を行うことで、クロック
周波数の倍のデータ転送を行う。
【０００６】図１２はダブルデータレートモードを有す
る半導体記憶装置の出力制御部のブロック図である。二
重化したデータバス（１）、（２）上の信号をセンスア
ンプ（１）１６１及びセンスアンプ（２）１６２によっ
て、図１３（Ｃ）に示すセンスアンプイネーブル信号
（／ＳＡＥ）に同期して、図１３（Ｄ）、（Ｅ）に示す
ようにほぼ同時に増幅し、出力レジスタ（１）１６２、
出力レジスタ（２）１６４へと転送する。出力レジスタ
（１）１６２、（２）１６４中のデータは図１３（Ａ）
に示すクロック信号で制御されるマルチプレクサ１８に
入力され、クロック信号のハイ／ローに応じて交互にＩ
／Ｏ端子へと出力される。
る半導体記憶装置の出力制御部のブロック図である。二
重化したデータバス（１）、（２）上の信号をセンスア
ンプ（１）１６１及びセンスアンプ（２）１６２によっ
て、図１３（Ｃ）に示すセンスアンプイネーブル信号
（／ＳＡＥ）に同期して、図１３（Ｄ）、（Ｅ）に示す
ようにほぼ同時に増幅し、出力レジスタ（１）１６２、
出力レジスタ（２）１６４へと転送する。出力レジスタ
（１）１６２、（２）１６４中のデータは図１３（Ａ）
に示すクロック信号で制御されるマルチプレクサ１８に
入力され、クロック信号のハイ／ローに応じて交互にＩ
／Ｏ端子へと出力される。
【０００７】
【発明が解決しようとする課題】上述のように従来のダ
ブルデータレート仕様の半導体記憶装置では、前記セン
スアンプイネーブル信号（／ＳＡＥ）によって活性化さ
れるセンスアンプの数は通常モードに比べて２倍とな
る。例えば、Ｉ／Ｏ数が３６のメモリの場合には７２個
のセンスアンプが同時に活性化されることになる。セン
スアンプは微小な電位差を増幅するために多量の電流を
消費するので、上記のように同時に多数のセンスアンプ
が動作すると大きなノイズ発生源となる。このような電
源ノイズは誤動作の原因となる上、センスアンプ自体の
感度を落としてしまうことになり、特性の悪化につなが
る。即ち、従来のダブルデータレート仕様の半導体記憶
装置では、通常のメモリ動作に比べて２倍のセンスアン
プが同時に活性化されるため、大きなノイズが発生する
という課題があった。
ブルデータレート仕様の半導体記憶装置では、前記セン
スアンプイネーブル信号（／ＳＡＥ）によって活性化さ
れるセンスアンプの数は通常モードに比べて２倍とな
る。例えば、Ｉ／Ｏ数が３６のメモリの場合には７２個
のセンスアンプが同時に活性化されることになる。セン
スアンプは微小な電位差を増幅するために多量の電流を
消費するので、上記のように同時に多数のセンスアンプ
が動作すると大きなノイズ発生源となる。このような電
源ノイズは誤動作の原因となる上、センスアンプ自体の
感度を落としてしまうことになり、特性の悪化につなが
る。即ち、従来のダブルデータレート仕様の半導体記憶
装置では、通常のメモリ動作に比べて２倍のセンスアン
プが同時に活性化されるため、大きなノイズが発生する
という課題があった。
【０００８】本発明は、上述の如き従来の課題を解決す
るためになされたもので、その目的は、高速性を全く損
なわずにノイズの低減を可能とする出力制御部を有する
半導体記憶装置を提供することである。
るためになされたもので、その目的は、高速性を全く損
なわずにノイズの低減を可能とする出力制御部を有する
半導体記憶装置を提供することである。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明の特徴は、ダブルデータレート仕様
の同期型の半導体記憶装置において、メモリセルから２
個のデータを読み出す際に、一方のデータをセンスする
タイミングと他方のデータをセンスするタイミンクをず
らす手段を具備することにある。
に、請求項１の発明の特徴は、ダブルデータレート仕様
の同期型の半導体記憶装置において、メモリセルから２
個のデータを読み出す際に、一方のデータをセンスする
タイミングと他方のデータをセンスするタイミンクをず
らす手段を具備することにある。
【００１０】請求項２の発明の特徴は、データを記憶す
るメモリセルと、一つの出力端子に対して並列に設けら
れた２つのセンスアンプと、第１のセンスアンプで増幅
されたデータを保持する第１のデータ記憶手段と、第２
のセンスアンプで増幅されたデータを保持する第２のデ
ータ記憶手段と、第１のデータ記憶手段のデータと第２
のデータ記憶手段のデータを選択出力する選択手段と、
第１のセンスアンプが活性化されるタイミングと第２の
センスアンプが活性化されるタイミングとをずらす第１
の遅延回路とを具備することにある。
るメモリセルと、一つの出力端子に対して並列に設けら
れた２つのセンスアンプと、第１のセンスアンプで増幅
されたデータを保持する第１のデータ記憶手段と、第２
のセンスアンプで増幅されたデータを保持する第２のデ
ータ記憶手段と、第１のデータ記憶手段のデータと第２
のデータ記憶手段のデータを選択出力する選択手段と、
第１のセンスアンプが活性化されるタイミングと第２の
センスアンプが活性化されるタイミングとをずらす第１
の遅延回路とを具備することにある。
【００１１】請求項３の発明の特徴は、データを記憶す
るメモリセルと、一つの出力端子に対して並列に設けら
れた２つのセンスアンプと、第１のセンスアンプで増幅
されたデータを保持する第１のデータ記憶手段と、第２
のセンスアンプで増幅されたデータを保持する第２のデ
ータ記憶手段と、クロック信号のハイ、ローに応じて、
クロックハイの期間は第１のデータ記憶手段に保持され
たデータを、クロックローの期間は第２のデータ記憶手
段に保持されたデータを選択出力する選択手段と、第１
のセンスアンプが活性化されるタイミングよりも第２の
センスアンプが活性化されるタイミングを遅らせる第１
の遅延回路とを具備することにある。
るメモリセルと、一つの出力端子に対して並列に設けら
れた２つのセンスアンプと、第１のセンスアンプで増幅
されたデータを保持する第１のデータ記憶手段と、第２
のセンスアンプで増幅されたデータを保持する第２のデ
ータ記憶手段と、クロック信号のハイ、ローに応じて、
クロックハイの期間は第１のデータ記憶手段に保持され
たデータを、クロックローの期間は第２のデータ記憶手
段に保持されたデータを選択出力する選択手段と、第１
のセンスアンプが活性化されるタイミングよりも第２の
センスアンプが活性化されるタイミングを遅らせる第１
の遅延回路とを具備することにある。
【００１２】請求項４の発明の特徴は、請求項２又は３
記載の半導体記憶装置において、第１の遅延回路の遅延
量Δｔ１と、サイクルタイムＴｃｙとの間に、０≦Δｔ
１≦Ｔｃｙ／２の関係があることにある。
記載の半導体記憶装置において、第１の遅延回路の遅延
量Δｔ１と、サイクルタイムＴｃｙとの間に、０≦Δｔ
１≦Ｔｃｙ／２の関係があることにある。
【００１３】請求項５の発明の特徴は、請求項２乃至４
いずれかに記載の半導体記憶装置において、第１のセン
スアンプと第２のセンスアンプのトランジスタサイズを
異なるようにしたことにある。
いずれかに記載の半導体記憶装置において、第１のセン
スアンプと第２のセンスアンプのトランジスタサイズを
異なるようにしたことにある。
【００１４】請求項６の発明の特徴は、請求項２乃至５
いずれかに記載の半導体記憶装置において、第１のデー
タ記憶手段に保持されたデータと、第２のデータ記憶手
段に保持されたデータの取り込みタイミングをずらす第
２の遅延回路を具備することにある。
いずれかに記載の半導体記憶装置において、第１のデー
タ記憶手段に保持されたデータと、第２のデータ記憶手
段に保持されたデータの取り込みタイミングをずらす第
２の遅延回路を具備することにある。
【００１５】請求項７の発明の特徴は、請求項６記載の
半導体記憶装置において、第１の遅延回路の遅延量Δｔ
１と、第２の遅延回路の遅延量Δｔ２と、サイクルタイ
ムＴｃｙとの間に、０≦Δｔ１≦Δｔ２≦Ｔｃｙ／２の
関係があることにある。
半導体記憶装置において、第１の遅延回路の遅延量Δｔ
１と、第２の遅延回路の遅延量Δｔ２と、サイクルタイ
ムＴｃｙとの間に、０≦Δｔ１≦Δｔ２≦Ｔｃｙ／２の
関係があることにある。
【００１６】請求項８の発明の特徴は、請求項２乃至７
いずれかに記載の半導体記憶装置において、第１のデー
タ記憶手段は、制御クロックのサイクルの立ち上がりに
入力されたデータを前記サイクルの前半の期間中、記憶
するラッチ回路であり、第２のデータ記憶手段は、制御
クロックのサイクルの立ち下がりに入力されたデータを
前記サイクルの後半の期間中、記憶するラッチ回路であ
る。
いずれかに記載の半導体記憶装置において、第１のデー
タ記憶手段は、制御クロックのサイクルの立ち上がりに
入力されたデータを前記サイクルの前半の期間中、記憶
するラッチ回路であり、第２のデータ記憶手段は、制御
クロックのサイクルの立ち下がりに入力されたデータを
前記サイクルの後半の期間中、記憶するラッチ回路であ
る。
【００１７】請求項９の発明の特徴は、請求項８記載の
半導体記憶装置において、第１の遅延回路の遅延量はサ
イクルタイムのほぼ半分である。
半導体記憶装置において、第１の遅延回路の遅延量はサ
イクルタイムのほぼ半分である。
【００１８】請求項１０の発明の特徴は、データを記憶
するメモリセルと、一つの出力端子に対して並列に設け
られた２つのセンスアンプと、第１のセンスアンプ及び
第２のセンスアンプから出力するデータを選択出力する
選択手段と、第１のセンスアンプが活性化されるタイミ
ングと第２のセンスアンプが活性化されるタイミングと
をずらす第１の遅延回路とを具備し、第１のセンスアン
プ及び第２のセンスアンプがデータを出力している期間
がサイクルタイムの半分以上である。
するメモリセルと、一つの出力端子に対して並列に設け
られた２つのセンスアンプと、第１のセンスアンプ及び
第２のセンスアンプから出力するデータを選択出力する
選択手段と、第１のセンスアンプが活性化されるタイミ
ングと第２のセンスアンプが活性化されるタイミングと
をずらす第１の遅延回路とを具備し、第１のセンスアン
プ及び第２のセンスアンプがデータを出力している期間
がサイクルタイムの半分以上である。
【００１９】請求項１１の発明の特徴は、請求項１０記
載の半導体記憶装置において、第２のセンスアンプを活
性化するタイミングは第１のセンスアンプを活性化する
タイミングに比べてほぼ半サイクルタイム遅延すること
にある。
載の半導体記憶装置において、第２のセンスアンプを活
性化するタイミングは第１のセンスアンプを活性化する
タイミングに比べてほぼ半サイクルタイム遅延すること
にある。
【００２０】上記目的を達成するために、本発明に係わ
る半導体記憶装置では、データを記憶するメモリセル
と、一つの出力端子に対して並列に設けられた２つのセ
ンスアンプと、第１のセンスアンプで増幅されたデータ
を保持する第１のデータ記憶手段と、第２のセンスアン
プで増幅されたデータを保持する第２のデータ記憶手段
と、第１のデータ記憶手段のデータと第２のデ一夕記憶
手段のデータを選択出力するマルチプレクサ手段と、第
１のセンスアンプの活性化されるタイミングと第２のセ
ンスアンプの活性化されるタイミングとをずらす第１の
遅延回路とを具備することを特徴とする。
る半導体記憶装置では、データを記憶するメモリセル
と、一つの出力端子に対して並列に設けられた２つのセ
ンスアンプと、第１のセンスアンプで増幅されたデータ
を保持する第１のデータ記憶手段と、第２のセンスアン
プで増幅されたデータを保持する第２のデータ記憶手段
と、第１のデータ記憶手段のデータと第２のデ一夕記憶
手段のデータを選択出力するマルチプレクサ手段と、第
１のセンスアンプの活性化されるタイミングと第２のセ
ンスアンプの活性化されるタイミングとをずらす第１の
遅延回路とを具備することを特徴とする。
【００２１】このように構成された半導体記憶装置にお
いては、第１のセンスアンプと第２のセンスアンプの活
性化タイミングをずらすことによって、第１のセンスア
ンプと第２のセンスアンプの電流ピークが重ならず、全
体での電流ピークを分散することが可能となり、しか
も、前記電流ピークを分散するための遅延時間を半サイ
クルタイム以下とすることによって、高速性を全く損な
わずにノイズの低減を可能とする。
いては、第１のセンスアンプと第２のセンスアンプの活
性化タイミングをずらすことによって、第１のセンスア
ンプと第２のセンスアンプの電流ピークが重ならず、全
体での電流ピークを分散することが可能となり、しか
も、前記電流ピークを分散するための遅延時間を半サイ
クルタイム以下とすることによって、高速性を全く損な
わずにノイズの低減を可能とする。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。図１は、本発明の半導体記憶装置
の第１の実施形態に係わる出力制御部の構成を示したブ
ロック図である。但し、従来例と同一の部分は同一符号
を用いて説明する。
に基づいて説明する。図１は、本発明の半導体記憶装置
の第１の実施形態に係わる出力制御部の構成を示したブ
ロック図である。但し、従来例と同一の部分は同一符号
を用いて説明する。
【００２３】本例の出力制御部は、センスアンプ（１）
１６１、出力レジスタ（１）１６２及びセンスアンプ
（２）１６３、出力レジスタ（２）１６４の２系統の出
力回路から成り、出力レジスタ（１）１６２、１６４に
保持されているデータを選択して順次読み出すマルチプ
レクサ１８及びセンスアンプ（２）１６３を活性化する
センスアンプイネーブル信号／ＳＡＥを遅延させる遅延
回路１９を有し、図示されないメモリセルからの呼び出
しデータは、データバス（１）２１、データバス（２）
２２を介してセンスアンプ１６１、１６３に入力され
る。
１６１、出力レジスタ（１）１６２及びセンスアンプ
（２）１６３、出力レジスタ（２）１６４の２系統の出
力回路から成り、出力レジスタ（１）１６２、１６４に
保持されているデータを選択して順次読み出すマルチプ
レクサ１８及びセンスアンプ（２）１６３を活性化する
センスアンプイネーブル信号／ＳＡＥを遅延させる遅延
回路１９を有し、図示されないメモリセルからの呼び出
しデータは、データバス（１）２１、データバス（２）
２２を介してセンスアンプ１６１、１６３に入力され
る。
【００２４】クロックハイで出力するデータをセンスす
るセンスアンプ（１）１６１はセンスアンプイネーブル
信号／ＳＡＥによって活性化されるが、クロックローで
出力するデータをセンスするセンスアンプ（２）１６３
はセンスアンプイネーブル信号を遅延回路１９を介した
信号によって、センスアンプ（１）１６１よりも遅れて
活性化される。
るセンスアンプ（１）１６１はセンスアンプイネーブル
信号／ＳＡＥによって活性化されるが、クロックローで
出力するデータをセンスするセンスアンプ（２）１６３
はセンスアンプイネーブル信号を遅延回路１９を介した
信号によって、センスアンプ（１）１６１よりも遅れて
活性化される。
【００２５】図２は図１のブロック図に示したセンスア
ンプ及び遅延回路の構成を示した具体的な回路例であ
る。ここでセンスアンプはラッチ型センスアンプであ
り、遅延回路はインバータチェーンにより構成される。
ンプ及び遅延回路の構成を示した具体的な回路例であ
る。ここでセンスアンプはラッチ型センスアンプであ
り、遅延回路はインバータチェーンにより構成される。
【００２６】センスアンプは、ＰＭＯＳトランジスタＴ
１、Ｔ２、Ｔ３、ＮＭＯＳトランジスタＴ４、Ｔ５から
成り、トランスファーゲートを構成するＮＭＯＳトラン
ジスタＴ６、Ｔ７を介してデータバス（１）に接続され
ると共に、トランスファーゲートを構成するＮＭＯＳト
ランジスタＴ８、Ｔ９を介してデータバス（２）に接続
されている。遅延回路はインバータ１９１と１９２が直
列接続されたインバータチェーンによって構成されて
る。
１、Ｔ２、Ｔ３、ＮＭＯＳトランジスタＴ４、Ｔ５から
成り、トランスファーゲートを構成するＮＭＯＳトラン
ジスタＴ６、Ｔ７を介してデータバス（１）に接続され
ると共に、トランスファーゲートを構成するＮＭＯＳト
ランジスタＴ８、Ｔ９を介してデータバス（２）に接続
されている。遅延回路はインバータ１９１と１９２が直
列接続されたインバータチェーンによって構成されて
る。
【００２７】図中、上段と下段に記載してあるセンスア
ンプは制御線ａ、ｂ、ｃ、ｄをハイレベルにするかロー
レベルにするかによって、データバス（１）、（２）の
いずれか一方のデータをセンスするように切り替えるこ
とができるようになっている。
ンプは制御線ａ、ｂ、ｃ、ｄをハイレベルにするかロー
レベルにするかによって、データバス（１）、（２）の
いずれか一方のデータをセンスするように切り替えるこ
とができるようになっている。
【００２８】ダブルデータレート仕様のメモリからのデ
ータ読み出し時には、例えばデータ線ｂとｃをローレベ
ルに固定して、上段のセンスアンプをデータバス（１）
に接続し、下段のセンスアンプをデータバス（２）に接
続して使用する。従って、この場合は上段のセンスアン
プがセンスアンプ（１）に相当し、下段のセンスアンプ
がセンスアンプ（２）に相当する。
ータ読み出し時には、例えばデータ線ｂとｃをローレベ
ルに固定して、上段のセンスアンプをデータバス（１）
に接続し、下段のセンスアンプをデータバス（２）に接
続して使用する。従って、この場合は上段のセンスアン
プがセンスアンプ（１）に相当し、下段のセンスアンプ
がセンスアンプ（２）に相当する。
【００２９】図３は図２の構成の出力制御部の動作を示
す波形図である。図３（Ａ）は出力回路を動作させるク
ロック（ＣＫ）を示し、図３（Ｂ）はセンスアンプイネ
ーブル信号／ＳＡＥ１を示し、図３（Ｃ）はセンスアン
プイネーブル信号／ＳＡＥ２を示し、図３（Ｄ）はセン
スアンプ（１）の出力波形を示し、図３（Ｅ）はセンス
アンプ（２）の出力波形を示し、図３（Ｆ）はセンスア
ンプ（１）に流れる電流を示し、図３（Ｇ）はセンスア
ンプ（２）に流れる電流を示している。
す波形図である。図３（Ａ）は出力回路を動作させるク
ロック（ＣＫ）を示し、図３（Ｂ）はセンスアンプイネ
ーブル信号／ＳＡＥ１を示し、図３（Ｃ）はセンスアン
プイネーブル信号／ＳＡＥ２を示し、図３（Ｄ）はセン
スアンプ（１）の出力波形を示し、図３（Ｅ）はセンス
アンプ（２）の出力波形を示し、図３（Ｆ）はセンスア
ンプ（１）に流れる電流を示し、図３（Ｇ）はセンスア
ンプ（２）に流れる電流を示している。
【００３０】ラッチ型センスアンプはセンスアンプイネ
ーブル信号によって活性化される際、貫通電流を発生す
る。上記した出力制御部では、センスアンプイネーブル
信号／ＳＡＥ１によりセンスアンプ（１）１６１が活性
化された後、インバータチェーンにより構成される遅延
回路１９のディレイ時間（Δｔ１）後、センスアンプイ
ネーブル信号／ＳＡＥ２によってセンスアンプ２が活性
される。従って、図に示すようにセンスアンプ（１）１
６１とセンスアンプ（２）１６３の電流ピークは重なら
ず、全体での電流ピークを分散することが可能となる。
ーブル信号によって活性化される際、貫通電流を発生す
る。上記した出力制御部では、センスアンプイネーブル
信号／ＳＡＥ１によりセンスアンプ（１）１６１が活性
化された後、インバータチェーンにより構成される遅延
回路１９のディレイ時間（Δｔ１）後、センスアンプイ
ネーブル信号／ＳＡＥ２によってセンスアンプ２が活性
される。従って、図に示すようにセンスアンプ（１）１
６１とセンスアンプ（２）１６３の電流ピークは重なら
ず、全体での電流ピークを分散することが可能となる。
【００３１】このような制御によって、センスアンプ
（２）１６３からのデータの出力はセンスアンプ（１）
１６１よりも当然遅くなるが、センスアンプ（２）１６
３のデータは次サイクルの後半（クロックロー）までに
確定していればよいため、メモリの動作速度を律速する
ことはない。但し、次サイクルの後半までに確定してい
るためには、ディレイ時間Δｔ１は、少なくとも、０≦
Δｔ１≦Ｔｃｙ／２を満足する必要がある。
（２）１６３からのデータの出力はセンスアンプ（１）
１６１よりも当然遅くなるが、センスアンプ（２）１６
３のデータは次サイクルの後半（クロックロー）までに
確定していればよいため、メモリの動作速度を律速する
ことはない。但し、次サイクルの後半までに確定してい
るためには、ディレイ時間Δｔ１は、少なくとも、０≦
Δｔ１≦Ｔｃｙ／２を満足する必要がある。
【００３２】また、センスアンプ（２）１６３ではアド
レス確定からセンスイネーブルまでの期間が、センスア
ンプ（１）１６１のそれよりも長くなるため、活性化さ
れる時点での入力電位差が大きくとれ、より大きなセン
スマージンを確保でき、一層ノイズに強くなる。
レス確定からセンスイネーブルまでの期間が、センスア
ンプ（１）１６１のそれよりも長くなるため、活性化さ
れる時点での入力電位差が大きくとれ、より大きなセン
スマージンを確保でき、一層ノイズに強くなる。
【００３３】図４は出力レジスタ（出力レジスタ１６
２、１６４）の構成を示す具体的な回路例である。出力
レジスタはマスタラッチとスレーブラッチから成り、各
ラッチ回路は、クロックドインバータ４１、４２及びイ
ンバータ４３から成っている。
２、１６４）の構成を示す具体的な回路例である。出力
レジスタはマスタラッチとスレーブラッチから成り、各
ラッチ回路は、クロックドインバータ４１、４２及びイ
ンバータ４３から成っている。
【００３４】本実施の形態によれば、ダブルデータレー
ト仕様で、メモリセルから２個のデータを読み出す際
に、センスアンプ（１）１６１、センスアンプ（２）１
６３を活性化して２個のデータをセンスするタイミング
をずらすことにより、センスアンプ（１）１６１、セン
スアンプ（２）１６３に流れるピーク電流を図３
（Ｆ）、（Ｇ）に示すようにずらすことができる。しか
も、ずらす時間は０≦Δｔ１≦Ｔｃｙ／２てあるため、
読み出し速度を全く損なわずにノイズの発生レベルを低
減することができる。
ト仕様で、メモリセルから２個のデータを読み出す際
に、センスアンプ（１）１６１、センスアンプ（２）１
６３を活性化して２個のデータをセンスするタイミング
をずらすことにより、センスアンプ（１）１６１、セン
スアンプ（２）１６３に流れるピーク電流を図３
（Ｆ）、（Ｇ）に示すようにずらすことができる。しか
も、ずらす時間は０≦Δｔ１≦Ｔｃｙ／２てあるため、
読み出し速度を全く損なわずにノイズの発生レベルを低
減することができる。
【００３５】尚、図３（Ｄ）、（Ｅ）に示すように、セ
ンスアンプ（２）１６３がセンスを開始する際の入力レ
ベルは、センスアンプ（１）１６１のそれと比べて高く
なっているため、センスアンプ（２）１６３のトランジ
スタサイズを、センスアンプ（１）１６１のトランジス
タサイズよりも小さくでき、その分、消費電力を小さく
できると共に、チップの回路面積を小さくすることがで
きる。
ンスアンプ（２）１６３がセンスを開始する際の入力レ
ベルは、センスアンプ（１）１６１のそれと比べて高く
なっているため、センスアンプ（２）１６３のトランジ
スタサイズを、センスアンプ（１）１６１のトランジス
タサイズよりも小さくでき、その分、消費電力を小さく
できると共に、チップの回路面積を小さくすることがで
きる。
【００３６】図５は本発明の半導体記憶装置の第２の実
施形態に係る出力制御部を示したブロック図である。但
し、図１に示した第１の実施形態と同一部は同一符号を
付し、且つ適宜説明を省略する。
施形態に係る出力制御部を示したブロック図である。但
し、図１に示した第１の実施形態と同一部は同一符号を
付し、且つ適宜説明を省略する。
【００３７】センスアンプ（１）１６１に繋がる出力レ
ジスタ（１）１６５は、マスタラッチ１のみで構成され
ているが、これはクロックローの期間でのデータ保持が
必要ないためであり、スレーブラッチがあっても構わな
い。
ジスタ（１）１６５は、マスタラッチ１のみで構成され
ているが、これはクロックローの期間でのデータ保持が
必要ないためであり、スレーブラッチがあっても構わな
い。
【００３８】一方、センスアンプ（２）１６３に繋がる
出力レジスタ（２）１６６はマスタ／スレーブの構成と
なっている。ここで、出力レジスタ（１）１６５中のマ
スタラッチを駆動するクロック（ＣＫＭ１）に対して、
出力レジスタ（２）１６６中のマスタラッチを駆動する
クロック（ＣＫＭ２）は遅延回路２０によりΔｔ２遅く
なっている。
出力レジスタ（２）１６６はマスタ／スレーブの構成と
なっている。ここで、出力レジスタ（１）１６５中のマ
スタラッチを駆動するクロック（ＣＫＭ１）に対して、
出力レジスタ（２）１６６中のマスタラッチを駆動する
クロック（ＣＫＭ２）は遅延回路２０によりΔｔ２遅く
なっている。
【００３９】このような制御によって出力レジスタ
（２）１６６からのデータの出力は出力レジスタ（１）
１６５よりも当然遅くなるが、出力レジスタ（２）１６
６のデータは次サイクルの後半（クロックロー）までに
確定していればよいため、メモリの動作速度を律速する
ことはない。次サイクルの後半までに確定しているため
には、少なくとも、 ０≦Δｔ２≦Ｔｃｙ／２ である必要がある。
（２）１６６からのデータの出力は出力レジスタ（１）
１６５よりも当然遅くなるが、出力レジスタ（２）１６
６のデータは次サイクルの後半（クロックロー）までに
確定していればよいため、メモリの動作速度を律速する
ことはない。次サイクルの後半までに確定しているため
には、少なくとも、 ０≦Δｔ２≦Ｔｃｙ／２ である必要がある。
【００４０】図６は図５に示す出力制御部の動作を説明
するための波形図である。図６（Ａ）は出力制御部を動
作させるクロック（ＣＫ）を示し、図６（Ｂ）はセンス
アンプイネーブル信号／ＳＡＥ１を示し、図６（Ｃ）は
センスアンプイネーブル信号／ＳＡＥ２を示し、図６
（Ｄ）はセンスアンプ（１）の出力波形を示し、図６
（Ｅ）はセンスアンプ（２）の出力波形を示し、図６
（Ｆ）は出力レジスタ（１）のマスタラッチを駆動する
クロックを示し、図６（Ｇ）は出力レジスタ（２）のマ
スタラッチを駆動するクロックを示し、図６（Ｈ）は出
力レジスタ（２）のスレーブラッチを駆動するクロック
を示し、図６（Ｉ）は出力レジスタ（１）の出力データ
を示し、図６（Ｊ）は出力レジスタ（２）の出力データ
を示し、図６（Ｋ）はマルチプレクサ１８からの出力デ
ータを示している。
するための波形図である。図６（Ａ）は出力制御部を動
作させるクロック（ＣＫ）を示し、図６（Ｂ）はセンス
アンプイネーブル信号／ＳＡＥ１を示し、図６（Ｃ）は
センスアンプイネーブル信号／ＳＡＥ２を示し、図６
（Ｄ）はセンスアンプ（１）の出力波形を示し、図６
（Ｅ）はセンスアンプ（２）の出力波形を示し、図６
（Ｆ）は出力レジスタ（１）のマスタラッチを駆動する
クロックを示し、図６（Ｇ）は出力レジスタ（２）のマ
スタラッチを駆動するクロックを示し、図６（Ｈ）は出
力レジスタ（２）のスレーブラッチを駆動するクロック
を示し、図６（Ｉ）は出力レジスタ（１）の出力データ
を示し、図６（Ｊ）は出力レジスタ（２）の出力データ
を示し、図６（Ｋ）はマルチプレクサ１８からの出力デ
ータを示している。
【００４１】遅延回路２０によってマスタラッチを駆動
するクロックＣＫＭ１とＣＫＭ２間にディレイを設ける
ことで、各出力レジスタ（１）１６５、（２）１６６の
入力に接続されるセンスアンプ（１）１６１、センスア
ンプ（２）１６３の出力確定からデータラッチまでのマ
ージン、即ち、センスアンプイネーブル信号／ＳＡＥ１
からクロックＣＫＭ１、センスアンプイネーブル信号／
ＳＡＥ２からクロックＣＫＭ２までの時間を十分に確保
することが可能となる。ここで、 ０≦Δｔ１≦Δｔ２≦Ｔｃｙ／２ とすることで、遅延回路１９、遅延回路２０によりタイ
ミングを遅らせたセンスアンプ（２）１６３→出力レジ
スタ（２）１６５の方は、遅延回路をいれていないセン
スアンプ（１）１６１→出力レジスタ（１）１６６に比
べてマージンを損なうことがなくなる。
するクロックＣＫＭ１とＣＫＭ２間にディレイを設ける
ことで、各出力レジスタ（１）１６５、（２）１６６の
入力に接続されるセンスアンプ（１）１６１、センスア
ンプ（２）１６３の出力確定からデータラッチまでのマ
ージン、即ち、センスアンプイネーブル信号／ＳＡＥ１
からクロックＣＫＭ１、センスアンプイネーブル信号／
ＳＡＥ２からクロックＣＫＭ２までの時間を十分に確保
することが可能となる。ここで、 ０≦Δｔ１≦Δｔ２≦Ｔｃｙ／２ とすることで、遅延回路１９、遅延回路２０によりタイ
ミングを遅らせたセンスアンプ（２）１６３→出力レジ
スタ（２）１６５の方は、遅延回路をいれていないセン
スアンプ（１）１６１→出力レジスタ（１）１６６に比
べてマージンを損なうことがなくなる。
【００４２】図７は本発明の半導体記憶装置の第３の実
施形態に係る出力制御部を示したブロック図である。但
し、図１に示した第１の実施形態と同一部は同一符号を
付し、且つ適宜説明を省略する。
施形態に係る出力制御部を示したブロック図である。但
し、図１に示した第１の実施形態と同一部は同一符号を
付し、且つ適宜説明を省略する。
【００４３】本例は、センスアンプイネーブル信号／Ｓ
ＡＥ１と／ＳＡＥ２の間の遅延（例えば遅延回路を用い
る）をサイクルタイムの丁度半分（Ｔｃｙ／２）程度に
した場合に、スレーブラッチを省略した出力レジスタ
（１）１６７においてクロックローの期間でのデータ保
持が必要ないのと同様に、図に示すように出力レジスタ
（２）１６８においてクロックハイの期間でのデータ保
持が必要がないため、出力レジスタ（２）１６８からマ
スタラッチを省略することが可能であり、一層高速、低
消費電力となる。
ＡＥ１と／ＳＡＥ２の間の遅延（例えば遅延回路を用い
る）をサイクルタイムの丁度半分（Ｔｃｙ／２）程度に
した場合に、スレーブラッチを省略した出力レジスタ
（１）１６７においてクロックローの期間でのデータ保
持が必要ないのと同様に、図に示すように出力レジスタ
（２）１６８においてクロックハイの期間でのデータ保
持が必要がないため、出力レジスタ（２）１６８からマ
スタラッチを省略することが可能であり、一層高速、低
消費電力となる。
【００４４】図８は図７に示す出力制御部の動作を示す
波形図である。図８（Ａ）は出力制御部を動作させるク
ロック（ＣＫ）を示し、図８（Ｂ）はセンスアンプイネ
ーブル信号／ＳＡＥ１を示し、図８（Ｃ）はセンスアン
プイネーブル信号／ＳＡＥ２を示し、図８（Ｄ）はセン
スアンプ（１）の出力波形を示し、図８（Ｅ）はセンス
アンプ（２）の出力波形を示し、図８（Ｆ）は出力レジ
スタ（１）のマスタラッチを駆動するクロックを示し、
図８（Ｇ）は出力レジスタ（２）のスレーブラッチを駆
動するクロックを示し、図８（Ｈ）は出力レジスタ
（１）の出力データを示し、図８（Ｉ）は出力レジスタ
（２）の出力データを示し、図８（Ｊ）はマルチプレク
サ１８からの出力データを示している。
波形図である。図８（Ａ）は出力制御部を動作させるク
ロック（ＣＫ）を示し、図８（Ｂ）はセンスアンプイネ
ーブル信号／ＳＡＥ１を示し、図８（Ｃ）はセンスアン
プイネーブル信号／ＳＡＥ２を示し、図８（Ｄ）はセン
スアンプ（１）の出力波形を示し、図８（Ｅ）はセンス
アンプ（２）の出力波形を示し、図８（Ｆ）は出力レジ
スタ（１）のマスタラッチを駆動するクロックを示し、
図８（Ｇ）は出力レジスタ（２）のスレーブラッチを駆
動するクロックを示し、図８（Ｈ）は出力レジスタ
（１）の出力データを示し、図８（Ｉ）は出力レジスタ
（２）の出力データを示し、図８（Ｊ）はマルチプレク
サ１８からの出力データを示している。
【００４５】この場合、センスアンプ（１）１６１のデ
ータ確定から、出力レジスタ（１）１６７でのデータ取
り込み、即ちセンスアンプイネーブル信号／ＳＡＥ１か
らクロックＣＫＭまでの期間と、センスアンプ（２）１
６３のデータ確定から、出力レジスタ（２）１６８での
データ取り込み、即ちセンスアンプイネーブル信号／Ｓ
ＡＥ２からクロックＣＫＳまでの期間は同等である。
ータ確定から、出力レジスタ（１）１６７でのデータ取
り込み、即ちセンスアンプイネーブル信号／ＳＡＥ１か
らクロックＣＫＭまでの期間と、センスアンプ（２）１
６３のデータ確定から、出力レジスタ（２）１６８での
データ取り込み、即ちセンスアンプイネーブル信号／Ｓ
ＡＥ２からクロックＣＫＳまでの期間は同等である。
【００４６】図９は本発明の半導体記憶装置の第４の実
施形態に係る出力制御部を示したブロック図である。但
し、図１に示した第１の実施形態と同一部は同一符号を
付し、且つ適宜説明を省略する。センスアンプ（１）１
６１、センスアンプ（２）１６２でのデータ保持がサイ
クルタイムの半分以上の期間可能である場合には、図の
ようにレジスタ回路を省略することが可能である。
施形態に係る出力制御部を示したブロック図である。但
し、図１に示した第１の実施形態と同一部は同一符号を
付し、且つ適宜説明を省略する。センスアンプ（１）１
６１、センスアンプ（２）１６２でのデータ保持がサイ
クルタイムの半分以上の期間可能である場合には、図の
ようにレジスタ回路を省略することが可能である。
【００４７】図１０は図９の構成の出力制御部の動作を
示す波形図である。図１０（Ａ）は出力制御部を動作さ
せるクロック（ＣＫ）を示し、図１０（Ｂ）はセンスア
ンプイネーブル信号／ＳＡＥ１を示し、図１０（Ｃ）は
センスアンプイネーブル信号／ＳＡＥ２を示し、図１０
（Ｄ）はセンスアンプ（１）の出力波形を示し、図１０
（Ｅ）はセンスアンプ（２）の出力波形を示し、図１０
（Ｆ）はマルチプレクサ１８からの出力データを示して
いる。
示す波形図である。図１０（Ａ）は出力制御部を動作さ
せるクロック（ＣＫ）を示し、図１０（Ｂ）はセンスア
ンプイネーブル信号／ＳＡＥ１を示し、図１０（Ｃ）は
センスアンプイネーブル信号／ＳＡＥ２を示し、図１０
（Ｄ）はセンスアンプ（１）の出力波形を示し、図１０
（Ｅ）はセンスアンプ（２）の出力波形を示し、図１０
（Ｆ）はマルチプレクサ１８からの出力データを示して
いる。
【００４８】センスアンプイネーブル信号／ＳＡＥ１と
／ＳＡＥ２はＴｃｙ／２程度タイミングがずれており、
各センスアンプ（１）、（２）は／ＳＡＥから半サイク
ルはデータが保持されるため、出力レジスタを必要とせ
ず、一層高速、低消費電力となる。
／ＳＡＥ２はＴｃｙ／２程度タイミングがずれており、
各センスアンプ（１）、（２）は／ＳＡＥから半サイク
ルはデータが保持されるため、出力レジスタを必要とせ
ず、一層高速、低消費電力となる。
【００４９】
【発明の効果】以上詳細に説明したように、請求項１乃
至４記載の発明によれば、クロックのハイ／ローで出力
するデータをセンスする２つのセンスアンプのうち、ク
ロックローで出力するデータをセンスするセンスアンプ
の活性化を遅らせることにより電流ピークを分散するこ
とができ、高速性を全く損なわずにノイズの低減を図る
ことができる。又、クロックローで出力するデータをセ
ンスするセンスアンプでは、アドレス確定からセンスイ
ネーブルまでの期間がクロックハイ側のそれよりも長く
なり、より大きなセンスマージンを確保できるため、一
層ノイズに対して強くすることができる。
至４記載の発明によれば、クロックのハイ／ローで出力
するデータをセンスする２つのセンスアンプのうち、ク
ロックローで出力するデータをセンスするセンスアンプ
の活性化を遅らせることにより電流ピークを分散するこ
とができ、高速性を全く損なわずにノイズの低減を図る
ことができる。又、クロックローで出力するデータをセ
ンスするセンスアンプでは、アドレス確定からセンスイ
ネーブルまでの期間がクロックハイ側のそれよりも長く
なり、より大きなセンスマージンを確保できるため、一
層ノイズに対して強くすることができる。
【００５０】請求項５記載の発明によれば、センスアン
プの消費電力を低減させることができると共に、回路面
積を小さくすることができる。
プの消費電力を低減させることができると共に、回路面
積を小さくすることができる。
【００５１】請求項６又は７記載の発明によれば、セン
スアンプ活性化タイミングをサイクルタイムの半分程度
まで遅らせることにより、一方の出力レジスタの構成を
簡略化することができ、高速化及び消費電力の低減を図
ることができる。
スアンプ活性化タイミングをサイクルタイムの半分程度
まで遅らせることにより、一方の出力レジスタの構成を
簡略化することができ、高速化及び消費電力の低減を図
ることができる。
【００５２】請求項８又は９記載の発明によれば、セン
スアンプ活性化タイミングをサイクルタイムの半分程度
まで遅らせることにより、両方の出力レジスタの構成を
簡略化することができ、一層の高速化及び消費電力の低
減を図ることができる。
スアンプ活性化タイミングをサイクルタイムの半分程度
まで遅らせることにより、両方の出力レジスタの構成を
簡略化することができ、一層の高速化及び消費電力の低
減を図ることができる。
【００５３】請求項１０又は１１記載の発明によれば、
センスアンプ活性化タイミングをサイクルタイムの半分
程度まで遅らせると共に、センスアンプのデータ保持時
間を半サイクルタイム以上とすることにより、出力レジ
スタを省略することができ、それ故、回路規模の低減及
び、更に一層の高速化及び消費電力の低減を図ることが
できる。
センスアンプ活性化タイミングをサイクルタイムの半分
程度まで遅らせると共に、センスアンプのデータ保持時
間を半サイクルタイム以上とすることにより、出力レジ
スタを省略することができ、それ故、回路規模の低減及
び、更に一層の高速化及び消費電力の低減を図ることが
できる。
【図１】本発明の半導体記憶装置の第１の実施形態に係
わる出力制御部の構成を示したブロック図である。
わる出力制御部の構成を示したブロック図である。
【図２】図１のブロック図に示したセンスアンプ及び遅
延回路の構成を示した具体的な回路例を示した回路図で
ある。
延回路の構成を示した具体的な回路例を示した回路図で
ある。
【図３】図２の構成の出力制御部の動作を示す波形図で
ある。
ある。
【図４】出力レジスタの構成を示す具体的な回路例を示
した回路図である。
した回路図である。
【図５】本発明の半導体記憶装置の第２の実施形態に係
る出力制御部を示したブロック図である。
る出力制御部を示したブロック図である。
【図６】図５に示す出力制御部の動作を説明するための
波形図である。
波形図である。
【図７】本発明の半導体記憶装置の第３の実施形態に係
る出力制御部を示したブロック図である。
る出力制御部を示したブロック図である。
【図８】図７に示す出力制御部の動作を示す波形図であ
る。
る。
【図９】本発明の半導体記憶装置の第４の実施形態に係
る出力制御部を示したブロック図である。
る出力制御部を示したブロック図である。
【図１０】図９の構成の出力制御部の動作を示す波形図
である。
である。
【図１１】ダブルデータレートモードに対応する従来か
らの半導体記憶装置の構成を示すブロック図である。
らの半導体記憶装置の構成を示すブロック図である。
【図１２】ダブルデータレートモードを有する従来の半
導体記憶装置の出力制御部のブロック図である。
導体記憶装置の出力制御部のブロック図である。
【図１３】従来の半導体記憶装置からデータを読み出す
際の動作を示す波形図である。
際の動作を示す波形図である。
１８ マルチプレクサ １９、２０ 遅延回路 ２１ データバス（１） ２２ データバス（２） １６１ センスアンプ（１） １６２、１６５、１６７ 出力レジスタ（１） １６３ センスアンプ（２） １６４、１６６、１６８ 出力レジスタ（２）
Claims (11)
- 【請求項１】 ダブルデータレート仕様の同期型の半導
体記憶装置において、 同一出力端子から同一サイクルに出力する２個のデータ
をメモリセルアレイから読み出す際に、一方のデータを
センスするタイミングと他方のデータをセンスするタイ
ミングを不一致に設定する手段を具備することを特徴と
する半導体記憶装置。 - 【請求項２】 データを記憶するメモリセルと、 一つの出力端子に対して並列に設けられた２つのセンス
アンプと、 第１のセンスアンプで増幅されたデータを保持する第１
のデータ記憶手段と、 第２のセンスアンプで増幅されたデータを保持する第２
のデータ記憶手段と、第１のデータ記憶手段のデータと
第２のデータ記憶手段のデータを選択出力する選択手段
と、 第１のセンスアンプが活性化されるタイミングと第２の
センスアンプが活性化されるタイミングとを不一致に設
定する第１の遅延回路と、 を具備することを特徴とする半導体記憶装置。 - 【請求項３】 データを記憶するメモリセルと、 一つの出力端子に対して並列に設けられた２つのセンス
アンプと、 第１のセンスアンプで増幅されたデータを保持する第１
のデータ記憶手段と、 第２のセンスアンプで増幅されたデータを保持する第２
のデータ記憶手段と、 クロック信号のハイ、ローに応じて、クロックハイの期
間は第１のデータ記憶手段に保持されたデータを、クロ
ックローの期間は第２のデータ記憶手段に保持されたデ
ータを選択出力する選択手段と、 第１のセンスアンプが活性化されるタイミングよりも第
２のセンスアンプが活性化されるタイミングを遅らせる
第１の遅延回路と、 を具備することを特徴とする半導体記憶装置。 - 【請求項４】 請求項２又は３記載の半導体記憶装置に
おいて、 第１の遅延回路の遅延量Δｔ１と、サイクルタイムＴｃ
ｙとの間に、 ０≦Δｔ１≦Ｔｃｙ／２ の関係があることを特徴とする半導体記憶装置。 - 【請求項５】 請求項２乃至４いずれかに記載の半導体
記憶装置において、 第１のセンスアンプと第２のセンスアンプのトランジス
タサイズを異なるようにしたことを特徴とする半導体記
憶装置。 - 【請求項６】 請求項２乃至５いずれかに記載の半導体
記憶装置において、 第１のデータ記憶手段に保持されたデータと、第２のデ
ータ記憶手段に保持されたデータの取り込みタイミング
を不一致に設定する第２の遅延回路を具備することを特
徴とする半導体記憶装置。 - 【請求項７】 請求項６記載の半導体記憶装置におい
て、 第１の遅延回路の遅延量Δｔ１と、第２の遅延回路の遅
延量Δｔ２と、サイクルタイムＴｃｙとの間に、 ０≦Δｔ１≦Δｔ２≦Ｔｃｙ／２の関係があることを特
徴とする半導体記憶装置。 - 【請求項８】 請求項２乃至７いずれかに記載の半導体
記憶装置において、 第１のデータ記憶手段は、制御クロックのサイクルの立
ち上がりに入力されたデータを前記サイクルの前半の期
間中、記憶するラッチ回路であり、 第２のデータ記憶手段は、制御クロックのサイクルの立
ち下がりに入力されたデータを前記サイクルの後半の期
間中、記憶するラッチ回路であることを特徴とする半導
体記憶装置。 - 【請求項９】 請求項８記載の半導体記憶装置におい
て、 第１の遅延回路の遅延量はサイクルタイムのほぼ半分で
あることを特徴とする半導体記憶装置。 - 【請求項１０】 データを記憶するメモリセルと、 一つの出力端子に対して並列に設けられた２つのセンス
アンプと、 第１のセンスアンプ及び第２のセンスアンプから出力す
るデータを選択出力する選択手段と、 第１のセンスアンプが活性化されるタイミングと第２の
センスアンプが活性化されるタイミングとをずらす第１
の遅延回路とを具備し、 第１のセンスアンプ及び第２のセンスアンプがデータを
出力している期間がサイクルタイムの半分以上であるこ
とを特徴とする半導体記憶装置。 - 【請求項１１】 請求項１０記載の半導体記憶装置にお
いて、 第２のセンスアンプを活性化するタイミングは第１のセ
ンスアンプを活性化するタイミングに比べてほぼ半サイ
クルタイム遅延することを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34805599A JP2001167580A (ja) | 1999-12-07 | 1999-12-07 | 半導体記憶装置 |
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