JP4928097B2 - タイミング発生器及び半導体試験装置 - Google Patents
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Description
図4に示すように、半導体試験装置100は、一般に、周期発生器200と、パターン発生器300と、タイミング発生器400と、波形整形器500と、論理比較回路600とを備えている。
パターン発生器300は、周期データにもとづいて、試験パターン信号及び期待値パターン信号を出力する。これらのうち試験パターン信号はタイミング発生器400へ送られ、期待値パターン信号は論理比較回路600へ送られる。
波形整形器500は、整形クロック信号を試験に必要な波形に整形して整形パターン信号を試験対象の半導体デバイス(以下、「DUT」(Device Under Test)とも略記する。)700へ送る。
論理比較回路600は、比較クロック信号にもとづいて、DUT700の応答出力と期待値パターン信号とを比較する。そして、それらの一致、不一致によりDUT700の良否を判定する。
図5及び図6は、現在、一般的に用いられているタイミング発生器とタイミング発生器の可変遅延回路をリアルタイムにコントロールする回路の例を示したものであり、図5は、タイミング発生器の全体構成図、図6は、タイミング発生器におけるマルチプレクサ(MUX)周辺の拡大構成図をそれぞれ示す。
また、図7は、タイミング発生器の動作を示すタイミングチャートである。
そして、タイミング発生器200から出力される信号(TG Out、半導体試験装置100においては遅延クロック)の出力タイミング(テストサイクルTC)は、1回目のスタートから5nsの時点(TC1)と、2回目のスタート(1回目のスタートからRefclk信号の1周期経過後)から12nsの時点(TC2)とする(同図(b))。
また、第二記憶手段230は、出力信号(TG Out)のテストサイクル(TC)をRefclk信号の周期で除算したときの余りを記憶する。
5÷10=0・・・5 (式1)
この式1より、商は0、余りは5nsが算出される。これらのうち、商「0」は、第一記憶手段220に記憶され、余り「5ns」は、第二記憶手段230に記憶される(同図(e),(f))。
12÷10=1・・・2 (式2)
この式2より、商は1、余りは2nsが算出される。これらのうち、商「1」は、第一記憶手段220に記憶され、余り「2ns」は、第二記憶手段230に記憶される(同図(e),(f))。
例えば、Refclk信号の1サイクル目では、カウンタが「0」、メモリ商(U)が「0」であるため一致している。この場合は、検出信号が出力される(同図(g))。
また、例えば、Refclk信号の2サイクル目では、カウンタが「0」、メモリ商(U)が「1」であるため一致していない。この場合は、検出信号が出力されない(同図(g))。
そして、例えば、Refclk信号の3サイクル目では、カウンタが「1」、メモリ商(U)が「1」であるため一致している。この場合は、検出信号が出力される(同図(g))。
デコーダ280は、第二記憶手段230の記憶データとキャリブレーションデータ記憶手段240のCALDataとにもとづく加算器260での加算結果により、Refclkの1周期分よりも小さい時間を分解能とする遅延量信号(細分解能遅延量信号)を可変遅延回路290へ送る。
すなわち、デコーダ280の出力信号は、「MUXのどの段数を出力するか」を制御する信号であり、クロック周期遅延手段270の出力信号は、「MUXの選択を有効にするか、無効にするか」を制御する信号である(Output Enable)。
例えば、遅延回路291全体の遅延量が10nsであり、この遅延回路291が10段に分けられていたとすると、1段ごとに1nsの遅延量を有することとなる。そして、MUX292が10段で遅延回路291を切り出すものとすると、0段目では0ns、1段目では1nsの遅延、2段目では2nsの遅延、3段目では3nsの遅延、9段目では9nsの遅延を出力信号(TG Out)に与えることができる。
なお、遅延回路291は、クロック(Clock(VD))を入力し、各段ごとに所定の遅延量を与えてMUX292へ送る。
また、論理積回路294−0〜294−nの他の入力端子には、FIFO295−0〜295−nの出力信号が入力される。
ここで、デコーダ280からの遅延量信号は、動作させるFIFO295−0〜295−n及び論理積回路294−0〜294−nを選択する。例えば、図7(b)に示す1つめのテストサイクル(TC)で出力信号(TG Out)を出力させる場合は、出力信号(TG Out)に5nsの遅延量を与えるように、遅延回路291の5段目に対応するFIFO295−5及び論理積回路294−5を動作させるための遅延量信号を出力する。これにより、FIFO295−5及び論理積回路294−5だけが動作して、5nsの遅延量が与えられた出力信号(TG Out)が出力される(図7(h))。
論理和回路296は、論理積回路294−0〜294−nのそれぞれの出力信号を入力し、論理和により、出力信号(TG Out)を出力する。
すなわち、タイミング発生器200は、以上説明した構成により、アナログ的に所望の遅延時間を発生させることができる。
FIFOは、一般的に、データのEyeを広げるための複数のラッチ回路、ラッチの選択を制御するためのカウンタ、ラッチのデータを選択するセレクタなどで構成されている。ここで、FIFOの読み出し回路の動作周波数は、カウンタとセレクタの伝播遅延時間で決まり、250MHz〜400MHzでの動作が限界となっている。
すなわち、250メガ程度の速度のときは、FIFOでも動作可能であるが、1ギガレベルになると、FIFOでは対応できない。
このため、高速動作に対応可能なように、FIFOに代わる新たな構成の提案が求められていた。
なお、ここでアイ開口とは、各周期ごとのクロック波形を重ね合わせてできた波形のうち、その波形の中央にできた開口部分(目のようなかたちをした中央開口部分)をいう。
さらに、そのコントロール回路にFIFOを用いない構成としたため、1ギガレベルの高速動作にも対応可能である。
また、データ用バッファの遅延量をDLLによりコントロールすることから、外来の電源電圧変動や温度変動が起こっても追従するため、可変遅延回路の遅延時間と可変遅延回路をリアルタイムにコントロールする信号の遅延時間を一定に保つことができ、データのアイ開口を保つことができる。
さらに、そのコントロール回路にFIFOを用いない構成としたため、1ギガレベルの高速動作にも対応可能である。
同図は、本実施形態のタイミング発生器の構成を示すブロック図である。
したがって、図1において、図5及び図6と同様の構成部分については同一の符号を付して、その詳細な説明を省略する。
遅延回路11は、従来のタイミング発生器200における遅延回路291と同様の構成を有しており、縦続接続された複数のクロック用バッファ13−1〜13−n+1により構成されている。ただし、最終段のクロック用バッファ13−n+1は、DLL18が接続されることにより挿入されるバッファである。
また、クロック周期よりも短く、かつ、インバータ2段分の遅延量よりも長い遅延時間を発生する遅延素子として、直列に接続されたインバータを用いることができる。さらに、図1に記述は無いが、インバータ2段分の遅延量よりも短い遅延時間を発生する遅延素子、例えば、インバータの負荷容量を論理和回路17の後段に用いることができる。
論理積回路14−0〜14−nは、従来のタイミング発生器200における論理積回路294−0〜294−nと同様の構成を有しており、遅延回路11の各段にそれぞれ対応して備えられている。
この論理積回路14−0〜14−nの一の入力端子は、遅延回路11の対応する段からクロックを入力する。一方、他の入力端子は、データ用バッファ15−11〜15−nnの出力信号が入力される。そして、複数の論理積回路14−0〜14−nの出力は、いずれも論理和回路17へ送られて入力される。
このデータ用バッファ15−11〜15−nnの縦続接続の入力側はデータ保持回路16−0〜16−nの出力端子に接続されている。そして、出力側は複数の論理積回路14−0〜14−nにおける他の入力端子に接続されている。すなわち、複数の論理積回路14−0〜14−nのそれぞれの入力端子(他の入力端子)には、縦続接続されたデータ用バッファ15−11〜15−nnが接続されている。
例えば、遅延回路11の1段目に対応して接続された論理積回路14−1における他の入力端子に接続されたデータ用バッファ15−11は、その遅延回路11の1段目までのクロック用バッファ13−1と同じ遅延量を有している。また、遅延回路11の2段目に対応して接続された論理積回路14−2における他の入力端子に接続されたデータ用バッファ15−21〜15−22は、その遅延回路11の2段目までのクロック用バッファ13−1〜13−2と同じ遅延量を有している。さらに、遅延回路11のn段目に対応して接続された論理積回路14−nにおける他の入力端子に接続されたデータ用バッファ15−n1〜15−nnは、その遅延回路11のn段目までのクロック用バッファ13−1〜13−nと同じ遅延量を有している。
データ用バッファ15−11〜15−nnをこのような構成とすることで、クロックとデータとの双方に同じ遅延量を与えることができる。これにより、データのアイ開口を保つことができる。
このデータ用バッファ15−11〜15−nnの構成については、後述の「クロック用バッファ,データ用バッファの構成について」にて説明する。
位相比較器18−1は、遅延回路11に入力されるクロックと、遅延回路11から出力されたクロックとを入力し、これら信号間の位相を検出し、この検出結果を位相信号として出力する。
DAコンバータ18−3は、カウンタ18−2からの制御信号をデジタル−アナログ変換し、遅延時間制御信号(BIAS信号)として出力する。このBIAS信号は、データ用バッファ15−11〜15−nnのすべてに対して与えられる。
同図は、バッファ(クロック用バッファとデータ用バッファのいずれも含む)の構成例を示す回路図であって、同図(a)は、シングル(Single)簡略型遅延回路、同図(b)は、シングル(Single)型遅延回路、同図(c)は、差動型遅延回路を示す。なお、バッファは、同図(a),(b),(c)のいずれかにより構成することができる。
NチャネルMOSFETのドレインとPチャネルMOSFETのソースとは接続されており、NチャネルMOSFETのソースは接地されていて、PチャネルMOSFETのドレインには所定の電圧が印加される。さらに、PチャネルMOSFETのゲートにはBIASPが入力され、NチャネルMOSFETのゲートには信号(クロック経路ではクロック、データ経路ではデータ)が入力される(In)。そして、NチャネルMOSFETのドレインとPチャネルMOSFETのソースとの接続点からは、BIASPにもとづき遅延された信号(クロック経路ではクロック、データ経路ではデータ)が出力される(Out)。
第一PチャネルMOSFETのソースと第二PチャネルMOSFETのドレインとが接続されており、第二PチャネルMOSFETのソースと第一NチャネルMOSFETのドレインとが接続されており、第一NチャネルMOSFETのソースと第二NチャネルMOSFETのドレインとが接続されている。また、第二NチャネルMOSFETのソースは接地されていて、第一PチャネルMOSFETのドレインには所定の電圧が印加される。さらに、第一PチャネルMOSFETのゲートにはBIASPxが入力され、第二NチャネルMOSFETのゲートにはBIASNxが入力され、第二PチャネルMOSFETのゲート及び第一NチャネルMOSFETのゲートには信号(クロック経路ではクロック、データ経路ではデータ)が入力される(In)。そして、第二PチャネルMOSFETのソースと第一NチャネルMOSFETのドレインとの接続点からは、BIASPx及びBIASNxにもとづき遅延された信号(クロック経路ではクロック、データ経路ではデータ)が出力される(Out)。
すなわち、シングル型遅延回路は、中程にCMOSインバータを備え、その両側に電流源を有した構成となっている。
また、二つのシングル簡略型遅延回路の各NチャネルMOSFETのゲートに信号(一方がINP、他方がINN)が入力され、シングル簡略型遅延回路の各PチャネルMOSFETのゲートに信号(BIASPx or Vss)が入力される。
そして、二つのシングル簡略型遅延回路の一方から信号Qが、他方から信号XQがそれぞれ出力される。
このシングル型遅延回路の中程にあるインバータがHiに遷移すると、Hi側の電流源(第一PチャネルMOSFET)から負荷(Out)に対して電流が流れて、負荷容量がチャージされる。一方、Low側に遷移すると、今度は負荷側から電源側に電流を逃がして遷移する。それら流れる電流を、シングル型遅延回路の両側に接続されたMOSFETが電流源として使用しており、チャージされるときもディスチャージされるときも、電流を流すようにコントロールしようというものである。
その電流源には、ある種のバイアス発生源が接続されており、そのバイアス発生源の最終段のトランジスタとカレントミラー接続している。カレントミラー接続しているため、一箇所のバイアス発生器で流している電流がミラーされ、それぞれミラーされて、すべてのトランジスタで、バイアス電流に近い電流で制限され、それぞれのバッファが遷移する際に負荷容量に対して充電する電流をコントロールするということになる。
同図は、本実施形態のタイミング発生器の可変遅延回路におけるデータ入力(同図(a))、クロック入力(同図(b))、データ出力(同図(c))、クロック出力(同図(d))の各波形を示す波形図である。
本発明の半導体試験装置は、上述の可変遅延回路10を有するタイミング発生器を備えた構成としてある。このタイミング発生器以外の構成は、図4に示した構成と同様である。
このように、タイミング発生器を本実施形態のタイミング発生器とすることで、ギガヘルツの動作を行うためのアイ開口が確保でき、DUT600に対する高速の各種試験を行なうことができる。これにより、半導体試験の速度を高めることができる。
例えば、上述した実施形態では、遅延回路の段数を10段としたが、遅延回路の段数は10段に限るものではなく、任意の段数とすることができる。
また、上述した実施形態では、データ保持回路をラッチ回路で構成することとしたが、ラッチ回路に限るものではなく、例えば、フリップフロップなどで構成することもできる。
11 遅延回路
12 マルチプレクサ(MUX)
13−1〜13−n+1 クロック用バッファ
14−0〜14−n 論理積回路
15−11〜15−nn データ用バッファ
16−0〜16−n データ保持回路
17 論理和回路
18 遅延ロックループ回路(DLL)
100 半導体試験装置
200 タイミング発生器
280 デコーダ
300 パターン発生器
400 波形整形器
500 論理比較回路
600 DUT
Claims (4)
- データに所定の遅延量を与えて出力する可変遅延回路を備えたタイミング発生器であって、
前記可変遅延回路が、
縦続接続された複数のクロック用バッファを有する遅延回路と、
この遅延回路を所定の遅延時間ごとに分けたときの各段にそれぞれ対応して備えられ、その対応する段からクロックを一つの入力端子で入力する、複数の論理積回路と、
これら複数の論理積回路における他の入力端子にそれぞれ接続されるとともに、前記データを入力し、この入力したデータに一定の遅延量を与えて前記論理積回路へ送るデータ用バッファとを備え、
前記複数の各論理積回路に縦続接続される一又は二以上の全ての前記データ用バッファにより前記データに与えられる遅延量が、該データ用バッファの接続された論理積回路に対応する段まで縦続接続された前記クロック用バッファにより前記クロックに与えられる遅延量と同一である
ことを特徴とするタイミング発生器。 - 前記遅延回路に入力されるクロック信号と前記遅延回路から出力されるクロック信号とを入力し、これらクロック信号にもとづきバイアス信号を生成して、前記データ用バッファに与える遅延ロックループ回路を備えた
ことを特徴とする請求項1記載のタイミング発生器。 - 前記データを入力し、前記遅延回路に入力される前記クロックを入力し、このクロックの入力タイミングに合わせて前記データを出力し前記データ用バッファへ送るデータ保持回路を備えた
ことを特徴とする請求項1又は2記載のタイミング発生器。 - 入力した基準クロックにもとづいて周期データを出力する周期発生器と、
前記周期データにもとづいて試験パターン信号と期待値パターン信号とを出力するパターン発生器と、
前記基準クロックと前記周期データと前記試験パターン信号とを入力して整形クロック信号と比較クロック信号とを出力するタイミング発生器と、
前記整形クロック信号を整形して整形パターン信号を出力し半導体デバイスへ送る波形整形器と、
前記比較クロック信号にもとづき、前記半導体デバイスの応答出力と前記期待値パターン信号とを比較する論理比較回路とを備えた半導体試験装置であって、
前記タイミング発生器が、前記請求項1から請求項3のいずれかに記載のタイミング発生器からなる
ことを特徴とする半導体試験装置。
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