JP2002094365A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
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Abstract
(57)【要約】
【課題】 低電圧で動作が可能で、伝播遅延時間が小さ
く高速動作に適した、プレエンファシス機能を有する出
力バッファ回路とその制御方式を提供すること。 【解決手段】 第１のバッファＢ１は、ソース電極が高
位の電源ＶＤＤに接続された第１のＰチャネル電界効果
トランジスタＰ１と、ソース電極が低位の電源ＶＳＳに
接続された第１のＮチャネル電界効果トランジスタＮ１
とからなり、第２のバッファＢ２は、ソース電極がＶＤ
Ｄに接続された第２のＰチャネル電界効果トランジスタ
Ｐ２と、ソース電極がＶＳＳに接続された第２のＮチャ
ネル電界効果トランジスタＮ２とからなる。Ｐチャネル
電界効果トランジスタＰ１の駆動能力は、Ｎチャネル電
界効果トランジスタＮ２の駆動能力より大きく、Ｎチャ
ネル電界効果トランジスタＮ１の駆動能力はＰチャネル
電界効果トランジスタＰ２の駆動能力より大きく設定さ
れる。
く高速動作に適した、プレエンファシス機能を有する出
力バッファ回路とその制御方式を提供すること。 【解決手段】 第１のバッファＢ１は、ソース電極が高
位の電源ＶＤＤに接続された第１のＰチャネル電界効果
トランジスタＰ１と、ソース電極が低位の電源ＶＳＳに
接続された第１のＮチャネル電界効果トランジスタＮ１
とからなり、第２のバッファＢ２は、ソース電極がＶＤ
Ｄに接続された第２のＰチャネル電界効果トランジスタ
Ｐ２と、ソース電極がＶＳＳに接続された第２のＮチャ
ネル電界効果トランジスタＮ２とからなる。Ｐチャネル
電界効果トランジスタＰ１の駆動能力は、Ｎチャネル電
界効果トランジスタＮ２の駆動能力より大きく、Ｎチャ
ネル電界効果トランジスタＮ１の駆動能力はＰチャネル
電界効果トランジスタＰ２の駆動能力より大きく設定さ
れる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に搭載され、半導体集積回路装置の内部で処理された
論理情報を適切な論理信号に変換して装置外部に送出す
る出力バッファ回路に関し、特に伝送線路の減衰量に応
じて送出側であらかじめ適切な波形強調を行う機能（プ
レエンファシス機能）を有する出力バッファ回路に関す
る。
置に搭載され、半導体集積回路装置の内部で処理された
論理情報を適切な論理信号に変換して装置外部に送出す
る出力バッファ回路に関し、特に伝送線路の減衰量に応
じて送出側であらかじめ適切な波形強調を行う機能（プ
レエンファシス機能）を有する出力バッファ回路に関す
る。
【０００２】
【従来の技術】従来、分布定数回路として振る舞う伝送
線路に論理信号を送出するための出力バッファ回路とし
て、伝送線路上での信号の減衰量に応じて信号波形を強
調するいわゆるプレエンファシス機能を有するものがあ
る。この種の出力バッファ回路は、一般的にカレントモ
ード型回路（電流量で表された信号を取り扱う回路）に
より実現されるが、このカレントモード型回路は、その
構成上の理由から低い電源電圧での動作には不利であ
る。
線路に論理信号を送出するための出力バッファ回路とし
て、伝送線路上での信号の減衰量に応じて信号波形を強
調するいわゆるプレエンファシス機能を有するものがあ
る。この種の出力バッファ回路は、一般的にカレントモ
ード型回路（電流量で表された信号を取り扱う回路）に
より実現されるが、このカレントモード型回路は、その
構成上の理由から低い電源電圧での動作には不利であ
る。
【０００３】しかしながら、近年における半導体集積回
路の微細加工技術の進展に伴い、動作電圧低下による低
消費電力化が進み、より低い電源電圧でより高速に動作
することが要求されている。この要請に応えるための従
来技術として、例えば、特開２０００−６８８１６号公
報に開示された技術が知られている。この従来技術に係
る出力バッファ回路は、図６に示す出力段と図示しない
制御回路とによって構成される。ここで、この出力段
は、第１のインピーダンス回路なるＮチャネル電界効果
トランジスタＮ１１，Ｎ１３，Ｎ１５を高電位電源ＶＤ
Ｄと出力端子との間に接続し、第２のインピーダンス回
路なるＮチャネル電界効果トランジスタＮ１２，Ｎ１
４，Ｎ１６を出力端子と低電位電源ＶＳＳとの間に接続
している。
路の微細加工技術の進展に伴い、動作電圧低下による低
消費電力化が進み、より低い電源電圧でより高速に動作
することが要求されている。この要請に応えるための従
来技術として、例えば、特開２０００−６８８１６号公
報に開示された技術が知られている。この従来技術に係
る出力バッファ回路は、図６に示す出力段と図示しない
制御回路とによって構成される。ここで、この出力段
は、第１のインピーダンス回路なるＮチャネル電界効果
トランジスタＮ１１，Ｎ１３，Ｎ１５を高電位電源ＶＤ
Ｄと出力端子との間に接続し、第２のインピーダンス回
路なるＮチャネル電界効果トランジスタＮ１２，Ｎ１
４，Ｎ１６を出力端子と低電位電源ＶＳＳとの間に接続
している。
【０００４】ここで、第１のインピーダンス回路をなす
Ｎチャネル電界効果トランジスタＮ１１，Ｎ１３，Ｎ１
５のゲート電極には、制御信号Ａ１，Ａ２，Ａ３が与え
られ、第２のインピーダンス回路をなすＮチャネル電界
効果トランジスタＮ１２，Ｎ１４，Ｎ１６のゲート電極
には、制御信号Ａ１，Ａ２，Ａ３をインバータＩＮＶ１
１，ＩＮＶ１２，ＩＮＶ１３により反転された信号が与
えられる。そして、第１のインピーダンス回路と第２の
インピーダンス回路とのインピーダンス比が少なくとも
３つの異なる所定の値のいずれかになるように、かつ、
第１のインピーダンス回路のコンダクタンスと第２のイ
ンピーダンス回路のコンダクタンスの総和が前記インピ
ーダンス比に依存しないように、第１および第２のイン
ピーダンス回路の各電界効果トランジスタの導通が制御
される。これにより、プレエンファシス量によらず出力
インピーダンスを所望の値（一定値）にほぼ保つことが
できる。
Ｎチャネル電界効果トランジスタＮ１１，Ｎ１３，Ｎ１
５のゲート電極には、制御信号Ａ１，Ａ２，Ａ３が与え
られ、第２のインピーダンス回路をなすＮチャネル電界
効果トランジスタＮ１２，Ｎ１４，Ｎ１６のゲート電極
には、制御信号Ａ１，Ａ２，Ａ３をインバータＩＮＶ１
１，ＩＮＶ１２，ＩＮＶ１３により反転された信号が与
えられる。そして、第１のインピーダンス回路と第２の
インピーダンス回路とのインピーダンス比が少なくとも
３つの異なる所定の値のいずれかになるように、かつ、
第１のインピーダンス回路のコンダクタンスと第２のイ
ンピーダンス回路のコンダクタンスの総和が前記インピ
ーダンス比に依存しないように、第１および第２のイン
ピーダンス回路の各電界効果トランジスタの導通が制御
される。これにより、プレエンファシス量によらず出力
インピーダンスを所望の値（一定値）にほぼ保つことが
できる。
【０００５】
【発明が解決しようとする課題】ところで、この従来技
術では、一般的なカレントモード型回路に比べて、より
低い電源電圧にて動作可能ではあるが、第１および第２
のインピーダンス回路を構成する各電界効果トランジス
タの導通を制御するための制御回路を必要とする。この
制御回路は、送出すべきデータ自体を用いて論理積（Ａ
ＮＤ）や論理和（ＯＲ）等の論理演算を行うことでプレ
エンファシス処理に必要とされる制御信号Ａ３，Ａ２，
Ａ１を生成するものであるため、出力バッファ回路の入
力部から出力部までの伝播遅延時間が大きくなり、その
間に電源ノイズや電圧変動の影響を受け易く、ジッタが
増大するため、高速動作が制限されるという問題があ
る。
術では、一般的なカレントモード型回路に比べて、より
低い電源電圧にて動作可能ではあるが、第１および第２
のインピーダンス回路を構成する各電界効果トランジス
タの導通を制御するための制御回路を必要とする。この
制御回路は、送出すべきデータ自体を用いて論理積（Ａ
ＮＤ）や論理和（ＯＲ）等の論理演算を行うことでプレ
エンファシス処理に必要とされる制御信号Ａ３，Ａ２，
Ａ１を生成するものであるため、出力バッファ回路の入
力部から出力部までの伝播遅延時間が大きくなり、その
間に電源ノイズや電圧変動の影響を受け易く、ジッタが
増大するため、高速動作が制限されるという問題があ
る。
【０００６】本発明は、上記事情に鑑みてなされたもの
で、プレエンファシス機能を有しながらも、低電源電圧
で動作すると共に、入力部から出力部までの伝播遅延時
間が短い出力バッファ回路を提供することを目的とす
る。
で、プレエンファシス機能を有しながらも、低電源電圧
で動作すると共に、入力部から出力部までの伝播遅延時
間が短い出力バッファ回路を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。すなわち、本発明
は、プレエンファシス機能を有し、分布定数回路として
振る舞う伝送線路に論理信号を送出するための出力バッ
ファ回路において、前記伝送線路に送出すべき論理信号
の論理値を与える第１の論理信号を入力して前記伝送線
路を駆動する第１のバッファ（例えば後述する第１のバ
ッファＢ１に相当する構成要素）と、前記第１の論理信
号に対して所定の論理関係を有する第２の論理信号を入
力し、前記第１のバッファと協調して前記伝送線路を駆
動する第２のバッファ（例えば後述する第２のバッファ
Ｂ２に相当する構成要素）とを備え、前記第２のバッフ
ァの出力インピーダンスは、前記伝送線路での信号の減
衰量が改善される限度において前記第１のバッファの出
力インピーダンスよりも高く設定されたことを特徴とす
る。また、前記出力バッファ回路において、前記第２の
バッファは、プレエンファシス機能の要否に応じて活性
状態が制御される１または２以上のトライステート型バ
ッファ（例えば後述するトライステート型バッファＢ２
０，Ｂ２１，Ｂ２２に相当する構成要素）からなること
を特徴とする。
め、この発明は以下の構成を有する。すなわち、本発明
は、プレエンファシス機能を有し、分布定数回路として
振る舞う伝送線路に論理信号を送出するための出力バッ
ファ回路において、前記伝送線路に送出すべき論理信号
の論理値を与える第１の論理信号を入力して前記伝送線
路を駆動する第１のバッファ（例えば後述する第１のバ
ッファＢ１に相当する構成要素）と、前記第１の論理信
号に対して所定の論理関係を有する第２の論理信号を入
力し、前記第１のバッファと協調して前記伝送線路を駆
動する第２のバッファ（例えば後述する第２のバッファ
Ｂ２に相当する構成要素）とを備え、前記第２のバッフ
ァの出力インピーダンスは、前記伝送線路での信号の減
衰量が改善される限度において前記第１のバッファの出
力インピーダンスよりも高く設定されたことを特徴とす
る。また、前記出力バッファ回路において、前記第２の
バッファは、プレエンファシス機能の要否に応じて活性
状態が制御される１または２以上のトライステート型バ
ッファ（例えば後述するトライステート型バッファＢ２
０，Ｂ２１，Ｂ２２に相当する構成要素）からなること
を特徴とする。
【０００８】前記出力バッファ回路において、前記第１
のバッファは、電流経路が高位の電源と出力端子との間
に接続されてゲート電極が第１の入力端子に接続された
第１のＰチャネル電界効果トランジスタと、電流経路が
低位の電源と前記出力端子との間に接続されてゲート電
極が前記第１の入力端子に接続された第１のＮチャネル
電界効果トランジスタとを備え、前記第２のバッファ
は、電流経路が高位の電源と前記出力端子との間に接続
されてゲート電極が第２の入力端子に接続された第２の
Ｐチャネル電界効果トランジスタと、電流経路が低位の
電源と前記出力端子との間に接続されてゲート電極が前
記第２の入力端子に接続された第２のＮチャネル電界効
果トランジスタとを備え、前記第１のＰチャネル電界効
果トランジスタの駆動能力は、前記第２のＮチャネル電
界効果トランジスタの駆動能力より大きく、前記第１の
Ｎチャネル電界効果トランジスタの駆動能力は、前記第
２のＰチャネル電界効果トランジスタの駆動能力より大
きく設定されたことを特徴とする。
のバッファは、電流経路が高位の電源と出力端子との間
に接続されてゲート電極が第１の入力端子に接続された
第１のＰチャネル電界効果トランジスタと、電流経路が
低位の電源と前記出力端子との間に接続されてゲート電
極が前記第１の入力端子に接続された第１のＮチャネル
電界効果トランジスタとを備え、前記第２のバッファ
は、電流経路が高位の電源と前記出力端子との間に接続
されてゲート電極が第２の入力端子に接続された第２の
Ｐチャネル電界効果トランジスタと、電流経路が低位の
電源と前記出力端子との間に接続されてゲート電極が前
記第２の入力端子に接続された第２のＮチャネル電界効
果トランジスタとを備え、前記第１のＰチャネル電界効
果トランジスタの駆動能力は、前記第２のＮチャネル電
界効果トランジスタの駆動能力より大きく、前記第１の
Ｎチャネル電界効果トランジスタの駆動能力は、前記第
２のＰチャネル電界効果トランジスタの駆動能力より大
きく設定されたことを特徴とする。
【０００９】前記出力バッファ回路において、前記第１
のバッファは、電流経路が高位の電源と出力端子との間
に接続されてゲート電極が第１の入力端子に接続された
第１のＰチャネル電界効果トランジスタと、電流経路が
低位の電源と前記出力端子との間に接続されてゲート電
極が前記第１の入力端子に接続された第１のＮチャネル
電界効果トランジスタとを備え、前記第２のバッファ
は、電流経路が高位の電源と前記出力端子との間に接続
されてゲート電極が第２の入力端子に接続された第２の
Ｐチャネル電界効果トランジスタと、電流経路が低位の
電源と前記出力端子との間に接続されてゲート電極が前
記第２の入力端子に接続された第２のＮチャネル電界効
果トランジスタと、電流経路が前記第２のＰチャネル電
界効果トランジスタと直列に接続されてプレエンファシ
ス処理の要否に応じて導通状態が制御される第３のＰチ
ャネル電界効果トランジスタと、電流経路が前記第２の
Ｎチャネル電界効果トランジスタと直列に接続されて前
記第３のＰチャネル電界効果トランジスタと同時的に導
通制御される第３のＮチャネル電界効果トランジスタと
を有するトライステート型バッファを備え、前記第１の
Ｐチャネル電界効果トランジスタの駆動能力は、前記第
２および第３のＮチャネル電界効果トランジスタからな
る直列回路の駆動能力より大きく設定され、前記第１の
Ｎチャネル電界効果トランジスタの駆動能力は、前記第
２および第３のＰチャネル電界効果トランジスタからな
る直列回路の駆動能力より大きく設定されたことを特徴
とする。
のバッファは、電流経路が高位の電源と出力端子との間
に接続されてゲート電極が第１の入力端子に接続された
第１のＰチャネル電界効果トランジスタと、電流経路が
低位の電源と前記出力端子との間に接続されてゲート電
極が前記第１の入力端子に接続された第１のＮチャネル
電界効果トランジスタとを備え、前記第２のバッファ
は、電流経路が高位の電源と前記出力端子との間に接続
されてゲート電極が第２の入力端子に接続された第２の
Ｐチャネル電界効果トランジスタと、電流経路が低位の
電源と前記出力端子との間に接続されてゲート電極が前
記第２の入力端子に接続された第２のＮチャネル電界効
果トランジスタと、電流経路が前記第２のＰチャネル電
界効果トランジスタと直列に接続されてプレエンファシ
ス処理の要否に応じて導通状態が制御される第３のＰチ
ャネル電界効果トランジスタと、電流経路が前記第２の
Ｎチャネル電界効果トランジスタと直列に接続されて前
記第３のＰチャネル電界効果トランジスタと同時的に導
通制御される第３のＮチャネル電界効果トランジスタと
を有するトライステート型バッファを備え、前記第１の
Ｐチャネル電界効果トランジスタの駆動能力は、前記第
２および第３のＮチャネル電界効果トランジスタからな
る直列回路の駆動能力より大きく設定され、前記第１の
Ｎチャネル電界効果トランジスタの駆動能力は、前記第
２および第３のＰチャネル電界効果トランジスタからな
る直列回路の駆動能力より大きく設定されたことを特徴
とする。
【００１０】前記出力バッファ回路において、前記第１
のバッファは、電流経路が高位の電源と出力端子との間
に接続されてゲート電極が第１の入力端子に接続された
第１のＰチャネル電界効果トランジスタと、電流経路が
低位の電源と前記出力端子との間に接続されてゲート電
極が前記第１の入力端子に接続された第１のＮチャネル
電界効果トランジスタとを備え、前記第２のバッファ
は、電流経路が高位の電源と前記出力端子との間に接続
されてゲート電極が第２の入力端子に接続された第２の
Ｐチャネル電界効果トランジスタと、電流経路が低位の
電源と前記出力端子との間に接続されてゲート電極が前
記第２の入力端子に接続された第２のＮチャネル電界効
果トランジスタと、電流経路が前記第２のＰチャネル電
界効果トランジスタと直列に接続されてプレエンファシ
ス処理の要否に応じて導通状態が制御される第３のＰチ
ャネル電界効果トランジスタと、電流経路が前記第２の
Ｎチャネル電界効果トランジスタと直列に接続されて前
記第３のＰチャネル電界効果トランジスタと同時的に導
通制御される第３のＮチャネル電界効果トランジスタと
を有する複数のトライステート型バッファを備え、前記
第１のＰチャネル電界効果トランジスタの駆動能力は、
前記複数のトライステート型バッファがそれぞれ備える
前記第２および第３のＮチャネル電界効果トランジスタ
からなる直列回路の駆動能力の和より大きく設定され、
前記第１のＮチャネル電界効果トランジスタの駆動能力
は、前記複数のトライステート型バッファがそれぞれ備
える前記第２および第３のＰチャネル電界効果トランジ
スタからなる直列回路の駆動能力の和より大きく設定さ
れたことを特徴とする。
のバッファは、電流経路が高位の電源と出力端子との間
に接続されてゲート電極が第１の入力端子に接続された
第１のＰチャネル電界効果トランジスタと、電流経路が
低位の電源と前記出力端子との間に接続されてゲート電
極が前記第１の入力端子に接続された第１のＮチャネル
電界効果トランジスタとを備え、前記第２のバッファ
は、電流経路が高位の電源と前記出力端子との間に接続
されてゲート電極が第２の入力端子に接続された第２の
Ｐチャネル電界効果トランジスタと、電流経路が低位の
電源と前記出力端子との間に接続されてゲート電極が前
記第２の入力端子に接続された第２のＮチャネル電界効
果トランジスタと、電流経路が前記第２のＰチャネル電
界効果トランジスタと直列に接続されてプレエンファシ
ス処理の要否に応じて導通状態が制御される第３のＰチ
ャネル電界効果トランジスタと、電流経路が前記第２の
Ｎチャネル電界効果トランジスタと直列に接続されて前
記第３のＰチャネル電界効果トランジスタと同時的に導
通制御される第３のＮチャネル電界効果トランジスタと
を有する複数のトライステート型バッファを備え、前記
第１のＰチャネル電界効果トランジスタの駆動能力は、
前記複数のトライステート型バッファがそれぞれ備える
前記第２および第３のＮチャネル電界効果トランジスタ
からなる直列回路の駆動能力の和より大きく設定され、
前記第１のＮチャネル電界効果トランジスタの駆動能力
は、前記複数のトライステート型バッファがそれぞれ備
える前記第２および第３のＰチャネル電界効果トランジ
スタからなる直列回路の駆動能力の和より大きく設定さ
れたことを特徴とする。
【００１１】前記出力バッファ回路において、前記第２
の論理信号は、遅くとも前記第１の論理信号の遷移時
に、該第１の論理信号が遷移する直前に前記第１のバッ
ファから出力されていた論理信号の論理値とは反対の論
理値を有することを特徴とする。前記出力バッファ回路
において、前記伝送線路は、終端電源に接続された終端
抵抗により終端処理されたことを特徴とする。前記出力
バッファ回路において、前記伝送線路は、高位の電源に
接続された第１の終端抵抗と、低位の電源に接続された
第２の終端抵抗とにより終端処理されたことを特徴とす
る。
の論理信号は、遅くとも前記第１の論理信号の遷移時
に、該第１の論理信号が遷移する直前に前記第１のバッ
ファから出力されていた論理信号の論理値とは反対の論
理値を有することを特徴とする。前記出力バッファ回路
において、前記伝送線路は、終端電源に接続された終端
抵抗により終端処理されたことを特徴とする。前記出力
バッファ回路において、前記伝送線路は、高位の電源に
接続された第１の終端抵抗と、低位の電源に接続された
第２の終端抵抗とにより終端処理されたことを特徴とす
る。
【００１２】前記出力バッファ回路において、前記第１
のバッファの出力インピーダンスを前記伝送線路の特性
インピーダンスに整合させたことを特徴とする。前記出
力バッファ回路において、前記第２のバッファは、前記
伝送線路での論理信号の減衰量が大きく前記プレエンフ
ァシス処理が必要とされる場合に活性状態とされ、前記
伝送線路の減衰量が小さく前記プレエンファシス処理が
不要とされる場合に非活性状態とされることを特徴とす
る。前記出力バッファ回路において、前記第２のバッフ
ァは、テスト時に非活性状態とされることを特徴とす
る。前記出力バッファ回路において、前記複数のトライ
ステート型バッファのうちの第ｎ番目（ｎ：２以上の整
数）のものは、第ｎ−１番目のものに対し約２分の１倍
の駆動能力を有することを特徴とする出力バッファ回
路。
のバッファの出力インピーダンスを前記伝送線路の特性
インピーダンスに整合させたことを特徴とする。前記出
力バッファ回路において、前記第２のバッファは、前記
伝送線路での論理信号の減衰量が大きく前記プレエンフ
ァシス処理が必要とされる場合に活性状態とされ、前記
伝送線路の減衰量が小さく前記プレエンファシス処理が
不要とされる場合に非活性状態とされることを特徴とす
る。前記出力バッファ回路において、前記第２のバッフ
ァは、テスト時に非活性状態とされることを特徴とす
る。前記出力バッファ回路において、前記複数のトライ
ステート型バッファのうちの第ｎ番目（ｎ：２以上の整
数）のものは、第ｎ−１番目のものに対し約２分の１倍
の駆動能力を有することを特徴とする出力バッファ回
路。
【００１３】前記出力バッファ回路において、前記複数
のトライステート型バッファの活性状態は、プレエンフ
ァシス量を表すバイナリ符号に基づき制御されることを
特徴とする。前記出力バッファ回路において、前記複数
のトライステート型バッファは、前記伝送線路の減衰量
に応じて選択的に活性状態が制御されることを特徴とす
る。前記出力バッファ回路において、前記第２のバッフ
ァは、テスト時に前記プレエンファシス量が最小となる
ように活性状態が制御されることを特徴とする。
のトライステート型バッファの活性状態は、プレエンフ
ァシス量を表すバイナリ符号に基づき制御されることを
特徴とする。前記出力バッファ回路において、前記複数
のトライステート型バッファは、前記伝送線路の減衰量
に応じて選択的に活性状態が制御されることを特徴とす
る。前記出力バッファ回路において、前記第２のバッフ
ァは、テスト時に前記プレエンファシス量が最小となる
ように活性状態が制御されることを特徴とする。
【００１４】以下、本発明の主な作用を説明する。本発
明に係る出力バッファ回路は、送出すべき信号系列に対
応する第１の論理信号を第１の入力端子を介して入力
し、この第１の論理信号と所定の論理関係を有する第２
の論理信号（例えば、送出すべき第１の論理信号の信号
系列を１ビット遅らせかつ反転した信号系列）を第２の
入力端子を介して入力する。ここで、第２のバッファ
は、第１のバッファと協調して伝送線路を駆動する。例
えば、第１の論理信号と第２の論理信号の論理値が同じ
場合、第１および第２のバッファは、同一の論理値を有
する論理信号を出力する。このとき、第２のバッファの
出力インピーダンスは、伝送線路での信号の減衰量が改
善されるように設定されているので、見かけ上、この出
力バッファ回路の出力インピーダンスが有効に低下し
（駆動能力が増加し）、エンファシスされた電圧（例え
ば、図２に示すＶｏｈ１、Ｖｏｌ１）を有する論理信号
が出力される。
明に係る出力バッファ回路は、送出すべき信号系列に対
応する第１の論理信号を第１の入力端子を介して入力
し、この第１の論理信号と所定の論理関係を有する第２
の論理信号（例えば、送出すべき第１の論理信号の信号
系列を１ビット遅らせかつ反転した信号系列）を第２の
入力端子を介して入力する。ここで、第２のバッファ
は、第１のバッファと協調して伝送線路を駆動する。例
えば、第１の論理信号と第２の論理信号の論理値が同じ
場合、第１および第２のバッファは、同一の論理値を有
する論理信号を出力する。このとき、第２のバッファの
出力インピーダンスは、伝送線路での信号の減衰量が改
善されるように設定されているので、見かけ上、この出
力バッファ回路の出力インピーダンスが有効に低下し
（駆動能力が増加し）、エンファシスされた電圧（例え
ば、図２に示すＶｏｈ１、Ｖｏｌ１）を有する論理信号
が出力される。
【００１５】また、例えば、第１の論理信号と第２の論
理信号の論理値が異なる場合、第２のバッファは、第１
のバッファが出力する論理値とは反対の論理値を有する
論理信号を出力する。このとき、第２のバッファの出力
インピーダンスは、第１のバッファの出力インピーダン
スよりも高く設定されているので、第１のバッファから
出力される論理信号の論理値は維持される。この結果、
見かけ上、この出力バッファ回路の出力インピーダンス
が増加し（駆動能力が低下し）、ディエンファシス（非
強調）された電圧（例えば、図２に示すＶｏｈ２、Ｖｏ
ｌ２）を有する論理信号が出力される（図２参照）。
理信号の論理値が異なる場合、第２のバッファは、第１
のバッファが出力する論理値とは反対の論理値を有する
論理信号を出力する。このとき、第２のバッファの出力
インピーダンスは、第１のバッファの出力インピーダン
スよりも高く設定されているので、第１のバッファから
出力される論理信号の論理値は維持される。この結果、
見かけ上、この出力バッファ回路の出力インピーダンス
が増加し（駆動能力が低下し）、ディエンファシス（非
強調）された電圧（例えば、図２に示すＶｏｈ２、Ｖｏ
ｌ２）を有する論理信号が出力される（図２参照）。
【００１６】以上のように、送出すべき第１の論理信号
の論理値が変化する場合は送出される論理信号の波形が
強調され、また、論理値が変化せずに同一の論理値を維
持する場合は波形が強調されず（非強調され）、伝送線
路に送出される論理信号の電圧が、次の信号変化に備え
て論理しきい値電圧（ＶＴＴ）に近づく。従って、本発
明によれば、送出すべき第１の論理信号の送信波形の高
周波成分が増強され、損失の大きい（すなわち長いまた
は細い）ケーブルやプレント基板の配線などの伝送線路
を通過した後に得られる受信信号の波形のいわゆる「ア
イ開口（eye-pattern）」が改善されるという効果があ
る。従って、プレエンファシス機能を持たない出力バッ
ファ回路と比べて、より細いケーブルでより長い距離を
高いビットレートで伝送可能になる。
の論理値が変化する場合は送出される論理信号の波形が
強調され、また、論理値が変化せずに同一の論理値を維
持する場合は波形が強調されず（非強調され）、伝送線
路に送出される論理信号の電圧が、次の信号変化に備え
て論理しきい値電圧（ＶＴＴ）に近づく。従って、本発
明によれば、送出すべき第１の論理信号の送信波形の高
周波成分が増強され、損失の大きい（すなわち長いまた
は細い）ケーブルやプレント基板の配線などの伝送線路
を通過した後に得られる受信信号の波形のいわゆる「ア
イ開口（eye-pattern）」が改善されるという効果があ
る。従って、プレエンファシス機能を持たない出力バッ
ファ回路と比べて、より細いケーブルでより長い距離を
高いビットレートで伝送可能になる。
【００１７】また、ＣＭＯＳ型回路構成を基本としてい
るので、カレントモード型の回路構成に比べてより低い
電源電圧での動作が可能となる。さらに、プレエンファ
シス動作の制御を行う上で、第１および第２の論理信号
などの入力信号に対して論理積（ＡＮＤ）や論理和（Ｏ
Ｒ）などの論理演算を必要としないので、入力部から出
力部までの伝播遅延時間が低減され、したがって高速動
作に適しているという効果も得られる。
るので、カレントモード型の回路構成に比べてより低い
電源電圧での動作が可能となる。さらに、プレエンファ
シス動作の制御を行う上で、第１および第２の論理信号
などの入力信号に対して論理積（ＡＮＤ）や論理和（Ｏ
Ｒ）などの論理演算を必要としないので、入力部から出
力部までの伝播遅延時間が低減され、したがって高速動
作に適しているという効果も得られる。
【００１８】
【発明の実施の形態】以下、図面を参照しながら、本発
明の第１ないし第３の実施の形態を順に説明する。 ＜第１の実施の形態＞図１に、この発明の第１の実施の
形態に係る出力バッファ回路の構成を示す。この出力バ
ッファ回路は、プレエンファシス機能を有し、分布定数
回路として振る舞う伝送線路Ｌに論理信号を送出するた
めのものであって、カレントビット入力端子ＴＡ、反転
プレビット入力端子ＴＢ、第１の入力端子ＴＩＮ１、第
２の入力端子ＴＩＮ２、インバータＩＮＶ１、インバー
タＩＮＶ２、第１のバッファＢ１、第２のバッファＢ
２、出力端子ＴＯＵＴ、および受信側の受信端子ＴＲＶ
に接続された終端抵抗Ｒｔから構成される。この伝送線
路Ｌの始端は、この出力バッファ回路の出力端子ＴＯＵ
Ｔに接続され、その終端は受信側の受信端子ＴＲＶに接
続される。
明の第１ないし第３の実施の形態を順に説明する。 ＜第１の実施の形態＞図１に、この発明の第１の実施の
形態に係る出力バッファ回路の構成を示す。この出力バ
ッファ回路は、プレエンファシス機能を有し、分布定数
回路として振る舞う伝送線路Ｌに論理信号を送出するた
めのものであって、カレントビット入力端子ＴＡ、反転
プレビット入力端子ＴＢ、第１の入力端子ＴＩＮ１、第
２の入力端子ＴＩＮ２、インバータＩＮＶ１、インバー
タＩＮＶ２、第１のバッファＢ１、第２のバッファＢ
２、出力端子ＴＯＵＴ、および受信側の受信端子ＴＲＶ
に接続された終端抵抗Ｒｔから構成される。この伝送線
路Ｌの始端は、この出力バッファ回路の出力端子ＴＯＵ
Ｔに接続され、その終端は受信側の受信端子ＴＲＶに接
続される。
【００１９】ここで、インバータＩＮＶ１は、伝送線路
Ｌに送出すべき論理信号と同一の論理値を有するカレン
トビット信号Ｓ０１をカレントビット入力端子ＴＡを介
して入力し、この反転信号を第１の論理信号Ｓ１として
出力するものである。この第１の論理信号Ｓ１は、伝送
線路Ｌに送出すべき論理信号の論理値を与えるものであ
って、第１の入力端子ＴＩＮ１を介して第１のバッファ
Ｂ１の入力部に与えられる。第１のバッファＢ１は、こ
の第１の論理信号Ｓ１を入力して伝送線路Ｌを駆動する
ものである。
Ｌに送出すべき論理信号と同一の論理値を有するカレン
トビット信号Ｓ０１をカレントビット入力端子ＴＡを介
して入力し、この反転信号を第１の論理信号Ｓ１として
出力するものである。この第１の論理信号Ｓ１は、伝送
線路Ｌに送出すべき論理信号の論理値を与えるものであ
って、第１の入力端子ＴＩＮ１を介して第１のバッファ
Ｂ１の入力部に与えられる。第１のバッファＢ１は、こ
の第１の論理信号Ｓ１を入力して伝送線路Ｌを駆動する
ものである。
【００２０】インバータＩＮＶ２は、プレエンファシス
およびディエンファシスを指定するための反転プレビッ
ト信号を反転プレビット入力端子ＴＢを介して入力し、
この反転信号を第２の論理信号Ｓ２として出力するもの
である。この反転プレビット信号と上述のカレントビッ
ト信号は、伝送線路Ｌに送出される論理信号の波形に対
してプレエンファシスまたはディエンファシスが行われ
るような論理関係を有するものとして予め生成される。
これら反転プレビット信号およびカレントビット信号
は、第１の論理信号Ｓ１と第２の論理信号Ｓ２との間の
所定の論理関係、すなわち伝送線路Ｌに送出される論理
信号の波形に対してプレエンファシスまたはディエンフ
ァシスが行われるような論理関係を与える。この実施の
形態では、第２の論理信号Ｓ２は、遅くとも第１の論理
信号Ｓ１の遷移時に、この第１の論理信号が遷移する直
前に第１のバッファＢ１から出力されていた論理信号の
論理値とは反対の論理値を有する。
およびディエンファシスを指定するための反転プレビッ
ト信号を反転プレビット入力端子ＴＢを介して入力し、
この反転信号を第２の論理信号Ｓ２として出力するもの
である。この反転プレビット信号と上述のカレントビッ
ト信号は、伝送線路Ｌに送出される論理信号の波形に対
してプレエンファシスまたはディエンファシスが行われ
るような論理関係を有するものとして予め生成される。
これら反転プレビット信号およびカレントビット信号
は、第１の論理信号Ｓ１と第２の論理信号Ｓ２との間の
所定の論理関係、すなわち伝送線路Ｌに送出される論理
信号の波形に対してプレエンファシスまたはディエンフ
ァシスが行われるような論理関係を与える。この実施の
形態では、第２の論理信号Ｓ２は、遅くとも第１の論理
信号Ｓ１の遷移時に、この第１の論理信号が遷移する直
前に第１のバッファＢ１から出力されていた論理信号の
論理値とは反対の論理値を有する。
【００２１】第２の論理信号Ｓ２は、第２の入力端子Ｔ
ＩＮ２を介して第２のバッファＢ２の入力部に与えられ
る。第２のバッファＢ２は、第１の論理信号Ｓ１に対し
て上述の所定の論理関係を有する第２の論理信号Ｓ２を
入力し、第１のバッファＢ１と協調して伝送線路Ｌを駆
動するものである。第２のバッファＢ２の出力インピー
ダンスは、伝送線路Ｌでの信号の減衰量が改善される限
度において第１のバッファＢ１の出力インピーダンスよ
りも高く設定される。
ＩＮ２を介して第２のバッファＢ２の入力部に与えられ
る。第２のバッファＢ２は、第１の論理信号Ｓ１に対し
て上述の所定の論理関係を有する第２の論理信号Ｓ２を
入力し、第１のバッファＢ１と協調して伝送線路Ｌを駆
動するものである。第２のバッファＢ２の出力インピー
ダンスは、伝送線路Ｌでの信号の減衰量が改善される限
度において第１のバッファＢ１の出力インピーダンスよ
りも高く設定される。
【００２２】以下、詳細に、この出力バッファ回路の構
成を説明する。この出力バッファ回路において、第１の
バッファＢ１は、第１のＰチャネル電界効果トランジス
タＰ１および第１のＮチャネル電界効果トランジスタＮ
１からなるＣＭＯＳインバータとして構成される。この
第１のＰチャネル電界効果トランジスタＰ１の電流経路
は、高位の電源ＶＤＤと出力端子ＴＯＵＴとの間に接続
され、そのゲート電極は第１の入力端子ＴＩＮ１に接続
される。また第１のＮチャネル電界効果トランジスタＮ
１の電流経路は、低位の電源ＶＳＳと出力端子ＴＯＵＴ
との間に接続され、そのゲート電極は第１の入力端子Ｔ
ＩＮ１に接続される。
成を説明する。この出力バッファ回路において、第１の
バッファＢ１は、第１のＰチャネル電界効果トランジス
タＰ１および第１のＮチャネル電界効果トランジスタＮ
１からなるＣＭＯＳインバータとして構成される。この
第１のＰチャネル電界効果トランジスタＰ１の電流経路
は、高位の電源ＶＤＤと出力端子ＴＯＵＴとの間に接続
され、そのゲート電極は第１の入力端子ＴＩＮ１に接続
される。また第１のＮチャネル電界効果トランジスタＮ
１の電流経路は、低位の電源ＶＳＳと出力端子ＴＯＵＴ
との間に接続され、そのゲート電極は第１の入力端子Ｔ
ＩＮ１に接続される。
【００２３】第２のバッファＢ２は、第２のＰチャネル
電界効果トランジスタＰ２および第２のＮチャネル電界
効果トランジスタＮ２からなるＣＭＯＳインバータとし
て構成される。この第２のＰチャネル電界効果トランジ
スタＰ２の電流経路は、高位の電源ＶＤＤと出力端子Ｔ
ＯＵＴとの間に接続され、そのゲート電極は第２の入力
端子ＴＩＮ２に接続される。また第２のＮチャネル電界
効果トランジスタＮ２の電流経路は、低位の電源ＶＳＳ
と出力端子ＴＯＵＴとの間に接続され、そのゲート電極
は第２の入力端子ＴＩＮ２に接続される。ここで、上述
の第１のＰチャネル電界効果トランジスタＰ１の駆動能
力（例えばオン抵抗の小ささで表される量）は、第２の
Ｎチャネル電界効果トランジスタＮ２の駆動能力より大
きく、かつ、第１のＮチャネル電界効果トランジスタＮ
１の駆動能力は、第２のＰチャネル電界効果トランジス
タＰ２の駆動能力より大きく設定されている。
電界効果トランジスタＰ２および第２のＮチャネル電界
効果トランジスタＮ２からなるＣＭＯＳインバータとし
て構成される。この第２のＰチャネル電界効果トランジ
スタＰ２の電流経路は、高位の電源ＶＤＤと出力端子Ｔ
ＯＵＴとの間に接続され、そのゲート電極は第２の入力
端子ＴＩＮ２に接続される。また第２のＮチャネル電界
効果トランジスタＮ２の電流経路は、低位の電源ＶＳＳ
と出力端子ＴＯＵＴとの間に接続され、そのゲート電極
は第２の入力端子ＴＩＮ２に接続される。ここで、上述
の第１のＰチャネル電界効果トランジスタＰ１の駆動能
力（例えばオン抵抗の小ささで表される量）は、第２の
Ｎチャネル電界効果トランジスタＮ２の駆動能力より大
きく、かつ、第１のＮチャネル電界効果トランジスタＮ
１の駆動能力は、第２のＰチャネル電界効果トランジス
タＰ２の駆動能力より大きく設定されている。
【００２４】さらに、具体的に説明する。第１のバッフ
ァＢ１において、第１のＰチャネル電界効果トランジス
タＰ１のソース電極は高位の電源ＶＤＤに接続され、第
１のＮチャネル電界効果トランジスタＮ１のソース電極
は低位の電源ＶＳＳに接続され、これらのドレイン電極
は出力端子ＴＯＵＴに接続されている。一方、第２のバ
ッファＢ２において、第２のＰチャネル電界効果トラン
ジスタＰ２のソース電極は高位の電源ＶＤＤに接続さ
れ、第２のＮチャネル電界効果トランジスタＮ２のソー
ス電極は低位の電源ＶＳＳに接続され、これらのドレイ
ン電極は、上述の出力端子ＴＯＵＴに接続されている。
第１のＰチャネル電界効果トランジスタＰ１および第１
のＮチャネル電界効果トランジスタＮ１のゲート電極は
第１の入力端子ＴＩＮ１に共通接続され、第２のＰチャ
ネル電界効果トランジスタＰ２および第２のＮチャネル
電界効果トランジスタＮ２のゲート電極は第２の入力端
子ＴＩＮ２に共通接続される。
ァＢ１において、第１のＰチャネル電界効果トランジス
タＰ１のソース電極は高位の電源ＶＤＤに接続され、第
１のＮチャネル電界効果トランジスタＮ１のソース電極
は低位の電源ＶＳＳに接続され、これらのドレイン電極
は出力端子ＴＯＵＴに接続されている。一方、第２のバ
ッファＢ２において、第２のＰチャネル電界効果トラン
ジスタＰ２のソース電極は高位の電源ＶＤＤに接続さ
れ、第２のＮチャネル電界効果トランジスタＮ２のソー
ス電極は低位の電源ＶＳＳに接続され、これらのドレイ
ン電極は、上述の出力端子ＴＯＵＴに接続されている。
第１のＰチャネル電界効果トランジスタＰ１および第１
のＮチャネル電界効果トランジスタＮ１のゲート電極は
第１の入力端子ＴＩＮ１に共通接続され、第２のＰチャ
ネル電界効果トランジスタＰ２および第２のＮチャネル
電界効果トランジスタＮ２のゲート電極は第２の入力端
子ＴＩＮ２に共通接続される。
【００２５】出力端子ＴＯＵＴは、伝送線路Ｌの始端に
接続される。この伝送線路Ｌの終端、すなわち受信側の
受信端子ＴＲＶは、その特性インピーダンスに整合する
終端抵抗を介して終端電源ＶＴＴに接続される。ただ
し、高位の電源ＶＤＤと低位の電源ＶＳＳと終端電源Ｖ
ＴＴは、下式（１）の関係を有するものとする。 VDD > VTT > VSS ・・・（１） なお、この実施の形態では、終端電圧は、論理値０と論
理値１との境界を与える論理しきい値に等しいものとす
る。したがって、伝送線路Ｌ上の論理信号は、終端電圧
ＶＴＴを境とし、その論理値に応じて高い電圧または低
い電圧となる。
接続される。この伝送線路Ｌの終端、すなわち受信側の
受信端子ＴＲＶは、その特性インピーダンスに整合する
終端抵抗を介して終端電源ＶＴＴに接続される。ただ
し、高位の電源ＶＤＤと低位の電源ＶＳＳと終端電源Ｖ
ＴＴは、下式（１）の関係を有するものとする。 VDD > VTT > VSS ・・・（１） なお、この実施の形態では、終端電圧は、論理値０と論
理値１との境界を与える論理しきい値に等しいものとす
る。したがって、伝送線路Ｌ上の論理信号は、終端電圧
ＶＴＴを境とし、その論理値に応じて高い電圧または低
い電圧となる。
【００２６】以下、第１の実施の形態１の動作を説明す
る。まず、プレエンファシス動作について、図２に示す
タイミング波形を参照して説明する。この波形例では、
カレントビット信号として信号系列「００１１０１００
０」を図示しない回路系から入力する。一方、反転プレ
ビット信号として、カレントビット信号の信号系列を１
ビット遅らせ、かつ反転した信号系列「１１１００１０
１１」を入力する。
る。まず、プレエンファシス動作について、図２に示す
タイミング波形を参照して説明する。この波形例では、
カレントビット信号として信号系列「００１１０１００
０」を図示しない回路系から入力する。一方、反転プレ
ビット信号として、カレントビット信号の信号系列を１
ビット遅らせ、かつ反転した信号系列「１１１００１０
１１」を入力する。
【００２７】カレントビット信号と反転プレビット信号
がともに論理値１の場合、第１のＰチャネル電界効果ト
ランジスタＰ１と第２のＰチャネル電界効果トランジス
タＰ２がオンし、第１のＮチャネル電界効果トランジス
タＮ１と第２のＮチャネル電界効果トランジスタＮ２が
オフする。この結果、送出すべき論理信号の論理値１の
波形に対してプレエンファシスが行われる。この場合、
キルヒホッフの法則を適用して、エンファシス時のハイ
レベルの出力電圧（Ｖｏｈ１）は下式（２）で表わされ
る。 Voh1 = VTT+(VDD-VTT)Rt/{Rt+(Rp1//Rp2)} ・・・（２） ここで、Ｒｔは終端抵抗、Ｒｐ１は第１のＰチャネル電
界効果トランジスタＰ１のオン抵抗、Ｒｐ２は第２のＰ
チャネル電界効果トランジスタＰ２のオン抵抗を表わ
す。
がともに論理値１の場合、第１のＰチャネル電界効果ト
ランジスタＰ１と第２のＰチャネル電界効果トランジス
タＰ２がオンし、第１のＮチャネル電界効果トランジス
タＮ１と第２のＮチャネル電界効果トランジスタＮ２が
オフする。この結果、送出すべき論理信号の論理値１の
波形に対してプレエンファシスが行われる。この場合、
キルヒホッフの法則を適用して、エンファシス時のハイ
レベルの出力電圧（Ｖｏｈ１）は下式（２）で表わされ
る。 Voh1 = VTT+(VDD-VTT)Rt/{Rt+(Rp1//Rp2)} ・・・（２） ここで、Ｒｔは終端抵抗、Ｒｐ１は第１のＰチャネル電
界効果トランジスタＰ１のオン抵抗、Ｒｐ２は第２のＰ
チャネル電界効果トランジスタＰ２のオン抵抗を表わ
す。
【００２８】一方、カレントビット信号と反転プレビッ
ト信号がともに論理値０の場合は、第１のＰチャネル電
界効果トランジスタＰ１と第２のＰチャネル電界効果ト
ランジスタＰ２がオフし、第１のＮチャネル電界効果ト
ランジスタＮ１と第２のＮチャネル電界効果トランジス
タＮ２がオンする。この結果、送出すべき論理信号の論
理値０の波形に対してプレエンファシスが行われる。こ
の場合、キルヒホッフの法則を適用して、エンファシス
時のロウレベル出力電圧（Ｖｏｌ１）は下式（３）で表
わされる。 Vol1 = VTT-(VTT-VSS)Rt/{Rt+(Rn1//Rn2)} ・・・（３） ここで、Ｒｎ１は第１のＮチャネル電界効果トランジス
タＮ１のオン抵抗、Ｒｎ２は第２のＮチャネル電界効果
トランジスタＮ２のオン抵抗を表わす。
ト信号がともに論理値０の場合は、第１のＰチャネル電
界効果トランジスタＰ１と第２のＰチャネル電界効果ト
ランジスタＰ２がオフし、第１のＮチャネル電界効果ト
ランジスタＮ１と第２のＮチャネル電界効果トランジス
タＮ２がオンする。この結果、送出すべき論理信号の論
理値０の波形に対してプレエンファシスが行われる。こ
の場合、キルヒホッフの法則を適用して、エンファシス
時のロウレベル出力電圧（Ｖｏｌ１）は下式（３）で表
わされる。 Vol1 = VTT-(VTT-VSS)Rt/{Rt+(Rn1//Rn2)} ・・・（３） ここで、Ｒｎ１は第１のＮチャネル電界効果トランジス
タＮ１のオン抵抗、Ｒｎ２は第２のＮチャネル電界効果
トランジスタＮ２のオン抵抗を表わす。
【００２９】他方、カレントビット信号が論理値１で、
反転プレビット信号が論理値０の場合、第１のＰチャネ
ル電界効果トランジスタＰ１と第２のＮチャネル電界効
果トランジスタＮ２がオンし、第１のＮチャネル電界効
果トランジスタＮ１と第２のＰチャネル電界効果トラン
ジスタＰ２がオフする。この結果、送出すべき論理信号
の論理値１の波形に対してディエンファシスが行われ
る。この場合、キルヒホッフの法則を適用して、ディエ
ンファシス時のハイレベル出力電圧（Ｖｏｈ２）は下式
（４）で表わされる。 Voh2 = VTT+{Rn2(VDD-VTT)-Rp1(VTT-VSS)}Rt/(Rp1・Rn2+Rn2・Rt+Rt・Rp1) ・・・（４）
反転プレビット信号が論理値０の場合、第１のＰチャネ
ル電界効果トランジスタＰ１と第２のＮチャネル電界効
果トランジスタＮ２がオンし、第１のＮチャネル電界効
果トランジスタＮ１と第２のＰチャネル電界効果トラン
ジスタＰ２がオフする。この結果、送出すべき論理信号
の論理値１の波形に対してディエンファシスが行われ
る。この場合、キルヒホッフの法則を適用して、ディエ
ンファシス時のハイレベル出力電圧（Ｖｏｈ２）は下式
（４）で表わされる。 Voh2 = VTT+{Rn2(VDD-VTT)-Rp1(VTT-VSS)}Rt/(Rp1・Rn2+Rn2・Rt+Rt・Rp1) ・・・（４）
【００３０】ただし、Ｖｏｈ２が論理しきい値である終
端電源ＶＴＴより高い電圧となることを保証するため
に、第１のＰチャネル電界効果トランジスタＰ１の駆動
能力を第２のＮチャネル電界効果トランジスタＮ２の駆
動能力より大きく設定する必要がある。すなわち、下式
（５）の関係を満足する必要がある。 Rp1 < Rn2 ・・・（５ ）
端電源ＶＴＴより高い電圧となることを保証するため
に、第１のＰチャネル電界効果トランジスタＰ１の駆動
能力を第２のＮチャネル電界効果トランジスタＮ２の駆
動能力より大きく設定する必要がある。すなわち、下式
（５）の関係を満足する必要がある。 Rp1 < Rn2 ・・・（５ ）
【００３１】他方、カレントビット信号が論理値０で、
反転プレビット信号が論理値１の場合、第１のＰチャネ
ル電界効果トランジスタＰ１と第２のＮチャネル電界効
果トランジスタＮ２がオフし、第１のＮチャネル電界効
果トランジスタＮ１と第２のＰチャネル電界効果トラン
ジスタＰ２がオンする。この結果、送出すべき論理信号
の論理値０の波形に対してディエンファシスが行われ
る。この場合、キルヒホッフの法則を適用して、ディエ
ンファシス時のロウレベル出力電圧Ｖｏｌ２は下式
（６）で表わされる。 Vol2 = VTT-{Rp2(VTT-VSS)-Rn1(VDD-VTT)}Rt/(Rn1・Rp2+Rp2・Rt+Rt・Rn1) ・・・（６）
反転プレビット信号が論理値１の場合、第１のＰチャネ
ル電界効果トランジスタＰ１と第２のＮチャネル電界効
果トランジスタＮ２がオフし、第１のＮチャネル電界効
果トランジスタＮ１と第２のＰチャネル電界効果トラン
ジスタＰ２がオンする。この結果、送出すべき論理信号
の論理値０の波形に対してディエンファシスが行われ
る。この場合、キルヒホッフの法則を適用して、ディエ
ンファシス時のロウレベル出力電圧Ｖｏｌ２は下式
（６）で表わされる。 Vol2 = VTT-{Rp2(VTT-VSS)-Rn1(VDD-VTT)}Rt/(Rn1・Rp2+Rp2・Rt+Rt・Rn1) ・・・（６）
【００３２】ただし、ロウレベル出力電圧Ｖｏｌ２が論
理しきい値である終端電圧ＶＴＴより低い電圧となるこ
とを保証するために、第１のＮチャネル電界効果トラン
ジスタＮ１の駆動能力を第２のＰチャネル電界効果トラ
ンジスタＰ２の駆動能力より大きく設定する必要があ
る。すなわち、下式（７）の関係を満足する必要があ
る。 Rn1 < Rp2 ・・・（７）
理しきい値である終端電圧ＶＴＴより低い電圧となるこ
とを保証するために、第１のＮチャネル電界効果トラン
ジスタＮ１の駆動能力を第２のＰチャネル電界効果トラ
ンジスタＰ２の駆動能力より大きく設定する必要があ
る。すなわち、下式（７）の関係を満足する必要があ
る。 Rn1 < Rp2 ・・・（７）
【００３３】ここで、上述のハイレベル出力電圧Ｖｏｈ
１，Ｖｏｈ２およびロウレベル出力電圧Ｖｏｌ１，Ｖｏ
ｌ２の一例を示す。例えば、 VDD = 1.5V，VSS = 0V， VTT = 0.75V Rt = 50Ω， Rp1 = 50Ω，Rn1 = 50Ω，Rp2 = 100Ω，R
n2 = 100Ω とすると、 Voh1 = 1.2V（プレエンファシスされたハイレベル出力
電圧） Voh2 = 0.9V（ディエンファシスされたハイレベル出力
電圧） Vol1 = 0.3V（プレエンファシスされたロウレベル出力
電圧） Vol2 = 0.6V（ディエンファシスされたロウレベル出力
電圧） という４種類の出力電圧が得られる。
１，Ｖｏｈ２およびロウレベル出力電圧Ｖｏｌ１，Ｖｏ
ｌ２の一例を示す。例えば、 VDD = 1.5V，VSS = 0V， VTT = 0.75V Rt = 50Ω， Rp1 = 50Ω，Rn1 = 50Ω，Rp2 = 100Ω，R
n2 = 100Ω とすると、 Voh1 = 1.2V（プレエンファシスされたハイレベル出力
電圧） Voh2 = 0.9V（ディエンファシスされたハイレベル出力
電圧） Vol1 = 0.3V（プレエンファシスされたロウレベル出力
電圧） Vol2 = 0.6V（ディエンファシスされたロウレベル出力
電圧） という４種類の出力電圧が得られる。
【００３４】このように、カレントビット信号の論理値
が０から１に変化する場合は、ハイレベル出力電圧Ｖｏ
ｈ１が出力されて論理値１の波形が強調される（エンフ
ァシス動作）。一方、カレントビット信号の論理値が１
を維持する場合は、ハイレベル出力電圧Ｖｏｈ２が出力
されて論理しきい値を与える終端電源ＶＴＴにあらかじ
め近づき、次の信号変化（論理値が１から０への変化）
に備える（ディエンファシス動作）。また、カレントビ
ット信号の論理値が１から０に変化する場合は、ロウレ
ベル出力電圧Ｖｏｌ１が出力されて論理値０の波形が強
調される（エンファシス動作）。一方、カレントビット
信号の論理値が０を維持する場合は、ロウレベル出力電
圧Ｖｏｌ２が出力されて論理しきい値を与える終端電源
ＶＴＴにあらかじめ近づき、次の信号変化（論理値が０
から１への変化）に備える（ディエンファシス動作）。
が０から１に変化する場合は、ハイレベル出力電圧Ｖｏ
ｈ１が出力されて論理値１の波形が強調される（エンフ
ァシス動作）。一方、カレントビット信号の論理値が１
を維持する場合は、ハイレベル出力電圧Ｖｏｈ２が出力
されて論理しきい値を与える終端電源ＶＴＴにあらかじ
め近づき、次の信号変化（論理値が１から０への変化）
に備える（ディエンファシス動作）。また、カレントビ
ット信号の論理値が１から０に変化する場合は、ロウレ
ベル出力電圧Ｖｏｌ１が出力されて論理値０の波形が強
調される（エンファシス動作）。一方、カレントビット
信号の論理値が０を維持する場合は、ロウレベル出力電
圧Ｖｏｌ２が出力されて論理しきい値を与える終端電源
ＶＴＴにあらかじめ近づき、次の信号変化（論理値が０
から１への変化）に備える（ディエンファシス動作）。
【００３５】従って、第１の実施の形態によれば、伝送
される信号に減衰が生じるプレント基板上の配線やケー
ブルなどの伝送線路を通過した後では、伝送線路の受信
信号電圧振幅変動と受信信号タイミング変動とを考慮し
た正常受信領域を示すいわゆる「アイ開口(eye-patter
n)」が改善され、より高いビットレートでより遠い距離
まで信号を伝送することが可能となる。また、この実施
の形態は、基本的にＣＭＯＳ型回路構成であるから、従
来のカレントモード型回路構成に比べてより低い電源電
圧での動作が可能となる。また、エンファシス機能のオ
ン／オフを切り替えるための信号変化を検出する排他的
論理和ゲート等を信号経路に挿入する必要がないので、
カレントビット入力端子ＴＡから出力端子ＴＯＵＴまで
の素子数が２段と少なく、信号伝播時間が短くなる。ま
た、第１のＰチャネル電界効果トランジスタＰ１のオン
抵抗Ｒｐ１と第１のＮチャネル電界効果トランジスタＮ
１のオン抵抗Ｒｎ１をともに伝送線路Ｌの特性インピー
ダンスに整合させておけば、送信側での信号反射を抑制
することが可能となる。
される信号に減衰が生じるプレント基板上の配線やケー
ブルなどの伝送線路を通過した後では、伝送線路の受信
信号電圧振幅変動と受信信号タイミング変動とを考慮し
た正常受信領域を示すいわゆる「アイ開口(eye-patter
n)」が改善され、より高いビットレートでより遠い距離
まで信号を伝送することが可能となる。また、この実施
の形態は、基本的にＣＭＯＳ型回路構成であるから、従
来のカレントモード型回路構成に比べてより低い電源電
圧での動作が可能となる。また、エンファシス機能のオ
ン／オフを切り替えるための信号変化を検出する排他的
論理和ゲート等を信号経路に挿入する必要がないので、
カレントビット入力端子ＴＡから出力端子ＴＯＵＴまで
の素子数が２段と少なく、信号伝播時間が短くなる。ま
た、第１のＰチャネル電界効果トランジスタＰ１のオン
抵抗Ｒｐ１と第１のＮチャネル電界効果トランジスタＮ
１のオン抵抗Ｒｎ１をともに伝送線路Ｌの特性インピー
ダンスに整合させておけば、送信側での信号反射を抑制
することが可能となる。
【００３６】なお、上述の第１の実施の形態では、終端
電源ＶＴＴを適用した終端方式を採用したが、これに限
定されることなく、この伝送線路の終端方式として、図
３に示すように、いわゆるテブナンの定理を適用した終
端方式を用いてもよい。この場合、特性インピーダンス
の２倍の抵抗値を有する１対の終端抵抗Ｒｔ１，Ｒｔ２
が高位の電源ＶＤＤと低位の電源ＶＳＳとの間に必要と
なるが、終端のための特別な終端電源ＶＴＴが不要とな
り、１電源化が可能となる。
電源ＶＴＴを適用した終端方式を採用したが、これに限
定されることなく、この伝送線路の終端方式として、図
３に示すように、いわゆるテブナンの定理を適用した終
端方式を用いてもよい。この場合、特性インピーダンス
の２倍の抵抗値を有する１対の終端抵抗Ｒｔ１，Ｒｔ２
が高位の電源ＶＤＤと低位の電源ＶＳＳとの間に必要と
なるが、終端のための特別な終端電源ＶＴＴが不要とな
り、１電源化が可能となる。
【００３７】＜第２の実施の形態＞以下、第２の実施の
形態を説明する。第２の実施の形態の基本構成は、上述
の第１の実施の形態と共通するが、本実施の形態では、
プレエンファシス機能の活性状態（イネーブル／ディス
エーブル）の制御を可能としている。その構成を図４に
示す。この出力バッファ回路は、上述の図１に示す第１
の実施の形態に係る構成において、第２のバッファＢ２
に代えて、プレエンファシス機能の要否に応じて活性状
態が制御されるトライステート型バッファＢ２０と、活
性状態を制御するための制御信号ＴＳを反転させるイン
バータＩＮＶ３とを備える。
形態を説明する。第２の実施の形態の基本構成は、上述
の第１の実施の形態と共通するが、本実施の形態では、
プレエンファシス機能の活性状態（イネーブル／ディス
エーブル）の制御を可能としている。その構成を図４に
示す。この出力バッファ回路は、上述の図１に示す第１
の実施の形態に係る構成において、第２のバッファＢ２
に代えて、プレエンファシス機能の要否に応じて活性状
態が制御されるトライステート型バッファＢ２０と、活
性状態を制御するための制御信号ＴＳを反転させるイン
バータＩＮＶ３とを備える。
【００３８】以下、構成を詳細に説明する。なお、イン
バータＩＮＶ１、第１のバッファＢ１、伝送路Ｌ、終端
抵抗Ｒｔについては、上述の第１の実施の形態と同様で
あり、その説明を省略する。図４において、トライステ
ート型バッファＢ２０は、高位の電源ＶＤＤと低位の電
源ＶＳＳとの間に電流経路が直列接続された第２のＰチ
ャネル電界効果トランジスタＰ２と、第３のＰチャネル
電界効果トランジスタＰ３と、第２のＮチャネル電界効
果トランジスタＮ２と、第３のＮチャネル電界効果トラ
ンジスタＮ３とから構成される。
バータＩＮＶ１、第１のバッファＢ１、伝送路Ｌ、終端
抵抗Ｒｔについては、上述の第１の実施の形態と同様で
あり、その説明を省略する。図４において、トライステ
ート型バッファＢ２０は、高位の電源ＶＤＤと低位の電
源ＶＳＳとの間に電流経路が直列接続された第２のＰチ
ャネル電界効果トランジスタＰ２と、第３のＰチャネル
電界効果トランジスタＰ３と、第２のＮチャネル電界効
果トランジスタＮ２と、第３のＮチャネル電界効果トラ
ンジスタＮ３とから構成される。
【００３９】第２のＰチャネル電界効果トランジスタＰ
２の電流経路は高位の電源ＶＤＤと出力端子ＴＯＵＴと
の間に接続され、そのゲート電極は第２の入力端子ＴＩ
Ｎ２に接続される。第２のＮチャネル電界効果トランジ
スタＮ２の電流経路は低位の電源ＶＳＳと出力端子ＴＯ
ＵＴとの間に接続され、そのゲート電極は第２の入力端
子ＴＩＮ２に接続される。第３のＰチャネル電界効果ト
ランジスタＰ３の電流経路は第２のＰチャネル電界効果
トランジスタＰ２と直列に接続され、第３のＮチャネル
電界効果トランジスタＮ３の電流経路は第２のＮチャネ
ル電界効果トランジスタＮ２と直列に接続される。
２の電流経路は高位の電源ＶＤＤと出力端子ＴＯＵＴと
の間に接続され、そのゲート電極は第２の入力端子ＴＩ
Ｎ２に接続される。第２のＮチャネル電界効果トランジ
スタＮ２の電流経路は低位の電源ＶＳＳと出力端子ＴＯ
ＵＴとの間に接続され、そのゲート電極は第２の入力端
子ＴＩＮ２に接続される。第３のＰチャネル電界効果ト
ランジスタＰ３の電流経路は第２のＰチャネル電界効果
トランジスタＰ２と直列に接続され、第３のＮチャネル
電界効果トランジスタＮ３の電流経路は第２のＮチャネ
ル電界効果トランジスタＮ２と直列に接続される。
【００４０】ここで、第１のＰチャネル電界効果トラン
ジスタＰ１の駆動能力は、第２のＮチャネル電界効果ト
ランジスタＮ２および第３のＮチャネル電界効果トラン
ジスタＮ３からなる直列回路の駆動能力より大きく設定
される。また、第１のＮチャネル電界効果トランジスタ
Ｎ１の駆動能力は、第２のＰチャネル電界効果トランジ
スタＰ２および第３のＰチャネル電界効果トランジスタ
Ｐ３からなる直列回路の駆動能力より大きく設定され
る。
ジスタＰ１の駆動能力は、第２のＮチャネル電界効果ト
ランジスタＮ２および第３のＮチャネル電界効果トラン
ジスタＮ３からなる直列回路の駆動能力より大きく設定
される。また、第１のＮチャネル電界効果トランジスタ
Ｎ１の駆動能力は、第２のＰチャネル電界効果トランジ
スタＰ２および第３のＰチャネル電界効果トランジスタ
Ｐ３からなる直列回路の駆動能力より大きく設定され
る。
【００４１】第３のＰチャネル電界効果トランジスタＰ
３のゲート電極には、制御入力端子ＴＳを介して入力さ
れる制御信号ＳＣの反転信号がインバータＩＮＶ３から
与えられ、第３のＮチャネル電界効果トランジスタＮ３
のゲート電極には、制御信号ＳＣがそのまま与えられ
る。これら第３のＰチャネル電界効果トランジスタＰ３
および第３のＮチャネル電界効果トランジスタＮ３の導
通状態は、制御信号ＳＣに基づきプレエンファシス処理
の要否に応じて同時的に制御される。
３のゲート電極には、制御入力端子ＴＳを介して入力さ
れる制御信号ＳＣの反転信号がインバータＩＮＶ３から
与えられ、第３のＮチャネル電界効果トランジスタＮ３
のゲート電極には、制御信号ＳＣがそのまま与えられ
る。これら第３のＰチャネル電界効果トランジスタＰ３
および第３のＮチャネル電界効果トランジスタＮ３の導
通状態は、制御信号ＳＣに基づきプレエンファシス処理
の要否に応じて同時的に制御される。
【００４２】以下、この第２の実施の形態の動作を説明
する。制御入力端子ＴＳに制御信号ＳＣとして論理値１
を入力した場合、第３のＰチャネル電界効果トランジス
タＰ３と第３のＮチャネル電界効果トランジスタＮ３が
ともにオンするので、トライステート型バッファＢ２０
は、イネーブル状態となり、上述の第１の実施の形態に
係る第２のバッファＢ２と同様に機能する。したがって
この場合、第１の実施の形態に係る出力バッファ回路と
基本的には同様に動作する。
する。制御入力端子ＴＳに制御信号ＳＣとして論理値１
を入力した場合、第３のＰチャネル電界効果トランジス
タＰ３と第３のＮチャネル電界効果トランジスタＮ３が
ともにオンするので、トライステート型バッファＢ２０
は、イネーブル状態となり、上述の第１の実施の形態に
係る第２のバッファＢ２と同様に機能する。したがって
この場合、第１の実施の形態に係る出力バッファ回路と
基本的には同様に動作する。
【００４３】ただし、第１の実施例に係るオン抵抗Ｒｐ
２は、本実施の形態では、第２のＰチャネル電界効果ト
ランジスタＰ２のオン抵抗Ｒｐ２と第３のＰチャネル電
界効果トランジスタＰ３のオン抵抗Ｒｐ３との和に相当
する。同様に第１の実施の形態に係るオン抵抗でＲｎ２
は、本実施例では第２のＮチャネル電界効果トランジス
タＮ２のオン抵抗Ｒｎ２と第３のＮチャネル電界効果ト
ランジスタＮ３のオン抵抗Ｒｎ３との和に相当する。
２は、本実施の形態では、第２のＰチャネル電界効果ト
ランジスタＰ２のオン抵抗Ｒｐ２と第３のＰチャネル電
界効果トランジスタＰ３のオン抵抗Ｒｐ３との和に相当
する。同様に第１の実施の形態に係るオン抵抗でＲｎ２
は、本実施例では第２のＮチャネル電界効果トランジス
タＮ２のオン抵抗Ｒｎ２と第３のＮチャネル電界効果ト
ランジスタＮ３のオン抵抗Ｒｎ３との和に相当する。
【００４４】他方、制御入力端子ＴＳに制御信号ＳＣと
して論理値０を入力した場合、第２のＰチャネル電界効
果トランジスタＰ２と第２のＮチャネル電界効果トラン
ジスタＮ２は、高位の電源ＶＤＤと低位の電源ＶＳＳと
から切り離され、その出力部はハイインピーダンス状態
になる。従ってこの場合、第１のＰチャネル電界効果ト
ランジスタＰ１と第１のＮチャネル電界効果トランジス
タＮ１とから見ると、トライステート型バッファＢ２０
の第２のＰチャネル電界効果トランジスタＰ２と第２の
Ｎチャネル電界効果トランジスタＮ２は単なる容量性の
負荷として振る舞い、第１のバッファＢ１から出力され
る論理信号の波形に対してプレエンファシスおよびディ
エンファシスの何れも行われない。すなわち、プレエン
ファシス機能がディスエーブル状態となる。
して論理値０を入力した場合、第２のＰチャネル電界効
果トランジスタＰ２と第２のＮチャネル電界効果トラン
ジスタＮ２は、高位の電源ＶＤＤと低位の電源ＶＳＳと
から切り離され、その出力部はハイインピーダンス状態
になる。従ってこの場合、第１のＰチャネル電界効果ト
ランジスタＰ１と第１のＮチャネル電界効果トランジス
タＮ１とから見ると、トライステート型バッファＢ２０
の第２のＰチャネル電界効果トランジスタＰ２と第２の
Ｎチャネル電界効果トランジスタＮ２は単なる容量性の
負荷として振る舞い、第１のバッファＢ１から出力され
る論理信号の波形に対してプレエンファシスおよびディ
エンファシスの何れも行われない。すなわち、プレエン
ファシス機能がディスエーブル状態となる。
【００４５】このように、この第２の実施の形態では、
伝送線路Ｌでの信号の減衰量が大きくプレエンファシス
処理が必要とされる場合には、制御信号ＳＣの論理値を
１としてプレエンファシス機能をイネーブルとし、伝送
線路Ｌでの信号の減衰量が小さくプレエンファシス処理
が不要とされる場合には、制御信号ＳＣの論理値を０と
してプレエンファシス機能をディスエーブルとすること
により、信号の減衰量が大きい場合と小さい場合の両方
に単一の出力バッファ回路で対応することが可能とな
る。
伝送線路Ｌでの信号の減衰量が大きくプレエンファシス
処理が必要とされる場合には、制御信号ＳＣの論理値を
１としてプレエンファシス機能をイネーブルとし、伝送
線路Ｌでの信号の減衰量が小さくプレエンファシス処理
が不要とされる場合には、制御信号ＳＣの論理値を０と
してプレエンファシス機能をディスエーブルとすること
により、信号の減衰量が大きい場合と小さい場合の両方
に単一の出力バッファ回路で対応することが可能とな
る。
【００４６】ここで、信号の減衰量が小さな伝送線路を
駆動する場合は、伝送線路の不連続に起因する信号反射
を抑制することが重要な課題となるが、本実施の形態に
おいて第１のＰチャネル電界効果トランジスタＰ１のオ
ン抵抗Ｒｐ１と第１のＮチャネル電界効果トランジスタ
Ｎ１のオン抵抗Ｒｎ１をともに伝送線路Ｌの特性インピ
ーダンスに整合させればこれを解決できる。このとき、
第２のＰチャネル電界効果トランジスタＰ２と第２のＮ
チャネル電界効果トランジスタＮ２は、上述のように容
量性負荷となるため、出力波形のスルーレートを減少さ
せる働きをし、これにより信号反射が一層抑制されると
いう特有の効果もある。
駆動する場合は、伝送線路の不連続に起因する信号反射
を抑制することが重要な課題となるが、本実施の形態に
おいて第１のＰチャネル電界効果トランジスタＰ１のオ
ン抵抗Ｒｐ１と第１のＮチャネル電界効果トランジスタ
Ｎ１のオン抵抗Ｒｎ１をともに伝送線路Ｌの特性インピ
ーダンスに整合させればこれを解決できる。このとき、
第２のＰチャネル電界効果トランジスタＰ２と第２のＮ
チャネル電界効果トランジスタＮ２は、上述のように容
量性負荷となるため、出力波形のスルーレートを減少さ
せる働きをし、これにより信号反射が一層抑制されると
いう特有の効果もある。
【００４７】さらに、この出力バッファ回路を搭載した
半導体集積回路（ＬＳＩ）のテスト時においては、プレ
エンファシス機能をディスエーブルとすることで、出力
バッファ回路の内部のリーク電流を遮断することがで
き、半導体集積回路のテスト項目の一つである電流リー
クテスト（ＩＤＤＱ）を可能ならしめるという効果もあ
る。なお、伝送線路Ｌの終端方式としては、前述のとお
り、いわゆるテブナンの定理を適用した終端方式を用い
てもよい。
半導体集積回路（ＬＳＩ）のテスト時においては、プレ
エンファシス機能をディスエーブルとすることで、出力
バッファ回路の内部のリーク電流を遮断することがで
き、半導体集積回路のテスト項目の一つである電流リー
クテスト（ＩＤＤＱ）を可能ならしめるという効果もあ
る。なお、伝送線路Ｌの終端方式としては、前述のとお
り、いわゆるテブナンの定理を適用した終端方式を用い
てもよい。
【００４８】＜第３の実施の形態＞以下、第３の実施の
形態を説明する。図５に、本発明の第３の実施の形態に
係る出力バッファ回路の構成を示す。本実施の形態で
は、上述の図４に示す第２の実施の形態に係る構成にお
いて、さらに、インバータＩＮＶ４とトライステート型
バッファＢ２１を備える。換言すれば、この第３の実施
の形態に係る出力バッファ回路は、前述の図１に示す第
１の実施の形態に係る構成において、第２のバッファＢ
２に代えて、プレエンファシス機能の要否に応じて活性
状態が制御される複数のトライステート型バッファＢ２
０，Ｂ２１を備えたものと言える。この実施の形態で
は、第２番目のトライステート型バッファＢ２１は、第
１番目のトライステート型バッファＢ２０に対し約２分
の１倍の駆動能力を有する。これらのトライステート型
バッファは、伝送線路の減衰量に応じて選択的に活性状
態が制御される。
形態を説明する。図５に、本発明の第３の実施の形態に
係る出力バッファ回路の構成を示す。本実施の形態で
は、上述の図４に示す第２の実施の形態に係る構成にお
いて、さらに、インバータＩＮＶ４とトライステート型
バッファＢ２１を備える。換言すれば、この第３の実施
の形態に係る出力バッファ回路は、前述の図１に示す第
１の実施の形態に係る構成において、第２のバッファＢ
２に代えて、プレエンファシス機能の要否に応じて活性
状態が制御される複数のトライステート型バッファＢ２
０，Ｂ２１を備えたものと言える。この実施の形態で
は、第２番目のトライステート型バッファＢ２１は、第
１番目のトライステート型バッファＢ２０に対し約２分
の１倍の駆動能力を有する。これらのトライステート型
バッファは、伝送線路の減衰量に応じて選択的に活性状
態が制御される。
【００４９】以下、構成を詳細に説明する。なお、イン
バータＩＮＶ１〜ＩＮＶ３、第１のバッファＢ１、トラ
イステート型バッファＢ２０、伝送路Ｌ、終端抵抗Ｒｔ
については、上述の図４に示す第２の実施の形態と同様
であり、その説明を省略する。ただし、図４に示す制御
入力端子ＴＳを制御入力端子ＴＳ１とし、制御信号ＳＣ
を制御信号ＳＣ１とする。図５において、トライステー
ト型バッファＢ２１は、図４に示すトライステート型バ
ッファＢ２０と同様に構成される。すなわち、トライス
テート型バッファＢ２１は、高位の電源ＶＤＤと低位の
電源ＶＳＳとの間に電流経路が直列接続されたＰチャネ
ル電界効果トランジスタＰ４，Ｐ５と、Ｎチャネル電界
効果トランジスタＮ４，Ｎ５とから構成される。
バータＩＮＶ１〜ＩＮＶ３、第１のバッファＢ１、トラ
イステート型バッファＢ２０、伝送路Ｌ、終端抵抗Ｒｔ
については、上述の図４に示す第２の実施の形態と同様
であり、その説明を省略する。ただし、図４に示す制御
入力端子ＴＳを制御入力端子ＴＳ１とし、制御信号ＳＣ
を制御信号ＳＣ１とする。図５において、トライステー
ト型バッファＢ２１は、図４に示すトライステート型バ
ッファＢ２０と同様に構成される。すなわち、トライス
テート型バッファＢ２１は、高位の電源ＶＤＤと低位の
電源ＶＳＳとの間に電流経路が直列接続されたＰチャネ
ル電界効果トランジスタＰ４，Ｐ５と、Ｎチャネル電界
効果トランジスタＮ４，Ｎ５とから構成される。
【００５０】Ｐチャネル電界効果トランジスタＰ４の電
流経路は高位の電源ＶＤＤと出力端子ＴＯＵＴとの間に
接続され、そのゲート電極は入力端子ＴＩＮ２に接続さ
れる。Ｎチャネル電界効果トランジスタＮ４の電流経路
は低位の電源ＶＳＳと出力端子ＴＯＵＴとの間に接続さ
れ、そのゲート電極は入力端子ＴＩＮ２に接続される。
Ｐチャネル電界効果トランジスタＰ５の電流経路はＰチ
ャネル電界効果トランジスタＰ４と直列に接続され、Ｎ
チャネル電界効果トランジスタＮ５の電流経路はＮチャ
ネル電界効果トランジスタＮ４と直列に接続される。
流経路は高位の電源ＶＤＤと出力端子ＴＯＵＴとの間に
接続され、そのゲート電極は入力端子ＴＩＮ２に接続さ
れる。Ｎチャネル電界効果トランジスタＮ４の電流経路
は低位の電源ＶＳＳと出力端子ＴＯＵＴとの間に接続さ
れ、そのゲート電極は入力端子ＴＩＮ２に接続される。
Ｐチャネル電界効果トランジスタＰ５の電流経路はＰチ
ャネル電界効果トランジスタＰ４と直列に接続され、Ｎ
チャネル電界効果トランジスタＮ５の電流経路はＮチャ
ネル電界効果トランジスタＮ４と直列に接続される。
【００５１】ここで、Ｐチャネル電界効果トランジスタ
Ｐ１の駆動能力は、Ｎチャネル電界効果トランジスタＰ
２，Ｐ３からなる直列回路の駆動能力とＮチャネル電界
効果トランジスタＰ４，Ｐ５からなる直列回路の駆動能
力との和より大きく設定される。また、Ｎチャネル電界
効果トランジスタＮ１の駆動能力は、Ｐチャネル電界効
果トランジスタＰ２，Ｐ３からなる直列回路の駆動能力
と、Ｐチャネル電界効果トランジスタＰ４，Ｐ５からな
る直列回路の駆動能力との和より大きく設定される。
Ｐ１の駆動能力は、Ｎチャネル電界効果トランジスタＰ
２，Ｐ３からなる直列回路の駆動能力とＮチャネル電界
効果トランジスタＰ４，Ｐ５からなる直列回路の駆動能
力との和より大きく設定される。また、Ｎチャネル電界
効果トランジスタＮ１の駆動能力は、Ｐチャネル電界効
果トランジスタＰ２，Ｐ３からなる直列回路の駆動能力
と、Ｐチャネル電界効果トランジスタＰ４，Ｐ５からな
る直列回路の駆動能力との和より大きく設定される。
【００５２】Ｐチャネル電界効果トランジスタＰ５のゲ
ート電極には、制御入力端子ＴＳ２を介して入力される
制御信号ＳＣ２の反転信号がインバータＩＮＶ４から与
えられ、Ｎチャネル電界効果トランジスタＮ５のゲート
電極には、制御信号ＳＣ２がそのまま与えられる。これ
らＰチャネル電界効果トランジスタＰ５およびＮチャネ
ル電界効果トランジスタＮ５の導通状態は、制御信号Ｓ
Ｃ２に基づきプレエンファシス処理の要否に応じて同時
的に制御される。
ート電極には、制御入力端子ＴＳ２を介して入力される
制御信号ＳＣ２の反転信号がインバータＩＮＶ４から与
えられ、Ｎチャネル電界効果トランジスタＮ５のゲート
電極には、制御信号ＳＣ２がそのまま与えられる。これ
らＰチャネル電界効果トランジスタＰ５およびＮチャネ
ル電界効果トランジスタＮ５の導通状態は、制御信号Ｓ
Ｃ２に基づきプレエンファシス処理の要否に応じて同時
的に制御される。
【００５３】以下、この第３の実施の形態の動作を説明
する。この第３の実施の形態では、制御入力端子ＴＳ１
と制御入力端子ＴＳ２に与える制御信号の論理値の組み
合わせにより、伝送線路Ｌの減衰量に応じて４種類のエ
ンファシス量（エンファシスしない場合も含む）から最
適な値を選択できる。すなわち、制御入力端子ＴＳ１に
論理値１を入力し、制御入力端子ＴＳ２に論理値１を入
力した場合、トライステート型バッファＢ２０，Ｂ２１
の双方のエンファシス機能がイネーブル状態となり、エ
ンファシス量が最大になる。
する。この第３の実施の形態では、制御入力端子ＴＳ１
と制御入力端子ＴＳ２に与える制御信号の論理値の組み
合わせにより、伝送線路Ｌの減衰量に応じて４種類のエ
ンファシス量（エンファシスしない場合も含む）から最
適な値を選択できる。すなわち、制御入力端子ＴＳ１に
論理値１を入力し、制御入力端子ＴＳ２に論理値１を入
力した場合、トライステート型バッファＢ２０，Ｂ２１
の双方のエンファシス機能がイネーブル状態となり、エ
ンファシス量が最大になる。
【００５４】一方、制御入力端子ＴＳ１に論理値０を入
力し制御入力端子ＴＳ２に論理値０を入力した場合、ト
ライステート型バッファＢ２０，Ｂ２１のエンファシス
機能が何れもディスエーブル状態とされる。また、制御
入力端子ＴＳ１，ＴＳ２の一方に論理値１を入力し、他
方に論理値０を入力した場合、中間のエンファシス量を
得ることができる。
力し制御入力端子ＴＳ２に論理値０を入力した場合、ト
ライステート型バッファＢ２０，Ｂ２１のエンファシス
機能が何れもディスエーブル状態とされる。また、制御
入力端子ＴＳ１，ＴＳ２の一方に論理値１を入力し、他
方に論理値０を入力した場合、中間のエンファシス量を
得ることができる。
【００５５】ここで、Ｐチャネル電界効果トランジスタ
Ｐ２のゲート幅Ｗｐ２とＰチャネル電界効果トランジス
タＰ４のゲート幅Ｗｐ４との間、ならびにＮチャネル電
界効果トランジスタＮ２のゲート幅Ｗｎ２とＮチャネル
電界効果トランジスタＮ４のゲート幅Ｗｎ４との間に２
進の重み付けをしておけば、制御入力端子ＴＳ１と制御
入力端子ＴＳ２にバイナリ符号を与えることで、４種類
の動作モード（エンファシスなし／エンファシス弱／エ
ンファシス中／エンファシス強）から最適なモードを選
択することができる。この場合、第１番目のトライステ
ート型バッファＢ２０の活性状態は、プレエンファシス
量を表す２ビットのバイナリ符号のＭＳＢ情報に基づき
制御され、第２番目のトライステート型バッファＢ２１
の活性状態は、バイナリ符号のＬＳＢ情報に基づき制御
される。
Ｐ２のゲート幅Ｗｐ２とＰチャネル電界効果トランジス
タＰ４のゲート幅Ｗｐ４との間、ならびにＮチャネル電
界効果トランジスタＮ２のゲート幅Ｗｎ２とＮチャネル
電界効果トランジスタＮ４のゲート幅Ｗｎ４との間に２
進の重み付けをしておけば、制御入力端子ＴＳ１と制御
入力端子ＴＳ２にバイナリ符号を与えることで、４種類
の動作モード（エンファシスなし／エンファシス弱／エ
ンファシス中／エンファシス強）から最適なモードを選
択することができる。この場合、第１番目のトライステ
ート型バッファＢ２０の活性状態は、プレエンファシス
量を表す２ビットのバイナリ符号のＭＳＢ情報に基づき
制御され、第２番目のトライステート型バッファＢ２１
の活性状態は、バイナリ符号のＬＳＢ情報に基づき制御
される。
【００５６】また、適切なＰチャネル電界効果トランジ
スタとＮチャネル電界効果トランジスタを追加し、ｎ個
（ｎは３以上の整数）のトライステート型バッファを採
用することにより、この第３の実施の形態に係る構成を
任意のｎビットのバイナリ符号によりプレエンファシス
量が制御可能なように拡張できる。る。さらに、トライ
ステート型バッファの活性状態を、テスト時にプレエン
ファシス量が最小となるように制御することにより、こ
のトライステート型バッファを貫通する電流成分を抑制
することができ、例えば電流リークテストなどを精度良
く実施することが可能となる。なお、伝送線路の終端方
式としては、前述のように、いわゆるテブナンの定理を
適用した終端方式を用いてもよい。
スタとＮチャネル電界効果トランジスタを追加し、ｎ個
（ｎは３以上の整数）のトライステート型バッファを採
用することにより、この第３の実施の形態に係る構成を
任意のｎビットのバイナリ符号によりプレエンファシス
量が制御可能なように拡張できる。る。さらに、トライ
ステート型バッファの活性状態を、テスト時にプレエン
ファシス量が最小となるように制御することにより、こ
のトライステート型バッファを貫通する電流成分を抑制
することができ、例えば電流リークテストなどを精度良
く実施することが可能となる。なお、伝送線路の終端方
式としては、前述のように、いわゆるテブナンの定理を
適用した終端方式を用いてもよい。
【００５７】以上、この発明の実施の形態１ないし３を
説明したが、この発明は、これらの実施の形態に限られ
るものではなく、この発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、上述の
第２及び第３の実施の形態では、高位の電源ＶＤＤと低
位の電源ＶＳＳとの間に２つのＰチャネル電界効果トラ
ンジスタと、２つのＮチャネル電界効果トランスタを直
列に接続して、トライステート機能を実現するものとし
たが、これに限定されることなく、例えば、Ｐチャネル
電界効果トランジスタのゲート電極に否定的論理積（Ｎ
ＡＮＤ）の出力信号を与え、Ｎチャネル電界効果トラン
スタのゲート電極に否定的論理和（ＮＯＲ）の出力信号
を与えて、イネーブル時にはこれらＰチャネル電界効果
トランジスタおよびＮチャネル電界効果トランジスタを
入力信号に応じて相補的に導通させながら、ディスエー
ブル時には何れも非導通状態に制御するような構成を採
用してもよい。
説明したが、この発明は、これらの実施の形態に限られ
るものではなく、この発明の要旨を逸脱しない範囲の設
計変更等があっても本発明に含まれる。例えば、上述の
第２及び第３の実施の形態では、高位の電源ＶＤＤと低
位の電源ＶＳＳとの間に２つのＰチャネル電界効果トラ
ンジスタと、２つのＮチャネル電界効果トランスタを直
列に接続して、トライステート機能を実現するものとし
たが、これに限定されることなく、例えば、Ｐチャネル
電界効果トランジスタのゲート電極に否定的論理積（Ｎ
ＡＮＤ）の出力信号を与え、Ｎチャネル電界効果トラン
スタのゲート電極に否定的論理和（ＮＯＲ）の出力信号
を与えて、イネーブル時にはこれらＰチャネル電界効果
トランジスタおよびＮチャネル電界効果トランジスタを
入力信号に応じて相補的に導通させながら、ディスエー
ブル時には何れも非導通状態に制御するような構成を採
用してもよい。
【００５８】
【発明の効果】以上説明したように、本願発明によれ
ば、プレエンファシス機能を有し、分布定数回路として
振る舞う伝送線路に論理信号を送出するための出力バッ
ファ回路において、前記伝送線路に送出すべき論理信号
の論理値を与える第１の論理信号を入力して前記伝送線
路を駆動する第１のバッファと、前記第１の論理信号に
対して所定の論理関係を有する第２の論理信号を入力
し、前記第１のバッファと協調して前記伝送線路を駆動
する第２のバッファとを備え、前記第２のバッファの出
力インピーダンスは、前記伝送線路での信号の減衰量が
改善される限度において前記第１のバッファの出力イン
ピーダンスよりも高く設定されたので、プレエンファシ
ス機能を有しながらも、低電源電圧で動作すると共に、
入力部から出力部までの伝播遅延時間が短く、高速動作
が可能な出力バッファ回路を実現することが可能とな
る。
ば、プレエンファシス機能を有し、分布定数回路として
振る舞う伝送線路に論理信号を送出するための出力バッ
ファ回路において、前記伝送線路に送出すべき論理信号
の論理値を与える第１の論理信号を入力して前記伝送線
路を駆動する第１のバッファと、前記第１の論理信号に
対して所定の論理関係を有する第２の論理信号を入力
し、前記第１のバッファと協調して前記伝送線路を駆動
する第２のバッファとを備え、前記第２のバッファの出
力インピーダンスは、前記伝送線路での信号の減衰量が
改善される限度において前記第１のバッファの出力イン
ピーダンスよりも高く設定されたので、プレエンファシ
ス機能を有しながらも、低電源電圧で動作すると共に、
入力部から出力部までの伝播遅延時間が短く、高速動作
が可能な出力バッファ回路を実現することが可能とな
る。
【図１】 第１の実施の形態に係る出力バッファ回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】 第１の実施の形態に係る出力バッファ回路の
動作を説明するための波形図である。
動作を説明するための波形図である。
【図３】 第１の実施の形態に係る出力バッファ回路に
おいて終端方式としてテブナンの定理を適用した場合の
構成例を示す回路図である。
おいて終端方式としてテブナンの定理を適用した場合の
構成例を示す回路図である。
【図４】 第２の実施の形態に係る出力バッファ回路の
構成を示す回路図である。
構成を示す回路図である。
【図５】 第３の実施の形態に係る出力バッファ回路の
構成を示す回路図である。
構成を示す回路図である。
【図６】 従来技術に係る出力バッファ回路の構成を示
す回路図である。
す回路図である。
ＴＡ：カレントビット入力端子 ＴＢ：反転プレビット入力端子 ＴＳ、ＴＳ１，ＴＳ２：制御端子 ＴＯＵＴ：出力端子 ＴＲＶ：受信端子 Ｂ１：第１のバッファ Ｂ２：第２のバッファ Ｂ２０，Ｂ２１：トライステート型バッファ Ｐ１〜Ｐ５： Ｐチャネル電界効果トランジスタ Ｎ１〜Ｎ５： Ｎチャネル電界効果トランジスタ ＩＮＶ１〜ＩＮＶ４： インバータ Ｌ：伝送線路 Ｒｔ，Ｒｔ１，Ｒｔ２：終端抵抗
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5J056 AA04 AA40 BB02 BB18 DD13 DD29 EE11 EE15 FF07 FF09 GG12 5K029 AA11 DD04 GG07 JJ08
Claims (15)
- 【請求項１】 プレエンファシス機能を有し、分布定数
回路として振る舞う伝送線路に論理信号を送出するため
の出力バッファ回路において、 前記伝送線路に送出すべき論理信号の論理値を与える第
１の論理信号を入力して前記伝送線路を駆動する第１の
バッファと、 前記第１の論理信号に対して所定の論理関係を有する第
２の論理信号を入力し、前記第１のバッファと協調して
前記伝送線路を駆動する第２のバッファとを備え、 前記第２のバッファの出力インピーダンスは、前記伝送
線路での信号の減衰量が改善される限度において前記第
１のバッファの出力インピーダンスよりも高く設定され
たことを特徴とする出力バッファ回路。 - 【請求項２】 請求項１に記載の出力バッファ回路にお
いて、 前記第２のバッファは、プレエンファシス機能の要否に
応じて活性状態が制御される１または２以上のトライス
テート型バッファからなることを特徴とする請求項１に
記載の出力バッファ回路。 - 【請求項３】 請求項１に記載の出力バッファ回路にお
いて、 前記第１のバッファは、電流経路が高位の電源と出力端
子との間に接続されてゲート電極が第１の入力端子に接
続された第１のＰチャネル電界効果トランジスタと、電
流経路が低位の電源と前記出力端子との間に接続されて
ゲート電極が前記第１の入力端子に接続された第１のＮ
チャネル電界効果トランジスタとを備え、 前記第２のバッファは、電流経路が高位の電源と前記出
力端子との間に接続されてゲート電極が第２の入力端子
に接続された第２のＰチャネル電界効果トランジスタ
と、電流経路が低位の電源と前記出力端子との間に接続
されてゲート電極が前記第２の入力端子に接続された第
２のＮチャネル電界効果トランジスタとを備え、 前記第１のＰチャネル電界効果トランジスタの駆動能力
は、前記第２のＮチャネル電界効果トランジスタの駆動
能力より大きく、前記第１のＮチャネル電界効果トラン
ジスタの駆動能力は、前記第２のＰチャネル電界効果ト
ランジスタの駆動能力より大きく設定されたことを特徴
とする出力バッファ回路。 - 【請求項４】 請求項１に記載の出力バッファ回路にお
いて、 前記第１のバッファは、電流経路が高位の電源と出力端
子との間に接続されてゲート電極が第１の入力端子に接
続された第１のＰチャネル電界効果トランジスタと、電
流経路が低位の電源と前記出力端子との間に接続されて
ゲート電極が前記第１の入力端子に接続された第１のＮ
チャネル電界効果トランジスタとを備え、 前記第２のバッファは、電流経路が高位の電源と前記出
力端子との間に接続されてゲート電極が第２の入力端子
に接続された第２のＰチャネル電界効果トランジスタ
と、電流経路が低位の電源と前記出力端子との間に接続
されてゲート電極が前記第２の入力端子に接続された第
２のＮチャネル電界効果トランジスタと、電流経路が前
記第２のＰチャネル電界効果トランジスタと直列に接続
されてプレエンファシス処理の要否に応じて導通状態が
制御される第３のＰチャネル電界効果トランジスタと、
電流経路が前記第２のＮチャネル電界効果トランジスタ
と直列に接続されて前記第３のＰチャネル電界効果トラ
ンジスタと同時的に導通制御される第３のＮチャネル電
界効果トランジスタとを有するトライステート型バッフ
ァを備え、 前記第１のＰチャネル電界効果トランジスタの駆動能力
は、前記第２および第３のＮチャネル電界効果トランジ
スタからなる直列回路の駆動能力より大きく設定され、
前記第１のＮチャネル電界効果トランジスタの駆動能力
は、前記第２および第３のＰチャネル電界効果トランジ
スタからなる直列回路の駆動能力より大きく設定された
ことを特徴とする出力バッファ回路。 - 【請求項５】 請求項１に記載の出力バッファ回路にお
いて、 前記第１のバッファは、電流経路が高位の電源と出力端
子との間に接続されてゲート電極が第１の入力端子に接
続された第１のＰチャネル電界効果トランジスタと、電
流経路が低位の電源と前記出力端子との間に接続されて
ゲート電極が前記第１の入力端子に接続された第１のＮ
チャネル電界効果トランジスタとを備え、 前記第２のバッファは、電流経路が高位の電源と前記出
力端子との間に接続されてゲート電極が第２の入力端子
に接続された第２のＰチャネル電界効果トランジスタ
と、電流経路が低位の電源と前記出力端子との間に接続
されてゲート電極が前記第２の入力端子に接続された第
２のＮチャネル電界効果トランジスタと、電流経路が前
記第２のＰチャネル電界効果トランジスタと直列に接続
されてプレエンファシス処理の要否に応じて導通状態が
制御される第３のＰチャネル電界効果トランジスタと、
電流経路が前記第２のＮチャネル電界効果トランジスタ
と直列に接続されて前記第３のＰチャネル電界効果トラ
ンジスタと同時的に導通制御される第３のＮチャネル電
界効果トランジスタとを有する複数のトライステート型
バッファを備え、 前記第１のＰチャネル電界効果トランジスタの駆動能力
は、前記複数のトライステート型バッファがそれぞれ備
える前記第２および第３のＮチャネル電界効果トランジ
スタからなる直列回路の駆動能力の和より大きく設定さ
れ、前記第１のＮチャネル電界効果トランジスタの駆動
能力は、前記複数のトライステート型バッファがそれぞ
れ備える前記第２および第３のＰチャネル電界効果トラ
ンジスタからなる直列回路の駆動能力の和より大きく設
定されたことを特徴とする出力バッファ回路。 - 【請求項６】 請求項１ないし５の何れかに記載の出力
バッファ回路において、前記第２の論理信号は、遅くと
も前記第１の論理信号の遷移時に、該第１の論理信号が
遷移する直前に前記第１のバッファから出力されていた
論理信号の論理値とは反対の論理値を有することを特徴
とする出力バッファ回路。 - 【請求項７】 請求項１ないし５の何れかに記載の出力
バッファ回路において、前記伝送線路は、終端電源に接
続された終端抵抗により終端処理されたことを特徴とす
る出力バッファ回路。 - 【請求項８】 請求項１ないし５の何れかに記載の出力
バッファ回路において、前記伝送線路は、高位の電源に
接続された第１の終端抵抗と、低位の電源に接続された
第２の終端抵抗とにより終端処理されたことを特徴とす
る出力バッファ回路。 - 【請求項９】 請求項１ないし５の何れかに記載の出力
バッファ回路において、前記第１のバッファの出力イン
ピーダンスを前記伝送線路の特性インピーダンスに整合
させたことを特徴とする出力バッファ回路。 - 【請求項１０】 請求項２、４、５の何れかに記載の出
力バッファ回路において、前記第２のバッファは、前記
伝送線路での論理信号の減衰量が大きく前記プレエンフ
ァシス処理が必要とされる場合に活性状態とされ、前記
伝送線路の減衰量が小さく前記プレエンファシス処理が
不要とされる場合に非活性状態とされることを特徴とす
る出力バッファ回路。 - 【請求項１１】 請求項２、４、５の何れかに記載の出
力バッファ回路において、前記第２のバッファは、テス
ト時に非活性状態とされることを特徴とする出力バッフ
ァ回路。 - 【請求項１２】 請求項５に記載の出力バッファ回路に
おいて、前記複数のトライステート型バッファのうちの
第ｎ番目（ｎ：２以上の整数）のものは、第ｎ−１番目
のものに対し約２分の１倍の駆動能力を有することを特
徴とする出力バッファ回路。 - 【請求項１３】 請求項５に記載の出力バッファ回路に
おいて、前記複数のトライステート型バッファの活性状
態は、プレエンファシス量を表すバイナリ符号に基づき
制御されることを特徴とする出力バッファ回路。 - 【請求項１４】 請求項５に記載の出力バッファ回路に
おいて、前記複数のトライステート型バッファは、前記
伝送線路の減衰量に応じて選択的に活性状態が制御され
ることを特徴とする出力バッファ回路。 - 【請求項１５】 請求項５に記載の出力バッファ回路に
おいて、前記第２のバッファは、テスト時に前記プレエ
ンファシス量が最小となるように活性状態が制御される
ことを特徴とする出力バッファ回路。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000280559A JP3573701B2 (ja) | 2000-09-14 | 2000-09-14 | 出力バッファ回路 |
| TW090122578A TWI234344B (en) | 2000-09-14 | 2001-09-12 | Output buffer circuit |
| EP01250324A EP1189399A3 (en) | 2000-09-14 | 2001-09-14 | Output buffer circuit |
| KR10-2001-0056702A KR100433019B1 (ko) | 2000-09-14 | 2001-09-14 | 출력 버퍼 회로 |
| CNB011422181A CN1185823C (zh) | 2000-09-14 | 2001-09-14 | 输出缓冲器电路 |
| US09/952,426 US6674313B2 (en) | 2000-09-14 | 2001-09-14 | Output buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000280559A JP3573701B2 (ja) | 2000-09-14 | 2000-09-14 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002094365A true JP2002094365A (ja) | 2002-03-29 |
| JP3573701B2 JP3573701B2 (ja) | 2004-10-06 |
Family
ID=18765374
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000280559A Expired - Fee Related JP3573701B2 (ja) | 2000-09-14 | 2000-09-14 | 出力バッファ回路 |
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|---|---|
| US (1) | US6674313B2 (ja) |
| EP (1) | EP1189399A3 (ja) |
| JP (1) | JP3573701B2 (ja) |
| KR (1) | KR100433019B1 (ja) |
| CN (1) | CN1185823C (ja) |
| TW (1) | TWI234344B (ja) |
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003084161A1 (fr) * | 2002-03-29 | 2003-10-09 | Fujitsu Limited | Procede d'attaque, circuit d'attaque, procede d'emission au moyen d'un circuit d'attaque et circuit de commande |
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