CN1185823C - 输出缓冲器电路 - Google Patents
输出缓冲器电路 Download PDFInfo
- Publication number
- CN1185823C CN1185823C CNB011422181A CN01142218A CN1185823C CN 1185823 C CN1185823 C CN 1185823C CN B011422181 A CNB011422181 A CN B011422181A CN 01142218 A CN01142218 A CN 01142218A CN 1185823 C CN1185823 C CN 1185823C
- Authority
- CN
- China
- Prior art keywords
- effect transistor
- buffer
- slot field
- output
- transmission line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000000872 buffer Substances 0.000 title claims abstract description 211
- 230000005540 biological transmission Effects 0.000 claims abstract description 81
- 230000005669 field effect Effects 0.000 claims description 191
- 238000012360 testing method Methods 0.000 claims description 8
- 101000800312 Homo sapiens TERF1-interacting nuclear factor 2 Proteins 0.000 description 9
- 102100033085 TERF1-interacting nuclear factor 2 Human genes 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 239000004065 semiconductor Substances 0.000 description 8
- GOLXNESZZPUPJE-UHFFFAOYSA-N spiromesifen Chemical compound CC1=CC(C)=CC(C)=C1C(C(O1)=O)=C(OC(=O)CC(C)(C)C)C11CCCC1 GOLXNESZZPUPJE-UHFFFAOYSA-N 0.000 description 6
- 101000663006 Homo sapiens Poly [ADP-ribose] polymerase tankyrase-1 Proteins 0.000 description 5
- 102100037664 Poly [ADP-ribose] polymerase tankyrase-1 Human genes 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 101100508840 Daucus carota INV3 gene Proteins 0.000 description 4
- 101150070189 CIN3 gene Proteins 0.000 description 3
- 101150110971 CIN7 gene Proteins 0.000 description 3
- 101150110298 INV1 gene Proteins 0.000 description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 description 3
- 238000013459 approach Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 108010056229 pepsinated immunoglobulin G Proteins 0.000 description 3
- 230000011514 reflex Effects 0.000 description 3
- 101100286980 Daucus carota INV2 gene Proteins 0.000 description 2
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/028—Arrangements specific to the transmitter end
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0005—Modifications of input or output impedance
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018585—Coupling arrangements; Interface arrangements using field effect transistors only programmable
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/0264—Arrangements for coupling to transmission lines
- H04L25/0278—Arrangements for impedance matching
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
一种输出缓冲器电路，具有进行预加重的功能，并向作为分布参数电路的传输线路发送逻辑信号，该电路包括(a)第一缓冲器，其接收第一逻辑信号并驱动传输线路，该第一逻辑信号定义了要传送至传输线路的逻辑信号的逻辑值，和(b)第二缓冲器，其接收与第一逻辑信号有预定逻辑关系的第二逻辑信号，并与第一缓冲器共同工作以驱动传输线路。第二缓冲器的输出阻抗比第一缓冲器输出阻抗高。所述预定逻辑关系是指确定对要发送至传输线路的逻辑信号波形执行预加重步骤还是去加重步骤的逻辑关系。
Description
技术领域
本发明一般涉及安装在半导体集成电路器件上的输出缓冲器电路，其将已经在半导体集成电路器件上处理过的逻辑数据转换为逻辑信号，并输出到半导体集成电路器件外部，本发明更具体地涉及一种具有根据传输线路的衰减执行预加重的功能的输出缓冲器电路。
背景技术
在某些向作为分布参数电路的传输线路传送逻辑信号的输出缓冲器电路中，设计具有所谓的预加重功能，利用这种功能，信号波形根据其在传输线路上的衰减被加重。这种输出缓冲器电路一般由电流模式型电路、即处理以电流表示信号的电路实现。
电流模式型电路伴随着这样的问题，即该电路结构使得其不能在较低电压下良好地工作。
但是，由于制造更小规模半导体集成电路的技术已经被开发出来，半导体集成电路因为其工作电压的降低而可以以较低的功耗工作。因此，现在要求半导体集成电路能在更低电压下高速度地工作。
例如，基于1998年6月5日提交的德国专利申请No.19825258.7的日本未审查专利公报No.2000-68816已经建议了一种输出缓冲器电路以满足这种要求。
在该公报中所建议的输出缓冲器电路包括一输出级，如图1所示，以及一控制电路(未示出)。图1所示的输出级包括n沟道场效应晶体管N11、N13和N15，它们每个都电连接在高压电源VDD和输出端TOUT之间；还包括n沟道场效应晶体管N12、N14和N16，它们每个都电连接在低压电源VSS和输出端TOUT之间，以及反相器INV11、INV12、INV13。n沟道场效应晶体管N11、N13和N15定义了第一阻抗电路，而n沟道场效应晶体管N12、N14和N16定义了第二阻抗电路。
反相器INV11、INV12、INV13接收控制信号A1、A2、A3，并将这些控制信号A1、A2、A3反相。控制信号A1、A2、A3被加载到n沟道场效应晶体管N11、N13和N15的栅极上，而被反相器INV11、INV12、INV13反相的控制信号A1、A2、A3则加载到n沟道场效应晶体管N12、N14和N16的栅极。第一和第二阻抗电路中的n沟道场效应晶体管N11、N13、N13、N12、N14和N16被导通或截止，以便第一阻抗电路的阻抗和第二阻抗电路的阻抗之比等于至少三个不同值中任何之一，并且第一和第二阻抗电路的电导之和与该阻抗比无关。这保证了输出阻抗保持至少等于预定的值而与预加重无关。
尽管上述输出缓冲器电路可以在比一般电流模式型电路能够工作的电压更低的电压下工作，输出缓冲器电路必须包括用于控制构成第一和第二阻抗电路的场效应晶体管导通/截止的控制电路。该控制电路通过使用被传送的数据进行逻辑运算如逻辑积(AND)和逻辑和(OR)，来传送预加重步骤所要求的控制信号A1、A2、A3。结果，输出缓冲器电路不可避免地具有从输入到输出的相当长的传播延迟时间。输出信号在传播延迟时间期间受到电压源噪声和电压波动的影响，从而增加了抖动，由此导致输出缓冲器电路不能高速度地操作。
日本未审查专利公报No.11-345054已经建议了一种用于传送信号的驱动器电路，包括输出级驱动器、一用于驱动输出级驱动器的前级驱动器，以及一用于调整前级驱动器输出电平的电平调节器。输出级驱动器根据前级驱动器的输出电平传送可变电平信号。
日本未审查专利公报No.5-344026已经建议了一种预加重电路，包括一配备有负反馈电路的放大电路，该负反馈电路响应于较高频率提供较小的反馈。
日本未审查专利公报No.7-183746已经建议了(a)一加重/去加重电路，其包括运算放大器，在该运算放大器中将去加重信号的输入输入至同相输入端，(b)一开关电路，其一输入端与运算放大器的输出端电连接，其另一输入端电连接至加重输入，其输出与去加重信号输出端电连接，并将输入和输出在电压上相互均衡，选择输入和另一输入之一，传送所选择的输入，和(c)加重电路，其具有与开关电路的输出电连接的输入，以及与运算放大器的同相输入端和加重信号输出端都电连接的输出，对通过输入接收的信号进行加重步骤。通过开关电路，执行加重步骤或去加重步骤。
基于1995年9月6日提交的英国专利申请No.9518183.0的日本未审查专利公报No.9-139664已经建议了一种集成电路，包括一向通信信道传送数据信号的驱动器电路。该驱动器电路包括第一输出缓冲器，其包括多个通过升压电阻与第一输出导体电连接的升压晶体管，以及多个通过降压电阻与第一输出导体电连接的降压晶体管，多个延迟电路，每个都向升压和降压晶体管的各控制端传送延迟数据信号，以及控制电路，其控制根据数据输入信号而被选择的延迟电路之一的操作。
日本专利No.2781137(日本未审查专利公报No.6-350961)建议了一种数字非线性预加重电路，其包括第一滤波器，用于根据输入数字信号高频带的幅值改变输入数字信号的增益，并传送增益改变的信号，第二滤波器，用于根据从第一滤波器输出的信号的幅值，改变第一滤波器的输出信号能够通过的频带，以及一混频器，其将输入数字信号与从第二滤波器的信号输出混频，并传送预加重的信号，在该信号中对输入信号的高频带进行了加重。
发明内容
考虑到常规输出缓冲器电路的上述问题，本发明的一个目的是提供一种输出缓冲器电路，其能够以较低的电压工作，而与所具有的预加重功能无关，并且从输入到其输出具有缩短的传播延迟时间。
本发明提供一种输出缓冲器电路，其具有执行预加重的功能，并向作为分布参数电路的传输线路发送逻辑信号，该输出缓冲器包括：(a)第一缓冲器，其接收第一逻辑信号并驱动所述传输线路，该第一逻辑信号定义了要传送至所述传输线路的逻辑信号的逻辑值，所述第一缓冲器包括：(a1)第一p沟道场效应晶体管，其在高压电源和输出端之间有一电流通路，并具有与第一输入端电连接的栅极，和(a2)第一n沟道场效应晶体管，其在低压电源和所述输出端之间有一电流通路，并具有与所述第一输入端电连接的栅极，和(b)第二缓冲器，其接收与所述第一逻辑信号具有预定逻辑关系的第二逻辑信号，并与所述第一缓冲器共同工作以驱动所述传输线路，所述第二缓冲器包括：(b1)第二p沟道场效应晶体管，其在所述高压电源和所述输出端之间有一电流通路，并具有与第二输入端电连接的栅极，和(b2)第二n沟道场效应晶体管，其在所述低压电源和所述输出端之间有一电流通路，并具有与所述第二输入端电连接的栅极，所述第一p沟道场效应晶体管的驱动能力比所述第二n沟道场效应晶体管的驱动能力大，所述第一n沟道场效应晶体管的驱动能力比所述第二p沟道场效应晶体管的驱动能力大，所述第二缓冲器的输出阻抗比所述第一缓冲器的输出阻抗高，所述预定逻辑关系是指确定对要发送至传输线路的逻辑信号波形执行预加重步骤还是去加重步骤的逻辑关系。
本发明还提供一种输出缓冲器电路，其具有执行预加重的功能，并向作为分布参数电路的传输线路发送逻辑信号，该输出缓冲电路包括：(a)第一缓冲器，其接收第一逻辑信号并驱动所述传输线路，该第一逻辑信号定义了要传送至所述传输线路的逻辑信号的逻辑值，所述第一缓冲器包括：(a1)第一p沟道场效应晶体管，其在高压电源和输出端之间有一电流通路，并具有与第一输入端电连接的栅极，和(a2)第一n沟道场效应晶体管，其在低压电源和所述输出端之间有一电流通路，并具有与所述第一输入端电连接的栅极，和(b)第二缓冲器，其接收与所述第一逻辑信号具有预定逻辑关系的第二逻辑信号，并与所述第一缓冲器共同工作以驱动所述传输线路，所述第二缓冲器包括三态缓冲器，其包括(b1)第二p沟道场效应晶体管，在所述高压电源和所述输出端之间有一电流通路，并具有与第二输入端电连接的栅极，(b2)第二n沟道场效应晶体管，其在所述低压电源和所述输出端之间有一电流通路，并具有与所述第二输入端电连接的栅极，(b3)第三p沟道场效应晶体管，其与所述第二p沟道场效应晶体管串联，并根据是否执行预加重步骤而导通或截止，和(b4)第三n沟道场效应晶体管，其与所述第二n沟道场效应晶体管串联，并与所述第三p沟道场效应晶体管同时导通或截止，所述第一p沟道场效应晶体管的驱动能力比所述第二和第三n沟道场效应晶体管的驱动能力之和更大，所述第一n沟道场效应晶体管的驱动能力比所述第二和第三p沟道场效应晶体管的驱动能力之和更大，所述第二缓冲器的输出阻抗比所述第一缓冲器的输出阻抗高，所述预定逻辑关系是指确定对要发送至传输线路的逻辑信号波形执行预加重步骤还是去加重步骤的逻辑关系。
本发明还提供了一种输出缓冲器电路，其具有执行预加重的功能，并向作为分布参数电路的传输线路发送逻辑信号，该输出缓冲电路包括：(a)第一缓冲器，其接收第一逻辑信号并驱动所述传输线路，该第一逻辑信号定义了要传送至所述传输线路的逻辑信号的逻辑值，所述第一缓冲器包括：(a1)第一p沟道场效应晶体管，其在高压电源和输出端之间有一电流通路，并具有与第一输入端电连接的栅极，和(a2)第一n沟道场效应晶体管，其在低压电源和所述输出端之间有一电流通路，并具有与所述第一输入端电连接的栅极，和(b)第二缓冲器，其接收与所述第一逻辑信号具有预定逻辑关系的第二逻辑信号，并与所述第一缓冲器共同工作以驱动所述传输线路，所述第二缓冲器包括第一至第N三态缓冲器，每个三态缓冲器包括(b1)第二p沟道场效应晶体管，其在所述高压电源和所述输出端之间有一电流通路，并具有与第二输入端电连接的栅极，(b2)第二n沟道场效应晶体管，其在所述低压电源和所述输出端之间有一电流通路，并具有与所述第二输入端电连接的栅极，(b3)第三p沟道场效应晶体管，其与所述第二p沟道场效应晶体管串联，并根据是否执行预加重步骤而导通或截止，和(b4)第三n沟道场效应晶体管，其与所述第二n沟道场效应晶体管串联，并与所述第三p沟道场效应晶体管同时导通或截止，其中N是等于或大于2的整数，所述第一p沟道场效应晶体管的驱动能力比所述第一至第N三态缓冲器中的所述第二和第三n沟道场效应晶体管的驱动能力之和更大，所述第一n沟道场效应晶体管的驱动能力比所述第一至第N三态缓冲器中的所述第二和第三p沟道场效应晶体管的驱动能力之和更大，所述第二缓冲器的输出阻抗比所述第一缓冲器的输出阻抗高，所述预定逻辑关系是指确定对要发送至传输线路的逻辑信号波形执行预加重步骤还是去加重步骤的逻辑关系。
下面解释根据本发明的输出缓冲器电路的操作。
输出缓冲器电路通过第一输入端接收一第一逻辑信号，该第一逻辑信号对应于要传送的信号串，并进而通过第二输入端接收与第一逻辑信号有预定逻辑关系的第二逻辑信号。第二逻辑信号例如可包括通过将要被传送的第一逻辑信号延迟一位并对其反相而得到的信号串。第二缓冲器与第一缓冲器共同工作以驱动传输线路。
例如，当第一和第二逻辑信号具有相同逻辑值时，第一和第二缓冲器传送具有相同逻辑值的逻辑信号。因为设计第二缓冲器的输出阻抗以便改善传输线路中的信号衰减，输出缓冲器电路的输出阻抗被明显减小，即，增强了输出缓冲器电路的驱动能力，导致输出缓冲器电路传送具有加重电压的逻辑信号(例如图3中所示的Voh1和Vol1)。
又例如，当第一和第二信号彼此具有不同的逻辑值时，第二缓冲器传送具有与要从第一缓冲器传送的逻辑信号的逻辑值相反的逻辑值的逻辑信号。因为第二缓冲器的输出阻抗被设置为比第一缓冲器的输出阻抗高，从第一缓冲器传送的逻辑信号的逻辑值保持为原样。这样，输出缓冲器电路的输出阻抗被明显增加，也就是，输出缓冲器电路的驱动能力明显降低，导致输出缓冲器电路传送具有去加重电压的逻辑信号(例如图3中所示的Voh2和Vol2)。
如上所述，如果要被传送的第一逻辑信号的逻辑值改变，则要被传送的逻辑信号的波形被加重，而如果第一逻辑信号的逻辑值不改变，或是保持原样，则该波形不加重，或是被去加重。这导致了要被传送到传输线路的逻辑信号的电压变为接近于准备在逻辑信号中发生下一变化的逻辑阈值电压(VTT)。
因此，本发明提供了一个优点，即在要被传送的第一逻辑信号的波形中的高频成份被增强，而在以高损耗通过传输线路(即，长或细的传输线路，如plent衬底的电缆或导线)后接收的信号波形中所谓的眼图(eye pattern)情况得到改进。因此，与没有预加重功能的输出缓冲器电路相比，本发明能够通过较小直径以较高速率在更长的距离上传送信号。
此外，因为根据本发明的输出缓冲器电路被设计为具有CMOS型电路结构，该输出缓冲器可以在比电流模式型电路的工作电压更低的电源电压下工作。
此外，因为当要执行预加重步骤时不需要对接收信号如第一和第二逻辑信号进行诸如逻辑积(AND)和逻辑和(OR)之类的逻辑运算，其有可能缩短从输入部分到输出部分的延迟传播时间，保证以较高的速率操作。
附图说明
图1是根据常规输出缓冲器电路的电路图；
图2是根据本发明第一实施例的输出缓冲器电路的电路图；
图3显示了图2所示的输出缓冲器电路的波形；
图4是根据本发明第一实施例的输出缓冲器电路变型的电路图；
图5是根据本发明第二实施例的输出缓冲器电路的电路图；
图6是根据本发明第三实施例的输出缓冲器电路的电路图。
具体实施方式
[第一实施例]
图2是根据本发明第一实施例的输出缓冲器电路的电路图。
该输出缓冲器电路具有预加重功能，并向作为分布参数电路的传输线路L传送逻辑信号。该输出缓冲器电路包括：一当前位输入端TA，一反相前置位输入端TB，一第一输入端TIN1，一第二输入端TIN2，一第一反相器INV1，一第二反相器INV2，一第一缓冲器B1，一第二缓冲器B2，一输出端TOUT，以及一与接收机终端TRV电连接的端接电阻Rt。传输线路L的始端与输出端TOUT连接，其尾端与接收机端子TRV连接。
第一反相器INV1通过当前位输入端TA接收具有与要发送至传输线路L的逻辑信号逻辑值相同的逻辑值的当前位信号S01，将该当前位信号S01反相，并输出这样反相的当前位信号作为第一逻辑信号S1。第一逻辑信号S1定义了要发送至传输线路L的逻辑信号的逻辑值。第一逻辑信号S1通过第一输入端TIN1输入至第一缓冲器B1。在接收到第一逻辑信号S1时，第一缓冲器B1驱动传输线路L。
第二反相器INV2通过反相的前置位输入端TB接收指定要执行预加重步骤或去加重步骤的反相的前置位信号，将反相的前置位信号反相，并输出所得到的信号作为第二逻辑信号S2。事先产生反相的前置位信号和上述当前位信号，以便它们之间的逻辑关系为使得对要发送至传输线路L的逻辑信号波形进行预加重或去加重步骤。因此，反相的前置位信号和当前位信号定义了第一和第二逻辑信号S1和S2之间预定的逻辑关系，即定义了确定对要发送至传输线路L的逻辑信号波形执行预加重步骤还是去加重步骤的逻辑关系。
在第一实施例中，最迟在第一逻辑信号S1转变时，第二逻辑信号S2具有与在第一逻辑信号S1即将转变之前从第一缓冲器B1传送的逻辑信号逻辑值不同或相反的逻辑值。
第二逻辑信号S2通过第二输入端TIN2输入至第二缓冲器B2。在收到与第一逻辑信号S1具有上述逻辑关系的第二逻辑信号S2时，第二缓冲器B2与第一缓冲器B1共同工作以驱动传输线路L。只要传输线路L中的衰减被改善，第二缓冲器B2的输出阻抗就被设置为比第一缓冲器B1的输出阻抗高。
下面更详细地解释输出缓冲器电路的结构。
第一缓冲器B1包括CMOS反相器，其包括第一p沟道场效应晶体管P1和第一n沟道场效应晶体管N1。第一p沟道场效应晶体管P1在高压电源VDD和输出端TOUT之间有一电流通路，并具有与第一输入端TIN1电连接的栅极。第一n沟道场效应晶体管N1在低压电源VSS和输出端TOUT之间有一电流通路，并具有与第一输入端TIN1电连接的栅极。
第二缓冲器B2包括CMOS反相器，其包括第二p沟道场效应晶体管P2和第二n沟道场效应晶体管N2。第二p沟道场效应晶体管P2在高压电源VDD和输出端TOUT之间有一电流通路，并具有与第二输入端TIN2电连接的栅极。第二n沟道场效应晶体管N2在低压电源VSS和输出端TOUT之间有一电流通路，并具有与第二输入端TIN2电连接的栅极。
第一p沟道场效应晶体管P1被设计为具有比第二n沟道场效应晶体管N2更大的驱动能力，而第一n沟道场效应晶体管N1被设计为具有比第二p沟道场效应晶体管P2更大的驱动能力。这里，驱动能力被定义为例如其导通电阻的大小。
在第一缓冲器B1中，第一p沟道场效应晶体管P1具有与高压电源VDD电连接的源极，和与输出端TOUT电连接的漏极，而第一n沟道场效应晶体管N1具有与低压电源VSS电连接的源极，和与输出端TOUT电连接的漏极。
在第二缓冲器B2中，第二p沟道场效应晶体管P2具有与高压电源VDD电连接的源极，和与输出端TOUT电连接的漏极，而第二n沟道场效应晶体管N2具有与低压电源VSS电连接的源极，和与输出端TOUT电连接的漏极。
第一p沟道场效应晶体管P1和第一n沟道场效应晶体管N1的栅极与第一输入端TIN1电连接。而第二p沟道场效应晶体管P2和第二n沟道场效应晶体管N2的栅极与第二输入端TIN2电连接。
输出端TOUT与传输线路L的始端电连接。传输线路L的尾端与接收机端子TRV电连接，接收机端子TRV通过与传输线路L的特性阻抗匹配的端接电阻Rt而与端接电压源VTT电连接。这里，高压电源VDD、低压电源VSS和端接电压源VTT之间的关系定义如下：
VDD＞VTT＞VSS (A)
在第一实施例中的端接电压被设计为等于定义逻辑值0和1之间边界的逻辑阈值。因此，通过传输线路L输送的逻辑信号具有比端接电压VTT高的电压，或是比端接电压VTT低的电压，这取决于逻辑信号的逻辑值。
下面将解释根据第一实施例的输出缓冲器的操作。
首先，参考图3解释预加重操作。图3中显示了当前位信号S01、反相前置位信号S02和输出信号SOUT的波形。
参考图3，第一缓冲器B1从电路(未示出)接收信号串“001101000”作为当前位信号S01，第二缓冲器B2接收信号串“111001011”作为反相前置位信号S02，其通过将当前位信号延迟一位并将该延迟后的信号串反相而得到。
在当前位信号S01和反相前置位信号S02具有逻辑值1时，第一p沟道场效应晶体管P1和第二p沟道场效应晶体管P2导通，而第一n沟道场效应晶体管N1和第二n沟道场效应晶体管N2截止。结果，对具有逻辑值1的逻辑信号的波形执行预加重步骤。被加重的高电平输出电压Voh1利用Kirchhoff定律根据下式(B)来定义。
Voh1＝VTT+(VDD-VTT)Rt/(Rt+(Rp1/Rp2)) (B)
这里，Rt指端接电阻，Rp1指第一p沟道场效应晶体管P1的导通电阻，而Rp2指第二p沟道场效应晶体管P2的导通电阻。
在当前位信号S01和反相前置位信号S02具有逻辑值0时，第一p沟道场效应晶体管P1和第二p沟道场效应晶体管P2截止，而第一n沟道场效应晶体管N1和第二n沟道场效应晶体管N2导通。结果，对具有逻辑值0的逻辑信号的波形执行预加重步骤。被加重的低电平输出电压Vol1利用Kirchhoff定律根据下式(C)来定义。
Vol1＝VTT-(VTT-VSS)Rt/(Rt+(Rn1/Rn2)) (C)
这里，Rn1指第一n沟道场效应晶体管N1的导通电阻，而Rn2指第二n沟道场效应晶体管N2的导通电阻。
在当前位信号S01具有逻辑值1，而反相前置位信号S02具有逻辑值0时，第一p沟道场效应晶体管P1和第二n沟道场效应晶体管N2导通，而第一n沟道场效应晶体管N1和第二p沟道场效应晶体管P2截止。结果，对具有逻辑值1的逻辑信号的波形执行去加重步骤。被去加重的高电平输出电压Voh2利用Kirchhoff定律根据下式(D)来定义。
Voh2＝VTT+(Rn2(VDD-VTT)-Rp1(VTT-VSS))Rt/(Rp1·Rn2+Rn2·Rt+Rt·Rp1) (D)
为了保证高电平输出电压Voh2比作为逻辑阈值电压的端接电压VTT高，需要第一p沟道场效应晶体管P1比第二n沟道场效应晶体管N2的驱动能力大。换言之，必须建立下面的关系(E)
Rp1＜Rn2 (E)
在当前位信号S01具有逻辑值0，而反相前置位信号S02具有逻辑值1时，第一p沟道场效应晶体管P1和第二n沟道场效应晶体管N2截止，而第一n沟道场效应晶体管N1和第二p沟道场效应晶体管P2导通。结果，对具有逻辑值0的逻辑信号的波形执行去加重步骤。被去加重的低电平输出电压Vol2利用Kirchhoff定律根据下式(F)来定义。
Vol2＝VTT-(Rp2(VTT-VSS)-Rn1(VDD-VTT))Rt/(Rn1·Rp2+Rp2·Rt+Rt·Rn1) (F)
为了保证低电平输出电压Vol2低于作为逻辑阈值电压的端接电压VTT，需要第一n沟道场效应晶体管N1比第二p沟道场效应晶体管P2的驱动能力大。换言之，必须建立下面的关系(G)
Rn1＜Rp2 (G)
下面，给出上述高电平输出电压Voh1、Voh2和低电平输出电压Vol1、Vol2的一个例子。
例如，假定
VDD＝1.5V
VSS＝0V
VTT＝0.75v
Rt＝50Ω
Rp1＝50Ω
Rn1＝50Ω
Rp2＝100Ω
Rn2＝100Ω
得到下面的四个不同的输出电压：
Voh1＝1.2V(预加重的高电平输出电压)；
Voh2＝0.9V(去加重的高电平输出电压)；
Vol1＝0.3V(预加重的低电平输出电压)；
Vol2＝0.6V(去加重的低电平输出电压)；
如上所述，在当前位信号S01的逻辑值从0变到1时，执行加重步骤。具体地说，输出缓冲器电路发送高电平输出电压Voh1以对具有逻辑值1的逻辑信号波形加重。
在当前位信号S01的逻辑值保持等于1时，执行去加重步骤。具体地说，输出缓冲器电路发送高电平输出电压Voh2，其接近于定义逻辑阈值电压的端接电压VTT，并等待当前位信号S01的逻辑值的下一个变化，即，等待直到当前位信号S01的逻辑值从1变为0。
在当前位信号S01的逻辑值从1变为0时，执行加重步骤。具体地说，输出缓冲器电路发送低电平输出电压Vol1以对具有逻辑值0的逻辑信号波形加重。
在当前位信号S01的逻辑值保持等于0时，执行去加重步骤。具体地说，输出缓冲器电路发送低电平输出电压Vol2，其接近于定义逻辑阈值电压的端接电压VTT，并等待当前位信号S01的逻辑值的下一个变化，即，等待直到当前位信号S01的逻辑值从0变为1。
根据第一实施例，在信号通过传输线路如形成在plent衬底上的导线或电缆(它们都对传送信号衰减)后，在考虑到接收信号的电压幅值波动和接收信号的时序波动的情况下，在表示信号可被正确接收的频带的所谓眼图上得到了改进。结果，与没有预加重功能的输出缓冲器电路相比，可以在更长的距离上以更高的比特率发送信号。
此外，因为根据第一实施例的输出缓冲器电路被设计为具有CMOS型的电路结构，输出缓冲器可以在比常规的电流模式型电路工作的电压更低的电源电压下工作。
此外，在第一实施例中不需要输出缓冲器电路在信号线路上具有诸如逻辑异或门以检测信号变化(该信号变化使加重功能启动或关闭)。因此，从当前位输入端TA到输出端TOUT的级数只有两级，确保了信号传播时间的缩短。
此外，如果第一p沟道场效应晶体管P1的导通电阻Rp1和第一n沟道场效应晶体管N1的导通电阻Rn1与传输线路L的特性阻抗匹配，其可以抑制可能在发射机侧发生的信号反射。
图4是根据本发明第一实施例的输出缓冲器电路变型的电路图。
尽管传输线路L在上述第一实施例中是以端接电压源VTT端接的，传输线路L可根据Γvenin理论端接，如图4所示。具体地说，第一端接电阻Rt1***在高压电源VDD和接收机端子TRV之间，而第二端接电阻Rt2***在低压电源VSS和接收机端子TRV之间。第一和第二端接电阻Rt1和Rt2的电阻比特性阻抗大两倍。
图4所示的输出缓冲器电路不再需要包括用于端接传输线路L的端接电压源VTT，因此输出缓冲器电路可以被设计为只包括单个电源。
[第二实施例]
图5是根据本发明第二实施例的输出缓冲器电路的电路图。
根据本发明第二实施例的输出缓冲器电路不仅具有第一实施例的功能，而且还具有控制预加重功能的使能或禁止的附加功能。与图2所示的根据本发明第一实施例的输出缓冲器电路相比，图5所示的根据第二实施例的输出缓冲器电路被设计为包括三态缓冲器B20，它取代了第二缓冲器B2，并且还包括一第三反相器INV3。三态缓冲器B20根据是否执行预加重步骤而被激活或禁止。第三反相器INV3根据三态缓冲器B20是激活还是禁止而将控制信号TS反相。
参考图5，三态缓冲器B20包括第二p沟道场效应晶体管P2，第三p沟道场效应晶体管P3，第二n沟道场效应晶体管N2，和第三n沟道场效应晶体管N3。这些晶体管彼此串联地电连接，以便它们的电流通路在高压电源VDD和低压电源VSS之间延伸。
第二p沟道场效应晶体管P2在高压电源VDD和输出端TOUT之间有一电流通路，并具有与第二输入端TIN2电连接的栅极。第二n沟道场效应晶体管N2在低压电源VSS和输出端TOUT之间有一电流通路，并具有与第二输入端TIN2电连接的栅极。第三p沟道场效应晶体管P3在高压电源VDD和第二p沟道场效应晶体管P2的电流通路之间有一电流通路，第三n沟道场效应晶体管N3在低压电源VSS和第二n沟道场效应晶体管N2的电流通路之间有一电流通路。
第一p沟道场效应晶体管P1被设计为比由第二n沟道场效应晶体管N2和第三n沟道场效应晶体管N3确定的串联电路具有更大的驱动能力，而第一n沟道场效应晶体管N1被设计为比第二p沟道场效应晶体管P2和第三p沟道场效应晶体管P3确定的串联电路具有更大的驱动能力。
通过控制输入端TS输入的控制信号SC被第三反相器INV3反相，然后被反相的控制信号被输入至第三p沟道场效应晶体管P3的栅极。控制信号SC原样地(即未被反相地)输入至第三n沟道场效应晶体管N3的栅极。第三p沟道场效应晶体管P3和第三n沟道场效应晶体管N3根据是否执行预加重步骤而被控制信号SC同时地导通或截止。
下面将说明根据本发明第二实施例的输出缓冲器电路的工作。
当具有逻辑值1的控制信号SC通过控制输入端TS输入至输出缓冲器电路时，第三p沟道场效应晶体管P3和第三n沟道场效应晶体管N3都导通。结果，三态缓冲器B20变为工作状态，从而三态缓冲器B20与第一实施例的第二缓冲器B2以同样方式工作。因此，根据本发明第二实施例的输出缓冲器电路与本发明第一实施例的输出缓冲器电路的工作方式相同。
在第二实施例中，第一实施例中的导通电阻Rp2相应于第二p沟道场效应晶体管P2的导通电阻Rp2与第三p沟道场效应晶体管P3的导通电阻Rp3之和。类似地，第一实施例中的导通电阻Rn2相应于第二n沟道场效应晶体管N2的导通电阻Rn2与第三n沟道场效应晶体管N3的导通电阻Rn3之和。
当具有逻辑值0的控制信号SC通过控制输入端TS输入至输出缓冲器电路时，第二p沟道场效应晶体管P2和第二n沟道场效应晶体管N2都与高压电源VDD和低压电源VSS电隔离。结果，晶体管P2和晶体管N2成为高阻抗状态。
相应地，从第一p沟道场效应晶体管P1和第一n沟道场效应晶体管N1看，在三态缓冲器B20中的第二p沟道场效应晶体管P2和第二n沟道场效应晶体管N2仅作为容性负载。因此，对来自第一缓冲器B1的逻辑信号波形既不执行预加重步骤也不执行去加重步骤。即，预加重功能处于禁止状态。
如上所述，在第二实施例中，当在传输线路L上的信号衰减很大、并且因此需要执行预加重步骤时，将控制信号SC设计为具有逻辑值1，以使预加重功能启动，而当传输线路L上的信号衰减不大、因此不需要执行预加重步骤时，则将控制信号SC设计为具有逻辑值0，以禁止预加重功能。这样，输出缓冲器电路可独自处理信号衰减很大的情况和信号衰减不大的情况。
当驱动只略微衰减信号的传输线路时，抑制由传输线路的间断造成的信号反射是重要的。第二实施例可以通过将第一p沟道场效应晶体管P1的导通电阻Rp1和第一n沟道场效应晶体管N1的导通电阻Rn1与传输线路L上的特性阻抗匹配。通过此举，由于如前所述，第二p沟道场效应晶体管P2和第二n沟道场效应晶体管N2作为容性负载，所以晶体管P2和晶体管N2将减少输出波形的通过率。这确保进一步抑制了信号反射。
当包含根据第二实施例的输出缓冲器电路的半导体集成电路(LSI)进行测试时，可以通过禁止预加重功能而中断在输出缓冲器电路中的泄漏电流。这确保了作为半导体集成电路测试的测试项目之一的电流泄漏测试(IDDQ)可以进行。
在根据第二实施例的输出缓冲器电路中，如图4所示，传输线路L可以根据Γvenin理论端接，与第一实施例相似。
[第三实施例]
图6是根据本发明第三实施例的输出缓冲器电路的电路图。
与图5所示的根据本发明第二实施例的输出缓冲器电路相比，根据第三实施例的输出缓冲器电路还包括第二三态缓冲器B21和第四反相器INV4。换言之，与图2所示的根据本发明第一实施例的输出缓冲器电路相比，图6所示的根据第三实施例的输出缓冲器电路被设计为包括取代第二缓冲器B2的第一和第二三态缓冲器B20和B21，另外还包括第四反相器INV4。第一和第二三态缓冲器B20和B21根据是否执行预加重步骤而被激活或禁止。
在第三实施例中，第二三态缓冲器B21被设计为大约等于第一三态缓冲器B20驱动能力一半的驱动能力。第一和第二三态缓冲器B20和B21根据传输线路L上信号的衰减被启动或禁止。
第一至第三反相器INV1至INV3、第一缓冲器B1、第一三态缓冲器B20、传输线路L和端接电阻Rt与图5所示的第二实施例中的相同。在第三实施例中，第二实施例中的控制输入端TS被称为第一控制输入端TS1，而第二实施例中的控制信号SC被称为第一控制信号SC1。
参考图6，第二三态缓冲器B21被设计为与图5所示的第一三态缓冲器B20具有相同的结构。具体地说，第二三态缓冲器B21被设计为包括：第四p沟道场效应晶体管P4，第五p沟道场效应晶体管P5，第四n沟道场效应晶体管N4和第五n沟道场效应晶体管N5。晶体管P4、P5、N4和N5在高压电源VDD和低压电源VSS之间具有电流通路。
第四p沟道场效应晶体管P4在高压电源VDD和输出端TOUT之间有一电流通路，并具有与第二输入端TIN2电连接的栅极。第四n沟道场效应晶体管N4在低压电源VSS和输出端TOUT之间有一电流通路，并具有与第二输入端TIN2电连接的栅极。
第五p沟道场效应晶体管P5在高压电源VDD和第四p沟道场效应晶体管P4的电流通路之间有一电流通路，第五n沟道场效应晶体管N5在低压电源VSS和第四n沟道场效应晶体管N4的电流通路之间有一电流通路。
第一p沟道场效应晶体管P1被设计为比由第二n沟道场效应晶体管N2和第三n沟道场效应晶体管N3确定的串联电路的驱动能力、以及第四n沟道场效应晶体管N4和第五n沟道场效应晶体管N5确定的串联电路的驱动能力之和具有更大的驱动能力，而第一n沟道场效应晶体管N1被设计为比第二p沟道场效应晶体管P2和第三p沟道场效应晶体管P3确定的串联电路的驱动能力、以及第四p沟道场效应晶体管P4和第五p沟道场效应晶体管P5确定的串联电路的驱动能力之和具有更高的驱动能力。
通过第二控制输入端TS2输入的第二控制信号SC2被第四反相器INV4反相，从而反相的控制信号被输入至第五p沟道场效应晶体管P5的栅极。第二控制信号SC2被原样地(即未被反相地)输入至第五n沟道场效应晶体管N5的栅极。第五p沟道场效应晶体管P5和第五n沟道场效应晶体管N5根据是否执行预加重步骤而被第二控制信号SC2同时地导通或截止。
下面将说明根据本发明第三实施例的输出缓冲器电路的工作。
在第三实施例中，通过将由第一和第二控制输入端TS1和TS2输入的逻辑信号逻辑值相互合并，就可以根据在传输线路L中的信号衰减，在包括零加重在内的四个不同加重中选择其中最好的一个，如下所述。
当具有逻辑值1的逻辑信号通过第一控制输入端TS1输入，而具有逻辑值1的逻辑信号通过第二控制输入端TS2输入时，在第一和第二三态缓冲器B20和B21中的加重功能被启动，从而得到最大程度的加重。
相反，当具有逻辑值0的逻辑信号通过第一控制输入端TS1输入，而具有逻辑值0的逻辑信号通过第二控制输入端TS2输入时，在第一和第二三态缓冲器B20和B21中的加重功能被禁止。
当具有逻辑值1的逻辑信号通过第一控制输入端TS1和第二控制输入端TS2之一输入时，具有逻辑值0的逻辑信号通过另一个输入，得到中等程度的加重。
这里，如果在第二p沟道场效应晶体管P2的栅宽度Wp2和第四p沟道场效应晶体管P4的栅宽度Wp4之间、以及在第二n沟道场效应晶体管N2的栅宽度Wn2和第四n沟道场效应晶体管N4的栅宽度Wn4之间以二进制加权时，将可以通过向第一和第二控制输入端TS1和TS2加载二进制代码，在包括零加重模式、轻微加重模式、中等加重模式和高度加重模式在内的四种不同加重模式中找到最佳模式。根据由两位二进制代码表示并指示预加重的MSB数据来激活或禁止第一三态缓冲器B20，而根据由两位二进制代码表示的LSB数据来激活或禁止第二三态缓冲器B21。
尽管根据第三实施例的输出缓冲器电路被设计为包括两个三态缓冲器B20和B21，输出缓冲器电路也可被设计为包括N个三态缓冲器，其中N是等于或大于3的整数，在这种情况下，预加重被n位二进制码所控制。
三态缓冲器可被控制为在测试时使预加重最小。这确保了可以减少通过三态缓冲器的电流，并且因此可以例如高精度地进行电流泄漏测试。
在根据第三实施例的输出缓冲器电路中，如图4所示，传输线路L可以根据Γvenin理论端接，与第一实施例相似。
尽管已经结合优选的实施例对本发明进行了说明，但是应当理解，本发明所涵盖的主题不限制于那些特定的实施例。相反，本发明的主题是要包括在下列权利要求的精神和范围内的所有的替代、修改和等同物。
例如，在高压电源VDD和低压电源VSS之间彼此串联两个p沟道场效应晶体管和两个n沟道场效应晶体管，由此实现第二和第三实施例中的三态功能。相反，NAND门的输出信号可以输入至p沟道场效应晶体管的栅极，而NOR门的输出信号可以输入至n沟道场效应晶体管的栅极，在这种情况下，p沟道和n沟道场效应晶体管在启动时根据输入信号而互补地导通，而当禁止时那些晶体管被同时截止。
Claims (13)
1.一种输出缓冲器电路，具有执行预加重的功能，并向作为分布参数电路的传输线路发送逻辑信号，其特征在于：
(a)第一缓冲器，其接收第一逻辑信号并驱动所述传输线路，该第一逻辑信号定义了要传送至所述传输线路的逻辑信号的逻辑值，所述第一缓冲器包括：(a1)第一p沟道场效应晶体管，其在高压电源和输出端之间有一电流通路，并具有与第一输入端电连接的栅极，和(a2)第一n沟道场效应晶体管，其在低压电源和所述输出端之间有一电流通路，并具有与所述第一输入端电连接的栅极，和
(b)第二缓冲器，其接收与所述第一逻辑信号具有预定逻辑关系的第二逻辑信号，并与所述第一缓冲器共同工作以驱动所述传输线路，所述第二缓冲器包括：(b1)第二p沟道场效应晶体管，其在所述高压电源和所述输出端之间有一电流通路，并具有与第二输入端电连接的栅极，和(b2)第二n沟道场效应晶体管，其在所述低压电源和所述输出端之间有一电流通路，并具有与所述第二输入端电连接的栅极，
所述第一p沟道场效应晶体管的驱动能力比所述第二n沟道场效应晶体管的驱动能力大，
所述第一n沟道场效应晶体管的驱动能力比所述第二p沟道场效应晶体管的驱动能力大，
所述第二缓冲器的输出阻抗比所述第一缓冲器的输出阻抗高，
所述预定逻辑关系是指确定对要发送至传输线路的逻辑信号波形执行预加重步骤还是去加重步骤的逻辑关系。
2.一种输出缓冲器电路，具有执行预加重的功能，并向作为分布参数电路的传输线路发送逻辑信号，其特征在于：
(a)第一缓冲器，其接收第一逻辑信号并驱动所述传输线路，该第一逻辑信号定义了要传送至所述传输线路的逻辑信号的逻辑值，所述第一缓冲器包括：(a1)第一p沟道场效应晶体管，其在高压电源和输出端之间有一电流通路，并具有与第一输入端电连接的栅极，和(a2)第一n沟道场效应晶体管，其在低压电源和所述输出端之间有一电流通路，并具有与所述第一输入端电连接的栅极，和
(b)第二缓冲器，其接收与所述第一逻辑信号具有预定逻辑关系的第二逻辑信号，并与所述第一缓冲器共同工作以驱动所述传输线路，所述第二缓冲器包括三态缓冲器，其包括(b1)第二p沟道场效应晶体管，在所述高压电源和所述输出端之间有一电流通路，并具有与第二输入端电连接的栅极，(b2)第二n沟道场效应晶体管，其在所述低压电源和所述输出端之间有一电流通路，并具有与所述第二输入端电连接的栅极，(b3)第三p沟道场效应晶体管，其与所述第二p沟道场效应晶体管串联，并根据是否执行预加重步骤而导通或截止，和(b4)第三n沟道场效应晶体管，其与所述第二n沟道场效应晶体管串联，并与所述第三p沟道场效应晶体管同时导通或截止，
所述第一p沟道场效应晶体管的驱动能力比所述第二和第三n沟道场效应晶体管的驱动能力之和更大，
所述第一n沟道场效应晶体管的驱动能力比所述第二和第三p沟道场效应晶体管的驱动能力之和更大，
所述第二缓冲器的输出阻抗比所述第一缓冲器的输出阻抗高，
所述预定逻辑关系是指确定对要发送至传输线路的逻辑信号波形执行预加重步骤还是去加重步骤的逻辑关系。
3.一种输出缓冲器电路，具有执行预加重的功能，并向作为分布参数电路的传输线路发送逻辑信号，其特征在于：
(a)第一缓冲器，其接收第一逻辑信号并驱动所述传输线路，该第一逻辑信号定义了要传送至所述传输线路的逻辑信号的逻辑值，所述第一缓冲器包括：(a1)第一p沟道场效应晶体管，其在高压电源和输出端之间有一电流通路，并具有与第一输入端电连接的栅极，和(a2)第一n沟道场效应晶体管，其在低压电源和所述输出端之间有一电流通路，并具有与所述第一输入端电连接的栅极，和
(b)第二缓冲器，其接收与所述第一逻辑信号具有预定逻辑关系的第二逻辑信号，并与所述第一缓冲器共同工作以驱动所述传输线路，所述第二缓冲器包括第一至第N三态缓冲器，每个三态缓冲器包括(b1)第二p沟道场效应晶体管，其在所述高压电源和所述输出端之间有一电流通路，并具有与第二输入端电连接的栅极，(b2)第二n沟道场效应晶体管，其在所述低压电源和所述输出端之间有一电流通路，并具有与所述第二输入端电连接的栅极，(b3)第三p沟道场效应晶体管，其与所述第二p沟道场效应晶体管串联，并根据是否执行预加重步骤而导通或截止，和(b4)第三n沟道场效应晶体管，其与所述第二n沟道场效应晶体管串联，并与所述第三p沟道场效应晶体管同时导通或截止，其中N是等于或大于2的整数，
所述第一p沟道场效应晶体管的驱动能力比所述第一至第N三态缓冲器中的所述第二和第三n沟道场效应晶体管的驱动能力之和更大，
所述第一n沟道场效应晶体管的驱动能力比所述第一至第N三态缓冲器中的所述第二和第三p沟道场效应晶体管的驱动能力之和更大，
所述第二缓冲器的输出阻抗比所述第一缓冲器的输出阻抗高，
所述预定逻辑关系是指确定对要发送至传输线路的逻辑信号波形执行预加重步骤还是去加重步骤的逻辑关系。
4.根据权利要求1至3任一项所述的输出缓冲器电路，其中所述第二逻辑信号最迟在所述第一逻辑信号转变时，具有与所述第一缓冲器在所述第一逻辑信号转变之前输出的逻辑信号逻辑值不同的逻辑值。
5.根据权利要求1至3任一项所述的输出缓冲器电路，其中所述传输线路用与端接电压源电连接的端接电阻端接。
6.根据权利要求1至3任一项所述的输出缓冲器电路，其中所述传输线路用与一高压电源电连接的第一端接电阻和与一低压电源电连接的第二端接电阻端接。
7.根据权利要求1至3任一项所述的输出缓冲器电路，其中所述第一缓冲器的输出阻抗与所述传输线路的特性阻抗匹配。
8.根据权利要求2或3所述的输出缓冲器电路，其中所述第二缓冲器在当所述传输线路中的逻辑信号在第一程度衰减而需要执行预加重步骤时被激活，而当所述逻辑信号在低于所述第一程度的第二程度衰减而不需要执行预加重步骤时被禁止工作。
9.根据权利要求2或3所述的输出缓冲器电路，其中所述第二缓冲器在测试进行时处于非工作状态。
10.根据权利要求3所述的输出缓冲器电路，其中第M个三态缓冲器的驱动能力等于第M-1个三态缓冲器驱动能力的一半，其中M是等于或小于N的数。
11.根据权利要求3所述的输出缓冲器电路，其中所述第一至第N个三态缓冲器根据表示预加重的二进制代码而被激活或被禁止工作。
12.根据权利要求3所述的输出缓冲器电路，其中所述第一至第N个三态缓冲器根据所述传输线路的衰减而被激活或被禁止工作。
13.根据权利要求3所述的输出缓冲器电路，其中所述第二缓冲器被激活以便在测试中将预加重最小化。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000280559A JP3573701B2 (ja) | 2000-09-14 | 2000-09-14 | 出力バッファ回路 |
| JP280559/2000 | 2000-09-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1344079A CN1344079A (zh) | 2002-04-10 |
| CN1185823C true CN1185823C (zh) | 2005-01-19 |
Family
ID=18765374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB011422181A Expired - Fee Related CN1185823C (zh) | 2000-09-14 | 2001-09-14 | 输出缓冲器电路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6674313B2 (zh) |
| EP (1) | EP1189399A3 (zh) |
| JP (1) | JP3573701B2 (zh) |
| KR (1) | KR100433019B1 (zh) |
| CN (1) | CN1185823C (zh) |
| TW (1) | TWI234344B (zh) |
Families Citing this family (57)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW503620B (en) * | 2000-02-04 | 2002-09-21 | Sanyo Electric Co | Drive apparatus for CCD image sensor |
| KR20020046076A (ko) * | 2000-12-12 | 2002-06-20 | 채문식 | 고속 Ｉ/Ｏ Ｄｒｉｖｅｒ를 위한 ｐｒｅ-ｅｍｐｈａｓｉｓ신호 발생기 회로 |
| WO2003084161A1 (fr) * | 2002-03-29 | 2003-10-09 | Fujitsu Limited | Procede d'attaque, circuit d'attaque, procede d'emission au moyen d'un circuit d'attaque et circuit de commande |
| JP2003309461A (ja) * | 2002-04-15 | 2003-10-31 | Nec Electronics Corp | 出力バッファ回路 |
| JP2004104681A (ja) * | 2002-09-12 | 2004-04-02 | Renesas Technology Corp | 入力バッファ回路 |
| US6803735B2 (en) * | 2002-10-01 | 2004-10-12 | Siemens Vdo Automotive Inc. | Speed-based open-loop start-up method for brushless DC motor |
| JP3877673B2 (ja) * | 2002-11-28 | 2007-02-07 | 株式会社東芝 | 出力バッファ回路およびそれを用いた半導体メモリ |
| KR100501582B1 (ko) * | 2002-12-13 | 2005-07-14 | 주식회사 하이닉스반도체 | 프리셋 구조를 갖는 데이터 출력 버퍼 |
| JP3791498B2 (ja) | 2003-01-17 | 2006-06-28 | 日本電気株式会社 | プリエンファシス機能を有する出力バッファ回路 |
| US7109759B2 (en) | 2003-05-23 | 2006-09-19 | Avago Technologies Fiber Ip (Singapore) Pte.Ltd. | Voltage mode current-assisted pre-emphasis driver |
| JP4327504B2 (ja) * | 2003-05-29 | 2009-09-09 | Ｎｅｃエレクトロニクス株式会社 | トランスミッタ回路、伝送回路及び駆動装置 |
| US7756197B1 (en) * | 2003-11-26 | 2010-07-13 | Pmc-Sierra, Inc. | Built in self test (BIST) for high-speed serial transceivers |
| US7269673B2 (en) * | 2004-02-18 | 2007-09-11 | Silicon Image, Inc. | Cable with circuitry for asserting stored cable data or other information to an external device or user |
| JP4401268B2 (ja) | 2004-10-05 | 2010-01-20 | Ｎｅｃエレクトロニクス株式会社 | 出力バッファ回路及び半導体装置 |
| US7440340B2 (en) | 2004-10-19 | 2008-10-21 | Samsung Electronics Co., Ltd. | Output buffer of a semiconductor memory device |
| KR100640593B1 (ko) * | 2004-10-26 | 2006-11-01 | 삼성전자주식회사 | 캐스케이디드 프리-앰패시스 기능을 가지는 출력 드라이버회로 |
| JP4872228B2 (ja) * | 2005-03-28 | 2012-02-08 | 日本電気株式会社 | 出力バッファ回路 |
| KR100734301B1 (ko) * | 2005-05-12 | 2007-07-02 | 삼성전자주식회사 | 프리 엠파시스 신호 발생기를 구비하는 반도체 메모리 장치 |
| ATE517492T1 (de) * | 2005-07-26 | 2011-08-15 | Nxp Bv | Vorverzerrungs- und rückentzerrungsschaltung. |
| JP4832020B2 (ja) | 2005-07-28 | 2011-12-07 | ルネサスエレクトロニクス株式会社 | プリエンファシス回路 |
| US7671630B2 (en) * | 2005-07-29 | 2010-03-02 | Synopsys, Inc. | USB 2.0 HS voltage-mode transmitter with tuned termination resistance |
| JP4680004B2 (ja) * | 2005-08-23 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | デエンファシス機能を有する出力バッファ回路 |
| KR100788224B1 (ko) | 2005-08-23 | 2007-12-26 | 엔이씨 일렉트로닉스 가부시키가이샤 | 출력 버퍼 회로 |
| JP4680003B2 (ja) | 2005-08-23 | 2011-05-11 | ルネサスエレクトロニクス株式会社 | 出力バッファ回路 |
| KR100788221B1 (ko) | 2005-08-23 | 2007-12-26 | 엔이씨 일렉트로닉스 가부시키가이샤 | 디엠파시스 기능을 갖는 출력 버퍼 회로 |
| KR100688567B1 (ko) * | 2005-08-25 | 2007-03-02 | 삼성전자주식회사 | 슬루 레이트 조절이 가능한 버퍼를 구비하는 프리 엠퍼시스회로 |
| KR100666177B1 (ko) * | 2005-09-30 | 2007-01-09 | 삼성전자주식회사 | 모드 레지스터 셋트를 이용하여 초기강화 드라이버의 임피던스 및 강도를 제어하는 출력 드라이버 |
| TWI301696B (en) * | 2005-12-15 | 2008-10-01 | Via Tech Inc | Transmission circuit and related method |
| KR100656470B1 (ko) * | 2006-02-07 | 2006-12-11 | 주식회사 하이닉스반도체 | 반도체 메모리의 드라이버 제어장치 및 방법 |
| WO2007097032A1 (ja) | 2006-02-27 | 2007-08-30 | Fujitsu Limited | 回路基板、情報処理装置及び伝送方法 |
| KR100771868B1 (ko) * | 2006-02-28 | 2007-11-01 | 삼성전자주식회사 | 다이내믹 출력버퍼회로 |
| JP4937609B2 (ja) * | 2006-03-15 | 2012-05-23 | 株式会社日立製作所 | 出力バッファ回路と差動出力バッファ回路並びに伝送方法 |
| JP4788900B2 (ja) * | 2006-03-30 | 2011-10-05 | 日本電気株式会社 | Ｃｍｌ回路及びそれを用いたクロック分配回路 |
| JP5017903B2 (ja) * | 2006-03-30 | 2012-09-05 | 日本電気株式会社 | プリエンファシス調整方式及び方法 |
| JP4510048B2 (ja) * | 2007-04-23 | 2010-07-21 | 富士通株式会社 | ドライバ回路装置及びドライバ駆動方法 |
| US8207754B2 (en) * | 2009-02-24 | 2012-06-26 | Stmicroelectronics International N.V. | Architecture for efficient usage of IO |
| KR101045071B1 (ko) * | 2009-11-30 | 2011-06-29 | 주식회사 하이닉스반도체 | 데이터 출력회로 |
| KR101796116B1 (ko) | 2010-10-20 | 2017-11-10 | 삼성전자 주식회사 | 반도체 장치, 이를 포함하는 메모리 모듈, 메모리 시스템 및 그 동작방법 |
| KR101854232B1 (ko) * | 2010-11-09 | 2018-05-04 | 삼성전자주식회사 | 디-엠퍼시스 기능을 갖는 의사 오픈 드레인 방식의 출력 드라이버, 반도체 메모리 장치 및 그것의 제어 방법 |
| US8446168B2 (en) * | 2010-12-14 | 2013-05-21 | Qualcomm, Incorporated | Pre-emphasis technique for on-chip voltage-driven single-ended-termination drivers |
| JP5257493B2 (ja) * | 2011-07-29 | 2013-08-07 | 株式会社日立製作所 | 出力バッファ回路 |
| KR101273241B1 (ko) * | 2011-08-19 | 2013-06-11 | 포항공과대학교 산학협력단 | 저전력 고속의 송수신 장치 |
| KR101874584B1 (ko) | 2012-04-03 | 2018-07-04 | 삼성전자주식회사 | 전압 방식 구동기 |
| US8547134B1 (en) * | 2012-07-24 | 2013-10-01 | Analog Devices, Inc. | Architecture for high speed serial transmitter |
| US8896353B2 (en) * | 2012-08-01 | 2014-11-25 | Qualcomm Incorporated | Method and apparatus for constant output impedance, variable pre-emphasis drive |
| US9419736B2 (en) * | 2013-03-15 | 2016-08-16 | Gigoptix-Terasquare Korea Co., Ltd. | Low-power CML-less transmitter architecture |
| JP6369137B2 (ja) | 2014-05-30 | 2018-08-08 | ソニー株式会社 | 送信装置、受信装置、および通信システム |
| TWI752898B (zh) * | 2014-03-25 | 2022-01-21 | 日商新力股份有限公司 | 發訊裝置及通訊系統 |
| US20160269029A1 (en) * | 2015-03-10 | 2016-09-15 | Realtek Semiconductor Corp. | Logical signal driver with dynamic output impedance and method thereof |
| CN106664090B (zh) * | 2015-05-06 | 2021-05-07 | 京微雅格（北京）科技有限公司 | 一种缓冲器电路和采用该电路的电子设备 |
| TWI722090B (zh) * | 2016-02-22 | 2021-03-21 | 日商新力股份有限公司 | 傳送裝置、傳送方法及通訊系統 |
| US10044354B2 (en) * | 2016-07-11 | 2018-08-07 | Ricoh Company, Ltd. | I/O cell |
| US10679722B2 (en) | 2016-08-26 | 2020-06-09 | Sandisk Technologies Llc | Storage system with several integrated components and method for use therewith |
| CN106231230B (zh) * | 2016-09-20 | 2022-06-21 | 深圳市巨潮科技股份有限公司 | 一种dp信号远距离传输装置 |
| US11005477B2 (en) * | 2016-10-12 | 2021-05-11 | Sony Semiconductor Solutions Corporation | Driver circuit and control method therefor, and transmission/reception system |
| JP6943301B2 (ja) * | 2018-07-05 | 2021-09-29 | ソニーグループ株式会社 | 受信装置および通信システム |
| KR102598741B1 (ko) * | 2018-07-17 | 2023-11-07 | 에스케이하이닉스 주식회사 | 데이터 출력 버퍼 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4877978A (en) * | 1988-09-19 | 1989-10-31 | Cypress Semiconductor | Output buffer tri-state noise reduction circuit |
| JP2534782B2 (ja) * | 1989-11-10 | 1996-09-18 | 株式会社東芝 | 半導体装置 |
| JP2902016B2 (ja) * | 1989-11-21 | 1999-06-07 | 株式会社日立製作所 | 信号伝送方法および回路 |
| JP2978302B2 (ja) | 1991-01-28 | 1999-11-15 | 三菱電機株式会社 | 出力バッファ回路 |
| JPH05344026A (ja) | 1992-06-05 | 1993-12-24 | Matsushita Electric Ind Co Ltd | プリエンファシス回路 |
| JPH06216751A (ja) * | 1993-01-20 | 1994-08-05 | Hitachi Ltd | Ｃｍｏｓ集積回路装置とそれを用いた情報処理システム |
| KR950007310B1 (ko) | 1993-03-29 | 1995-07-07 | 삼성전자주식회사 | 디지탈 비선형 프리-엠퍼시스/디-엠퍼시스 |
| JPH07183746A (ja) | 1993-12-22 | 1995-07-21 | Rohm Co Ltd | エンファシス・デエンファシス回路 |
| US5864584A (en) * | 1995-02-13 | 1999-01-26 | International Business Machines Corporation | Circuitry for allowing two drivers to communicate with two receivers using one transmission line |
| GB2305082B (en) | 1995-09-06 | 1999-10-06 | At & T Corp | Wave shaping transmit circuit |
| JP3986161B2 (ja) | 1998-06-02 | 2007-10-03 | 富士通株式会社 | 信号伝送用ドライバ回路 |
| DE19825258B4 (de) | 1998-06-05 | 2005-11-17 | Telefonaktiebolaget Lm Ericsson (Publ) | Ausgangspufferschaltkreis zum Übertragen von digitalen Signalen über eine Übertragungsleitung mit Preemphasis |
| US6351172B1 (en) * | 2000-02-29 | 2002-02-26 | Dmel Inc. | High-speed output driver with an impedance adjustment scheme |
| US6326832B1 (en) * | 2000-03-29 | 2001-12-04 | National Semiconductor Corporation | Full swing power down buffer with multiple power supply isolation for standard CMOS processes |
-
2000
- 2000-09-14 JP JP2000280559A patent/JP3573701B2/ja not_active Expired - Fee Related
-
2001
- 2001-09-12 TW TW090122578A patent/TWI234344B/zh not_active IP Right Cessation
- 2001-09-14 KR KR10-2001-0056702A patent/KR100433019B1/ko not_active IP Right Cessation
- 2001-09-14 US US09/952,426 patent/US6674313B2/en not_active Expired - Lifetime
- 2001-09-14 CN CNB011422181A patent/CN1185823C/zh not_active Expired - Fee Related
- 2001-09-14 EP EP01250324A patent/EP1189399A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP1189399A3 (en) | 2006-04-26 |
| KR100433019B1 (ko) | 2004-05-24 |
| EP1189399A2 (en) | 2002-03-20 |
| US6674313B2 (en) | 2004-01-06 |
| US20020030517A1 (en) | 2002-03-14 |
| JP3573701B2 (ja) | 2004-10-06 |
| KR20020021354A (ko) | 2002-03-20 |
| JP2002094365A (ja) | 2002-03-29 |
| TWI234344B (en) | 2005-06-11 |
| CN1344079A (zh) | 2002-04-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1185823C (zh) | 输出缓冲器电路 | |
| CN1094613C (zh) | 低功耗传送二进制逻辑信号的接口电路和方法 | |
| CN1258879C (zh) | 输出电路 | |
| CN1262069C (zh) | 带有漏电流截止电路的半导体集成电路 | |
| CN1109405C (zh) | 具有低击穿电压的输出缓冲电路 | |
| CN1742438A (zh) | 组合传输器 | |
| CN1959801A (zh) | 双用驱动器 | |
| CN1918794A (zh) | 差分驱动电路和包括该差分驱动电路的电子设备 | |
| CN1166060C (zh) | 电压容许接口电路 | |
| CN1305218C (zh) | 半导体装置 | |
| CN1156349A (zh) | 由时钟信号控制的电平转换电路 | |
| CN1855724A (zh) | 缓冲电路 | |
| CN1172380A (zh) | 电平移动器 | |
| CN1303056A (zh) | 避免浮动状态、进行双向数据传输的双向总线电路 | |
| CN1112752A (zh) | 半导体发光元件驱动电路 | |
| CN1783720A (zh) | 切换模组和高电压相容输入/输出电路 | |
| CN1637837A (zh) | 显示装置用的驱动电路 | |
| CN1206954A (zh) | 中间电压发生电路 | |
| CN1816967A (zh) | 用于动态触发器的具有信号电平移位功能的主锁存电路 | |
| CN1701511A (zh) | 半导体装置 | |
| US7768311B2 (en) | Suppressing ringing in high speed CMOS output buffers driving transmission line load | |
| CN1103140C (zh) | 输入电路 | |
| CN1205617C (zh) | 缓冲器电路 | |
| CN1113464C (zh) | 闩锁电路 | |
| CN1581697A (zh) | 传输装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C06 | Publication | ||
| PB01 | Publication | ||
| ASS | Succession or assignment of patent right |
Owner name: NEC ELECTRONICS TAIWAN LTD. Free format text: FORMER OWNER: NIPPON ELECTRIC CO., LTD. Effective date: 20030418 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20030418 Address after: Kanagawa, Japan Applicant after: NEC Corp. Address before: Tokyo, Japan Applicant before: NEC Corp. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: ACER COMPUTER (CHINA) CO., LTD. Free format text: FORMER OWNER: BEIDA FANGZHENG SCIENCE + TECHNOLOGY COMPUTER SYSTEM CO., LTD., SHANGHAI Effective date: 20101028 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| COR | Change of bibliographic data |
Free format text: CORRECT: ADDRESS; FROM: 200120 36/F, SHANGHAI INTERNATIONAL BUILDING, NO.360, PUDONG SOUTH ROAD, PUDONG NEW DISTRICT, SHANGHAI TO: 200001 3/F, NO.168, XIZANG MIDDLE ROAD, HUANGPU DISTRICT, SHANGHAI |
|
| TR01 | Transfer of patent right |
Effective date of registration: 20101103 Address after: Kanagawa, Japan Patentee after: Renesas Electronics Corporation Address before: Kanagawa, Japan Patentee before: NEC Corp. |
|
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20050119 Termination date: 20160914 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |