TWI234344B

TWI234344B - Output buffer circuit

Info

Publication number: TWI234344B
Application number: TW090122578A
Authority: TW
Inventors: Masakazu Kurisu; Takaaki Nedachi
Original assignee: Nec Electronics Corp
Priority date: 2000-09-14
Filing date: 2001-09-12
Publication date: 2005-06-11
Also published as: EP1189399A3; KR100433019B1; EP1189399A2; US6674313B2; US20020030517A1; JP3573701B2; KR20020021354A; CN1185823C; JP2002094365A; CN1344079A

Description

1234344

發明背i 發明領$ 本發緩衝電路輯資料轉輸出’而之衰減而相關技術 ’並將已於換為邏輯訊更特別言之執行預加重許多傳輸線的一訊號波重。此種代表電流電流在較低電將邏輯訊號輸出緩衝電形借用該電輸出緩衝電之訊號的電模式電路伴壓的運作無輸出的邏往外輸線明係關於安裝在一半導半導體積體號，並自半，則本發明功能的輸出傳輸至一扮路被設計為路並根據傳路通常係由路，加以實隨有一項問法盡如人意體積體電路裝置電路裝置上經過處理導體積體電路裝置上係關於一具有根據傳緩衝電路。演分散式參數電路角色之具有所謂的預加重功能，輪線上的訊號衰減而被加電流模式電路，亦即處理現。題’即其結構將使其電路 ^ ^而 §以較小尺寸製作半導體積體電路的技術已被發展出來之時，由於運作電壓較小之故而使半導體積體電路可具有較低的功率消耗。因此，目前已要求半導體積體電路得以在較低電壓時以較高速率運作。曰本未審查專利公報第2 〇〇〇 - 6 8 8 1 6號，其係根據於 1 9 9 8年6月5日申請的德國專利應用第1 9 8 2 5 2 5 8 · 7號專利，已建議一符合此種要求的輸出緩衝電路。在該公報中所建議的輸出緩衝電路係由圖1所示的輸出級’以及一控制電路所組成（未顯示在圖中）。圖1所

2134-4259-PF ； ahddub.ptd 第5頁 1234344

示的輸出級係由下列物件所組成··各自電氣連接在較高電壓源VDD以及輸出端點TOUT之間的η -通道場效電晶體n/i N13與N15，各自電氣連接在較低電壓源VSS以及輸出端點 TOUT之間的η -通道場效電晶體N12、N14與N16，以；5只: 器1評11、INV 12、INV 13 Dn-通道場效電晶體Nu、Ν13 以及Ν15疋義了第一阻抗電路’而η -通道場效電晶體Nig Ν1 4以及Ν1 6則定義了第二阻抗電路。反相器INV 11、INV 12與INV 13接收控制訊號A1、Α2 與A3 ’並將這些控制訊號A1、42與43反向。控制訊號幻、 A2與A3被施加於η-通道場效電晶體^丨、N13與1^15的閘電極，而由反相器INV 11、INV ^與丨^ 13所反向的控制訊號Al、A2與A3則被施加於n_通道場效電晶體…〗、Nl4鱼 N16的閘電極。在第一與第二阻抗電路之中的〇_通道場效 =晶體nh、N13、N15、N12、N14、N16被開啟或關閉第-阻抗電路之阻抗以及第二阻抗電路之阻抗二者之間：阻抗比例等於至少三種不同值其中之—，纟第―與第 ^電路的電導係數和並不依據阻抗 ;阻抗可被保持在幾乎等於-預定值之處，而與預加雖…、上述電路的運作電壓較普作電壓為低，但輸出缓榭雷故V 逋的電W权式電路之操 -1¾ i- # ^ 出緩衝電路必頊包括控制構成第一與第一阻机電路的場效雷曰雜，、币電路。控制雷敗仫^日日體開關閉（〇n/〇ff )的控制 7工市j電路係透過传用姑值、AINU )以及邏輯和（ ^ )專運异而來產生預加重步驟中 (AND )以芬、溫拉便用破傅輪的訊號經由邏輯積

1234344 五、發明說明（3) 、A2與A3。因此，#出緩衝電路在輸入號在傳播地具有許多傳播延遲時間。輸出訊作。吏抖動曰加，並使輸出緩衝電壓無法以高速率運傳輪气審查專利公報第丨1-345054號中已建議一用於用於驅ϊ輸路，該電路包括-輸出級驅動器、- 級驅動級驅動器、以及一用於調整前級驅動器的m☆準位調整器。冑出級驅動器根據前 W的輸出準位而傳輸一可變準位的訊號。路，Ιίί審查專利公報第5—3440 26號已建議一預加重電較高的i率；=路，該電路包括-負回饋電路’可在 j殒手下扣供較小的回饋。去加二ii審第7,746 ?已；議(a)加重/ 訊费针入姑私匕括一運算放大裔，其中去加重後的雷^^一仏輸入至非反向輸入端點，（b )切換電路，該一於一輸入電氣連接至運算放大器的一輸入端點，而另 :m氣連接至加重後的輸入，該電路並包括一以電對於-電壓出端點的輸出，並將輸入與輸出相值而彼此專化，選擇輸入與另一輸入二者复中 t 一，並傳送所選中的輸入，以及（C )加重電路，且呈連接至切換電路之輸出的輸入，以及—連^ 至運鼻放大1連接並對於入减^拉向輸入端與加重訊號輸出端的輪出，、别知斤接收到的訊號實施強調步驟。藉由切換電路

2134-4259-PF ； ahddub.ptd 第7頁 1234344 五、發明說明（4) 便可執行加重步驟或去加重步驟。曰本未審查專利公報Νο· 9- 1 3 9664，其係根據於1995 年9月6日申請的英國專利應用第9518183·0號，其已建議一積體電路，其中包括一用於將資料訊號傳輸至通信通道的驅動器電路。該驅動器電路係由下列元件所組成··第一輸出緩衝器，包括複數個透過上拉電阻而電氣連接至第一輸出導體的上拉電晶體··以及複數個透過下拉電阻而電氣連接至第一輸出導體的下拉電晶體；複數個延遲電路（各傳輸一個延遲資料訊號至上拉與下拉電晶體的各個控制

端點）；以及控制電路（操作根據資料輸入訊號所延遲電路其中之一）。 J 曰本專利第2 7 8 1 1 3 7號（曰本未審查專利公報第 6 3 5 〇 9 6 1號）已建議一數位非線性預加重電路，其其！入數位訊號與輸入數位訊號的高頻帶振幅 Ha可有所變動）’並傳輸具有變動増益的. =一濾波器，該濾波器可變動由第一濾波器 ^，味沾邢（），根據由第一濾波器所輸出的π 變；以及一混合器，用於混合輸入數位訊㈣一，波為所輸出的訊號，並傳輸預加重後的訊號，^ 輸入汛號的高頻帶加重後的結果。 &，，、係發明概诚有鑑於傳統輸出緩衝電路的一項目的在於;好ψ ^ &二迷問4，本發明下操作，即使兑且古箱^舌从丄，、了在較低電壓 U有預加重的功能之時亦然，該電路並可

五、發明說明（5) 縮矩輸入與輸出之間的傳播延遲時間。亡發明提供一具有預加重功能的輪出、輯訊號傳輸至作為分散參數電路電路，並將 :路包括（〇第一緩衝器，其接收專輸線’本發明之輪之邏輯訊號的邏輯值之在傳輪線上傳 (，) ，定之邏輯關係的第二邏輯訊：輯= 之間 ::動傳輸線，第二緩衝器的輸出阻抗高器合輪出阻抗，只要傳輸線上的訊號衰減被改善之緩衝咨的以下將說明本發明所述之輸出緩衝電路的輸出缓衝電路ϋ過輸入端點接收第一邏輯訊號，^ 弟—邏輯訊號對應於被傳輸的訊號列，並進一步透過第中，輯端點接收第二邏輯訊號，其中第二邏輯與第一邏唬之間具有預定的邏輯關係。例如，第二邏輯訊號可包= 一訊號列，該訊號列將被傳輸的第一邏輯訊號延遲U 一 ^ 一時間並將之反向而得。第二緩衝器與第一緩衝器合作^ 一傳輸線。 ^ 例如’當第一與第二邏輯訊號的邏輯值相同之時，第一與第二緩衝器傳送具有相同邏輯值的邏輯訊號。由於第一緩衝器的輸出阻抗係設計用於改善傳輸線上的訊號衰、威 ’因此輸出緩衝電路的輸出阻抗便可明顯降低，亦即，輪出緩衝電路的驅動電容被加強，並因而使輸出缓衝電路^ 輸一經過加重後的電壓的邏輯訊號（例如，圖3中所示的 Voh 1 與 V0l 1 )。

2134-4259-PF ； ahddub.ptd 第9頁 1234344 五、發明說明（6) 二结if一例十，當第一與第二邏輯值彼此不同之時，第 :緩衝益傳輸一邏輯訊號，其邏輯值與第一的邏輯訊號的邏輯值相反。由於第_ 的:斤傳輸 "-緩衝器的輸出阻抗，因此= ; = = = 輸出阻抗被明顯增加：即原：出==出緩衝電路的明顯降低，並使輸出緩衝電路傳：電容被的邏輯訊號（例如，圖3中所示n 2、與\去2加)重後的電壓如上所述，若是被傳輸的第一邏被傳輸之邏輯訊號的波形；=的=有； ;::虎：邏輯值並未變動，或者維持為原*，：=;; 未破加重，或為去加重的波形。二波开y並訊號之電塵接近邏輯門檀電壓（m)以;至傳輸二的在下一次變動時使用。匕輯汛唬訊號Κ中憂點’即在被傳輸的第-邏輯 (亦ΐ ，而在通過高漏失傳輸線長得輸線或溥傳輸線，例如，以plent ubstrate所作成的纜線或佈形的所謂目視圖形也可有所改呈之田後/斤传到的訊號之波 =功能的輸出緩衝電路相較：下，便可具預小直徑的欖線令將訊號傳輪一段較長距^。車乂回速率在較卜電：在設計上係採用便可在較低源電麼的情況諸電流模式電路而言第10頁 1234344 五、發明說明（7) 再者，由於在預加重步驟之時並不須將諸如邏輯積 /AND)與邏輯和（GR)之類的邏輯運算傳導至被接收的 ί ί I 口 ΐ : ί第二邏輯訊號），S此便可縮短輸入段 J輸出段之間的傳播延遲時間，以確保在較高速率下的作附圖簡述圖1係傳統輸出緩衝電路之電路圖。圖2係本發明之第一實施例的輸出緩衝電路之電路圖0 圖3係圖2所示之輸出緩衝電路的訊號波形圖。圖4係第一實施例之輸出緩衝電路之變體的電路圖。圖5係本發明之第二實施例的輸出緩衝電路之電路圖。圖6係本發明之第三實施例的輸出緩衝電路之電路圖。符號說明： INV 11、INV 12 與 INV 13 〜反相器；

Al、A2與A3〜控制訊號；

Nil、N13、N15、N12、N14、N16 〜n-通道場效電晶體； VDD〜較高電壓源； TOUT〜輸出端點； L〜傳輸線； T A〜電流位元輸入端點；

2134-4259-PF ； ahddub.ptd 第11頁 1234344 五、發明說明（8) TB〜預位元輸入端點； TIN1〜第一輸入端點； TIN2〜第二輸入端點； INV1〜第一反相器； INV2〜第二反相器； B1〜第一緩衝器； B2〜第二緩衝器； TRV〜接收器端點； R t〜終止電阻器； S 0 1〜電流位元訊號； S1〜第一邏輯訊號； S 0 1〜電流位元訊號； S02〜反向後的預位元訊號； SOUT〜輸出訊號； VTT〜終止電壓源；

Rtl〜第一終止電阻器； R12〜第二終止電阻器； B20〜三態式緩衝器； B2〜第二緩衝器； INV3第三反相器； T S〜控制訊號； B21〜第二三態式緩衝器； INV4〜第四反相器。較佳實施例之說明

2134-4259-PF ； ahddub.ptd 第12頁 1234344 五、發明說明（9) -- 〔第一實施例〕圖2的電路圖係如第一實施例所述之輸出緩衝電路。輸出緩出電路具有預加重功能，並將一邏輯訊號傳輪至作為分散參數電路的傳輸線L。輸出緩衝電路包括：電流位元輸入端點TA、反向的預位元輸入端點TB、第一輪入端點TIN 1、第二輸入端點TIN 2、第一反相器INV 1、第二反相器INV 2、第一緩衝器B1、第二緩衝器B2、輸出端點TOUT、以及電氣連接至接收器端點TRv的終止電阻器Rt 。傳輸線L在其前端之處電氣連接至輸出端點tout，並於其尾端之處電氣連接至接收器端點TRV。第一反相器INV 1接收電流位元訊號s〇l，其邏輯值與傳輸至傳輸線L的邏輯訊號之邏輯值相同，透過電流位元輸入端點TA，將電流位元訊號別1反向，並輸出反向後的電ML位元訊號作為第一邏輯訊號§ 1。第一邏輯訊號ς 1定義了傳輸至傳輸線L之邏輯訊號的邏輯值。第一邏輯訊號s 1 透過第一輸入端點TIN1而被輸入至第一緩衝器。在接收到第一邏輯訊號S1之時，第一緩衝器B1便驅動傳輸線[。第一緩衝器B 2透過反向後的預位元輸入端點τ β接收一反向後的預位元矾號（用於標示欲執行的預加重步驟或去加重步驟）’將反向後的預位元訊號反向，並輸出其所造成的訊號作為第二邏輯訊號S 2。反向後的預位元訊號與上述的電流位元訊號係預先產生以便使其在預加重與去加重步驟之間的關係成為被傳輸至傳輸線L之邏輯訊號的波形。因此，反向後的預位元訊號與電流位元訊號定義了第一

1234344

與第二邏輯訊號S1與32二即，-種決定是否應對由==決二的邏輯關係，亦形執行預加重步驟或去力線[所傳出的邏輯訊號之波在第-實施例中，第' 二：的5輯關係。缓衝器B1在第一邏輯上=號8一2的邏輯值與由第-訊號的邏輯值不同或相及u傳达之前所傳輸出來的邏輯之時是如此。’反，至^、在第一邏輯訊號si被傳送一緩衛輯ΐ说透過第二輸入端點TIN2而被輸入至第 -緩衝益B2。在接收到與第一邏輯訊號81之間具有如上邏輯關係的第二邏輯關係之時’第二緩衝器β2與第一緩衝器 B1共同作用以驅動傳輸線L。第二緩衝器β2的輸出阻抗被設”高於第-緩衝器B1的輸出阻抗，只要傳輸線[上的訊號衰減被改善之時便如此。以下將詳細說明輸出緩衝電路之結構。第一緩衝器B1係由一個CMOS反相器所組成，該反相器包括包括第一 p-通道場效電晶體P1以及第—n—通道場效電曰曰體N1。第一p-通道場效電晶體pi在較高電壓源與輸出端點T 0 U T之間具有一電流路徑，並具有一電氣連接至第一輸入端點T I N 1的閘電極。第一 n -通道場效電晶體n 1在較低電壓源VSS與輸出端點TOUT之間具有一電流路徑，並具有一個電氣連接至第一輸入端點T I N 1的閘電極。第二缓衝器B2係由一個CMOS反相器所組成，該反相器包括第二p-通道場效電晶體P2以及第二η-通道場效電晶體 Ν2。第二ρ_通道場效電晶體Ρ1在較高電壓源VDd與輸出端

2134-4259-PF ； ahddub.ptd 第14頁 1234344

五、發明說明（11) 點TOUT之間具有一電流路徑，並具有一電氣連接至第二輪入端點TIN 2的閘電極。第二通道場效電晶體N2在較低電壓源VSS與輸出端點TOUT之間具有一電流路徑，並具有一電氣連接至第二輸入端點T I N 2的閘電極。第一 p -通道場效電晶體P1的設計係使其驅動能力高於第二η-通道場效電晶體N2的驅動能力，而第一η-通道場六文電晶體Ν1的設計係使其驅動能力高於第二ρ-通道場效雷曰电日日體Ρ2。在此，驅動能力係定義為，例如，其開啟—電卩且所可容許的最小值。在第一緩衝器Β1中，第一ρ~通道場效電晶體Ρ1具有一電氣連接至較高電壓源VDD的源極，以及一電氣連接至輪出端點TOUT的汲極，且第一η-通道場效電晶體Ν1具有一電氣連接至較低電壓源VSS的源極，以及一電氣連接至輸出端點τ 0 U Τ的汲極。在第二緩衝器Β2中，第二ρ—通道場效電晶體Ρ2具有— 電氣連接至較高電壓源VDD的源極，以及一電氣連接至輪出端點TOUT的汲極’且第二η-通道場效電晶體Ν2具有一

氣連接至較低電壓源VSS的源極，以及一電氣連接至輪端點TOUT的汲極。别K 第一Ρ-通道場效電晶體Ρ1的閘極與第一η—通道場晶體Ν1電氣連接至第一輸入端點TIN i，而第二口—通，電晶體P2的閘極以及第通道場效電晶舰則 ^ 第二輸入端點TIN2。輸出端點TOUT被電氣連接至傳輸線L的前端。傳輪線匕

1234344

f其尾端被電氣連接至接收器端點TRV，其透過終止電阻器Rt而被電氣連接至終止電壓源νττ，終止電阻器與傳輸線L的特性阻抗相匹配。在此，較高電壓VDD，較低電壓 VSS以及終止電壓νττ彼此之間互有關聯，其關聯定義如 VDD>VTT>VSS (A ) 在第一實施例中的終止電壓被設計為等於一邏輯門檻電壓’該門檻電壓定義了邏輯值〇與1之間的邊界值。因此 ’流過傳輸線L的邏輯訊號之電壓高於終止電壓νττ或低於終止電壓VTT係根據邏輯訊號的邏輯值而定。以下將說明第一實施例之輸出緩衝電路的作業方式。首先，將參考圖3說明預加重的作業方式，圖3所示者係為電流位元訊號S 0 1 ’反向後的預位元訊號s 〇 2，以及輸出訊號SOUT。參考圖3，第一緩衝器Β1由一電路（未顯示在圖中）接收訊號列“ 0 0 1 1 0 1 0 0 0 ” ，該訊號列為電流位元訊號 SOI，而第二緩衝器Β2則接收一個訊號列“111001011” ，該訊號列係反向後的預位元訊號S 0 2，其係借由將電流位元訊號延遲一位元，並將延遲後的訊號列反向而得到。當電流位元訊號S 0 1以及反向後的預位元訊號S 0 2之邏輯值為1之時，第一P-通道場效電晶體P1以及第二P-通道場效電晶體P2被開啟，而第一η-通道場效電晶體N1與第二 η-通道場效電晶體Ν2則被關閉。因此，預加重步驟將產生邏輯值為1的邏輯訊號波形。在加重下的高準位輸出電壓

2134-4259-PF » ahddub.ptd 第16頁 1234344 (13) " voh 1如下列方程式（B)之所定義，其係根據克希荷夫定律計算而得。

Voh l=VTT+(VDD-VTT)Rt/(Rt+(Rpl/Rp2)) (β ) 在此，Rt表示一終端電阻，RP 1表示第一p-通道場效電晶體P1的開啟-電阻，而Rp 2則表示第二P—通道場效電晶體P2的開啟-電阻。〇當電流位元訊號S01以及反向後的預位元訊號s〇2之邏輯值為0之時，第一p-通道場效電晶體P1與第二p-通道場效電晶體P2被關閉，且第一η-通道場效電晶體N1與第二n — 通道場效電晶體N2被開啟。因此，預加重步驟將產生邏輯值為0的邏輯訊號波形。在加重下的低準位輸出電壓“1 i 如下列方程式（C )之所定義，其係根據克希荷夫定律計鼻而得。

Vol l=VTT-(VTT-VSS)Rt/(Rt+(Rnl/Rn2)) (C) 在此，Rn 1表示第一n_通道場效電晶體N1的開啟-電阻，而Rn2則表示第二η-通道場效電晶體的開啟-電阻。當電流位元訊號S 0 1之邏輯值為1且反向後的預位元訊號S02之邏輯值為〇之時，第一 ρ-通道場效電晶體pi與第二 η -通道場效電晶體ν 2被開啟，而第一 η -通道場效電晶體ν 1 與第二ρ_通道場效電晶體Ρ2則被關閉。因此，預加重步驟將產生邏輯值為1的邏輯訊號波形。在加重下的高準位輸出電壓Voh 2的定義係如下列方程式（D )之所定義，其係根據克希荷夫定律計算而得。

Voh 2=VTT+(Rn2(VDD-VTT)-Rp 1(VTT-VSS))Rt/(Rp 1

2134-4259-PF ； ahddub.ptd 第17頁 1234344 明說明（14)" ' • Rn 2 + Rn 2 · Rt + Rt · Rp 1 ) (d ) 、為/確保咼準位輸出電壓v〇h 2高於終止電壓VTT並作邏，門榼電壓，則第一 p-通道場效電晶體？丨便必須具有”、高於第二η-通道場效電晶體…的驅動能力。換言之，必須= 立下列方程式（Ε ): ’、

Rp 1<Rn 2 (Ε ) 當電流位元訊號別1的邏輯值為0且反向後的預位元訊、〇2、的邏輯值為1之時’第一通道場效電晶體？！與第二 ^ ^道場效電晶體Ν2被關閉’而第一η_通道場效電晶體N1 ^第一p-通道場效電晶體P2則被開啟。因此，將執行去加 ^驟’其邏輯訊號波形中之邏輯值為1。在去加重下的，準位輸出電壓vol 2如下列方程式（D)之所定義，其係根據克希荷夫定律計算而得。

Vol 2 = VTT-(RP2(VTT~VSS)-Rn 1(VDD-VTT) )Rt/(Rn 1 2 + Rp 2 · Rt+ Rt ·Rn 1 ) (F ) ，了確保低準位輸出電壓Vol 2低於終止電壓VTT並作 :邏輯門彳監電壓’則第一n-通道場效電晶體…便必須具有、币一p—通道場效電晶體P2的驅動能力。換言之，必須建立下列方程式（G ):

Rn KRp 2 (G ) 以下有數個上述高準位輸出電壓v〇h i、v〇h 2與低準位輸出電壓Voll、¥〇12之範例。例如，假設 VI)D = 1 · 5V，

1234344 五、發明說明05) VSS - 0V VTT - 0. 75V ^ R t 二 5 0 Q，

Rp 1 = 50 Q ,

Rn 1 = 50 Q ,

Rp 2 = 1〇〇q ，及 Rn 2 = 1 〇〇 q，可得到下列四種不同的认^

Voh 1 ^ 1.2V

Voh 2 = 〇. 9V (去/重後的向準位輸出電壓）〇，ί力的高準位輸出電虔）以及 …〇.6v (=;的低準位輪出電麗）如上所述，當電流位元;出電壓）。時，便將執行加重步驟。特Γ 之^輯值由〇變為1之位輸出電壓Voh丨以便加重Λ疋有；電路傳輸高準形。具有1之邏輯值的邏輯訊號波當電流位元訊號S01的邏輯值被保持等於J之時，便執行去加重步驟。特別是，冑出緩衝電路傳輸極為接近線止電壓VTT (用以定義邏輯門檻電壓）的高準位輸出電壓 V〇h 2，並等待電流位元訊號s〇1之邏輯值的下一次變動，亦即，等待直當到電流位元訊號S0 i由！變為〇之時。當電流位元訊號S0 1的邏輯值由}變為〇之時，便將執行加重步驟。特別是，輸出緩衝電路傳輸低準位輸出電壓 Vo 1 1以便加重一具有0之邏輯值的邏輯訊號波形。 2134-4259-PF ; ahddub.ptd 第19頁 1234344 五、發明說明（16) 當電流位元訊號S 0 1的邏輯值被保持等執行去加重步驟。特別是，輸出緩衝電路;^寺便將電壓VTT (用以定義一個邏輯門檻電壓）二輪極接近終止壓v〇 1 2，並等待電流位元訊號so 1之邏輯信门的位雨出電亦即，等待直到電流位元訊號SO 1由〇變為i之時。勒 οί第一實施例中’ #某一訊號已通過-傳輸：。（例如繼^於Plent substrate之上的佈線）之後，或者通過— 开”，而傳輸訊號在二者之内皆將衰減’在所謂的上=可得到改善，目視圖形係用於表示訊號可被適當接收，帶，將接收到的訊號之電壓振幅的波動以及接收二的 ^號之時序的波動列入考慮。因此，相較於不具預加重功能的輸出緩衝電路而言，本發明便可使用較高的位元率將訊號傳輸一段較長的距離。另外，由於本發明之第一實施例所提供的輸出緩衝電路的設計係採用CMOS式的電路結構，因此較諸傳統電流模式電路而言，本發明之輸出緩衝電路便可在較低的源電壓下作業。再者’在第一實施例中所述及的輸出緩衝電路在訊號線中並不須具有諸如互斥邏輯和（OR )之類的裝置以便用於谓測訊號的變動，其係用以開啟或關閉加重功能。因此 ’由電流位元輸入端點TA至輸出端點TOUT之間的級數僅為二’此可確保其具有較短的訊號傳播時間。

再者’若第一p-通道場效電晶體？1的開啟-電阻Rp i 以及第一n_通道場效電晶體N1的開啟-電阻Rn 1與傳輸線L

2134-4259-PF » ahddub.ptd 第20頁 1234344 五、發明說明（17) 的特性阻抗相匹配，便可能抑制在傳輸器端所可能發生的訊就反射。圖4所示之電路圖係第一實施例之輸出緩衝電路的變體。 β雖然在上述第一實施例中，傳輸線l的終點係為終止電壓源VTT，傳輸線L也可根據戴維寧定律而終止，如圖4 所示。特別是，第一終止電阻器Rt !被***在較高電壓源 VDD以及接收器端點TRV之間，而第二終止電阻器Rt 2則被 ***於較低電壓源VSS以及接收器端點TRv之間。第一與第一終止電阻器Rt 1與RT 2具有兩倍大於特性阻抗的電阻值0 圖4中所示的輸出緩衝電路已不再需要包括終止電壓源VTT以終止傳輸線l，並因而使輸出緩衝電路可被設計僅包括單一電壓源。 ^ 〔第二實施例〕圖5所示之電路圖係第二實施例之輸出緩衝電路。根據第二實施例所製作的輸出緩衝電路不僅具有第一實施例的功能，也具有對預加重功能加以致能或除能的功能。較諸第-實施例中所述的輸出緩衝電路（如圖2所示 )而言，第二實施例所示之輸出緩衝電路（如圖5所示）的设汁中包括三態式緩衝器B20以取代第二緩衝器B2，並額外包括第三反相ϋΙΝν 3。三態式緩衝器B2Q根據預加重功能是否執行而被活化或去活化。第三反相器 3根據二悲緩衝器B20究竟被活化或去活化而將控制訊號ts反 1234344 ------- 五、發明說明（18) 向。參考圖5可知，三態式緩衝器B 2 0係由下列元件所組成 •第一 p -通道場效電晶體P 2、第三p -通道場效電晶體p 3、弟一η-通道場效電晶體N2、以及第三]；!-通道場效電晶體们。這些電晶體以串接方式電氣連接至彼此，以使其電流路梭延伸在較高電壓源VDD以及較低電壓源VSS之間。第二Ρ-通道場效電晶體Ρ2在較高電壓源VDD與輸出端點TOUT之間具有一電流路徑，並有電氣連接至第二輸入端點TIN 2的閘極。第二η-通道場效電晶體N2在較低電壓源 VSS與輸出端點TOUT之間具有一電流路徑，並有一電氣連接至弟一輸入端點T I N 2的閘極。第三p _通道場效電晶體 P3在較高電壓源VDD與第二p-通道場效電晶體p2的電流路徑之間具有一電流路徑。第三n—通道場效電晶體㈣在較低電壓源VSS與第二η-通道場效電晶體Ν2的電流路徑之間具有一電流路徑。設計上，第一Ρ-通道場效電晶體？1的驅動能力高於由第二η-通道場效電晶體Ν2以及第—通道場效電晶體Ν3所疋義之串接電路的驅動此力’而第一 η —通道場效電晶體N j 的驅動能力鬲於由第二Ρ-通道場效電晶體？2以及第三口—通道場效電晶體Ρ3所定義之串接電路的驅動能力。透過控制輸入端點TS所輸入的控制訊號％在第三反相器INV 3中被反向，而反向後的控制訊號則輸入至第三卜通道場效電晶體P3的閘極。控制訊號％以其相同值輸入至

2134-4259-PF ； ahddub.ptd 第 22 頁 1234344

五、發明說明（19) P通道％效電晶體P3以及第三訊號SC根據預加重功能是否被執；；：=;== = 以下將說明第二實施例之輸出緩衝電路的作^方式。入至Μϊϊί1的控制訊號透過控制輸入端點TS'而被輸 =路之時’第三Ρ—通道場效電晶體Ρ3以及第 β丄Λ 體Ν3都被開啟。因此，三態式緩衝器 ——成為致此狀態，並因而使三態式緩衝器Β2〇以一種盥第貫列的第二緩衝器Β2相同的方式操作。因&，如第二 :述之輸出、緩衝電路的㈣方式便輸出緩衝電路的作業方式相同。 π 於笛在第一實施例中，第一實施例的開啟-電阻Rp 2對應 ^ —P-通道場效電晶體以的開啟_電阻Rp 2以及第三？_ 效電晶體P3的開啟-電阻Rp 3二者之和。相似地， =一^例的開啟-電阻Rn 2對應於第二n_通道場效電晶啟带開啟—電阻1^ 2以及第三卜通道場效電晶體N3的開啟一電阻Rn 3二者之和。入$二邏輯值為〇的控制訊號透過控制輸入端點TS而被輸 …輸出，衝電路之時’第二p_通道場效電晶赠以及第 vlG通·ν道場效電晶體N2自較高電壓源VDD以及較低電壓源阳^被/刀離，並因而使電晶體p2與N2的輸出段位於一種高 I且抗狀態。 4 Φ，此，右由第一p—通道場效電晶體？1與第一n—通道場 2阳體N1觀察’ 在三態式緩衝器B20中的第—通道琢 > 電日日體P2與第二n—通道場效電晶體N2的動作僅為電容

1234344 五、發明說明（20) 負j。因此，對於由第一緩衝器以所傳來的邏輯訊號而二白不執行預加重步驟或去加重步驟。亦即，預加重功月匕係位於一種除能狀態。有太所述’在第f Ϊ施例中’當一訊號在傳輸線L上 _夕哀減並因而必須執行預加重步驟之時，則在抓呀上 =使控制訊號SC的邏輯值為1以便致能預加重功能，°又缺°而 ^訊號在傳輸線L上的衰減程度並不須執行預加重;驟之時，則在設計上將使控制訊號SC的邏輯值為〇以便 1加重功能。因此，輸出緩衝電路得以僅處理一種訊號有卉多衰減的情況以及一種訊號並無太多衰減的情況。" H當必須驅動訊號僅有些許衰減的傳輸線之時，重要的 j制由於傳輸線不連續所造成的訊號反射。第二實施例 2制訊號反射’其方式係使第一 p-通道場效電晶體？1的開啟〜電阻Rp 1與第一η-通道場效電晶體㈣的開啟-電阻Rn —者相互匹配。如此一來，則由於第二p_通道場體P2與第二場效電晶體⑴系作為電容性負載之用，如前曰曰述，因此電晶體P2與N2可降低輸出波形的通過速率。此可確保訊號反射可被進一步抑制。當測試一包括第二實施例所使用之輸出緩衝電路的丰導體積體電路（LSI)之時，可以使用將預加重功能除能千 =式中斷輸出緩衝電路中的漏電流。此可確保可處理半導體積體電路測試之測試項目中的漏電流測試（丨ddq )。 Μ 4在第二實施例所述的輪出緩衝電路中，傳輸線L可依康戴維寧定律而被終止’如圖4所示，與第一實施例相類

1234344 五、發明說明（21) 似。〔第三實施例〕圖6的電路圖係第三實施例的輸出緩衝電路。與第二實施例所述的輸出緩衝電路（如圖5所示）較之下，第三實施例所述之輸出緩衝電路尚包括第二=At 式緩衝器B21以及第四反相器INV 4。換言二，與第=二= 例所述的輸出緩衝電路（如圖2所示）相較之下，第二施例所述之輸出緩衝電路（如圖6所示）=設計上包^二一與第二三態式緩衝器B 2 0與B 2 1以取代第二緩衝器β 2，、額外包括第四反相器INV 4。第一與第二三^態式緩衝器與B2 1係^根據預加重功能是否被執行而被活化或去活化。在第三實施例中，第二三態式緩衝器β21的驅動在設計亡大約等於第一三態式緩衝器B20的一半。第一盥 τ第怨式^緩衝器B2〇與1^被活化或去活化係根據傳輪線 L上Λ就的衰減而定。、在第至第二反相器I Ν V 1至I Ν V 3，第一緩衝w _ 衝器Β20，傳輸線L以及終止電阻器以的結構盘中，第：。=5所不）中所述者相同。在第三實施例 tsi加以一押的控制輸入端點TS以第一控制輪入端點制訊號sc=以例Μ控制訊挪則以第—控與圖5參所考示圖的6 :::式6第：，態式緩衝器Β 2 1的結構在設計上三態式緩衝器Β2 ^ 3 :Β20的結構相同。特別是，第二在叹叶上係由下列元件所構成：第

2134-4259-PF； ahddub.ptd 第25頁 (22) ^ ~~---- 1234344 通道場效電晶體ρ4、@ ι 、叉、道π# 苐五P —通道場效電晶體P5、第四n-通邊1野效電晶體Ν4、以β楚工 Ρ4 Λ pr λΤ, k 以及第五n —通道場效電晶體N5。電晶體 a P5、N4 盘 Mr — 赵伙㊉，、Nb在較南電壓源VDD與較低電壓源VSS之間有夂餘電流路徑。四P通道場效電晶體1"4在較高電壓源VDD與輸出端端」之間具有—電流路徑’並具有電氣連接至第二輸入 ‘·、 IN 2的閘極。第四n_通道場效電晶體“在較低電壓 fVSS與輸出端點τουτ之間具有—電流路徑，並具有電氣運接至第二輸入端點ΤΙΝ 2的閘極。、、、第五Ρ—通道場效電晶體Ρ5在較高電壓源VDD與第四ρ-通道場效電晶體Ρ4的電流路徑之間具有一電流路徑。第五通道場效電晶體Ν5在較低電壓源vss與第四η -通道場效電晶體Ν 4的電流路徑之間具有一電流路徑。第一Ρ-通道場效電晶體ρ 1的驅動能力在設計上高於一系列由第二η-通道場效電晶體⑽與第三η_通道場效電晶體 Ν3所定義的電路之驅動能力以及一系列由第四η_通道場效電晶體Ν4與第五η-通道場效電晶體㈣所定義的電路之驅動能力二者之和，而第一η—通道場效電晶體^的驅動能力在設計上高於一系列由第二ρ-通道場效電晶體Ρ2與第三ρ—通道場效電晶體Ρ3所定義的電路之驅動能力以及一系列由第四Ρ-通道場效電晶體Ρ4與第五ρ-通道場效電晶體Ρ5所定義的電路之驅動能力二者之和。由第一控制輸入端點T S 2所輸入的第二控制訊號s C 2在第四反相器I Ν V 4中被反向，而反向後的控制訊號則被輸

2134-4259-PF ： ahddub.ptd 第26頁 1234344 五、發明說明（23) 入至第五P-通道場效電晶體1>5的閘極。第二控制訊以原值被輸入至第五η-通道場效電晶體的閘極，亦即"，节控制訊號並未被反向。第五卜通道場效電晶體ρ5 = η-通道場效電晶細係Μ:控制訊號犯根據預弟牛驟是否被執行而同時被開啟或關閉。 ^ 以下將說明第三實施例所述之輸出缓衝電路的作業方在第三實施例中，借由將由第一盥第— m與m所輸入的邏輯訊號之邏輯訊號點便可能在四種不同的加重作業（包括零士：者，根據傳輸線L上的訊號衰減而定，如下所述擇取佳當邏輯值為輯訊號透過第一控二端被輸入且邏輯值為丨的邏輯訊號透過第二知=TS1而而被輸人之時，則第一與第二三態工二，端點TS2 加重功能皆被致能，並可因而得咖上的反之，田邏輯值為〇的邏輯訊號透過一點TS1而被輸入且邏輯值為〇的邏輯气控制輸入端端點TS2而被輸入之時，則第一與二^一透過第二控制輸入 B21上的加重功能皆被除能。、一二態式緩衝器B20與當邏輯值為1的邏輯訊號透過第一第二控制輸入端點TS2二去豆中夕工列輸入端點TS1與為0的邏輯訊號透過另一控制輸入端點=入，且邏輯值得到中間加重。 . 輪入之時，則可在此，若第二卜通道場效電晶體P2的間通道Wp2與第

2134-4259-PF ； ahddub.ptd 第27頁 1234344 五、發明說明（24) __ 四場效電晶體P4的間通道fp4之間晶體N2的閘通道化2盥弟一η-通道％效電存在有二位开避舌”弟琢效電日日體Ν4的閘通道之間 ^ ^ 權重’則可在四種不同的作業握彳Γ句括裳加重模式、低加重模式、中間加重業杈式（匕括7 )下達到最佳模式，豆、式、以及高加重模式二控制輸入端則細二達：：；位碼，於第-與第被活化或去活化係根據以二位元二t三態式緩衝器㈣ (並可用於表示預加重）而定，制碼表示的㈣資料被活化或去活化則係根據以二位元二;^ f式緩衝器β21 而定。進制表示的L S Β資料雖’、、、:根據第二實施例所製作的係包括兩個三態式緩衝器Β20與Β21，衝電路在設計上被設計為包括Ν個三態式緩衝考，1仁輪出緩衝電路卻可 ’在，情況下，預加重則由η :位元的中二的Ν :=的整數在測試時，可控制三態式進制碼所控制。此可確保流過三態式暫存器的 ^使預加重最小化。高精確度處理，例如，電流漏失;;試降低，並因而可以在如第三實施例所述的輸出緩衝依據戴維寧定律而被終止路中，傳輸線L可相似。如圖4所示，其與第-實施例雖然本發明已以較佳實施例揭露限定本發明，任何熟習此項技蓺，然其並非用以神和範圍内，當可作更動與^者，在不脫離本發明之精當視後附之申請專利範圍所界定者本發明之保護範圍第28頁 2134-4259-PF ； ahddub.ptd I234344 五、發明說明（25) 較古例如’兩個p—通道場效電晶體以串聯方式彼此連接在 =2，壓源VDD與較低電壓源vss二者之間以完成第二與第說=靶例中的三態功能。取而代之的是，NAND閘的輸入訊可^祜—通道場效電晶體的閘極輸入且N〇R閘的輪出訊號道與ϋ通道場效電晶體的閘極，在此情况下，P—通 0± Λ ^穷效電晶體根據輸入訊號而被開啟（在致能之〇 ’而那些電晶體則在除能之時被關閉。

第29頁

Claims

1234344 -----te： 90122R7R 六、申請專利範圍类 1 · 一種輸出緩衝電路，可完成預加重功能，並將一邏輯訊號傳輸至一作為分散參數電路的傳輸線，其特徵在於： (a )第一緩衝器，用於接收一定義被傳輸至該條傳輸線之邏輯訊號的邏輯值的第一邏輯訊號，並驅動該傳輸線，以及 (b)第二緩衝器，用於接收第二邏輯訊號，其與該第一邏輯訊號之間具有預定的邏輯關係，並與該第'一 ^ 〃器合作以驅動該傳輸線，、、、 - 該第二緩衝器之輸出阻抗高於該第一緩衝器之輪抗’只要該傳輪線上的訊號衰減被改善之時便如此^出随 2·如申請專利範圍第1項所述之輸出緩衝電路，。該第二緩衝器係由一或多個三態式緩衝器所組成，一其^中緩衝器係根據預加重步驟是否被執行而決定政办龙 < 態式或去活化。、九兄為活化 3·如申請專利範圍第1項所述之輸出緩衝電該第一緩衝器係由下列元件所構成：（al )第一 ’其中效電晶體，在較高電壓源與輸出端點之間具有—P通道場，並具有電氣連接至第一輸入端點的閘極，以及^ /i,L路徑一n一通道場效電晶體，在較低電壓源與該輸出端)第有一電流路徑，並具有冑氣連接至該第一輸入^之間具極，味點的閘該第二緩衝器係由下列元件所構成：（Μ 道場效電晶體，在該較高電壓源與該輪出端點之間〜通

2134-4259-PFl.ptc ai 麵第30頁 1234344 月曰案號 90122578 六、申請專利範圍電流路徑，並具有電氣連接至第二輸入端點的閘極，以及 (b2 )第二η-通道場效電晶體，在該較低電壓源與該輸出端點之間具有一電流路徑，並具有電氣連接至該第二輸入端點的閘極，該第一Ρ-通道場效電晶體之驅動能力高於該第二η—通道場效電晶體之驅動能力，及該第一η-通道場效電晶體之驅動能力高於該第二ρ—通道場效電晶體之驅動能力。 4·如申請專利範圍第1項所述之輸出緩衝電路，其t 該第一緩衝器係由下列元件所構成：（al)第一p_通道場，電晶體，在較高電壓源與輸出端點之間具有一條電流路徑，並具有電氣連接至第一輸入端點的閘極，以及（u) m??效電晶體’在較低電磨源與輸出端點之間具 ^了條電流路徑，並具有電氣連接至該第一輪入端點的間一個三態式緩衝器所構成，其包括出端點之間具有一電流路徑，並：[該輸端點的間極，以及（b2)第二η通：=接至第二輸人低電壓源與該輸出端點之間；有一晶；且晶體’以串接方式電氣連接至該二電 =據預=驟是否被執行而被開啟或U二4 )第一η-通道％效電晶體，以串接甲筏方式電氣連接至該第二第31頁 2134-4259-PFl.ptc 1234344 月曰修正 I---1^^90122578^ 六、申請專利範圍 ------- η-通道場效電晶體，開啟或關閉，並”該第二ρ-通道場效電晶體同時被該第ρ通道場效電晶體之驅動能力_虚篦三η-通㈣效電晶體之驅動能力的總;於該第一與第三= = 高於該第二與第該第I::;係專成之，效電遷源與輸出端點之 1-通道場效入端點的閉極，以及（⑴第 -電流路徑，並：：電與輪出端點之間具有該第二緩蘅5§在士贫接至該第一輸入端點的閘極，，各緩衝器包括Γ(Μ) if第\個三態式緩衝器所構成高電麼源與該輸出端點之間晶體’在該較連接至第二輸入端點的閉極：J及2路；：並具有” 電晶體，在該較低電壓源與該於一η-通道場效徑，並具有電氣連接至該第：點之間具有一電流路三Ρ-通道場效電晶體，以串接方，的閘極，（b3 )第道場效電晶體，並根據預加重二B氣連接至該第二P-通關閉，以及（b4 )第三η-通道尸效被執行而被開啟或氣連接至該第二η-通道場效電曰，曰曰體’以串接方式電效電晶體同時被開啟或關閉，其中 /、孩第三P-通道場數， ” 係為大於等於2的整 R 2134-4259-PFl.ptc 第32頁 1234344 _案號90】2舛7« 六、申請專利範圍曰該第一P-通道場效電晶體之驅動第Μ個三態式緩衝器的該第二力局於在〜第一至驅動能力的總和，及一通道場效電晶體之該第一η-通道場效電晶體之第Ν個三態式緩衝器的該第二與第三ρ把力高於在該第一至驅動能力的總和。通道場效電晶體之 6·如申請專利範圍第1、2、3、衝電路，其中該第二邏輯訊號之邏輯=項所述之輪出緩所傳輸的邏輯訊號之邏輯值不同，=由^「緩衡器被傳輸之時是如此。在該第一邏輯訊號 7·如申請專利範圍第1、2、3、4或衝電路，其中該傳輸線的終端電、a κ出緩源的終止電阻器。 1电軋連接至終止電壓 8.如申請專利範圍第1、2、3、4或5 衝電路，其中該傳輸線料端 ·』出雷缓電阻器，以及電氣連接至二壓&第電；衝電路，其中以：1、2幹3、4或5項所述之輪出緩阻抗相匹配。夂衝窃的輸出阻抗與該傳輸線的特性路，!其°中如該申二^ ^ 訊號的衰減程度較高且線之邏輯化之時則係當在該傳輸線之邏輯= 較 2134-4259-PFl.ptc -篆號90〗乃R7g 六、申請專利範圍執行預加重步騾之時。 U·如申請專利範圍第2、4或5項所述之輸出緩衝電二之#中該第二緩衝器被去活化之時係於即將處理一項測第μ個ή id1圍第5項所述之輸出緩衝電路，其中式緩衝T之上Λ 動能力大約等於第（M'"個三離 ^衝益之驅動能力的一半，其中M為小於等於心該第-·至如丄ΐίϊΐ圍第5項所述之輸出緩衝電路，制碼而被活化或衝器係根據—表示預加重的二進 14.如申請專利範圍第5項所述之該第-至第Ν個三態式緩衝器係根據該僂出：衝電‘路’其中活化或去活化。 W傳輪線的衣減而被 15·如申請專利範圍第5項所述之該第二緩衝器被活化以使預加一哥出緩衝電路，其中項夠試中為最小。 2134-4259-PFl.ptc 第34頁