JP2006279268A - 出力バッファ回路 - Google Patents
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Abstract
【解決手段】 プレエンファシス機能を有し、分布定数回路として振る舞う伝送線路に論理信号を送出するための出力バッファ回路であって、論理信号に論理値を与える第1の信号を入力して伝送線路を駆動するメインバッファ8と、第1の信号と所定の論理関係を有する第2の信号を入力し、第1のバッファと協働して伝送線路を駆動するプリバッファ9と、論理信号の論理値の変化を検出する手段とを備え、第2のバッファの出力インピーダンスは、伝送線路での信号の減衰量が改善される限度において第1のバッファの出力インピーダンスよりも高く設定されており、ディエンファシス状態が連続する場合には、第2のバッファを第1のバッファと協働させて伝送線路を駆動するようにデータ生成部1で制御信号を生成する。
【選択図】 図1
Description
本発明は、情報処理装置などにおけるデータ伝送で、伝送線路の減衰量に応じて信号波形を強調するプリエンファシス機能を有する出力バッファ回路において、信号の論理値を与える第1の論理信号を入力して伝送線路を駆動する第1のバッファと、第1の論理信号に対して所定の論理関係を有する第2の論理信号を入力し、第1のバッファと協調して伝送線路を駆動する第2のバッファとを備え、第2のバッファの出力インピーダンスは、伝送線路での信号の減衰量が改善される限度において第1のバッファの出力インピーダンスよりも高く設定され、ディエンファシス(非強調)状態が連続する場合は、データ変化がないことを検出して、消費電力が大きいディエンファシス状態から消費電力の少ないエンファシス状態にすることで低電力化をはかる。
本発明を好適に実施した第1の実施形態について説明する。
図1に、本実施形態にかかる出力バッファ回路の構成を示す。本実施形態にかかる出力バッファ回路は、データ生成部1と出力バッファ2とを有する。出力バッファ2は、カレントビット端子5、反転プリビット端子6、プリ・エンファシス制御端子7、メインバッファ8、プリバッファ9及び出力端子10を有する。出力バッファ2は、特許文献2に記載の発明のものと同様であるため、これ自体についての詳細な動作の説明や、伝送路及び終端方法についての説明は省略する。データ生成部1は、出力バッファ2へ出力するデータを生成する。
データラッチ回路11,12は、CLOCKの立ち上がりエッジで入力データを保持する一般的なフリップフロップ回路である。ただし、データラッチ回路12は、保持したデータ出力Qの他に、その反転出力QBをも有する。データパス用セレクタ回路14は、sel=1の場合は、入力In:1のデータを出力Outへ出力する一般的なセレクタ回路である。
なお、タイミング調整バッファ15,16は、出力データDOUTA,DOUTBの遅延及び波形整形のために挿入しているが、バッファによるタイミング調整ではなく、データラッチにして構成しても良い。
入力データDIN(da)は、データラッチ11のCLOCKの立ち上がりエッジによって取り込まれ、次の立ち上がりまでデータが保持される。このラッチ出力は、Dbであり、保持したデータはバッファ15を介して出力端子DOUTAから出力する。データラッチ12は、後段である出力バッファ2のエンファシス用データ生成回路であり、データラッチ11の出力データDbを保持し、出力としてDc及びその反転出力Deを出力する。EX−OR回路13とデータセレクタ回路14とは、データの状態を検出する回路を構成しており、この検出結果によりDOUTBから出力すべきデータを決定している。例えば、Da=Db=Dc=0やDa=Db=Dc=1の場合(換言すると、同じ論理値が3ビット連続している場合)は、Dd=0となり、セレクタ14の入力データDbが選択され、バッファ16を介して出力端子DOUTBからデータラッチ11で保持したデータDbを出力する。一方、Da=Db=Dc=0又はDa=Db=Dc=1以外の場合は、Dd=1となり、データラッチ12で保持した1bit遅れの反転データがバッファ16を介して出力端子DOUTBから出力される。
DOUTBから出力された出力信号は、TBを介して出力バッファ2へ入力され、エンファシスを行うか否かがこれに基づいて決定される。
ディエンファシス時の消費電力>エンファシス時の消費電力
の関係があり、データが0又は1に固定している場合、消費電力が大きくなる。
ここで、R1=Rp1=Rn1=20Ω、R2=Rp2=Rn2=100Ω、Rt=100Ωとすると、合成抵抗R0は、
R0=2(R1R2/(R1+R2))+Rt=133.3Ω
となる。
図4と同様に、R1=Rp1=Rn1=20Ω、R2=Rp2=Rn2=100Ω、Rt=100Ωとすると、合成抵抗R0は、
R0=(2R1R2(R1+R2)+Rt((R1+R2)2))/((R1+R2+RT)2−RT2)=50Ω
となる。
本発明を好適に実施した第2の実施形態について説明する。本実施形態にかかる出力バッファ回路は第1の実施形態と同様に、データ生成部と出力バッファとを有する。図7に、本実施形態にかかる出力バッファ回路のデータ生成部25の構成を示す。データ生成部25は、第1の実施形態にかかる出力バッファ回路のもの(データ生成部1)とほぼ同様であるが、バッファ15,16の代わりにデータラッチ26,27を有する。回路の動作については第1の実施形態とほぼ同様であるため、説明は省略する。
2 出力バッファ
3 シリアルデータ入力端子(DIN)
4 クロック入力端子(CLOCK)
5 カレントビット端子(TA)
6 反転プレビット端子(TB)
7 プリ・エンファシス制御端子
8 メインバッファ
9 プレバッファ
10 出力端子(SOUT)
11、12、26、27 データラッチ
13 EX−OR
14 セレクタ
15、16バッファ
17 出力端子(DOUTA)
18 出力端子(DOUTB)
Claims (7)
- プレエンファシス機能を有し、分布定数回路として振る舞う伝送線路に論理信号を送出するための出力バッファ回路であって、
論理信号に論理値を与える第1の信号を入力して前記伝送線路を駆動する第1のバッファと、
前記第1の信号と所定の論理関係を有する第2の信号を入力し、前記第1のバッファと協働して前記伝送線路を駆動する第2のバッファと、
前記論理信号の論理値の変化を検出する手段とを備え、
前記第2のバッファの出力インピーダンスは、前記伝送線路での信号の減衰量が改善される限度において前記第1のバッファの出力インピーダンスよりも高く設定されており、
ディエンファシス状態が連続する場合には、前記第2のバッファを前記第1のバッファと協働させて前記伝送線路を駆動することを特徴とする出力バッファ回路。 - 前記第1のバッファは、前記第1の信号をクロックの立ち上がりで保持し、次の立ち上がりまで保持して第1の出力信号を出力する第1のフリップフロップ回路を有することを特徴とする請求項1記載の出力バッファ回路。
- 前記第2の信号は、前記第1の出力信号であることを特徴とする請求項2記載の出力バッファ回路。
- 前記第2のバッファは、前記第1の出力信号をクロックの立ち上がりで保持し、次の立ち上がりまで保持した第2の出力信号及びその反転信号を出力する第2のフリップフロップ回路と、
前記第1の出力信号と、前記第2の出力信号と、前記第1の信号との排他的論理和を出力するEX−OR回路と、
前記第1の出力信号及び前記第2の出力信号が入力し、前記EX−OR回路の出力値が1であれば前記第1の出力信号を、前記EX−OR回路の出力値が0であれば前記第2の出力信号を出力するセレクタとを有することを特徴とする請求項3記載の出力バッファ回路。 - 前記第1のバッファの出力信号及び前記第2のバッファの出力信号をそれぞれ所定時間遅延させる出力遅延手段を有することを特徴とする請求項1から4のいずれか1項記載の出力バッファ回路。
- 前記出力遅延手段は、バッファ回路であることを特徴とする請求項5記載の出力バッファ回路。
- 前記出力遅延手段は、データラッチ回路であることを特徴とする請求項5記載の出力バッファ回路。
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