JPH1022808A - 信号伝送回路 - Google Patents
信号伝送回路Info
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- JPH1022808A JPH1022808A JP8177644A JP17764496A JPH1022808A JP H1022808 A JPH1022808 A JP H1022808A JP 8177644 A JP8177644 A JP 8177644A JP 17764496 A JP17764496 A JP 17764496A JP H1022808 A JPH1022808 A JP H1022808A
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- level
- signal
- output
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Abstract
(57)【要約】
【課題】 出力回路の出力信号の極性が変化しても、定
常電流が流れないようにして消費電力の低減を図ること
が可能な技術を提供する。 【解決手段】 出力回路1と入力回路5とで構成され終
端抵抗を介して電源に終端した信号伝送回路の入力回路
5は、終端抵抗として動作するMOS抵抗8と、出力回
路1の出力信号及びリファレンス信号を入力し、出力信
号が電源レベルか接地電位レベルかにより、各々MOS
終端抵抗を電源側あるいは接地電位側に切り換える切換
信号を出力する差動入力回路6とで構成する。
常電流が流れないようにして消費電力の低減を図ること
が可能な技術を提供する。 【解決手段】 出力回路1と入力回路5とで構成され終
端抵抗を介して電源に終端した信号伝送回路の入力回路
5は、終端抵抗として動作するMOS抵抗8と、出力回
路1の出力信号及びリファレンス信号を入力し、出力信
号が電源レベルか接地電位レベルかにより、各々MOS
終端抵抗を電源側あるいは接地電位側に切り換える切換
信号を出力する差動入力回路6とで構成する。
Description
【0001】
【発明の属する技術分野】本発明は、信号伝送回路に関
し、特に、高速で信号伝送を行う入出力回路として用い
られる信号伝送回路に関する。
し、特に、高速で信号伝送を行う入出力回路として用い
られる信号伝送回路に関する。
【0002】
【従来の技術】LSI製造技術の進歩につれて、動作周
波数が100MHzを越える高性能のマイクロプロセッ
サ(Micro Processer Unit;以
下、単にMPUと称する)が開発されてきている。この
種のMPUは、パソコンなどの各種情報処理装置に用い
られているが、このように高速で動作するMPUを情報
処理装置に組み込む場合には、高速で信号伝送を行うた
めにMPUとメモリとの間に接続するインターフェース
(入出力回路)の高速化も必要になる。
波数が100MHzを越える高性能のマイクロプロセッ
サ(Micro Processer Unit;以
下、単にMPUと称する)が開発されてきている。この
種のMPUは、パソコンなどの各種情報処理装置に用い
られているが、このように高速で動作するMPUを情報
処理装置に組み込む場合には、高速で信号伝送を行うた
めにMPUとメモリとの間に接続するインターフェース
(入出力回路)の高速化も必要になる。
【0003】このインターフェースは各々LSIからな
る出力回路と入力回路とで構成され、従来5Vの電源電
圧に適合したTTL(Transistor Tran
sistor Logic)が広く採用されてきている
が、このTTLの動作周波数はほぼ50MHzが限界で
ある。この理由としては、5Vの電源電圧を使用するこ
とに伴い信号振幅が大きくなることがあげられる。この
ため、より低い電源電圧で動作可能なインターフェース
の出現が望まれている。
る出力回路と入力回路とで構成され、従来5Vの電源電
圧に適合したTTL(Transistor Tran
sistor Logic)が広く採用されてきている
が、このTTLの動作周波数はほぼ50MHzが限界で
ある。この理由としては、5Vの電源電圧を使用するこ
とに伴い信号振幅が大きくなることがあげられる。この
ため、より低い電源電圧で動作可能なインターフェース
の出現が望まれている。
【0004】このような観点から、例えば「電子情報通
信学会誌」、Vol.76、No.7、1993年7
月、P721〜P725には、出力回路(ドライバ)を
オープンドレインのNMOS(NチャネルMOSトラン
ジスタ)で構成するとともに、入力回路(レシーバ)を
0.8Vの参照電位(Vref)が印加される差動入力
増幅器で構成したGTL(Gunning Trans
ceiver Logic)からなるインターフェース
が示されている。このインターフェースでは、出力回路
と入力回路との間の入出力端子を50Ωの終端抵抗を介
して1.2Vの電源(VTT)に終端させている。これ
によって、1.2Vの電源電圧で動作可能になってい
る。
信学会誌」、Vol.76、No.7、1993年7
月、P721〜P725には、出力回路(ドライバ)を
オープンドレインのNMOS(NチャネルMOSトラン
ジスタ)で構成するとともに、入力回路(レシーバ)を
0.8Vの参照電位(Vref)が印加される差動入力
増幅器で構成したGTL(Gunning Trans
ceiver Logic)からなるインターフェース
が示されている。このインターフェースでは、出力回路
と入力回路との間の入出力端子を50Ωの終端抵抗を介
して1.2Vの電源(VTT)に終端させている。これ
によって、1.2Vの電源電圧で動作可能になってい
る。
【0005】あるいは、この文献には、出力回路を2個
のPMOSと2個のNMOSとのプッシュプル回路で構
成し、入力回路を1.5Vの参照電位が印加される差動
入力増幅器で構成したCTT(Center Tapp
ed Termination)からなるインターフェ
ースも示されている。このインターフェースは、入出力
端子を50Ωの終端抵抗を介して1.5Vの電源に終端
させている。このインターフェースは、元々電源電圧
3.3Vまたは3.0VのLSIで開発され、中間電位
の1.5Vで終端する回路である。信号の変化は出力側
で、VTT±0.4Vが規格となっている。そのため、
最低でも電源電圧は1.9V以上が必要であり、それ
故、1.9V以上の電源電圧で動作可能になっている。
のPMOSと2個のNMOSとのプッシュプル回路で構
成し、入力回路を1.5Vの参照電位が印加される差動
入力増幅器で構成したCTT(Center Tapp
ed Termination)からなるインターフェ
ースも示されている。このインターフェースは、入出力
端子を50Ωの終端抵抗を介して1.5Vの電源に終端
させている。このインターフェースは、元々電源電圧
3.3Vまたは3.0VのLSIで開発され、中間電位
の1.5Vで終端する回路である。信号の変化は出力側
で、VTT±0.4Vが規格となっている。そのため、
最低でも電源電圧は1.9V以上が必要であり、それ
故、1.9V以上の電源電圧で動作可能になっている。
【0006】また、例えば、日経BP社発行、「日経エ
レクトロニクス」、1992.6.8(no.55
6)、P133〜P140には、同様にして、GTLあ
るいはCTTから構成されたインターフェースが示され
ている。
レクトロニクス」、1992.6.8(no.55
6)、P133〜P140には、同様にして、GTLあ
るいはCTTから構成されたインターフェースが示され
ている。
【0007】このように、入出力端子を終端抵抗を介し
て低い電源に終端させることにより、信号の反射を防止
して、より低い電源電圧で動作可能なインターフェース
を実現することができる。
て低い電源に終端させることにより、信号の反射を防止
して、より低い電源電圧で動作可能なインターフェース
を実現することができる。
【0008】図5は一例として、出力回路をNMOSプ
ッシュプル回路で構成するとともに、入力回路を差動入
力増幅器で構成したGTLからなるインターフェース、
いわゆる終端型NMOSプッシュプル入出力回路の従来
例を示している。NMOSはPMOSに比較して駆動能
力に優れているので好んで用いられている。
ッシュプル回路で構成するとともに、入力回路を差動入
力増幅器で構成したGTLからなるインターフェース、
いわゆる終端型NMOSプッシュプル入出力回路の従来
例を示している。NMOSはPMOSに比較して駆動能
力に優れているので好んで用いられている。
【0009】出力回路1は、一対のNMOSトランジス
タ(以下、単にNMOSと称する)2、3でプッシュプ
ル回路が構成され、一方側のNMOS2には1.2Vの
電源(VTT)が接続されるとともに、他方側(接地電
位VSS側)のNMOS3のゲートにはインバータ4が
接続されている。入力回路5は、0.8Vの参照電位
(Vref)が印加されるとともに、出力回路1からの
出力信号が入力される差動入力回路6で構成されてい
る。入出力端子は50Ωの終端抵抗7を介して電源(V
TT)に終端されている。
タ(以下、単にNMOSと称する)2、3でプッシュプ
ル回路が構成され、一方側のNMOS2には1.2Vの
電源(VTT)が接続されるとともに、他方側(接地電
位VSS側)のNMOS3のゲートにはインバータ4が
接続されている。入力回路5は、0.8Vの参照電位
(Vref)が印加されるとともに、出力回路1からの
出力信号が入力される差動入力回路6で構成されてい
る。入出力端子は50Ωの終端抵抗7を介して電源(V
TT)に終端されている。
【0010】
【発明が解決しようとする課題】従来のように入出力端
子を終端抵抗を介して電源に終端させるタイプのインタ
ーフェースでは、出力回路の出力信号が逆の極性に変化
したときには、電源側から終端抵抗を介して出力回路の
接地電位側に向かって定常電流が流れるようになるの
で、消費電力が増加するという問題がある。
子を終端抵抗を介して電源に終端させるタイプのインタ
ーフェースでは、出力回路の出力信号が逆の極性に変化
したときには、電源側から終端抵抗を介して出力回路の
接地電位側に向かって定常電流が流れるようになるの
で、消費電力が増加するという問題がある。
【0011】すなわち、図5において、出力回路1の出
力信号が電源レベル〔H(ハイ)レベル〕から接地電位
レベル〔L(ロー)レベル〕に変化したとき、電源(V
TT)側から終端抵抗7を介して出力回路1の接地電位
(VSS)側に向かって、矢印で示すように定常電流が
流れるようになる。このため、消費電力が増加するよう
になる。
力信号が電源レベル〔H(ハイ)レベル〕から接地電位
レベル〔L(ロー)レベル〕に変化したとき、電源(V
TT)側から終端抵抗7を介して出力回路1の接地電位
(VSS)側に向かって、矢印で示すように定常電流が
流れるようになる。このため、消費電力が増加するよう
になる。
【0012】本発明の目的は、出力回路の出力信号の極
性が変化しても、定常電流が流れないようにして消費電
力の低減を図ることが可能な技術を提供することにあ
る。
性が変化しても、定常電流が流れないようにして消費電
力の低減を図ることが可能な技術を提供することにあ
る。
【0013】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。
【0014】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記の通りである。
【0015】(1)本発明の信号伝送回路は、出力回路
と入力回路とで構成され終端抵抗を介して電源に終端し
た信号伝送回路であって、前記入力回路は、前記終端抵
抗として動作するMOS抵抗と、このMOS抵抗を電源
側あるいは接地電位側に切り換える差動入力回路とを含
んでいる。
と入力回路とで構成され終端抵抗を介して電源に終端し
た信号伝送回路であって、前記入力回路は、前記終端抵
抗として動作するMOS抵抗と、このMOS抵抗を電源
側あるいは接地電位側に切り換える差動入力回路とを含
んでいる。
【0016】(2)本発明の信号伝送回路は、出力回路
と入力回路とで構成され終端抵抗を介して電源に終端し
た信号伝送回路であって、前記入力回路は、前記終端抵
抗として動作するMOS抵抗と、前記出力回路の出力信
号及びリファレンス信号を入力し、前記出力信号が電源
レベルか接地電位レベルかにより、各々前記MOS抵抗
を電源側あるいは接地電位側に切り換える切換信号を出
力する差動入力回路とを含んでいる。
と入力回路とで構成され終端抵抗を介して電源に終端し
た信号伝送回路であって、前記入力回路は、前記終端抵
抗として動作するMOS抵抗と、前記出力回路の出力信
号及びリファレンス信号を入力し、前記出力信号が電源
レベルか接地電位レベルかにより、各々前記MOS抵抗
を電源側あるいは接地電位側に切り換える切換信号を出
力する差動入力回路とを含んでいる。
【0017】上述した(1)の手段によれば、本発明の
信号伝送回路は、出力回路と入力回路とで構成され終端
抵抗を介して電源に終端した信号伝送回路の入力回路
は、前記終端抵抗として動作するMOS終端抵抗と、こ
のMOS終端抵抗を電源側あるいは接地電位側に切り換
える差動入力回路とを含んでいる。これにより、出力回
路の出力信号が電源レベルから接地電位レベルに変化し
たとき、出力回路の出力信号のレベルと入力回路の入力
信号のレベルとは同じレベルになる。従って、出力回路
の出力信号の極性が変化しても、定常電流が流れないよ
うにして消費電力の低減を図ることが可能となる。
信号伝送回路は、出力回路と入力回路とで構成され終端
抵抗を介して電源に終端した信号伝送回路の入力回路
は、前記終端抵抗として動作するMOS終端抵抗と、こ
のMOS終端抵抗を電源側あるいは接地電位側に切り換
える差動入力回路とを含んでいる。これにより、出力回
路の出力信号が電源レベルから接地電位レベルに変化し
たとき、出力回路の出力信号のレベルと入力回路の入力
信号のレベルとは同じレベルになる。従って、出力回路
の出力信号の極性が変化しても、定常電流が流れないよ
うにして消費電力の低減を図ることが可能となる。
【0018】上述した(2)の手段によれば、本発明の
信号伝送回路は、出力回路と入力回路とで構成され終端
抵抗を介して電源に終端した信号伝送回路の入力回路
は、前記終端抵抗として動作するMOS抵抗と、前記出
力回路の出力信号及びリファレンス信号を入力し、前記
出力信号が電源レベルか接地電位レベルかにより、各々
前記MOS終端抵抗を電源側あるいは接地電位側に切り
換える切換信号を出力する差動入力回路とを含んでい
る。これにより、出力回路の出力信号が電源レベルから
接地電位レベルに変化したとき、出力回路の出力信号の
レベルと入力回路の入力信号のレベルとは同じレベルに
なる。従って、出力回路の出力信号の極性が変化して
も、定常電流が流れないようにして消費電力の低減を図
ることが可能となる。
信号伝送回路は、出力回路と入力回路とで構成され終端
抵抗を介して電源に終端した信号伝送回路の入力回路
は、前記終端抵抗として動作するMOS抵抗と、前記出
力回路の出力信号及びリファレンス信号を入力し、前記
出力信号が電源レベルか接地電位レベルかにより、各々
前記MOS終端抵抗を電源側あるいは接地電位側に切り
換える切換信号を出力する差動入力回路とを含んでい
る。これにより、出力回路の出力信号が電源レベルから
接地電位レベルに変化したとき、出力回路の出力信号の
レベルと入力回路の入力信号のレベルとは同じレベルに
なる。従って、出力回路の出力信号の極性が変化して
も、定常電流が流れないようにして消費電力の低減を図
ることが可能となる。
【0019】以下、本発明について、図面を参照して実
施例とともに詳細に説明する。
施例とともに詳細に説明する。
【0020】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【0021】
【発明の実施の形態】図1は本発明の実施形態による信
号伝送回路を示す回路図である。
号伝送回路を示す回路図である。
【0022】MPUとメモリとの間に接続されてインタ
ーフェース(入出力回路)として動作する信号伝送回路
の出力回路1は、一対のNMOS2、3でプッシュプル
回路が構成され、一方側のNMOS2には1.2Vの電
源(VTT)が接続されるとともに、他方側(接地電位
VSS側)のNMOS3のゲートにはインバータ4が接
続されている。この出力回路1は、GTLの規格によ
り、電源レベル(1.2V;以下、Hレベルと称する)
か接地電位レベル(約0.4V;以下、Lレベルと称す
る)かの、いずれか一方のレベルの信号を出力し、この
出力信号の振幅は約0.8V(1.2V〜0.4V)と
なる。このような規格を満たすべく、NMOS3のオン
抵抗は25Ω以下に設計されている。
ーフェース(入出力回路)として動作する信号伝送回路
の出力回路1は、一対のNMOS2、3でプッシュプル
回路が構成され、一方側のNMOS2には1.2Vの電
源(VTT)が接続されるとともに、他方側(接地電位
VSS側)のNMOS3のゲートにはインバータ4が接
続されている。この出力回路1は、GTLの規格によ
り、電源レベル(1.2V;以下、Hレベルと称する)
か接地電位レベル(約0.4V;以下、Lレベルと称す
る)かの、いずれか一方のレベルの信号を出力し、この
出力信号の振幅は約0.8V(1.2V〜0.4V)と
なる。このような規格を満たすべく、NMOS3のオン
抵抗は25Ω以下に設計されている。
【0023】入力回路5は、終端抵抗として動作するM
OS抵抗8と、このMOS抵抗8を電源側あるいは接地
電位側に切り換える差動入力回路6と、ディレイ回路1
2で構成されている。ここで、MOS抵抗8は、1.2
Vの電源(VTT)が接続されるNMOS9とゲートに
インバータ11が接続されたNMOS10とからなるN
MOSプッシュプル回路から構成されている。また、差
動入力回路6は、出力回路1の出力信号を入力するとと
もに、出力回路1の出力信号のHレベル(1.2V)よ
り低い第1のレベル(0.8V)からなる第1のリファ
レンス信号(Vref1)、及び第1のレベル(0.8
V)より低い第2のレベル(0.4V)からなる第2の
リファレンス信号(Vref2)の2種類のリファレン
ス信号を入力するようになっている。さらに、ディレイ
回路12は差動入力回路6の出力信号により、第1及び
第2のリファレンス信号の切り換えを行うとき、タイミ
ング調整を行うようになっている。
OS抵抗8と、このMOS抵抗8を電源側あるいは接地
電位側に切り換える差動入力回路6と、ディレイ回路1
2で構成されている。ここで、MOS抵抗8は、1.2
Vの電源(VTT)が接続されるNMOS9とゲートに
インバータ11が接続されたNMOS10とからなるN
MOSプッシュプル回路から構成されている。また、差
動入力回路6は、出力回路1の出力信号を入力するとと
もに、出力回路1の出力信号のHレベル(1.2V)よ
り低い第1のレベル(0.8V)からなる第1のリファ
レンス信号(Vref1)、及び第1のレベル(0.8
V)より低い第2のレベル(0.4V)からなる第2の
リファレンス信号(Vref2)の2種類のリファレン
ス信号を入力するようになっている。さらに、ディレイ
回路12は差動入力回路6の出力信号により、第1及び
第2のリファレンス信号の切り換えを行うとき、タイミ
ング調整を行うようになっている。
【0024】第1のリファレンス信号(Vref1)の
第1のレベル(0.8V)は、出力回路1の出力信号を
Hレベル(1.2V)かLレベル(0.4V)かに識別
するしきい値に設定されている。従って、このしきい値
は1.2Vと0.4Vとの中間値である0.8Vに選ば
れており、出力信号が0.8V以上のときはHレベル
に、また出力信号が0.8V以下のときはLレベルに識
別される。
第1のレベル(0.8V)は、出力回路1の出力信号を
Hレベル(1.2V)かLレベル(0.4V)かに識別
するしきい値に設定されている。従って、このしきい値
は1.2Vと0.4Vとの中間値である0.8Vに選ば
れており、出力信号が0.8V以上のときはHレベル
に、また出力信号が0.8V以下のときはLレベルに識
別される。
【0025】第2のリファレンス信号(Vref2)の
第2のレベル(0.4V)は、出力回路1の出力信号が
接地電位(0V)に低下して、これから立ち上がったと
きにHレベルかLレベルかを識別するしきい値に設定さ
れている。従って、このしきい値は0.8Vの振幅の中
間値である0.4Vに選ばれており、出力信号が0.4
V以上のときはHレベルに、また出力信号が0.4V以
下のときはLレベルに識別される。
第2のレベル(0.4V)は、出力回路1の出力信号が
接地電位(0V)に低下して、これから立ち上がったと
きにHレベルかLレベルかを識別するしきい値に設定さ
れている。従って、このしきい値は0.8Vの振幅の中
間値である0.4Vに選ばれており、出力信号が0.4
V以上のときはHレベルに、また出力信号が0.4V以
下のときはLレベルに識別される。
【0026】このように異なるレベルをとる2種類のリ
ファレンス信号Vref1、Vref2を設定すること
により、出力信号が変化したときにHレベルかLレベル
かの識別が時間遅れを生ずることなく行われるようにな
っている。すなわち、出力信号がHレベルからLレベル
に変化するフォール(Fall)方向においては、第1
のリファレンス信号Vref1によりHレベルかLレベ
ルかの識別が行われ、出力信号がLレベルからHレベル
に変化するライズ(Rise)方向においては、第2の
リファレンス信号Vref2によりHレベルかLレベル
かの識別が行われるように図られている。この結果とし
て、信号伝達の高速化に寄与することができる。
ファレンス信号Vref1、Vref2を設定すること
により、出力信号が変化したときにHレベルかLレベル
かの識別が時間遅れを生ずることなく行われるようにな
っている。すなわち、出力信号がHレベルからLレベル
に変化するフォール(Fall)方向においては、第1
のリファレンス信号Vref1によりHレベルかLレベ
ルかの識別が行われ、出力信号がLレベルからHレベル
に変化するライズ(Rise)方向においては、第2の
リファレンス信号Vref2によりHレベルかLレベル
かの識別が行われるように図られている。この結果とし
て、信号伝達の高速化に寄与することができる。
【0027】差動入力回路6は、入力回路5に入力され
る出力回路1の出力信号がHレベルかLレベルかによ
り、第1あるいは第2のリファレンス信号と比較した後
に、MOS抵抗8へこれを電源側あるいは接地電位側に
切り換える切換信号を出力する。例えば、その出力信号
がHレベルの場合は、差動入力回路6は第1のリファレ
ンス信号Vref1との比較後に、Hレベル信号をMO
S抵抗8に出力して、NMOS9をオンさせることによ
りMOS抵抗8を電源側に切り換える。一方、その出力
信号がLレベルの場合は、差動入力回路6は第1のリフ
ァレンス信号Vref1との比較後に、Lレベル信号を
MOS抵抗8に出力して、NMOS10をオンさせるこ
とによりMOS抵抗8を接地電位側に切り換える。第1
及び第2のリファレンス信号Vref1、Vref2の
切り換えは、差動入力回路6の出力信号によって行われ
る。
る出力回路1の出力信号がHレベルかLレベルかによ
り、第1あるいは第2のリファレンス信号と比較した後
に、MOS抵抗8へこれを電源側あるいは接地電位側に
切り換える切換信号を出力する。例えば、その出力信号
がHレベルの場合は、差動入力回路6は第1のリファレ
ンス信号Vref1との比較後に、Hレベル信号をMO
S抵抗8に出力して、NMOS9をオンさせることによ
りMOS抵抗8を電源側に切り換える。一方、その出力
信号がLレベルの場合は、差動入力回路6は第1のリフ
ァレンス信号Vref1との比較後に、Lレベル信号を
MOS抵抗8に出力して、NMOS10をオンさせるこ
とによりMOS抵抗8を接地電位側に切り換える。第1
及び第2のリファレンス信号Vref1、Vref2の
切り換えは、差動入力回路6の出力信号によって行われ
る。
【0028】次に、本発明の実施形態による信号伝送回
路の動作を説明する。
路の動作を説明する。
【0029】(1)出力回路の出力信号がHレベルの場
合 図2に示すように、出力回路1を構成するNMOSプッ
シュプル回路にHレベル信号が入力されると、NMOS
2はオンし、NMOS3はオフする。これにより、出力
回路1は図4のタイミングt1に示したようなHレベル
の信号を出力する。この出力信号はそのまま入力回路5
に入力される。これにより、差動入力回路6はこの出力
信号を第1のリファレンス信号Vref1と比較した後
に、Hレベル信号を切換信号としてMOS抵抗8に出力
する。
合 図2に示すように、出力回路1を構成するNMOSプッ
シュプル回路にHレベル信号が入力されると、NMOS
2はオンし、NMOS3はオフする。これにより、出力
回路1は図4のタイミングt1に示したようなHレベル
の信号を出力する。この出力信号はそのまま入力回路5
に入力される。これにより、差動入力回路6はこの出力
信号を第1のリファレンス信号Vref1と比較した後
に、Hレベル信号を切換信号としてMOS抵抗8に出力
する。
【0030】この結果、MOS抵抗8を構成しているN
MOSプッシュプル回路のNMOS9はオンし、NMO
S10はオフするので、MOS抵抗8は電源側に切り換
えられる。従って、出力回路1の出力信号のレベルと入
力回路5の入力信号のレベルとは同じHレベルになるの
で、定常電流は流れない。
MOSプッシュプル回路のNMOS9はオンし、NMO
S10はオフするので、MOS抵抗8は電源側に切り換
えられる。従って、出力回路1の出力信号のレベルと入
力回路5の入力信号のレベルとは同じHレベルになるの
で、定常電流は流れない。
【0031】(2)出力回路の出力信号がLレベルに変
化した場合 図3に示すように、出力回路1を構成するNMOSプッ
シュプル回路に入力される信号がHレベルからLレベル
に変化すると、NMOS2はオフし、NMOS3はオン
する。これにより、出力回路1の出力信号はフォール方
向に変化して、図4のタイミングt2以降レベルが低下
する信号が出力される。この出力信号はそのまま入力回
路5に入力される。その出力信号は図4のタイミングt
3以降Lレベルに変化して、タイミングt4で0.4V
まで低下する。これにより、差動入力回路6はこの出力
信号を第1のリファレンス信号Vref1と比較した後
に、Lレベル信号を切換信号としてMOS抵抗8に出力
する。
化した場合 図3に示すように、出力回路1を構成するNMOSプッ
シュプル回路に入力される信号がHレベルからLレベル
に変化すると、NMOS2はオフし、NMOS3はオン
する。これにより、出力回路1の出力信号はフォール方
向に変化して、図4のタイミングt2以降レベルが低下
する信号が出力される。この出力信号はそのまま入力回
路5に入力される。その出力信号は図4のタイミングt
3以降Lレベルに変化して、タイミングt4で0.4V
まで低下する。これにより、差動入力回路6はこの出力
信号を第1のリファレンス信号Vref1と比較した後
に、Lレベル信号を切換信号としてMOS抵抗8に出力
する。
【0032】この結果、MOS抵抗8を構成しているN
MOSプッシュプル回路のNMOS9はオフし、NMO
S10はオンするので、MOS抵抗8は接地電位VSS
(0V)側に切り換えられる。従って、出力回路1の出
力信号のレベルと入力回路5の入力信号のレベルとは同
じLレベルになるので、定常電流は流れない。
MOSプッシュプル回路のNMOS9はオフし、NMO
S10はオンするので、MOS抵抗8は接地電位VSS
(0V)側に切り換えられる。従って、出力回路1の出
力信号のレベルと入力回路5の入力信号のレベルとは同
じLレベルになるので、定常電流は流れない。
【0033】このとき、NMOS10が接地電位に低下
することにより、出力信号のレベルは図4のタイミング
t5で0Vに低下する。この出力信号はそのまま入力回
路5に入力される。そして、次に出力信号はライズ方向
に変化する。
することにより、出力信号のレベルは図4のタイミング
t5で0Vに低下する。この出力信号はそのまま入力回
路5に入力される。そして、次に出力信号はライズ方向
に変化する。
【0034】タイミングt6で立ち上がった出力信号
は、タイミングt7で0.4Vに達する。これにより、
差動入力回路6はこの出力信号を第2のリファレンス信
号Vref2と比較した後に、Hレベル信号を切換信号
としてMOS抵抗8に出力する。
は、タイミングt7で0.4Vに達する。これにより、
差動入力回路6はこの出力信号を第2のリファレンス信
号Vref2と比較した後に、Hレベル信号を切換信号
としてMOS抵抗8に出力する。
【0035】この結果、MOS抵抗8を構成しているN
MOSプッシュプル回路のNMOS9はオンし、NMO
S10はオフするので、MOS抵抗8は電源側に切り換
えられる。従って、出力回路1の出力信号のレベルと入
力回路5の入力信号のレベルとは同じHレベルになるの
で、定常電流は流れない。
MOSプッシュプル回路のNMOS9はオンし、NMO
S10はオフするので、MOS抵抗8は電源側に切り換
えられる。従って、出力回路1の出力信号のレベルと入
力回路5の入力信号のレベルとは同じHレベルになるの
で、定常電流は流れない。
【0036】出力信号のレベルがさらに向上して、タイ
ミングt8で0.8Vに達した後、タイミングt9で
1.2Vの電源レベルに達するが、出力回路1の出力信
号のレベルと入力回路5の入力信号のレベルとは同じH
レベルに保たれたままなので、定常電流は流れない。
ミングt8で0.8Vに達した後、タイミングt9で
1.2Vの電源レベルに達するが、出力回路1の出力信
号のレベルと入力回路5の入力信号のレベルとは同じH
レベルに保たれたままなので、定常電流は流れない。
【0037】このような一連の動作において、ディレイ
回路12は、出力信号のレベルがHからLに変化後は、
t5のタイミングでVref1からVref2への切り
換えを行い、出力信号のレベルがLからHに変化後は、
t9のタイミングでVref2からVref1への切り
換えを行うようなタイミング動作をする。
回路12は、出力信号のレベルがHからLに変化後は、
t5のタイミングでVref1からVref2への切り
換えを行い、出力信号のレベルがLからHに変化後は、
t9のタイミングでVref2からVref1への切り
換えを行うようなタイミング動作をする。
【0038】このように、入力回路5の差動入力回路6
に異なるレベルをとる2種類のリファレンス信号Vre
f1、Vref2を設定して、出力信号がHレベルから
Lレベルに変化するフォール方向においては第1のリフ
ァレンス信号Vref1によりHレベルかLレベルかの
識別を行い、出力信号がLレベルからHレベルに変化す
るライズ方向においては、第2のリファレンス信号Vr
ef2によりHレベルかLレベルかの識別を行うことに
より、出力信号が変化したときにHレベルかLレベルか
の識別を時間遅れを生ずることなく行うことができるの
で、信号伝達の高速化を図ることができるようになる。
に異なるレベルをとる2種類のリファレンス信号Vre
f1、Vref2を設定して、出力信号がHレベルから
Lレベルに変化するフォール方向においては第1のリフ
ァレンス信号Vref1によりHレベルかLレベルかの
識別を行い、出力信号がLレベルからHレベルに変化す
るライズ方向においては、第2のリファレンス信号Vr
ef2によりHレベルかLレベルかの識別を行うことに
より、出力信号が変化したときにHレベルかLレベルか
の識別を時間遅れを生ずることなく行うことができるの
で、信号伝達の高速化を図ることができるようになる。
【0039】以上のような実施形態による信号伝送回路
によれば次のような効果が得られる。
によれば次のような効果が得られる。
【0040】(1)出力回路1と入力回路5とで構成さ
れ終端抵抗を介して電源に終端した信号伝送回路の入力
回路5は、終端抵抗として動作するMOS抵抗8と、出
力回路1の出力信号及びリファレンス信号を入力し、出
力信号が電源レベルか接地電位レベルかにより、各々M
OS終端抵抗を電源側あるいは接地電位側に切り換える
切換信号を出力する差動入力回路とで構成するようにし
たので、出力回路の出力信号が電源レベルから接地電位
レベルに変化したとき、出力回路1の出力信号のレベル
と入力回路5の入力信号のレベルとは同じレベルになる
ため、出力回路の出力信号の極性が変化しても、定常電
流が流れないようにして消費電力の低減を図ることが可
能となる。
れ終端抵抗を介して電源に終端した信号伝送回路の入力
回路5は、終端抵抗として動作するMOS抵抗8と、出
力回路1の出力信号及びリファレンス信号を入力し、出
力信号が電源レベルか接地電位レベルかにより、各々M
OS終端抵抗を電源側あるいは接地電位側に切り換える
切換信号を出力する差動入力回路とで構成するようにし
たので、出力回路の出力信号が電源レベルから接地電位
レベルに変化したとき、出力回路1の出力信号のレベル
と入力回路5の入力信号のレベルとは同じレベルになる
ため、出力回路の出力信号の極性が変化しても、定常電
流が流れないようにして消費電力の低減を図ることが可
能となる。
【0041】(2)入力回路5の差動入力回路6に出力
回路1の出力信号のHレベルより低い第1のレベルから
なる第1のリファレンス信号Vref1、及び第1のレ
ベルより低い第2のレベルからなる第2のリファレンス
信号Vref2の2種類のリファレンス信号を入力する
ようにしたので、出力信号が変化したときにHレベルか
Lレベルかの識別を時間遅れを生ずることなく行うこと
ができるので、信号伝達の高速化を図ることができるよ
うになる。
回路1の出力信号のHレベルより低い第1のレベルから
なる第1のリファレンス信号Vref1、及び第1のレ
ベルより低い第2のレベルからなる第2のリファレンス
信号Vref2の2種類のリファレンス信号を入力する
ようにしたので、出力信号が変化したときにHレベルか
Lレベルかの識別を時間遅れを生ずることなく行うこと
ができるので、信号伝達の高速化を図ることができるよ
うになる。
【0042】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。
【0043】例えば、前記実施形態では入力回路を構成
する差動入力回路のリファレンス信号は異なるレベルを
とる2種類のリファレンス信号を入力する例で説明した
が、信号伝送時間がそれほど問題にならなければ1種類
のリファレンス信号を入力するようにしても良い。
する差動入力回路のリファレンス信号は異なるレベルを
とる2種類のリファレンス信号を入力する例で説明した
が、信号伝送時間がそれほど問題にならなければ1種類
のリファレンス信号を入力するようにしても良い。
【0044】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるMPU
とメモリとの間に接続されるインターフェースに適用し
た場合について説明したが、本発明は、少なくとも低消
費電力で信号伝送を高速で行うことを条件とするものに
は適用できる。
なされた発明をその背景となった利用分野であるMPU
とメモリとの間に接続されるインターフェースに適用し
た場合について説明したが、本発明は、少なくとも低消
費電力で信号伝送を高速で行うことを条件とするものに
は適用できる。
【0045】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。
【0046】出力回路と入力回路とで構成され終端抵抗
を介して電源に終端した信号伝送回路の入力回路は、終
端抵抗として動作するMOS抵抗と、出力回路の出力信
号及びリファレンス信号を入力し、出力信号が電源レベ
ルか接地電位レベルかにより、各々MOS終端抵抗を電
源側あるいは接地電位側に切り換える切換信号を出力す
る差動入力回路とで構成したので、出力回路の出力信号
が電源レベルから接地電位レベルに変化したとき、出力
回路の出力信号のレベルと入力回路の入力信号のレベル
とは同じレベルになるため、出力回路の出力信号の極性
が変化しても、定常電流が流れないようにして消費電力
の低減を図ることが可能となる。
を介して電源に終端した信号伝送回路の入力回路は、終
端抵抗として動作するMOS抵抗と、出力回路の出力信
号及びリファレンス信号を入力し、出力信号が電源レベ
ルか接地電位レベルかにより、各々MOS終端抵抗を電
源側あるいは接地電位側に切り換える切換信号を出力す
る差動入力回路とで構成したので、出力回路の出力信号
が電源レベルから接地電位レベルに変化したとき、出力
回路の出力信号のレベルと入力回路の入力信号のレベル
とは同じレベルになるため、出力回路の出力信号の極性
が変化しても、定常電流が流れないようにして消費電力
の低減を図ることが可能となる。
【図1】本発明の実施形態による信号伝送回路を示す回
路図である。
路図である。
【図2】本発明の実施形態による信号伝送回路の動作の
一例を説明する回路図である。
一例を説明する回路図である。
【図3】本発明の実施形態による信号伝送回路の動作の
他の例を説明する回路図である。
他の例を説明する回路図である。
【図4】本発明の実施形態による信号伝送回路の動作を
説明する信号波形のタイミングチャートである。
説明する信号波形のタイミングチャートである。
【図5】従来例による信号伝送回路を示す回路図であ
る。
る。
1…出力回路、2、3…NMOSトランジスタ、4、1
1…インバータ、5…入力回路、6…差動入力回路、7
…終端抵抗、8…MOS抵抗、9、10…NMOSトラ
ンジスタ、12…ディレイ回路。
1…インバータ、5…入力回路、6…差動入力回路、7
…終端抵抗、8…MOS抵抗、9、10…NMOSトラ
ンジスタ、12…ディレイ回路。
Claims (6)
- 【請求項1】 出力回路と入力回路とで構成され終端抵
抗を介して電源に終端した信号伝送回路であって、前記
入力回路は、前記終端抵抗として動作するMOS抵抗
と、このMOS抵抗を電源側あるいは接地電位側に切り
換える差動入力回路とを含むことを特徴とする信号伝送
回路。 - 【請求項2】 出力回路と入力回路とで構成され終端抵
抗を介して電源に終端した信号伝送回路であって、前記
入力回路は、前記終端抵抗として動作するMOS抵抗
と、前記出力回路の出力信号及びリファレンス信号を入
力し、前記出力信号が電源レベルか接地電位レベルかに
より、各々前記MOS抵抗を電源側あるいは接地電位側
に切り換える切換信号を出力する差動入力回路とを含む
ことを特徴とする信号伝送回路。 - 【請求項3】 前記差動入力回路は、前記出力回路の出
力信号の電源レベルより低い第1のレベルからなる第1
のリファレンス信号、及び第1のレベルより低い第2の
レベルからなる第2のリファレンス信号の2種類のリフ
ァレンス信号を入力することを特徴とする請求項2に記
載の信号伝送回路。 - 【請求項4】 前記第1のレベル及び第2のレベルは、
前記出力回路の出力信号を電源レベルか接地電位レベル
かに識別するしきい値に設定されることを特徴とする請
求項3に記載の信号伝送回路。 - 【請求項5】 前記出力回路は、NMOSプッシュプル
回路から構成されることを特徴とする請求項1乃至4の
いずれか1項に記載の信号伝送回路。 - 【請求項6】 前記MOS抵抗は、NMOSプッシュプ
ル回路から構成されることを特徴とする請求項1乃至5
のいずれか1項に記載の信号伝送回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8177644A JPH1022808A (ja) | 1996-07-08 | 1996-07-08 | 信号伝送回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8177644A JPH1022808A (ja) | 1996-07-08 | 1996-07-08 | 信号伝送回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1022808A true JPH1022808A (ja) | 1998-01-23 |
Family
ID=16034605
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8177644A Pending JPH1022808A (ja) | 1996-07-08 | 1996-07-08 | 信号伝送回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1022808A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008072693A (ja) * | 2006-06-28 | 2008-03-27 | Intel Corp | 動的伝送路の終端 |
JP2011147194A (ja) * | 2011-05-02 | 2011-07-28 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
-
1996
- 1996-07-08 JP JP8177644A patent/JPH1022808A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008072693A (ja) * | 2006-06-28 | 2008-03-27 | Intel Corp | 動的伝送路の終端 |
JP4712006B2 (ja) * | 2006-06-28 | 2011-06-29 | インテル・コーポレーション | 装置およびシステム |
JP2011147194A (ja) * | 2011-05-02 | 2011-07-28 | Fujitsu Semiconductor Ltd | 半導体集積回路 |
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