KR102598741B1 - 데이터 출력 버퍼 - Google Patents

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Abstract

본 기술은 데이터에 따라 엠파시스(emphasis) 동작을 수행하여 하이(high)의 출력 데이터를 입출력 단자를 통해 출력하는 풀업 메인 드라이버; 상기 데이터에 따라 로우(low)의 상기 출력 데이터를 상기 입출력 단자를 통해 출력하는 풀다운 메인 드라이버; 상기 데이터의 풀업 또는 풀다운 구간을 감지하여 인덕터 활성 전압을 선택적으로 출력하는 액티브 인덕터 제어부; 및 상기 인덕터 활성 전압에 응답하여 상기 입출력 단자에 대한 디-엠파시스(de-emphasis) 동작을 선택적으로 수행하는 액티브 인덕터를 포함하는 데이터 출력 버퍼를 포함한다.

Description

데이터 출력 버퍼{Data output buffer}
본 발명은 데이터 출력 버퍼에 관한 것으로, 보다 구체적으로는 액티브 인덕터(active inductor)를 사용하는 데이터 출력 버퍼에 관한 것이다.
메모리 장치는 데이터를 저장하거나, 저장된 데이터를 출력할 수 있다. 예를 들면, 메모리 장치는 전원 공급이 차단되면 저장된 데이터가 소멸되는 휘발성 메모리 장치로 이루어지거나, 전원 공급이 차단되더라도 저장된 데이터가 유지되는 비휘발성 메모리 장치로 이루어질 수 있다. 이러한 메모리 장치는 데이터가 저장되는 메모리 셀 어레이와, 프로그램, 리드 및 소거 등의 다양한 동작을 수행하는 주변 회로들 및 주변 회로들을 제어하는 제어 로직을 포함할 수 있다.
메모리 컨트롤러는 호스트(host)와 메모리 장치 사이에서 데이터 통신을 제어할 수 있다.
메모리 장치는 채널(channel)을 통해 메모리 컨트롤러와 통신할 수 있다. 예를 들면, 메모리 장치에 포함된 주변 회로들 중 데이터 출력 버퍼는 메모리 장치에서 리드된 데이터를 채널을 통해 출력할 수 있다.
본 발명의 실시예는 데이터의 라이징(rising) 또는 폴링(falling) 구간에서 액티브 인덕터(active inductor)를 선택적으로 구동시킴으로써 엠파시스(emphasis) 및 디-엠파시스(de-emphasis) 기능을 선택적으로 수행할 수 있는 데이터 출력 버퍼를 제공한다.
본 발명의 실시예에 따른 데이터 출력 버퍼는, 데이터에 따라 엠파시스(emphasis) 동작을 수행하여 하이(high)의 출력 데이터를 입출력 단자를 통해 출력하는 풀업 메인 드라이버; 상기 데이터에 따라 로우(low)의 상기 출력 데이터를 상기 입출력 단자를 통해 출력하는 풀다운 메인 드라이버; 상기 데이터의 풀업 또는 풀다운 구간을 감지하여 인덕터 활성 전압을 선택적으로 출력하는 액티브 인덕터 제어부; 및 상기 인덕터 활성 전압에 응답하여 상기 입출력 단자에 대한 디-엠파시스(de-emphasis) 동작을 선택적으로 수행하는 액티브 인덕터를 포함한다.
본 발명의 실시예에 따른 데이터 출력 버퍼는, 풀업 펄스를 캘리브레이션하여 풀업 코드를 출력하는 풀업 프리 드라이버(Pull-Up Pre Driver); 풀다운 펄스를 캘리브레이션하여 풀다운 코드를 출력하는 풀다운 프리 드라이버(Pull-Down Pre Driver); 상기 풀업 코드와 상기 풀다운 펄스를 감지하고, 상기 풀다운 코드와 상기 풀업 펄스를 감지하여 인덕터 활성 전압을 선택적으로 출력하는 액티브 인덕터 제어부; 및 상기 인덕터 활성 전압에 응답하여, 입출력 단자의 전위를 낮추기 위한 디-엠파시스(de-emphasis) 동작을 선택적으로 수행하는 액티브 인덕터를 포함한다.
본 기술에 따르면, 데이터 출력 버퍼는 데이터에 따라 액티브 인덕터(active inductor)를 선택적으로 구동시킴으로써, 엠파시스(emphasis) 및 디-엠파시스(de-emphasis) 기능을 선택적으로 수행하여 데이터를 출력할 수 있다.
도 1은 메모리 시스템을 설명하기 위한 도면이다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 데이터 출력 버퍼를 설명하기 위한 도면이다.
도 4는 도 3의 액티브 인덕터 제어부(active inductor controller)를 구체적으로 설명하기 위한 회로도이다.
도 5는 도 3의 액티브 인덕터를 구체적으로 설명하기 위한 회로도이다.
도 6은 데이터의 지연(delay)을 설명하기 위한 도면이다.
도 7은 도 3의 제2 풀업 프리 드라이버를 구체적으로 설명하기 위한 도면이다.
도 8은 도 3의 제2 풀다운 프리 드라이버를 구체적으로 설명하기 위한 도면이다.
도 9는 도 3의 풀업 메인 드라이버를 구체적으로 설명하기 위한 도면이다.
도 10은 도 3의 풀다운 메인 드라이버를 구체적으로 설명하기 위한 도면이다.
도 11은 본 발명의 실시예에 따른 데이터 출력 버퍼의 디-엠파시스 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 실시예에 따도 른 데이터 출력 버퍼의 엠파시스 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 실시예에 따라 엠파시스 및 디-엠파시스가 적용된 출력 데이터를 설명하기 위한 도면이다.
도 14는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(Memory System; 1000)은 호스트(Host; 2000)의 요청에 따라 데이터를 저장하거나 저장된 데이터를 출력하거나 삭제할 수 있다.
메모리 시스템(1000)은 데이터가 저장되는 메모리 장치(Memory Device; 1100)와, 메모리 시스템(1000)의 동작에 필요한 데이터를 일시 저장하기 위한 버퍼 메모리(Buffer Memory; 1300), 그리고 호스트(2000)의 제어에 따라 메모리 장치(1100) 및 버퍼 메모리(1300)를 제어하는 메모리 컨트롤러(Memory Controller; 1200)를 포함할 수 있다.
호스트(2000)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(1000)과 통신할 수 있다.
메모리 장치(1100)는 전원 공급이 차단되면 데이터가 소멸되는 휘발성 메모리 장치(Volatile Memory Device) 또는 전원 공급이 차단되더라도 데이터가 유지되는 비휘발성 메모리 장치(Non-volatile memory Device)로 구현될 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(1200)의 제어에 따라 프로그램 동작, 리드 동작 또는 소거 동작을 수행할 수 있다. 예를 들면, 프로그램 동작 시, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 커맨드, 어드레스 및 데이터를 입력받고 프로그램 동작을 수행할 수 있다. 리드 동작 시, 메모리 장치(1100)는 메모리 컨트롤러(1200)로부터 커맨드 및 어드레스를 입력받고, 리드된 데이터를 메모리 컨트롤러(1200)로 출력할 수 있다. 이를 위해, 메모리 장치(1100)는 데이터를 입출력하기 위한 입출력 회로를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 시스템(1000)의 동작을 전반적으로 제어하며, 호스트(2000)와 메모리 장치(1100) 사이의 데이터 교환을 제어할 수 있다. 예를 들면, 메모리 컨트롤러(1200)는 호스트(2000)의 요청에 따라 메모리 장치(1100)를 제어하여 데이터를 프로그램(program), 리드(read) 또는 소거(erase)할 수 있다. 또한, 메모리 컨트롤러(1200)는 호스트(2000)로부터 데이터와 논리 어드레스(logical address)를 입력 받고, 논리 어드레스를 메모리 장치(1100) 내에 데이터가 실제 저장될 영역을 가리키는 물리 어드레스(physical address)로 변환할 수 있다. 또한 메모리 컨트롤러(1200)은 논리 어드레스와 물리 어드레스 간의 맵핑(mapping) 관계를 구성하는 물리-논리 어드레스 맵핑 테이블(logical-to-physical address mapping table)을 버퍼 메모리(1300)에 저장할 수 있다.
버퍼 메모리(1300)는 메모리 컨트롤러(1200)의 동작 메모리 또는 캐시 메모리로 사용될 수 있으며, 상술한 정보 외에도 메모리 시스템(1000) 내에서 사용되는 시스템 데이터를 저장할 수 있다. 실시예에 따라, 버퍼 메모리(1300)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), DDR4 SDRAM, LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR) 또는 RDRAM(Rambus Dynamic Random Access Memory)을 포함할 수 있다.
도 2는 도 1의 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(1100)는 휘발성 메모리 장치 또는 비휘발성 메모리 장치로 구현될 수 있고, 도 2에는 비휘발성 메모리 장치가 실시예로써 도시되어 있으나, 본 실시예는 비휘발성 메모리 장치로 제한되지는 않는다.
메모리 장치(1100)는 데이터가 저장되는 메모리 셀 어레이(100)를 포함할 수 있다. 메모리 장치(1100)는 메모리 셀 어레이(100)에 데이터를 저장하기 위한 프로그램 동작(program operation), 저장된 데이터를 출력하기 위한 리드 동작(read operation) 및 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성된 주변 회로들(200)을 포함할 수 있다. 메모리 장치(1100)는 메모리 컨트롤러(도 2의 1200)의 제어에 따라 주변 회로들(200)을 제어하는 제어 로직(300)을 포함할 수 있다.
메모리 셀 어레이(100)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들에는 사용자 데이터(user data) 및 메모리 장치(1100)의 동작에 필요한 다양한 정보가 저장될 수 있다. 메모리 블록들은 2차원 또는 3차원 구조로 구현될 수 있으며, 최근에는 집적도 향상을 위해 3차원 구조의 메모리 블록들이 주로 사용되고 있다. 2차원 구조를 가지는 메모리 블록들은 기판에 평행하게 배열된 메모리 셀들을 포함할 수 있고, 3차원 구조를 가지는 메모리 블록들은 기판에 수직하게 적층된 메모리 셀들을 포함할 수 있다.
주변 회로들(200)은 제어 로직(300)의 제어에 따라 프로그램, 리드 및 소거 동작을 수행하도록 구성될 수 있다. 예를 들면, 주변 회로들(200)은 전압 생성 회로(VOLTAGE GENERATION CIRCUIT; 210), 로우 디코더(ROW DECODER; 220), 페이지 버퍼 그룹(PAGE BUFFER GROUP; 230), 컬럼 디코더(COLUMN DECODER; 240), 입출력 회로(INPUT/OUTPUT CIRCUIT; 250) 및 전류 센싱 회로(CURRENT SENSING CIRCUIT; 260)를 포함할 수 있다.
전압 생성 회로(210)는 제어 로직(300)에서 출력되는 동작 신호(OP_CMD)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들면, 전압 생성 회로(210)는 제어 로직(300)의 제어에 따라, 프로그램 전압, 검증 전압, 패스 전압, 리드 전압, 소거 전압 등의 다양한 전압들을 생성할 수 있다.
로우 디코더(220)는 로우 어드레스(RADD)에 응답하여, 메모리 셀 어레이(100)의 메모리 블록들 중 선택된 메모리 블록에 연결된 로컬 라인들(local lines; LL)에 동작 전압들(Vop)을 전달할 수 있다. 로컬 라인들(LL)은 로컬 워드 라인들(local word lines), 로컬 드레인 셀렉트 라인들(local drain select lines), 로컬 소스 셀렉트 라인들(local source select lines)을 포함할 수 있다. 이 외에도, 로컬 라인들(LL)은 소스 라인(source line)과 같이 메모리 블록에 연결된 다양한 라인들을 포함할 수 있다.
페이지 버퍼 그룹(230)은 메모리 셀 어레이(100)의 메모리 블록들에 연결된 비트 라인들(BL1~BLI)에 연결될 수 있다. 페이지 버퍼 그룹(230)은 비트 라인들(BL1~BLI)에 연결된 다수의 페이지 버퍼들(PB1~PBI)을 포함할 수 있다. 페이지 버퍼들(PB1~PBI)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 페이지 버퍼들(PB1~PBI)은 비트 라인들(BL1~BLI)을 통해 수신된 데이터를 임시로 저장하거나, 리드 또는 검증 동작 시, 비트 라인들(BL1~BLI)의 전압 또는 전류를 센싱(sensing)할 수 있다.
컬럼 디코더(240)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(250)와 페이지 버퍼 그룹(230) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(240)는 데이터 라인들(DL)을 통해 페이지 버퍼들(PB1~PBI)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(250)와 데이터를 주고받을 수 있다.
입출력 회로(250)는 입출력 패드(input/output pad; DQ)를 통해 메모리 컨트롤러(도 2의 1200)로부터 커맨드(CMD), 어드레스(ADD) 및 데이터를 수신받을 수 있고, 리드된 데이터를 입출력 패드(DQ)를 통해 메모리 컨트롤러(1200)로 출력할 수 있다. 예를 들면, 입출력 회로(250)는 메모리 컨트롤러(1200)로부터 수신받은 커맨드(CMD) 및 어드레스(ADD)를 제어 로직(300)에 전달하거나, 데이터(DATA)를 컬럼 디코더(240)와 주고받을 수 있다.
전류 센싱 회로(260)는 리드 동작(read operation) 또는 검증 동작(verify operation)시, 허용 비트(VRY_BIT<#>)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(230)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(300)은 CE#, WE#, RE#, ALE, CLE 및 WP# 패드들을 통해 수신되는 신호들에 응답하여 커맨드(CMD) 및 어드레스(ADD)를 수신받을 수 있다. 제어 로직(300)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_CMD), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트(VRY_BIT<#>)를 출력하여 주변 회로들(200)을 제어할 수 있다. 제어 로직(300)은 패스 신호(PASS) 또는 페일 신호(FAIL)에 응답하여 검증 동작이 패스 또는 페일 되었는지를 판단할 수 있다.
도 3은 본 발명의 실시예에 따른 데이터 출력 버퍼를 설명하기 위한 도면이다.
도 3을 참조하면, 데이터 출력 버퍼(250’)는 입출력 회로(250)에 포함될 수 있다. 예를 들면, 데이터 출력 버퍼(250’)는 컬럼 라인들(도 2의 CL)을 통해 수신되는 데이터(DATA)를 증폭하여 입출력 패드(DQ)를 통해 출력 데이터(DOUT)를 출력할 수 있다. 이를 위해, 데이터 출력 버퍼(250’)는 트리거 제어부(Trigger Controller; TRCON; 500), 제1 풀업 프리 드라이버(Pull-Up Pre Driver; PUPD1; 510), 제1 풀다운 프리 드라이버(Pull-Down Pre Driver; PDPD1; 520), 제2 풀업 프리 드라이버(PUPD2; 530), 제2 풀다운 프리 드라이버(PDPD2; 540), 풀업 메인 드라이버(Pull-Up Main Driver; 550), 풀다운 메인 드라이버(Pull-Down Main Driver; 560), 액티브 인덕터 제어부(Active Inductor Controller; AICON; 570) 및 액티브 인덕터(Active Inductor; AIC; 580)를 포함할 수 있다.
트리거 제어부(500)는 컬럼 라인들(도 2의 CL)로부터 데이터(DATA)를 수신받고, 수신된 데이터에 따라 풀업 펄스(pull-up pulse; D_UP)와 풀다운 펄스(pull-down pulse; D_DN)를 출력할 수 있다. 풀업 펄스(D_UP)는 하이(high) 신호일 수 있고, 풀다운 펄스(D_DN)는 로우(low) 신호일 수 있다.
제1 풀업 프리 드라이버(510)는 풀업 펄스(D_UP)에 응답하여 풀업 데이터를 포함한 제1 풀업 코드(1UC#)를 출력할 수 있다. 예를 들면, 제1 풀업 프리 드라이버(510)는 풀업 펄스(D_UP)를 캘리브레이션(calibration)하여 다수의 비트들로 이루어진 제1 풀업 코드(1UC#)를 출력할 수 있으며, 풀업 펄스(D_UP)와 동일한 레벨을 가지는 풀업 신호를 제1 풀업 코드(1UC#)에 포함시켜 출력할 수 있다. 예를 들면, 제1 풀업 코드(1UC#)는 다수의 비트들로 이루어질 수 있으며, 이 중에서 어느 하나의 비트가 풀업 신호일 수 있고, 나머지 코드들은 캘리브레이션 코드들일 수 있다. 제1 풀업 프리 드라이버(510)는 오프-칩 드라이버(Off-Chip Driver; OCD) 및 온-다이 터미네이션(On-Die Termination; ODT) 회로를 포함할 수 있으며, 이 중에서 어느 하나만 포함할 수도 있다. 예를 들면, 오프-칩 드라이버(OCD)는 풀업 펄스(D_UP)의 레벨에 따라 다수의 비트들로 이루어진 제1 풀업 코드(1UC#)를 출력할 수 있다. 온-다이 터미네이션(ODT) 회로는 제1 풀업 코드(1UC#)가 출력되는 라인들(lines) 또는 핀들(pins)의 저항을 미리 설정된 레벨로 조절하여 제1 풀업 코드(1UC#)를 캘리브레이션(calibration)할 수 있다.
제1 풀다운 프리 드라이버(520)는 풀다운 펄스(D_DN)에 응답하여 제1 풀다운 코드(1DC#)를 출력할 수 있다. 예를 들면, 제1 풀다운 프리 드라이버(520)는 풀다운 펄스(D_DN)를 캘리브레이션(calibration)하여 다수의 비트들로 이루어진 제1 풀다운 코드(1DC#)를 출력할 수 있으며, 풀다운 펄스(D_DN)와 동일한 레벨을 가지는 풀다운 신호를 제1 풀다운 코드(1DC#)에 포함시켜 출력할 수 있다. 예를 들면, 제1 풀다운 코드(1DC#)는 다수의 비트들로 이루어질 수 있으며, 이 중에서 어느 하나의 비트가 풀다운 신호일 수 있고, 나머지 코드들은 캘리브레이션 코드들일 수 있다. 예를 들면, 제1 풀다운 프리 드라이버(520)는 풀다운 펄스(D_DN)를 캘리브레이션(calibration)하여 다수의 비트들로 이루어진 제1 풀다운 코드(1DC#)를 출력할 수 있다. 제1 풀다운 프리 드라이버(520)는 오프-칩 드라이버(Off-Chip Driver; OCD) 및 온-다이 터미네이션(On-Die Termination; ODT) 회로를 포함할 수 있으며, 이 중에서 어느 하나만 포함할 수도 있다. 예를 들면, 오프-칩 드라이버(OCD)는 풀다운 펄스(D_DN)의 레벨에 따라 다수의 비트들로 이루어진 제1 풀다운 코드(1DC#)를 출력할 수 있다. 온-다이 터미네이션(ODT) 회로는 제1 풀다운 코드(1DC#)가 출력되는 라인들(lines) 또는 핀들(pins)의 저항을 미리 설정된 레벨로 조절하여 제1 풀다운 코드(1DC#)를 캘리브레이션(calibration)할 수 있다.
제2 풀업 프리 드라이버(530)는 제1 풀업 코드(1UC#)에 응답하여 풀업 데이터(PU_DATA) 및 제2 풀업 코드(2UC#)를 출력할 수 있다. 출력 데이터(DOUT)의 하이(high) 레벨을 결정하는 풀업 데이터(PU_DATA)는 풀업 신호의 반전 데이터로써 출력될 수 있으며, 수신된 풀업 신호의 스윙 폭(swing width)을 그대로 반영하여 출력될 수 있다. 예를 들면, 제2 풀업 프리 드라이버(530)는 수신된 풀업 신호가 하이(high)이면 로우(low)의 풀업 데이터(PU_DATA)를 출력할 수 있고, 수신된 데이터(DATA)가 로우(low)이면 하이(high)의 풀업 데이터(PU_DATA)를 출력할 수 있다. 제2 풀업 코드(2UC#)는 수신된 제1 풀업 코드(1UC#)에 포함된 캘리브레이션 코드를 다시 캘리브레이션하여 출력될 수 있다. 예를 들면, 제2 풀업 프리 드라이버(530)는 미리 설정된 신호 강도에 따라 제1 풀업 코드(1UC#)에 포함된 캘리브레이션 코드의 레벨을 보정하여 제2 풀업 코드(2UC#)를 출력할 수 있다. 예를 들면, 제2 풀업 코드(2UC#)는 제1 풀업 코드(1UC#)와 신호의 세기에 차이가 있을 수 있으나, 서로 동일한 데이터로 이루어질 수 있다.
제2 풀다운 프리 드라이버(540)는 제1 풀다운 코드(1DC#)에 응답하여 풀다운 데이터(PD_DATA) 및 제2 풀다운 코드(2DC#)를 출력할 수 있다. 출력 데이터(DOUT)의 로우(low) 레벨을 결정하는 풀다운 데이터(PD_DATA)는 풀다운 신호의 반전 데이터로써 출력될 수 있으며, 수신된 풀다운 신호의 스윙 폭(swing width)을 그대로 반영하여 출력될 수 있다. 예를 들면, 제2 풀다운 프리 드라이버(540)는 수신된 풀다운 신호가 하이(high)이면 로우(low)의 풀다운 데이터(PD_DATA)를 출력할 수 있고, 수신된 데이터(DATA)가 로우(low)이면 하이(high)의 풀다운 데이터(PD_DATA)를 출력할 수 있다. 제2 풀다운 코드(2DC#)는 수신된 제1 풀다운 코드(1DC#)에 포함된 캘리브레이션 코드를 다시 캘리브레이션하여 출력될 수 있다. 예를 들면, 제2 풀다운 프리 드라이버(540)는 미리 설정된 신호 강도에 따라 제1 풀다운 코드(1DC#)에 포함된 캘리브레이션 코드의 레벨을 보정하여 제2 풀다운 코드(2DC#)를 출력할 수 있다. 예를 들면, 제2 풀다운 코드(2DC#)는 제1 풀다운 코드(1DC#)와 신호의 세기에 차이가 있을 수 있으나, 서로 동일한 데이터로 이루어질 수 있다.
풀업 메인 드라이버(550)는 풀업 데이터(PU_DATA) 및 제2 풀업 코드(2UC#)에 응답하여 하이(high) 데이터를 출력 데이터(DOUT)로써 입출력 패드(DQ)로 출력할 수 있다. 예를 들면, 풀업 메인 드라이버(550)는 로우(low)의 풀업 데이터(PU_DATA)가 수신되면 하이(high)의 출력 데이터(DOUT)를 입출력 패드(DQ)로 출력할 수 있다. 예를 들면, 풀업 메인 드라이버(550)는 하이(high)의 풀업 데이터(PU_DATA)가 수신되면 출력 데이터(DOUT)를 출력하지 않는다. 즉, 풀업 메인 드라이버(550)가 출력 데이터(DOUT)데이터를 출력하지 않을 때에는, 풀업 메인 드라이버(550)의 출력 노드는 플로팅(floating) 될 수 있다.
풀다운 메인 드라이버(560)는 풀다운 데이터(PD_DATA) 및 제2 풀다운 코드(2DC#)에 응답하여 로우(low) 데이터를 출력 데이터(DOUT)로써 입출력 패드(DQ)로 출력할 수 있다. 예를 들면, 풀다운 메인 드라이버(560)는 하이(high)의 풀다운 데이터(PD_DATA)가 수신되면 로우(low) 출력 데이터(DOUT)를 입출력 패드(DQ)로 출력할 수 있다. 예를 들면, 풀다운 메인 드라이버(560)는 로우(low)의 풀다운 데이터(PD_DATA)가 수신되면 출력 데이터(DOUT)를 출력하지 않는다. 즉, 풀다운 메인 드라이버(560)가 데이터를 출력하지 않을 때에는, 풀다운 메인 드라이버(560)의 출력 노드는 플로팅(floating) 될 수 있다.
액티브 인덕터 제어부(570)는 데이터(DATA)가 풀업 또는 풀다운되는 구간을 감지하여 인덕터 활성 전압(Vidt)을 선택적으로 출력할 수 있다. 액티브 인덕터 제어부(570)는 제1 풀업 코드(1UC#), 제1 풀다운 코드(1DC#), 풀업 펄스(D_UP) 및 풀다운 펄스(D_DN)에 응답하여 인덕터 활성 전압(Vidt)을 선택적으로 출력할 수 있다. 예를 들면, 액티브 인덕터 제어부(570)는 데이터(DATA)의 폴링(falling) 구간에서 인덕터 활성 전압(Vidt)을 출력할 수 있고, 데이터(DATA)의 라이징(rising) 구간에서는 인덕터 활성 전압(Vidt)을 출력하지 않을 수 있다.
액티브 인덕터(580)는 인덕터 활성 전압(Vidt)에 응답하여 인덕터 제어 신호(Con_S)를 출력하여 디-엠파시스(de-emphasis) 동작을 선택적으로 수행할 수 있다. 엠파시스(emphasis) 동작은 출력 데이터(DOUT)의 세기(strength)를 증가시키는 동작이고, 디-엠파시스(de-emphasis) 동작은 출력 데이터(DOUT)의 세기(strength)를 감소시키는 동작을 의미한다. 본 실시예에서는 인덕터 활성 전압(Vidt)의 출력을 제어함으로써, 출력 데이터(DOUT)의 폴링(falling) 구간에서 디-엠파시스(de-emphasis) 동작이 수행될 수 있고, 출력 데이터(DOUT)의 라이징(rising) 구간에서는 엠파시스(emphasis) 동작이 수행될 수 있다.
도 4는 도 3의 액티브 인덕터 제어부(active inductor controller)를 구체적으로 설명하기 위한 회로도이다.
도 4를 참조하면, 액티브 인덕터 제어부(570)는 제1 풀업 코드(1UC#), 제1 풀다운 코드(1DC#), 풀업 펄스(D_UP) 및 풀다운 펄스(D_DN)에 응답하여 인덕터 활성 전압(Vidt)을 선택적으로 출력할 수 있다. 액티브 인덕터 제어부(570)는 데이터(DATA)의 폴링(falling) 구간에서 인덕터 활성 전압(Vidt)을 출력할 수 있고, 데이터(DATA)의 라이징(rising) 구간에서는 인덕터 활성 전압(Vidt)을 출력하지 않을 수 있다.
액티브 인덕터 제어부(570)는 제1 및 제2 인버터들(inverters; IN1, IN2), 제1 및 제2 앤드 게이트들(AND gates; AG1, AG2) 및 오어 게이트(OR gate; OG)를 포함할 수 있다. 제1 인버터(IN1)는 제1 풀다운 코드(1DC#)를 반전시켜 제1 반전 풀다운 코드(1DCb#)를 출력할 수 있다. 제2 인버터(IN2)는 제1 풀업 코드(1UC#)를 반전시켜 제1 반전 풀업 코드(1UCb#)를 출력할 수 있다. 제1 앤드 게이트(AG1)는 제1 반전 풀다운 코드(1DCb#)와 풀업 펄스(D_UP)에 응답하여 제1 검출 신호(1TS#)를 출력할 수 있다. 제2 앤드 게이트(AG2)는 제1 반전 풀업 코드(1UCb#)와 풀다운 펄스(D_DN)에 응답하여 제2 검출 신호(2TS#)를 출력할 수 있다. 오어 게이트(OG)는 제1 및 제2 검출 신호들(1TS#, 2TS#)에 응답하여 인덕터 활성 전압(Vidt)을 출력할 수 있다.
상술한 회로의 동작을 설명하면 다음과 같다.
제1 인버터(IN1)가 제1 풀다운 코드(1DC#)를 반전시켜 제1 반전 풀다운 코드(1DCb#)를 출력하므로, 제1 반전 풀다운 코드(1DCb#)는 풀업 펄스(D_UP)와 동일한 레벨을 가질 수 있다. 여기서, 제1 풀다운 코드(1DC#)는 풀업 펄스(D_UP)에 응답하여 제1 풀업 프리 드라이버(도 3의 510)에서 출력되는 코드이므로 풀업 펄스(D_UP)와 시간 지연(time delay) 차이가 있을 수 있다. 따라서, 회로에서 시간 지연 차이가 없다고 가정하면 제1 반전 풀다운 코드(1DCb#)와 풀업 펄스(D_UP)는 항상 동일한 신호일 수 있으나, 회로의 물리적, 전기적 특성으로 인해 시간 지연 차이가 발생한다. 따라서, 제1 반전 풀다운 코드(1DCb#)는 약간의 시간 지연 이후에 풀업 펄스(D_UP)와 동일해질 수 있다. 제1 반전 풀다운 코드(1DCb#)와 풀업 펄스(D_UP)에 응답하여 제1 검출 신호(1TS#)를 출력하는 제1 앤드 게이트(AG1)의 진리표는 다음의 ‘표 1’과 같다.
1DCb# D_UP 1TS
0 0 0
0 1 0
1 0 0
1 1 1
‘표 1’을 참조하면, 제1 앤드 게이트(AG1)는 제1 반전 풀다운 코드(1DCb#)와 풀업 펄스(D_UP)가 모두 ‘1’일 때에만 ‘1’의 제1 검출 신호(1TS#)를 출력하고, 이외의 모든 경우에는 ‘0’의 제1 검출 신호(1TS#)를 출력할 수 있다.
제2 앤드 게이트(AG2)는 제1 앤드 게이트(AG1)와 동일하게 구성되고 입력 신호들과 출력 신호만 상이하므로, 제2 앤드 게이트(AG2)의 진리표는 다음의 ‘표 2’와 같다.
1UCb# D_DN 2TS
0 0 0
0 1 0
1 0 0
1 1 1
‘표 2’를 참조하면, 제2 앤드 게이트(AG2)는 제1 반전 풀업 코드(1UCb#)와 풀다운 펄스(D_DN)가 모두 ‘1’일 때에만 ‘1’의 제2 검출 신호(2TS#)를 출력하고, 이외의 모든 경우에는 ‘0’의 제2 검출 신호(2TS#)를 출력할 수 있다.
오어 게이트(OG)는 제1 및 제2 검출 신호들(1TS#, 2TS#)에 응답하여 인덕터 활성 전압(Vidt)을 출력하므로, 오어 게이트(OG)의 진리표는 다음의 ‘표 3’과 같다.
1TS# 2TS# Vidt
0 0 0
0 1 1
1 0 1
1 1 1
‘표 3’을 참조하면, 오어 게이트(OG)는 제1 및 제2 검출 신호들(1TS#, 2TS#) 중 적어도 하나의 신호가 '1'일 때 인덕터 활성 전압(Vidt)을 출력하고, 제1 및 제2 검출 신호들(1TS#, 2TS#)이 '0'일 때에는 인덕터 활성 전압(Vidt)을 출력하지 않는다.
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도 5는 도 3의 액티브 인덕터를 구체적으로 설명하기 위한 회로도이다.
도 5를 참조하면, 액티브 인덕터(580)는 인덕터 활성 전압(Vidt)에 따라 출력 데이터(DOUT)에 대한 엠파시스(emphasis) 또는 디-엠파시스(de-emphasis) 동작이 수행될 수 있도록 인덕터 제어 신호(Con_S)를 출력할 수 있다. 구체적으로, 엠파시스(emphasis) 동작은 액티브 인덕터(580)에서 수행되지 않고 풀업 메인 드라이버(550)에서 수행될 수 있다. 즉, 액티브 인덕터(580)가 비활성화될 때에는 인덕터 제어 신호(Con_S)가 출력되지 않으며, 이로 인해 엠파시스(emphasis) 동작이 수행될 수 있다. 액티브 인덕터(580)가 활성화될 때에는 로우(low) 레벨의 인덕터 제어 신호(Con_S)가 출력되며, 이로 인해 디-엠파시스(de-emphasis) 동작이 수행될 수 있다. 예를 들면, 인덕터 활성 전압(Vidt)이 액티브 인덕터(580)에 인가되면 액티브 인덕터(580)가 활성화될 수 있고, 인덕터 활성 전압(Vidt)이 액티브 인덕터(580)에 인가되지 않으면 액티브 인덕터(580)가 비활성화될 수 있다.
액티브 인덕터(580)는 다음과 같이 구성될 수 있다.
액티브 인덕터(580)는 저항(RS), 캐패시터(capacitor; CAP) 및 제1 스위칭 트랜지스터(TR1)를 포함할 수 있다.
저항(RS)은 인덕터 활성 전압(Vidt)이 인가되는 단자와 제1 노드(ND1) 사이에 연결될 수 있고, 캐패시터(CAP)는 제1 노드(ND1)와 제2 노드(ND2) 사이에 연결될 수 있다. 제2 노드(ND2)는 접지 단자(VSS)에 연결될 수 있다. 제1 스위칭 트랜지스터(TR1)는 NMOS 트랜지스터로 구현될 수 있다. 제1 스위칭 트랜지스터(TR1)는 입출력 단자(DQ)와 제2 노드(ND2) 사이에 연결되고, 제1 노드(ND1)의 전압에 응답하여 턴온(turn on) 또는 턴오프(turn off)될 수 있다.
도 6은 데이터의 지연(delay)을 설명하기 위한 도면이다.
도 6을 참조하면, 제1 풀업 프리 드라이버(510)는 풀업 펄스(D_UP)에 응답하여 제1 풀업 코드(1UC#)를 출력할 수 있고, 제1 풀다운 프리 드라이버(520)는 풀다운 펄스(D_DN)에 응답하여 제1 풀다운 코드(1DC#)를 출력할 수 있다.
회로의 물리적(physical), 전기적(electrical) 특성상 제1 풀업 프리 드라이버(510)는 풀업 펄스(D_UP)가 인가되는 시점(61)에 제1 풀업 코드(1UC#)를 즉시 출력할 수 없으므로, 제1 지연 시간(DEL1) 이후의 시점(62)에 제1 풀업 코드(1UC#)를 출력할 수 있다.
제1 풀다운 프리 드라이버(520)도 제1 풀업 프리 드라이버(510)처럼 회로의 물리적(physical), 전기적(electrical) 특성상 풀다운 펄스(D_DN)가 인가되는 시점(63)에 제1 풀다운 코드(1DC#)를 즉시 출력할 수 없으므로, 제2 지연 시간(DEL2) 이후의 시점(64)에 제1 풀다운 코드(1DC#)를 출력할 수 있다.
도 7은 도 3의 제2 풀업 프리 드라이버를 구체적으로 설명하기 위한 도면이다.
도 7을 참조하면, 제2 풀업 프리 드라이버(530)는 풀업 반전 회로(PU Reverse Circuit; 531) 및 풀업 코드 생성부(PU Code Generator; 532)를 포함할 수 있다.
풀업 반전 회로(531)는 제1 풀업 코드(1UC#)에 포함된 풀업 신호를 반전시켜 풀업 데이터(PU_DATA)를 출력할 수 있다. 예를 들면, 풀업 반전 회로(531)는 하이(high)의 풀업 신호가 수신되면 로우(low)의 풀업 데이터(PU_DATA)를 출력할 수 있고, 로우(low)의 풀업 신호가 수신되면 하이(high)의 풀업 데이터(PU_DATA)를 출력할 수 있다.
풀업 코드 생성부(532)는 제1 풀업 코드(1UC#)에 포함된 캘리브레이션 코드에 따라 풀업 데이터(PU_DATA)를 보상하기 위한 제2 풀업 코드(2UC#)를 출력할 수 있다. 예를 들면, 풀업 코드 생성부(532)는 제1 풀업 코드(1UC#)에 포함된 캘리브레이션 코드의 스윙 폭(width)이 기준 폭보다 작으면 스윙 폭을 증가시키기 위한 제2 풀업 코드(2UC#)를 출력할 수 있고, 제1 풀업 코드(1UC#)에 포함된 캘리브레이션 코드의 스윙 폭(width)이 기준 폭보다 크면 스윙 폭을 감소시키기 위한 제2 풀업 코드(2UC#)를 출력할 수 있다. 또한, 풀업 코드 생성부(532)는 수신된 제1 풀업 코드(1UC#)에 포함된 캘리브레이션 코드의 스윙 폭(width)과 기준 폭 간의 차이에 따라 제2 풀업 코드(2UC#)에 포함되는 ‘0’ 및 ‘1’ 비트들의 개수를 조절할 수도 있다. 예를 들면, 풀업 코드 생성부(532)는 제1 풀업 코드(1UC#)에 포함된 캘리브레이션 코드에 따라 ‘0’ 및 ‘1’ 비트들을 조합하여 제2 풀업 코드(2UC#)를 출력할 수 있다.
도 8은 도 3의 제2 풀다운 프리 드라이버를 구체적으로 설명하기 위한 도면이다.
도 8을 참조하면, 제2 풀다운 프리 드라이버(540)는 풀다운 반전 회로(PD Reverse Circuit; 541) 및 다운 코드 생성부(PD Code Generator; 542)를 포함할 수 있다.
풀다운 반전 회로(541)는 제1 풀다운 코드(1DC#)에 포함된 풀다운 신호를 반전시켜 풀다운 데이터(PD_DATA)를 출력할 수 있다. 예를 들면, 풀다운 반전 회로(541)는 하이(high)의 풀다운 신호가 수신되면 로우(low)의 풀다운 데이터(PD_DATA)를 출력할 수 있고, 로우(low)의 풀다운 신호가 수신되면 하이(high)의 풀다운 데이터(PD_DATA)를 출력할 수 있다.
다운 코드 생성부(542)는 제1 풀다운 코드(1DC#)에 포함된 캘리브레이션 코드에 따라 풀다운 데이터(PD_DATA)를 보상하기 위한 제2 풀다운 코드(2DC#)를 출력할 수 있다. 예를 들면, 다운 코드 생성부(542)는 제1 풀다운 코드(1DC#)에 포함된 캘리브레이션 코드의 스윙 폭(width)이 기준 폭보다 작으면 스윙 폭을 증가시키기 위한 제2 풀다운 코드(2DC#)를 출력할 수 있고, 제1 풀다운 코드(1DC#)에 포함된 캘리브레이션 코드의 스윙 폭(width)이 기준 폭보다 크면 스윙 폭을 감소시키기 위한 제2 풀다운 코드(2DC#)를 출력할 수 있다. 또한, 다운 코드 생성부(542)는 수신된 제1 풀다운 코드(1DC#)에 포함된 캘리브레이션 코드의 스윙 폭(width)과 기준 폭 간의 차이에 따라 제2 풀다운 코드(2DC#)에 포함되는 ‘0’ 및 ‘1’ 비트들의 개수를 조절할 수도 있다. 예를 들면, 다운 코드 생성부(542)는 제1 풀다운 코드(1DC#)에 포함된 캘리브레이션 코드에 따라 ‘0’ 및 ‘1’ 비트들을 조합하여 제2 풀다운 코드(2DC#)를 출력할 수 있다.
도 9는 도 3의 풀업 메인 드라이버를 구체적으로 설명하기 위한 도면이다.
도 9를 참조하면, 풀업 메인 드라이버(550)는 메인 풀업 회로(main pull-up circuit; 551) 및 서브 풀업 회로(sub pull-up circuit; 552)를 포함할 수 있다. 메인 풀업 회로(551)와 서브 풀업 회로(552)는 전원 전압(VCC) 단자와 입출력 패드(DQ) 사이에서 서로 직렬로 연결될 수 있다. 예를 들면, 메인 풀업 회로(551)는 전원 전압(VCC) 단자와 서브 풀업 회로(552) 사이에 연결될 수 있고, 서브 풀업 회로(552)는 메인 풀업 회로(551)와 입출력 패드(DQ) 사이에 연결될 수 있다. 서브 풀업 회로(552)와 입출력 패드(DQ) 사이에 저항(553)이 더 연결될 수도 있다.
메인 풀업 회로(551)는 PMOS 트랜지스터(P1)로 구현될 수 있다. PMOS 트랜지스터(P1)는 풀업 데이터(PU_DATA)에 따라 턴온(turn on) 또는 턴오프(turn off)될 수 있다. 예를 들면, PMOS 트랜지스터(P1)는 로우(low)의 풀업 데이터(PU_DATA)가 수신되면 턴온될 수 있고, 하이(high)의 풀업 데이터(PU_DATA)가 수신되면 턴오프될 수 있다.
서브 풀업 회로(552)는 다수의 NMOS 트랜지스터들(TU1~TUk; k는 양의 정수)을 포함할 수 있다. NMOS 트랜지스터들(TU1~TUk)은 메인 풀업 회로(551)와 입출력 패드(DQ) 사이에서 서로 병렬로 연결될 수 있다. NMOS 트랜지스터들(TU1~TUk) 각각은 제2 풀업 코드(2UC<1>~2UC<k>) 각각에 응답하여 턴온 또는 턴오프될 수 있다. 동일한 게이트 전압 레벨에 대하여 NMOS 트랜지스터를 흐르는 전류량이 PMOS 트랜지스터를 흐르는 전류량보다 더 많다. 따라서, 서브 풀업 회로(552)를 NMOS 트랜지스터들(TU1~TUk)로 구현하면, 서브 풀업 회로(552)를 동작시키는 게이트 전압을 낮추면서 전류량을 증가시킬 수 있다. 이에 따라, 입출력 단자(DQ)에 AC-부스팅(Alternating Current - Boosting; ACB)이 발생할 수 있다. 즉, 하이(H)의 출력 데이터(DOUT)가 출력될 때에는 AC-부스팅(ACB)이 발생하여 엠파시스(emphasis) 동작이 수행될 수 있다.
도 10은 도 3의 풀다운 메인 드라이버를 구체적으로 설명하기 위한 도면이다.
도 10을 참조하면, 풀다운 메인 드라이버(560)는 풀다운 데이터(PD_DATA) 및 제2 풀다운 코드(2DC<1>~2DC<k>)에 응답하여 로우(L)의 출력 데이터(DOUT)를 출력할 수 있다. 메인 풀다운 회로(main pull-down circuit; 561) 및 서브 풀다운 회로(sub pull-down circuit; 562)를 포함할 수 있다. 메인 풀다운 회로(561)와 서브 풀다운 회로(562)는 입출력 패드(DQ)와 접지 전압(VSS) 단자와 사이에서 서로 직렬로 연결될 수 있다. 예를 들면, 메인 풀다운 회로(561)는 서브 풀다운 회로(562)와 접지 전압(VSS) 단자 사이에 연결될 수 있고, 서브 풀다운 회로(562)는 입출력 패드(DQ)와 메인 풀다운 회로(561) 사이에 연결될 수 있다. 서브 풀다운 회로(562)와 입출력 패드(DQ) 사이에 저항(563)이 더 연결될 수도 있다.
메인 풀다운 회로(561)는 NMOS 트랜지스터(N1)로 구현될 수 있다. NMOS 트랜지스터(N1)는 풀다운 데이터(PD_DATA)에 따라 턴온(turn on) 또는 턴오프(turn off)될 수 있다. 예를 들면, NMOS 트랜지스터(N1)는 로우(low)의 풀다운 데이터(PD_DATA)가 수신되면 턴오프될 수 있고, 하이(high)의 풀다운 데이터(PD_DATA)가 수신되면 턴온될 수 있다.
서브 풀다운 회로(562)는 다수의 NMOS 트랜지스터들(TU1~TUk; k는 양의 정수)을 포함할 수 있다. NMOS 트랜지스터들(TD1~TDk)은 입출력 패드(DQ)와 메인 풀다운 회로(561) 사이에서 서로 병렬로 연결될 수 있다. NMOS 트랜지스터들(TD1~TDk) 각각은 제2 풀다운 코드(2DC<1>~2DC<k>) 각각에 응답하여 턴온 또는 턴오프될 수 있다.
상술한 회로들에 의한 입출력 단자(DQ)의 엠파시스 및 디-엠파시스 동작을 설명하면 다음과 같다.
도 11은 본 발명의 실시예에 따른 데이터 출력 버퍼의 디-엠파시스 동작을 설명하기 위한 도면이다.
도 11을 참조하면, 데이터 출력 버퍼는 로우(L)의 출력 데이터(DOUT)를 출력할 때에는 액티브 인덕터(580)에 의해 디-엠파시스 동작을 수행할 수 있다. 디-엠파시스 동작이 수행되기 위해서는 액티브 인덕터(580)가 활성화되어야 한다. 액티브 인덕터(580)가 활성화되기 위해서는 인덕터 활성 전압(Vidt)이 하이(H)가 되어야 한다. 예를 들면, 인덕터 활성 전압(Vidt)이 로우(L)에서 하이(H)로 천이되면(12), 제1 노드(ND1)의 전위는 하이(H)가 되므로 제1 스위칭 트랜지스터(TR1)가 턴온(turn on)될 수 있다. 제1 스위칭 트랜지스터(TR1)가 턴온되면, 입출력 단자(DQ)와 접지 전압(VSS) 단자 사이에 전류 패스(current path; 11)가 형성되므로 디-엠파시스 동작(DeE)이 수행될 수 있고, 이로 인해 출력 데이터(DOUT)는 하이 레벨(HL)에서 노말 레벨(NL)로 낮아질 수 있다. 여기서 하이 레벨(HL)은 엠파시스(emphasis) 동작에 의해 노말 레벨(NL)보다 높은 레벨일 수 있다.
도 12는 본 발명의 실시예에 따른 데이터 출력 버퍼의 엠파시스 동작을 설명하기 위한 도면이다.
도 12를 참조하면, 데이터 출력 버퍼는 하이(H)의 출력 데이터(DOUT)를 출력할 때에는 풀업 메인 드라이버(550)에 의해 엠파시스 동작을 수행할 수 있다. 엠파시스 동작이 수행되기 위해서는 액티브 인덕터(580)가 비활성화되어야 한다. 액티브 인덕터(580)가 비활성화되기 위해서는 인덕터 활성 전압(Vidt)이 로우(L)가 되어야 한다. 예를 들면, 인덕터 활성 전압(Vidt)이 하이(H)에서 로우(L)로 천이되면(13), 제1 노드(ND1)의 전위는 로우(L)가 되므로 제1 스위칭 트랜지스터(TR1)가 턴오프(turn off)될 수 있다. 제1 스위칭 트랜지스터(TR1)가 턴오프되면, 입출력 단자(DQ)와 접지 전압(VSS) 단자 사이에 전류 패스(current path; 11)가 차단되므로 풀업 메인 드라이버(550)에 의해 엠파시스 동작이 수행될 수 있고, 이로 인해 AC-부스팅(ACB)이 발생하여 출력 데이터(DOUT)는 로우 레벨(LL)에서 노말 레벨(NL)로 높아질 수 있다. 여기서 로우 레벨(LL)은 노말 레벨(NL)보다 낮은 레벨일 수 있다.
도 13은 본 발명의 실시예에 따라 엠파시스 및 디-엠파시스가 적용된 출력 데이터를 설명하기 위한 도면이다.
도 13을 참조하면, 디-엠파시스 동작(DeE)은 데이터(DATA)의 폴링(falling) 구간에서만 선택적으로 수행될 수 있고, 나머지 구간에서는 엠파시스 동작이 적용되어 AC-부스팅(ACB)이 발생할 수 있다.
예를 들면, 리드 동작 시 리드된 데이터(DATA)가 로우(low)에서 하이(high)로 천이될 때(15)에는, AC-부스팅(ACB)이 발생하도록 인덕터 활성 전압(Vidt)은 로우(low) 상태로 유지될 수 있다. 인덕터 활성 전압(Vidt)이 로우(low)이면 액티브 인덕터(580)가 비활성화되므로, 풀업 메인 드라이버(550)에 의해 엠파시스 동작이 수행될 수 있다. 따라서, 출력 데이터(DOUT)는 하이(high) 레벨로 빠르게 천이될 수 있다.
리드된 데이터(DATA)가 하이(high)에서 로우(low)로 천이될 때(16)에는, 디-엠파시스 동작(DeE)이 수행되도록 인덕터 활성 전압(Vidt)이 하이(high) 레벨로 높아질 수 있다. 이에 따라, 액티브 인덕터(580)가 활성화되므로 입출력 단자(DQ)에 디-엠파시스 동작(DeE)이 수행될 수 있다. 예를 들면, 인덕터 활성 전압(Vidt)은 리드된 데이터(DATA)의 변환 상태에 따라 가변되므로, 출력 데이터(DOUT)가 하이(high)에서 로우(low)로 천이되기 이전에 하이(high) 레벨로 높아질 수 있다. 따라서, 출력 전압(DOUT)은 디-엠파시스 동작(DeE)에 의해 하이(high) 레벨에서 약간 낮아질 수 있고, 리드된 데이터(DATA)에 따라 로우(low)로 낮아질 수 있다. 리드된 데이터(DATA)가 로우(low)로 낮아지면 인덕터 활성 전압(Vidt)은 로우(low)로 유지될 수 있다.
다음 리드된 데이터(DATA)에서도 데이터(DATA)의 라이징 구간(15)에서는 AC-부스팅(ACB)이 발생할 수 있고, 폴링(falling) 구간에(16)에서는 디-엠파시스 동작(DeE)이 수행될 수 있다.
상술한 바와 같이, 데이터(DATA)의 출력 동작 시, 엠파시스 동작과 디-엠파시스 동작을 선택적으로 적용함으로써, 데이터(DATA)가 하이(high) 레벨과 로우(low) 레벨 사이에서 풀 스윙(full swing)할 수 있다.
도 14는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 14를 참조하면, 메모리 시스템(Memory System; 30000)은 이동 전화기(cellular phone), 스마트폰(smart phone), 태블릿(tablet) PC, PDA(personal digital assistant) 또는 무선 통신 장치로 구현될 수 있다.
메모리 시스템(30000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다. 메모리 컨트롤러(1200)는 호스트(2200)의 제어에 따라 메모리 장치(1100)의 데이터 액세스 동작, 예컨대 프로그램(program) 동작, 소거(erase) 동작 또는 리드(read) 동작 등을 제어할 수 있다.
메모리 장치(1100)에 프로그램된 데이터는 메모리 컨트롤러(1200)의 제어에 따라 디스플레이(Display; 3200)를 통하여 출력될 수 있다.
무선 송수신기(RADIO TRANSCEIVER; 3300)는 안테나(ANT)를 통하여 무선 신호를 주고받을 수 있다. 예컨대, 무선 송수신기(3300)는 안테나(ANT)를 통하여 수신된 무선 신호를 호스트에서 처리(process)될 수 있는 신호로 변경할 수 있다. 따라서, 호스트는 무선 송수신기(3300)로부터 출력된 신호를 처리(process)하고 처리(process)된 신호를 메모리 컨트롤러(1200) 또는 디스플레이(3200)로 전송할 수 있다. 메모리 컨트롤러(1200)는 호스트(2200)에 의하여 처리(process)된 신호를 메모리 장치(1100)에 전송할 수 있다. 또한, 무선 송수신기(3300)는 호스트로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(ANT)를 통하여 외부 장치로 출력할 수 있다. 입력 장치(Input Device; 3400)는 호스트의 동작을 제어하기 위한 제어 신호 또는 호스트에 의하여 처리(process)될 데이터를 입력할 수 있는 장치로서, 터치 패드(touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad) 또는 키보드로 구현될 수 있다. 호스트는 메모리 컨트롤러(1200)로부터 출력된 데이터, 무선 송수신기(3300)로부터 출력된 데이터, 또는 입력 장치(3400)로부터 출력된 데이터가 디스플레이(3200)를 통하여 출력될 수 있도록 디스플레이(3200)의 동작을 제어할 수 있다.
도 15는 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 시스템(Memory System; 40000)은 PC(personal computer), 태블릿(tablet) PC, 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.
메모리 시스템(40000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.
호스트는 입력 장치(Input Device; 4200)를 통하여 입력된 데이터에 따라 메모리 장치(1100)에 저장된 데이터를 디스플레이(Display; 4300)를 통하여 출력할 수 있다. 예컨대, 입력 장치(4200)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
호스트는 메모리 시스템(40000)의 전반적인 동작을 제어할 수 있고 메모리 컨트롤러(1200)의 동작을 제어할 수 있다.
도 16은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 16을 참조하면, 메모리 시스템(Memory System; 50000)은 이미지 처리 장치, 예컨대 디지털 카메라, 디지털 카메라가 부착된 이동 전화기, 디지털 카메라가 부착된 스마트 폰, 또는 디지털 카메라가 부착된 태블릿 PC로 구현될 수 있다.
메모리 시스템(50000)은 메모리 장치(1100)와 상기 메모리 장치(1100)의 데이터 처리 동작, 예컨대 프로그램 동작, 소거 동작 또는 리드 동작을 제어할 수 있는 메모리 컨트롤러(1200)를 포함할 수 있다.
메모리 시스템(50000)의 이미지 센서(Image Sensor; 5200)는 광학 이미지를 디지털 신호들로 변환할 수 있고, 변환된 디지털 신호들은 호스트로 전송될 수 있다. 호스트의 제어에 따라, 상기 변환된 디지털 신호들은 디스플레이(Display; 5300)를 통하여 출력되거나 메모리 컨트롤러(1200)를 통하여 메모리 장치(1100)에 저장될 수 있다. 또한, 메모리 장치(1100)에 저장된 데이터는 호스트의 제어에 따라 디스플레이(5300)를 통하여 출력될 수 있다.
도 17은 도 1에 도시된 메모리 장치를 포함하는 메모리 시스템의 다른 실시 예를 설명하기 위한 도면이다.
도 17을 참조하면, 메모리 시스템(Memory System)은 호스트(2200) 및 메모리 카드(Memory Card; 70000)를 포함할 수 있다.
메모리 카드(70000)는 스마트 카드(smart card)로 구현될 수 있다. 메모리 카드(70000)는 메모리 장치(1100), 메모리 컨트롤러(1200) 및 카드 인터페이스(Card Interface; 7100)를 포함할 수 있다.
메모리 컨트롤러(1200)는 메모리 장치(1100)와 카드 인터페이스(7100) 사이에서 데이터의 교환을 제어할 수 있다. 실시 예에 따라, 카드 인터페이스(7100)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 또한, 카드 인터페이스(7100)는 호스트(HOST; 2000)의 프로토콜에 따라 호스트(2200)와 메모리 컨트롤러(1200) 사이에서 데이터 교환을 인터페이스 할 수 있다. 실시 예에 따라 카드 인터페이스(7100)는 USB(Universal Serial Bus) 프로토콜, IC(InterChip)-USB 프로토콜을 지원할 수 있다. 여기서, 카드 인터페이스(7100)는 호스트(2200)가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 상기 하드웨어에 탑재된 소프트웨어 또는 신호 전송 방식을 의미할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
1000: 메모리 시스템 1100: 메모리 장치
1200: 메모리 컨트롤러 1300: 버퍼 메모리
250’: 데이터 출력 버퍼 500: 트리거 제어부
510: 제1 풀업 프리 드라이버
520: 제1 풀다운 프리 드라이버
530: 제2 풀업 프리 드라이버
540: 제2 풀다운 프리 드라이버
550: 풀업 메인 드라이버
560: 풀다운 메인 드라이버
570: 액티브 인덕터 제어부
580: 액티브 인덕터

Claims (20)

  1. 데이터에 따라 엠파시스(emphasis) 동작을 수행하여 하이(high)의 출력 데이터를 입출력 단자를 통해 출력하는 풀업 메인 드라이버;
    상기 데이터에 따라 로우(low)의 상기 출력 데이터를 상기 입출력 단자를 통해 출력하는 풀다운 메인 드라이버;
    상기 데이터의 풀업 또는 풀다운 구간을 감지하여 인덕터 활성 전압을 선택적으로 출력하는 액티브 인덕터 제어부;
    상기 인덕터 활성 전압에 응답하여 상기 입출력 단자에 대한 디-엠파시스(de-emphasis) 동작을 선택적으로 수행하는 액티브 인덕터;
    상기 데이터에 따라 풀업 펄스(pull-up pulse) 및 풀다운 펄스(pull-down pulse)를 출력하는 트리거 제어부;
    상기 풀업 펄스를 캘리브레이션하여 제1 풀업 코드를 출력하는 제1 풀업 프리 드라이버(Pull-Up Pre Driver);
    상기 풀다운 펄스를 캘리브레이션하여 제1 풀다운 코드를 출력하는 제1 풀다운 프리 드라이버(Pull-Down Pre Driver);
    상기 제1 풀업 코드에 응답하여 상기 출력 데이터의 하이(high) 레벨을 결정하는 풀업 데이터와, 캘리브레이션 코드인 제2 풀업 코드를 출력하는 제2 풀업 프리 드라이버; 및
    상기 제1 풀다운 코드에 응답하여 상기 출력 데이터의 로우(low) 레벨을 결정하는 풀다운 데이터와, 캘리브레이션 코드인 제2 풀다운 코드를 출력하는 제2 풀다운 프리 드라이버;를 포함하는 데이터 출력 버퍼.
  2. 삭제
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 트리거 제어부는,
    상기 데이터에 따라 하이(high) 레벨을 가지는 상기 풀업 펄스를 출력하고, 상기 데이터에 따라 로우(low) 레벨을 가지는 상기 풀다운 펄스를 출력하는 데이터 출력 버퍼.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 제1 풀업 프리 드라이버는,
    상기 풀업 펄스를 캘리브레이션하여 다수의 비트들로 이루어진 상기 제1 풀업 코드를 출력하며, 상기 풀업 펄스와 동일한 레벨을 가지는 풀업 신호를 상기 제1 풀업 코드에 포함시켜 출력하는 데이터 출력 버퍼.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서, 상기 제2 풀업 프리 드라이버는,
    상기 제1 풀업 코드에 포함된 상기 풀업 신호를 반전시켜 상기 풀업 데이터를 출력하는 풀업 반전 회로; 및
    상기 제1 풀업 코드에 포함된 캘리브레이션 코드를 다시 캘리브레이션하여 상기 제2 풀업 코드를 출력하는 풀업 코드 생성부를 포함하는 데이터 출력 버퍼.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 제1 풀다운 프리 드라이버는,
    상기 풀다운 펄스를 캘리브레이션하여 다수의 비트들로 이루어진 상기 제1 풀다운 코드를 출력하며, 상기 풀다운 펄스와 동일한 레벨을 가지는 풀다운 신호를 상기 제1 풀다운 코드에 포함시켜 출력하는 데이터 출력 버퍼.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서, 상기 제2 풀다운 프리 드라이버는,
    상기 제1 풀다운 코드에 포함된 상기 풀다운 신호를 반전시켜 상기 풀다운 데이터를 출력하는 풀다운 반전 회로; 및
    상기 제1 풀다운 코드에 포함된 캘리브레이션 코드를 다시 캘리브레이션하여 상기 제2 풀다운 코드를 출력하는 풀다운 코드 생성부를 포함하는 데이터 출력 버퍼.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 풀업 메인 드라이버는,
    상기 풀업 데이터에 응답하여 전류 패스를 형성하거나 차단하는 메인 풀업 회로; 및
    상기 제2 풀업 코드에 응답하여 전류 패스를 형성하거나 차단하며, 상기 엠파시스 동작을 수행하는 서브 풀업 회로를 포함하는 데이터 출력 버퍼.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 메인 풀업 회로는 상기 풀업 데이터에 응답하여 턴온 또는 턴오프되는 PMOS 트랜지스터를 포함하는 데이터 출력 버퍼.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 서브 풀업 회로는 상기 제2 풀업 코드에 응답하여 각각 동작하며, 상기 메인 풀업 회로와 상기 입출력 단자 사이에서 병렬로 연결된 다수의 NMOS 트랜지스터들을 포함하는 데이터 출력 버퍼.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 풀다운 메인 드라이버는,
    상기 풀다운 데이터에 응답하여 전류 패스를 형성하거나 차단하는 메인 풀다운 회로; 및
    상기 제2 풀다운 코드에 응답하여 전류 패스를 형성하거나 차단하는 서브 풀다운 회로를 포함하는 데이터 출력 버퍼.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 메인 풀다운 회로는 상기 풀다운 데이터에 응답하여 턴온 또는 턴오프되는 NMOS 트랜지스터를 포함하는 데이터 출력 버퍼.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 서브 풀다운 회로는 상기 제2 풀다운 코드에 응답하여 각각 동작하며, 상기 메인 풀다운 회로와 상기 입출력 단자 사이에서 병렬로 연결된 다수의 NMOS 트랜지스터들을 포함하는 데이터 출력 버퍼.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 액티브 인덕터 제어부는,
    상기 제1 풀업 코드, 상기 제1 풀다운 코드, 상기 풀업 펄스 및 상기 풀다운 펄스에 응답하여 상기 인덕터 활성 전압을 출력하는 데이터 출력 버퍼.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서, 상기 액티브 인덕터 제어부는,
    상기 제1 풀다운 코드를 반전시켜 제1 반전 풀다운 코드를 출력하는 제1 인버터;
    상기 제1 풀업 코드를 반전시켜 제1 반전 풀업 코드를 출력하는 제2 인버터;
    상기 제1 반전 풀다운 코드와 상기 풀업 펄스에 응답하여 제1 검출 신호를 출력하는 제1 앤드 게이트(AND gate);
    상기 제1 반전 풀업 코드와 상기 풀다운 펄스에 응답하여 제2 검출 신호를 출력하는 제2 앤드 게이트(AND gate); 및
    상기 제1 및 제2 검출 신호들에 응답하여 상기 인덕터 활성 전압을 출력하는 오어 게이트(OR gate)를 포함하는 데이터 출력 버퍼.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서, 상기 액티브 인덕터는,
    상기 인덕터 활성 전압이 인가되면 상기 디-엠파시스 동작을 수행하여 상기 입출력 단자의 전위를 낮추는 데이터 출력 버퍼.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서, 상기 액티브 인덕터는,
    상기 인덕터 활성 전압이 인가되는 단자와 제1 노드 사이에 연결된 저항;
    상기 제1 노드와 접지 전압 단자 사이에 연결된 캐패시터; 및
    상기 제1 노드의 전압에 응답하여 상기 입출력 단자와 상기 접지 전압 단자 사이를 연결하거나 차단하는 NMOS 트랜지스터를 포함하는 데이터 출력 버퍼.
  18. 풀업 펄스를 캘리브레이션하여 풀업 코드를 출력하는 풀업 프리 드라이버(Pull-Up Pre Driver);
    풀다운 펄스를 캘리브레이션하여 풀다운 코드를 출력하는 풀다운 프리 드라이버(Pull-Down Pre Driver);
    상기 풀업 코드와 상기 풀다운 펄스를 감지하고, 상기 풀다운 코드와 상기 풀업 펄스를 감지하여 인덕터 활성 전압을 선택적으로 출력하는 액티브 인덕터 제어부; 및
    상기 인덕터 활성 전압에 응답하여, 입출력 단자의 전위를 낮추기 위한 디-엠파시스(de-emphasis) 동작을 선택적으로 수행하는 액티브 인덕터를 포함하고,
    상기 액티브 인덕터 제어부는,
    상기 풀업 코드의 반전 코드인 반전 풀업 코드와 상기 풀다운 펄스가 서로 동일한 제1 논리 값의 펄스를 가지거나, 상기 풀다운 코드의 반전 코드인 반전 풀다운 코드와 상기 풀업 펄스가 서로 동일한 상기 제1 논리 값의 펄스를 가질 때 상기 제1 논리 값에 따른 상기 인덕터 활성 전압을 출력하는 데이터 출력 버퍼.
  19. 삭제
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제18항에 있어서, 상기 액티브 인덕터 제어부는,
    상기 풀다운 코드를 반전시켜 상기 반전 풀다운 코드를 출력하는 제1 인버터;
    상기 풀업 코드를 반전시켜 상기 반전 풀업 코드를 출력하는 제2 인버터;
    상기 반전 풀다운 코드와 상기 풀업 펄스에 응답하여 제1 검출 신호를 출력하는 제1 앤드 게이트(AND gate);
    상기 반전 풀업 코드와 상기 풀다운 펄스에 응답하여 제2 검출 신호를 출력하는 제2 앤드 게이트(AND gate); 및
    상기 제1 및 제2 검출 신호들에 응답하여 상기 인덕터 활성 전압을 출력하는 오어 게이트(OR gate)를 포함하는 데이터 출력 버퍼.
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