JP2903885B2 - Ｃｍｏｓ出力バッファ回路 - Google Patents
Ｃｍｏｓ出力バッファ回路Info
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- JP2903885B2 JP2903885B2 JP4207683A JP20768392A JP2903885B2 JP 2903885 B2 JP2903885 B2 JP 2903885B2 JP 4207683 A JP4207683 A JP 4207683A JP 20768392 A JP20768392 A JP 20768392A JP 2903885 B2 JP2903885 B2 JP 2903885B2
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Description
【０００１】
【産業上の利用分野】本発明はＣＭＯＳ出力バッファ回
路、特に、出力機能を有する半導体集積回路に関する。
路、特に、出力機能を有する半導体集積回路に関する。
【０００２】
【従来の技術】ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ
Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）を用いた回路では、その電圧レベルをＥＣＬ（Ｅｍ
ｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）レベルに変
換して外部回路へ出力する場合に、図２に示す従来のＣ
ＭＯＳ出力バッファ回路によれば、入力端子１より入力
される内部回路の信号をインバータ５を介した信号と、
さらにインバータ２２を介した信号を、差動対１９のＭ
ＯＳトランジスタ１４及び１５のそれぞれのゲートに入
力する。また、差動対１９の共通端子は定電圧源１２を
介して低位側電源入力端子２に接続されている。差動対
１９の共通端子の反対側の端子は、オープンドレインに
なった出力用のＰチャネル型ＭＯＳトランジスタ１８
（以下、単にＭＯＳトランジスタ１８と称す）のゲート
と負荷インピーダンス７を介して高位側電源線に、オー
プンドレインになった出力用のＰチャネル型ＭＯＳトラ
ンジスタ１７（以下、単にＭＯＳトランジスタ１７と称
す）のゲートと負荷インピーダンス８を介して高位側電
源線にそれぞれ接続されている。なお、出力用のＭＯＳ
トランジスタ１７，１８のソースは高位側電源線に接続
されている。
Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）を用いた回路では、その電圧レベルをＥＣＬ（Ｅｍ
ｉｔｔｅｒ Ｃｏｕｐｌｅｄ Ｌｏｇｉｃ）レベルに変
換して外部回路へ出力する場合に、図２に示す従来のＣ
ＭＯＳ出力バッファ回路によれば、入力端子１より入力
される内部回路の信号をインバータ５を介した信号と、
さらにインバータ２２を介した信号を、差動対１９のＭ
ＯＳトランジスタ１４及び１５のそれぞれのゲートに入
力する。また、差動対１９の共通端子は定電圧源１２を
介して低位側電源入力端子２に接続されている。差動対
１９の共通端子の反対側の端子は、オープンドレインに
なった出力用のＰチャネル型ＭＯＳトランジスタ１８
（以下、単にＭＯＳトランジスタ１８と称す）のゲート
と負荷インピーダンス７を介して高位側電源線に、オー
プンドレインになった出力用のＰチャネル型ＭＯＳトラ
ンジスタ１７（以下、単にＭＯＳトランジスタ１７と称
す）のゲートと負荷インピーダンス８を介して高位側電
源線にそれぞれ接続されている。なお、出力用のＭＯＳ
トランジスタ１７，１８のソースは高位側電源線に接続
されている。
【０００３】次に、動作について説明する。
【０００４】入力端子１からインバータ５および２２を
介して差動対１９に入力される信号はＣＭＯＳレベルで
ある。差動対１９に接続された出力用のＭＯＳトランジ
スタ１７，１８は、入力信号に対してそれぞれ逆相の信
号で駆動される。
介して差動対１９に入力される信号はＣＭＯＳレベルで
ある。差動対１９に接続された出力用のＭＯＳトランジ
スタ１７，１８は、入力信号に対してそれぞれ逆相の信
号で駆動される。
【０００５】ＭＯＳトランジスタ１４のゲート電位が、
ＭＯＳトランジスタ１５のゲート電位よりも高ければ、
ＭＯＳトランジスタ１５に接続された出力用のＭＯＳト
ランジスタ１７が導通状態となる。
ＭＯＳトランジスタ１５のゲート電位よりも高ければ、
ＭＯＳトランジスタ１５に接続された出力用のＭＯＳト
ランジスタ１７が導通状態となる。
【０００６】また、逆にＭＯＳトランジスタ１５のゲー
ト電位が高ければ、ＭＯＳトランジスタ１４に接続され
た出力用のＭＯＳトランジスタ１８が導通状態となる。
ト電位が高ければ、ＭＯＳトランジスタ１４に接続され
た出力用のＭＯＳトランジスタ１８が導通状態となる。
【０００７】従って、出力用のＭＯＳトランジスタ１７
とＭＯＳトランジスタ１８はそれぞれ導通状態となった
ときに、ＥＣＬレベルの相補信号が得られる。
とＭＯＳトランジスタ１８はそれぞれ導通状態となった
ときに、ＥＣＬレベルの相補信号が得られる。
【０００８】
【発明が解決しようとする課題】この従来のＣＭＯＳ出
力バッファ回路では、差動対１９のＭＯＳトランジスタ
１７，１８を動作させるために相補論理を２つのインバ
ータ５，２２で強制的に生成しているため差動対１９の
ＭＯＳトランジスタ１４，１５の入力ゲートに信号電位
が印加されるまで正相又は逆相の信号伝達経路が異り、
両者の遅延時間に差が生じるという欠点があった。
力バッファ回路では、差動対１９のＭＯＳトランジスタ
１７，１８を動作させるために相補論理を２つのインバ
ータ５，２２で強制的に生成しているため差動対１９の
ＭＯＳトランジスタ１４，１５の入力ゲートに信号電位
が印加されるまで正相又は逆相の信号伝達経路が異り、
両者の遅延時間に差が生じるという欠点があった。
【０００９】また、上記のように構成されているので、
物理的に信号伝達時間を同じにするのが難しく、高速動
作に適さないという欠点があった。
物理的に信号伝達時間を同じにするのが難しく、高速動
作に適さないという欠点があった。
【００１０】本発明の目的は、上述の欠点を除去するこ
とにより、ＣＭＯＳレベルとＥＣＬレベルの変換形態を
有するＣＭＯＳ出力バッファ回路において、正相、逆相
の信号を伝達する回路の差異によって生ずる遅延時間の
差が発生しないＣＭＯＳ出力バッファ回路を提供するこ
とにある。
とにより、ＣＭＯＳレベルとＥＣＬレベルの変換形態を
有するＣＭＯＳ出力バッファ回路において、正相、逆相
の信号を伝達する回路の差異によって生ずる遅延時間の
差が発生しないＣＭＯＳ出力バッファ回路を提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明の特徴は、内部回
路からの信号を第１のインバータと第２のインバータを
直列に介して入力する第１のＭＯＳトランジスタと、前
記第１のインバータの出力を入力する第２のＭＯＳトラ
ンジスタとからなる差動対を有し、前記第１のＭＯＳト
ランジスタの正相出力端はオープンドレインの第１の出
力用ＭＯＳトランジスタのゲートと第１の負荷インピー
ダンス素子の一端とに接続し、前記第２のＭＯＳトラン
ジスタの逆相出力端はオープンドレインの第２の出力用
ＭＯＳトランジスタのゲートと第２の負荷インピーダン
ス素子の一端とに接続するとともに、前記第１及び前記
第２の負荷インピーダンス素子のそれぞれの他端並びに
前記第１及び前記第２の出力用ＭＯＳトランジスタのそ
れぞれのソースを高位側電源線に接続し、前記差動対の
共通端子は定電圧源を介して低位側電源線に接続するＣ
ＭＯＳ出力バッファ回路において、前記内部回路からの
信号を前記第１のインバータを介して第１の極性を有す
る第３のＭＯＳトランジスタと第２の極性を有する第４
のＭＯＳトランジスタのそれぞれのゲートに入力し、且
つ前記第３のＭＯＳトランジスタの出力を前記第１のＭ
ＯＳトランジスタのゲートに、前記第４のＭＯＳトラン
ジスタの出力を前記第２のＭＯＳトランジスタのゲート
にそれぞれ入力し、前記第３のＭＯＳトランジスタと高
位側電源線との間に第３の負荷インピーダンス素子を、
低位側電源線との間に第４の負荷インピーダンス素子を
それぞれ接続し、前記第４のＭＯＳトランジスタと高位
側電源線との間に第５の負荷インピーダンス素子を、低
位側電源線との間に第６の負荷インピーダンス素子をそ
れぞれ接続して構成することにある。
路からの信号を第１のインバータと第２のインバータを
直列に介して入力する第１のＭＯＳトランジスタと、前
記第１のインバータの出力を入力する第２のＭＯＳトラ
ンジスタとからなる差動対を有し、前記第１のＭＯＳト
ランジスタの正相出力端はオープンドレインの第１の出
力用ＭＯＳトランジスタのゲートと第１の負荷インピー
ダンス素子の一端とに接続し、前記第２のＭＯＳトラン
ジスタの逆相出力端はオープンドレインの第２の出力用
ＭＯＳトランジスタのゲートと第２の負荷インピーダン
ス素子の一端とに接続するとともに、前記第１及び前記
第２の負荷インピーダンス素子のそれぞれの他端並びに
前記第１及び前記第２の出力用ＭＯＳトランジスタのそ
れぞれのソースを高位側電源線に接続し、前記差動対の
共通端子は定電圧源を介して低位側電源線に接続するＣ
ＭＯＳ出力バッファ回路において、前記内部回路からの
信号を前記第１のインバータを介して第１の極性を有す
る第３のＭＯＳトランジスタと第２の極性を有する第４
のＭＯＳトランジスタのそれぞれのゲートに入力し、且
つ前記第３のＭＯＳトランジスタの出力を前記第１のＭ
ＯＳトランジスタのゲートに、前記第４のＭＯＳトラン
ジスタの出力を前記第２のＭＯＳトランジスタのゲート
にそれぞれ入力し、前記第３のＭＯＳトランジスタと高
位側電源線との間に第３の負荷インピーダンス素子を、
低位側電源線との間に第４の負荷インピーダンス素子を
それぞれ接続し、前記第４のＭＯＳトランジスタと高位
側電源線との間に第５の負荷インピーダンス素子を、低
位側電源線との間に第６の負荷インピーダンス素子をそ
れぞれ接続して構成することにある。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。図１は本発明の一実施例の構成を示す回路図であ
る。
る。図１は本発明の一実施例の構成を示す回路図であ
る。
【００１３】ＣＭＯＳレベルの内部信号は、入力端子１
よりインバータ５を経て、第３のＮチャネル型ＭＯＳト
ランジスタ１３（以下、単にＭＯＳトランジスタ１３と
称す）と、ＭＯＳトランジスタ１３と逆の伝達特性を有
する第４のＰチャネル型ＭＯＳトランジスタ１６（以
下、単にＭＯＳトランジスタ１６と称す）のゲートに印
加される。
よりインバータ５を経て、第３のＮチャネル型ＭＯＳト
ランジスタ１３（以下、単にＭＯＳトランジスタ１３と
称す）と、ＭＯＳトランジスタ１３と逆の伝達特性を有
する第４のＰチャネル型ＭＯＳトランジスタ１６（以
下、単にＭＯＳトランジスタ１６と称す）のゲートに印
加される。
【００１４】ＭＯＳトランジスタ１３は、インバータ５
によりゲートに印加される電位がＭＯＳトランジスタの
しきい値電圧より高い場合導通状態となり、高位側電源
線２０の電位と低位側電源端子２より供給される電源電
圧のインピーダンスＺ１をもった負荷６と、インピーダ
ンスＺ５をもった負荷１０と、ＭＯＳトランジスタ１３
の導通状態での特性インピーダンスにより分圧された電
位を、差動対１９の入力端子である第１のＭＯＳトラン
ジスタ１４（以下、単にＭＯＳトランジスタ１４と称
す）のゲートに印加する。
によりゲートに印加される電位がＭＯＳトランジスタの
しきい値電圧より高い場合導通状態となり、高位側電源
線２０の電位と低位側電源端子２より供給される電源電
圧のインピーダンスＺ１をもった負荷６と、インピーダ
ンスＺ５をもった負荷１０と、ＭＯＳトランジスタ１３
の導通状態での特性インピーダンスにより分圧された電
位を、差動対１９の入力端子である第１のＭＯＳトラン
ジスタ１４（以下、単にＭＯＳトランジスタ１４と称
す）のゲートに印加する。
【００１５】この時、ＭＯＳトランジスタ１６は、非導
通状態であり、第２のＭＯＳトランジスタ１５（以下、
単にＭＯＳトランジスタ１５と称す）のゲートには、電
圧が印加されない。また、ＭＯＳトランジスタ１４も導
通状態となり差動対１９の相手であるＭＯＳトランジス
タ１５よりインピーダンスが低くなり、差動対１９を流
れる電流は、そのほとんどがＭＯＳトランジスタ１４の
側へ流れるようになる。
通状態であり、第２のＭＯＳトランジスタ１５（以下、
単にＭＯＳトランジスタ１５と称す）のゲートには、電
圧が印加されない。また、ＭＯＳトランジスタ１４も導
通状態となり差動対１９の相手であるＭＯＳトランジス
タ１５よりインピーダンスが低くなり、差動対１９を流
れる電流は、そのほとんどがＭＯＳトランジスタ１４の
側へ流れるようになる。
【００１６】従って、定電圧源１２で供給される電位
が、出力用のＭＯＳトランジスタ１８へ印加され、ＭＯ
Ｓトランジスタ１８が導通状態となり、出力端子４の電
位は高位側電源の電位よりＭＯＳトランジスタ１８の導
通状態の特性インピーダンスによる電位分だけ電圧降下
した論理的ハイレベルを出力する。
が、出力用のＭＯＳトランジスタ１８へ印加され、ＭＯ
Ｓトランジスタ１８が導通状態となり、出力端子４の電
位は高位側電源の電位よりＭＯＳトランジスタ１８の導
通状態の特性インピーダンスによる電位分だけ電圧降下
した論理的ハイレベルを出力する。
【００１７】また、ＭＯＳトランジスタ１７は非導通状
態となり出力端子３は、外部に接続されている電位にな
り論理的ローレベルを出力し、従って相補論理信号を出
力することができる。
態となり出力端子３は、外部に接続されている電位にな
り論理的ローレベルを出力し、従って相補論理信号を出
力することができる。
【００１８】また、ＭＯＳトランジスタ１３が非導通状
態のとき、ＭＯＳトランジスタ１６が導通状態となり、
インピーダンスＺ４をもつ負荷と、インピーダンスＺ６
をもつ負荷と、ＭＯＳトランジスタ１６が導通状態のと
きの特性インピーダンスとにより、電源電圧を分圧され
た電位が、ＭＯＳトランジスタ１５のゲートに印加さ
れ、前述の動作時と逆に差動対１９に流れる電流は、Ｍ
ＯＳトランジスタ１５の側に流れ、出力用のＭＯＳトラ
ンジスタは、ＭＯＳトランジスタ１７の側が導通状態と
なり、出力端子３よりハイレベルを、逆に出力端子４か
らローレベルの相補論理信号を出力することができる。
態のとき、ＭＯＳトランジスタ１６が導通状態となり、
インピーダンスＺ４をもつ負荷と、インピーダンスＺ６
をもつ負荷と、ＭＯＳトランジスタ１６が導通状態のと
きの特性インピーダンスとにより、電源電圧を分圧され
た電位が、ＭＯＳトランジスタ１５のゲートに印加さ
れ、前述の動作時と逆に差動対１９に流れる電流は、Ｍ
ＯＳトランジスタ１５の側に流れ、出力用のＭＯＳトラ
ンジスタは、ＭＯＳトランジスタ１７の側が導通状態と
なり、出力端子３よりハイレベルを、逆に出力端子４か
らローレベルの相補論理信号を出力することができる。
【００１９】ここでは、ＭＯＳトランジスタ１３をＮチ
ャネル型ＭＯＳトランジスタ，ＭＯＳトランジスタ１６
をＰチャネル型ＭＯＳトランジスタとして説明したが、
それぞれ逆の伝達特性になるように入れ替えて構成する
こともできる。
ャネル型ＭＯＳトランジスタ，ＭＯＳトランジスタ１６
をＰチャネル型ＭＯＳトランジスタとして説明したが、
それぞれ逆の伝達特性になるように入れ替えて構成する
こともできる。
【００２０】
【発明の効果】以上説明したように、本発明のＣＭＯＳ
出力バッファ回路は、単相であるＣＭＯＳレベルの論理
信号を相補論理に変換して差動対入力にする場合に、内
部回路からの入力信号を２つの相異なる極性のＭＯＳト
ランジスタのそれぞれのゲートに入力し、且つ両ＭＯＳ
トランジスタとも高位側電源線と低位側電源線との間に
それぞれ負荷インピーダンス素子をもち、それぞれの出
力が差動対を構成するＭＯＳトランジスタの対応するゲ
ートに印加される。
出力バッファ回路は、単相であるＣＭＯＳレベルの論理
信号を相補論理に変換して差動対入力にする場合に、内
部回路からの入力信号を２つの相異なる極性のＭＯＳト
ランジスタのそれぞれのゲートに入力し、且つ両ＭＯＳ
トランジスタとも高位側電源線と低位側電源線との間に
それぞれ負荷インピーダンス素子をもち、それぞれの出
力が差動対を構成するＭＯＳトランジスタの対応するゲ
ートに印加される。
【００２１】すなわち、正相、逆相の信号の伝達経路を
同一の経路とすることにより、出力バッファ回路の入力
端子から出力端子までＥＣＬレベルの正相、逆相とも伝
達遅延時間をほとんど同一にすることができるという効
果を有している。
同一の経路とすることにより、出力バッファ回路の入力
端子から出力端子までＥＣＬレベルの正相、逆相とも伝
達遅延時間をほとんど同一にすることができるという効
果を有している。
【図１】本発明のＣＭＯＳ出力バッファ回路の一実施例
を示す回路図である。
を示す回路図である。
【図２】従来のＣＭＯＳ出力バッファ回路の一例を示す
回路図である。
回路図である。
１ 信号入力端子 ２ 電源入力端子 ３，４ 信号出力端子 ５ インバータ ６〜１１ 負荷インピーダンス素子 １２ 定電圧源 １３ 第１の極性を有する第３のＭＯＳトランジスタ １４ 第１のＭＯＳトランジスタ １５ 第２のＭＯＳトランジスタ １６ 第２の極性を有する第４のＭＯＳトランジスタ １７，１８ 出力用ＭＯＳトランジスタ １９ 差動対 ２０ 高位側電源線 ２１ 低位側電源線
Claims (1)
- 【請求項１】 内部回路からの信号を第１のインバータ
と第２のインバータを直列に介して入力する第１のＭＯ
Ｓトランジスタと、前記第１のインバータの出力を入力
する第２のＭＯＳトランジスタとからなる差動対を有
し、前記第１のＭＯＳトランジスタの正相出力端はオー
プンドレインの第１の出力用ＭＯＳトランジスタのゲー
トと第１の負荷インピーダンス素子の一端とに接続し、
前記第２のＭＯＳトランジスタの逆相出力端はオープン
ドレインの第２の出力用ＭＯＳトランジスタのゲートと
第２の負荷インピーダンス素子の一端とに接続するとと
もに、前記第１及び前記第２の負荷インピーダンス素子
のそれぞれの他端並びに前記第１及び前記第２の出力用
ＭＯＳトランジスタのそれぞれのソースを高位側電源線
に接続し、前記差動対の共通端子は定電圧源を介して低
位側電源線に接続するＣＭＯＳ出力バッファ回路におい
て、前記内部回路からの信号を前記第１のインバータを
介して第１の極性を有する第３のＭＯＳトランジスタと
第２の極性を有する第４のＭＯＳトランジスタのそれぞ
れのゲートに入力し、且つ前記第３のＭＯＳトランジス
タの出力を前記第１のＭＯＳトランジスタのゲートに、
前記第４のＭＯＳトランジスタの出力を前記第２のＭＯ
Ｓトランジスタのゲートにそれぞれ入力し、前記第３の
ＭＯＳトランジスタと高位側電源線との間に第３の負荷
インピーダンス素子を、低位側電源線との間に第４の負
荷インピーダンス素子をそれぞれ接続し、前記第４のＭ
ＯＳトランジスタと高位側電源線との間に第５の負荷イ
ンピーダンス素子を、低位側電源線との間に第６の負荷
インピーダンス素子をそれぞれ接続して構成したことを
特徴とするＣＭＯＳ出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207683A JP2903885B2 (ja) | 1992-08-04 | 1992-08-04 | Ｃｍｏｓ出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4207683A JP2903885B2 (ja) | 1992-08-04 | 1992-08-04 | Ｃｍｏｓ出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661838A JPH0661838A (ja) | 1994-03-04 |
| JP2903885B2 true JP2903885B2 (ja) | 1999-06-14 |
Family
ID=16543850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4207683A Expired - Lifetime JP2903885B2 (ja) | 1992-08-04 | 1992-08-04 | Ｃｍｏｓ出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2903885B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4419892C1 (de) * | 1994-06-07 | 1995-06-01 | Siemens Ag | Schaltungsanordnung zur Pegelumsetzung |
-
1992
- 1992-08-04 JP JP4207683A patent/JP2903885B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0661838A (ja) | 1994-03-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990223 |