JP2978302B2 - 出力バッファ回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】この発明は出力バッファ回路に関
し、特に半導体集積回路装置（ＬＳＩ）のための出力バ
ッファ回路に関する。
し、特に半導体集積回路装置（ＬＳＩ）のための出力バ
ッファ回路に関する。
【０００２】
【従来の技術】図１０は従来の出力バッファ回路の構成
を示す回路図である。この出力バッファ回路は、Ｐチャ
ネル型金属酸化膜半導体電界効果トランジスタ（以下、
Ｐチャネル型ＭＯＳ電界効果トランジスタと称す）およ
びＮチャネル型金属酸化膜半導体電界効果トランジスタ
（以下、Ｎチャネル型ＭＯＳ電界効果トランジスタと称
す）を用いた相補型金属酸化膜半導体（以下、ＣＭＯＳ
と称す）集積回路で広く用いられている。
を示す回路図である。この出力バッファ回路は、Ｐチャ
ネル型金属酸化膜半導体電界効果トランジスタ（以下、
Ｐチャネル型ＭＯＳ電界効果トランジスタと称す）およ
びＮチャネル型金属酸化膜半導体電界効果トランジスタ
（以下、Ｎチャネル型ＭＯＳ電界効果トランジスタと称
す）を用いた相補型金属酸化膜半導体（以下、ＣＭＯＳ
と称す）集積回路で広く用いられている。
【０００３】図１０において、出力バッファ回路１０
は、第１および第２のＣＭＯＳインバータＩ１，Ｉ２を
含む。第１のＣＭＯＳインバータＩ１はＰチャネル型Ｍ
ＯＳ電界効果トランジスタＰ１およびＮチャネル型ＭＯ
Ｓ電界効果トランジスタＮ１を含む。第２のＣＭＯＳイ
ンバータＩ２はＰチャネル型ＭＯＳ電界効果トランジス
タＰ２およびＮチャネル型ＭＯＳ電界効果トランジスタ
Ｎ２を含む。
は、第１および第２のＣＭＯＳインバータＩ１，Ｉ２を
含む。第１のＣＭＯＳインバータＩ１はＰチャネル型Ｍ
ＯＳ電界効果トランジスタＰ１およびＮチャネル型ＭＯ
Ｓ電界効果トランジスタＮ１を含む。第２のＣＭＯＳイ
ンバータＩ２はＰチャネル型ＭＯＳ電界効果トランジス
タＰ２およびＮチャネル型ＭＯＳ電界効果トランジスタ
Ｎ２を含む。
【０００４】トランジスタＰ１は正の電源電位（たとえ
ば＋５Ｖ）を受ける電源端子Ｖｃｃと出力ノードＯ１と
の間に接続され、トランジスタＮ１は接地電位（０Ｖ）
を受ける接地端子Ｇｎｄと出力ノードＯ１との間に接続
される。トランジスタＰ１，Ｎ１のゲートは入力端子Ｉ
Ｎに接続される。トランジスタＰ２は電源端子Ｖｃｃと
出力端子ＯＵＴとの間に接続され、トランジスタＮ２は
接地端子Ｇｎｄと出力端子ＯＵＴとの間に接続される。
トランジスタＰ２，Ｎ２のゲートは出力ノードＯ１に接
続される。
ば＋５Ｖ）を受ける電源端子Ｖｃｃと出力ノードＯ１と
の間に接続され、トランジスタＮ１は接地電位（０Ｖ）
を受ける接地端子Ｇｎｄと出力ノードＯ１との間に接続
される。トランジスタＰ１，Ｎ１のゲートは入力端子Ｉ
Ｎに接続される。トランジスタＰ２は電源端子Ｖｃｃと
出力端子ＯＵＴとの間に接続され、トランジスタＮ２は
接地端子Ｇｎｄと出力端子ＯＵＴとの間に接続される。
トランジスタＰ２，Ｎ２のゲートは出力ノードＯ１に接
続される。
【０００５】ここで、トランジスタＰ１，Ｐ２の基板
（ソース）は電源端子Ｖｃｃに接続され、トランジスタ
Ｎ１，Ｎ２の基板（ソース）は接地端子Ｇｎｄに接続さ
れている。
（ソース）は電源端子Ｖｃｃに接続され、トランジスタ
Ｎ１，Ｎ２の基板（ソース）は接地端子Ｇｎｄに接続さ
れている。
【０００６】入力端子ＩＮは内部回路２に接続される。
内部回路２および出力バッファ回路１０は半導体チップ
ＣＨ上に形成される。出力端子ＯＵＴはパッケージＰＡ
Ｃの外部リード（外部出力端子）ＯＬにワイヤボンディ
ングされる。外部リードＯＬは他のＬＳＩの外部素子３
に接続される。
内部回路２および出力バッファ回路１０は半導体チップ
ＣＨ上に形成される。出力端子ＯＵＴはパッケージＰＡ
Ｃの外部リード（外部出力端子）ＯＬにワイヤボンディ
ングされる。外部リードＯＬは他のＬＳＩの外部素子３
に接続される。
【０００７】Ｌ１は、アルミニウムワイヤおよびパッケ
ージ内配線に寄生的に付随するインダクタンスを表わし
ている。ＣＬは、外部リードＯＬと外部素子３との間に
付随する外部負荷容量を表わしており、外部素子３の入
力容量、配線容量およびパッケージＰＡＣのパッケージ
容量を含む。
ージ内配線に寄生的に付随するインダクタンスを表わし
ている。ＣＬは、外部リードＯＬと外部素子３との間に
付随する外部負荷容量を表わしており、外部素子３の入
力容量、配線容量およびパッケージＰＡＣのパッケージ
容量を含む。
【０００８】次に、図１１の動作波形図を参照しながら
図１０の出力バッファ回路の動作を説明する。
図１０の出力バッファ回路の動作を説明する。
【０００９】入力端子ＩＮに“Ｈ”の入力信号（たとえ
ば＋５Ｖ）が与えられると、トランジスタＰ１がカット
オフ状態となり、トランジスタＮ１がオン状態となる。
これにより、出力ノードＯ１がトランジスタＮ１を通じ
て接地端子Ｇｎｄに短絡され、出力ノードＯ１の出力信
号が“Ｌ”（接地電位）となる。その結果、トランジス
タＰ２がオン状態となり、トランジスタＮ２がカットオ
フ状態となる。それにより、出力端子ＯＵＴの出力信号
が“Ｈ”（＋５Ｖ）となる。
ば＋５Ｖ）が与えられると、トランジスタＰ１がカット
オフ状態となり、トランジスタＮ１がオン状態となる。
これにより、出力ノードＯ１がトランジスタＮ１を通じ
て接地端子Ｇｎｄに短絡され、出力ノードＯ１の出力信
号が“Ｌ”（接地電位）となる。その結果、トランジス
タＰ２がオン状態となり、トランジスタＮ２がカットオ
フ状態となる。それにより、出力端子ＯＵＴの出力信号
が“Ｈ”（＋５Ｖ）となる。
【００１０】逆に、入力端子ＩＮに“Ｌ”の入力信号
（たとえば０Ｖ）が与えられると、トランジスタＰ１が
オン状態となり、トランジスタＮ１はカットオフ状態と
なる。それにより、出力ノードＯ１がトランジスタＰ１
を通じて電源端子Ｖｃｃに短絡され、出力ノードＯ１の
出力信号は“Ｈ”（＋５Ｖ）となる。その結果、トラン
ジスタＰ２がカットオフ状態となり、トランジスタＮ２
がオン状態となる。それにより、出力端子ＯＵＴの出力
信号が“Ｌ”となる。
（たとえば０Ｖ）が与えられると、トランジスタＰ１が
オン状態となり、トランジスタＮ１はカットオフ状態と
なる。それにより、出力ノードＯ１がトランジスタＰ１
を通じて電源端子Ｖｃｃに短絡され、出力ノードＯ１の
出力信号は“Ｈ”（＋５Ｖ）となる。その結果、トラン
ジスタＰ２がカットオフ状態となり、トランジスタＮ２
がオン状態となる。それにより、出力端子ＯＵＴの出力
信号が“Ｌ”となる。
【００１１】このようにして、図１１に示すように、入
力端子ＩＮに与えられた入力信号が出力バッファ回路１
０の遅延時間だけ遅延され、出力端子ＯＵＴに、入力信
号と同極性の出力信号が得られる。
力端子ＩＮに与えられた入力信号が出力バッファ回路１
０の遅延時間だけ遅延され、出力端子ＯＵＴに、入力信
号と同極性の出力信号が得られる。
【００１２】図１１において縦軸は電圧を表わし、横軸
は時間を表わし、ＩＮは入力端子ＩＮにおける入力信号
の波形を表わし、ＯＵＴは出力端子ＯＵＴにおける出力
信号の波形を表わしている。
は時間を表わし、ＩＮは入力端子ＩＮにおける入力信号
の波形を表わし、ＯＵＴは出力端子ＯＵＴにおける出力
信号の波形を表わしている。
【００１３】
【発明が解決しようとする課題】上記の従来の出力バッ
ファ回路における第１および第２のＣＭＯＳインバータ
Ｉ１，Ｉ２の伝播遅延時間は、主として回路の浮遊容
量、次段のゲートの入力容量等により形成される負荷容
量（出力容量）ＣＬの充放電時間によって決定される。
その充放電時間は出力容量ＣＬの値とトランジスタＰ２
またはトランジスタＮ２のオン抵抗値との積に比例す
る。
ファ回路における第１および第２のＣＭＯＳインバータ
Ｉ１，Ｉ２の伝播遅延時間は、主として回路の浮遊容
量、次段のゲートの入力容量等により形成される負荷容
量（出力容量）ＣＬの充放電時間によって決定される。
その充放電時間は出力容量ＣＬの値とトランジスタＰ２
またはトランジスタＮ２のオン抵抗値との積に比例す
る。
【００１４】したがって、出力容量ＣＬの値を一定と仮
定すれば、第２のＣＭＯＳインバータＩ２の遅延時間
は、トランジスタＰ２またはトランジスタＮ２のオン抵
抗値によって決定される。
定すれば、第２のＣＭＯＳインバータＩ２の遅延時間
は、トランジスタＰ２またはトランジスタＮ２のオン抵
抗値によって決定される。
【００１５】大電流を駆動するような出力バッファ回路
では、トランジスタＰ２またはトランジスタＮ２のオン
抵抗値を小さく設計する必要がある。そのため、出力バ
ッファ回路の出力容量ＣＬの充電時間または放電時間、
すなわち出力電圧の立上がり時間または立下がり時間が
短くなり、出力電圧波形の立上がりまたは立下がりが急
峻となる。
では、トランジスタＰ２またはトランジスタＮ２のオン
抵抗値を小さく設計する必要がある。そのため、出力バ
ッファ回路の出力容量ＣＬの充電時間または放電時間、
すなわち出力電圧の立上がり時間または立下がり時間が
短くなり、出力電圧波形の立上がりまたは立下がりが急
峻となる。
【００１６】出力端子ＯＵＴには、出力容量ＣＬの他
に、インダクタンスＬ１が付加され、かつ出力バッファ
回路１０のインピーダンスが外部回路のインピーダンス
と整合されていないので、立下がり時の出力波形にアン
ダシュートが生じ、立上がり時の出力波形にオーバシュ
ートが生じる。特に、ＴＴＬレベルのインターフェイス
では論理しきい値が約１．６Ｖと接地電位に近いので、
アンダシュートが原因で外部の機器が誤動作するという
問題がある。
に、インダクタンスＬ１が付加され、かつ出力バッファ
回路１０のインピーダンスが外部回路のインピーダンス
と整合されていないので、立下がり時の出力波形にアン
ダシュートが生じ、立上がり時の出力波形にオーバシュ
ートが生じる。特に、ＴＴＬレベルのインターフェイス
では論理しきい値が約１．６Ｖと接地電位に近いので、
アンダシュートが原因で外部の機器が誤動作するという
問題がある。
【００１７】最近の微細加工技術の進歩により半導体装
置が高集積化され、集積回路内部のゲートの動作速度が
向上するにつれて出力バッファ回路の応答性も向上する
ため、上記の問題はますます重大となっている。
置が高集積化され、集積回路内部のゲートの動作速度が
向上するにつれて出力バッファ回路の応答性も向上する
ため、上記の問題はますます重大となっている。
【００１８】この発明の目的は、出力波形に生じるアン
ダシュートおよびオーバシュートが低減された出力バッ
ファ回路を提供することである。
ダシュートおよびオーバシュートが低減された出力バッ
ファ回路を提供することである。
【００１９】この発明の他の目的は、出力波形に生じる
アンダシュートまたはオーバシュートが低減されかつ動
作速度が向上された出力バッファ回路を提供することで
ある。
アンダシュートまたはオーバシュートが低減されかつ動
作速度が向上された出力バッファ回路を提供することで
ある。
【００２０】
【課題を解決するための手段】請求項１記載の出力バッ
ファ回路は、第１または第２の論理レベルの入力信号を
受ける入力ノードと、出力信号が導出される出力ノード
と、第１の論理レベルに対応する第１の電位を受ける第
１の電源端子と、第２の論理レベルに対応する第２の電
位を受ける第２の電源端子と、入力ノードへの入力信号
の論理レベルを反転する反転手段と、第１の電源端子と
出力ノードとの間に結合され、反転手段の出力信号に応
答して、入力信号が第１の論理レベルから第２の論理レ
ベルに変化するときにオンする第１のバイポーラトラン
ジスタと、第２の電源端子と出力ノードとの間に結合さ
れ、入力信号が第２の論理レベルから第１の論理レベル
に変化するときにオンするスイッチング手段と、出力ノ
ードの出力信号レベルに応じて、反転手段からの出力信
号レベルを制御する第１の出力制御手段とを備え、第１
の出力制御手段は、出力ノードと第２の電源端子との間
に結合され、出力ノードの出力信号が第２の論理レベル
に近づいたときまたは等しくなったときに第１のバイポ
ーラトランジスタがオンするように反転手段の出力信号
の電位を設定する第２のバイポーラトランジスタを含
む。請求項２記載の出力バッファ回路は、請求項１記載
の出力バッファ回路の構成において、第１の出力制御手
段は、ゲートに反転手段の出力を受け、ソースが第１の
電源端子と接続するＰチャネル型ＭＯＳトランジスタ
と、ゲートに反転手段の出力を受け、ソースがＰチャネ
ル型ＭＯＳトランジスタのドレインと接続するＮチャネ
ル型ＭＯＳトランジスタとをさらに含み、第２のバイポ
ーラトランジスタは、Ｎチャネル型ＭＯＳトランジスタ
のソースと接続するベースと、出力ノードと接続するコ
レクタと、第２の電源端子と接続するエミッタとを有す
る。請求項３記載の出力バッファ回路は、請求項１記載
の出力バッファ回路の構成に加えて、出力ノードと第２
の電源端子との間に接続され、出力ノードからの出力信
号が第１の論理レベルから第２の論理レベルに変化する
期間内の一定期間にオンする第３のバイポーラトランジ
スタをさらに備える。請求項４記載の出力バッファ回路
は、請求項３記載の出力バッファ回路の構成に加えて、
第２の出力制御手段をさらに備え、第２の出力制御手段
は、ゲートに 反転手段の出力を受け、出力ノードと第２
の電源端子との間に接続される第１のＮチャネル型ＭＯ
Ｓトランジスタと、ゲートに反転手段の出力を受け、ド
レインが出力ノードと接続する第２のＮチャネル型ＭＯ
Ｓトランジスタと、一端がＮチャネル型ＭＯＳトランジ
スタのソースと接続し、他端が第２の電源端子と接続す
る第１の抵抗手段とを含み、第３のバイポーラトランジ
スタは、第１の抵抗手段の一端とＮチャネル型ＭＯＳト
ランジスタのソースとの接続ノードに接続するベース
と、出力ノードと接続するコレクタと、第２の電源端子
と接続するエミッタとを有する。請求項５記載の出力バ
ッファ回路は、請求項１記載の出力バッファ回路の構成
に加えて、出力ノードと第１のバイポーラトランジスタ
のベースとの間に接続される第２の抵抗手段をさらに備
える。請求項６記載の出力バッファ回路は、請求項１記
載の出力バッファ回路の構成に加えて、出力ノードと第
１の電源端子との間に接続され、出力ノードの出力信号
が第１の論理レベルを越えたときにオンする第２のスイ
ッチング手段をさらに備える。
ファ回路は、第１または第２の論理レベルの入力信号を
受ける入力ノードと、出力信号が導出される出力ノード
と、第１の論理レベルに対応する第１の電位を受ける第
１の電源端子と、第２の論理レベルに対応する第２の電
位を受ける第２の電源端子と、入力ノードへの入力信号
の論理レベルを反転する反転手段と、第１の電源端子と
出力ノードとの間に結合され、反転手段の出力信号に応
答して、入力信号が第１の論理レベルから第２の論理レ
ベルに変化するときにオンする第１のバイポーラトラン
ジスタと、第２の電源端子と出力ノードとの間に結合さ
れ、入力信号が第２の論理レベルから第１の論理レベル
に変化するときにオンするスイッチング手段と、出力ノ
ードの出力信号レベルに応じて、反転手段からの出力信
号レベルを制御する第１の出力制御手段とを備え、第１
の出力制御手段は、出力ノードと第２の電源端子との間
に結合され、出力ノードの出力信号が第２の論理レベル
に近づいたときまたは等しくなったときに第１のバイポ
ーラトランジスタがオンするように反転手段の出力信号
の電位を設定する第２のバイポーラトランジスタを含
む。請求項２記載の出力バッファ回路は、請求項１記載
の出力バッファ回路の構成において、第１の出力制御手
段は、ゲートに反転手段の出力を受け、ソースが第１の
電源端子と接続するＰチャネル型ＭＯＳトランジスタ
と、ゲートに反転手段の出力を受け、ソースがＰチャネ
ル型ＭＯＳトランジスタのドレインと接続するＮチャネ
ル型ＭＯＳトランジスタとをさらに含み、第２のバイポ
ーラトランジスタは、Ｎチャネル型ＭＯＳトランジスタ
のソースと接続するベースと、出力ノードと接続するコ
レクタと、第２の電源端子と接続するエミッタとを有す
る。請求項３記載の出力バッファ回路は、請求項１記載
の出力バッファ回路の構成に加えて、出力ノードと第２
の電源端子との間に接続され、出力ノードからの出力信
号が第１の論理レベルから第２の論理レベルに変化する
期間内の一定期間にオンする第３のバイポーラトランジ
スタをさらに備える。請求項４記載の出力バッファ回路
は、請求項３記載の出力バッファ回路の構成に加えて、
第２の出力制御手段をさらに備え、第２の出力制御手段
は、ゲートに 反転手段の出力を受け、出力ノードと第２
の電源端子との間に接続される第１のＮチャネル型ＭＯ
Ｓトランジスタと、ゲートに反転手段の出力を受け、ド
レインが出力ノードと接続する第２のＮチャネル型ＭＯ
Ｓトランジスタと、一端がＮチャネル型ＭＯＳトランジ
スタのソースと接続し、他端が第２の電源端子と接続す
る第１の抵抗手段とを含み、第３のバイポーラトランジ
スタは、第１の抵抗手段の一端とＮチャネル型ＭＯＳト
ランジスタのソースとの接続ノードに接続するベース
と、出力ノードと接続するコレクタと、第２の電源端子
と接続するエミッタとを有する。請求項５記載の出力バ
ッファ回路は、請求項１記載の出力バッファ回路の構成
に加えて、出力ノードと第１のバイポーラトランジスタ
のベースとの間に接続される第２の抵抗手段をさらに備
える。請求項６記載の出力バッファ回路は、請求項１記
載の出力バッファ回路の構成に加えて、出力ノードと第
１の電源端子との間に接続され、出力ノードの出力信号
が第１の論理レベルを越えたときにオンする第２のスイ
ッチング手段をさらに備える。
【００２１】第２の発明に係る出力バッファ回路は、第
１または第２の論理レベルの入力信号を受ける入力ノー
ド、出力信号が導出される出力ノード、第１の論理レベ
ルに対応する第１の電位を受ける第１の電源端子、第２
の論理レベルに対応する第２の電位を受ける第２の電源
端子、入力ノードの入力信号の論理レベルを反転する反
転手段、第１のバイポーラトランジスタ、スイッチング
手段、および第２のバイポーラトランジスタを備える。
１または第２の論理レベルの入力信号を受ける入力ノー
ド、出力信号が導出される出力ノード、第１の論理レベ
ルに対応する第１の電位を受ける第１の電源端子、第２
の論理レベルに対応する第２の電位を受ける第２の電源
端子、入力ノードの入力信号の論理レベルを反転する反
転手段、第１のバイポーラトランジスタ、スイッチング
手段、および第２のバイポーラトランジスタを備える。
【００２２】第１のバイポーラトランジスタは、第１の
電源端子と出力ノードとの間に結合され、反転手段の出
力信号に応答して、入力信号が第１の論理レベルから第
２の論理レベルに変化するときにオンする。スイッチン
グ手段は、第２の電源端子と出力ノードとの間に結合さ
れ、入力信号が第２の論理レベルから第１の論理レベル
に変化するときにオンする。第２のバイポーラトランジ
スタは、入力ノードと第２の電源端子との間に結合さ
れ、出力ノードの出力信号が第２の論理レベルに近づい
たときまたは等しくなったときに第１のバイポーラトラ
ンジスタがオンするように反転手段の出力信号の電位を
設定する。
電源端子と出力ノードとの間に結合され、反転手段の出
力信号に応答して、入力信号が第１の論理レベルから第
２の論理レベルに変化するときにオンする。スイッチン
グ手段は、第２の電源端子と出力ノードとの間に結合さ
れ、入力信号が第２の論理レベルから第１の論理レベル
に変化するときにオンする。第２のバイポーラトランジ
スタは、入力ノードと第２の電源端子との間に結合さ
れ、出力ノードの出力信号が第２の論理レベルに近づい
たときまたは等しくなったときに第１のバイポーラトラ
ンジスタがオンするように反転手段の出力信号の電位を
設定する。
【００２３】第３の発明に係る出力バッファ回路は、第
３のバイポーラトランジスタをさらに備える。第３のバ
イポーラトランジスタは、出力ノードと第２の電源端子
との間に接続され、出力ノードの出力信号が第１の論理
レベルから第２の論理レベルに変化する期間内の一定期
間にオンする。
３のバイポーラトランジスタをさらに備える。第３のバ
イポーラトランジスタは、出力ノードと第２の電源端子
との間に接続され、出力ノードの出力信号が第１の論理
レベルから第２の論理レベルに変化する期間内の一定期
間にオンする。
【００２４】第４の発明に係る出力バッファ回路は、抵
抗手段をさらに備える。抵抗手段は出力ノードと第１の
バイポーラトランジスタのベースとの間に接続される。
抗手段をさらに備える。抵抗手段は出力ノードと第１の
バイポーラトランジスタのベースとの間に接続される。
【００２５】第５の発明に係る出力バッファ回路は、第
２のスイッチング手段をさらに備える。第２のスイッチ
ング手段は、出力ノードと第１の電源端子との間に接続
され、出力ノードの出力信号が第１の論理レベルを越え
たときにオンする。
２のスイッチング手段をさらに備える。第２のスイッチ
ング手段は、出力ノードと第１の電源端子との間に接続
され、出力ノードの出力信号が第１の論理レベルを越え
たときにオンする。
【００２６】
【作用】請求項１ないし請求項６記載の出力バッファ回
路においては、スイッチング手段により出力信号が第１
の論理レベルから第２の論理レベルに変化する際に、出
力信号が第２の論理レベルに近づくかまたは等しくなる
と、第２のバイポーラトランジスタの働きにより第１の
バイポーラトランジスタがオンする。それにより、出力
信号が第２の論理レベルを越えることが抑制される。
路においては、スイッチング手段により出力信号が第１
の論理レベルから第２の論理レベルに変化する際に、出
力信号が第２の論理レベルに近づくかまたは等しくなる
と、第２のバイポーラトランジスタの働きにより第１の
バイポーラトランジスタがオンする。それにより、出力
信号が第２の論理レベルを越えることが抑制される。
【００２７】したがって、出力信号の立上がり時間およ
び立下がり時間にさほど影響を与えることなく、出力信
号のオーバシュートおよびアンダシュートによるリンギ
ングを低減することができる。
び立下がり時間にさほど影響を与えることなく、出力信
号のオーバシュートおよびアンダシュートによるリンギ
ングを低減することができる。
【００２８】
【００２９】
【００３０】また、請求項１ないし請求項６に記載され
た出力バッファ回路においては、出力信号が第１の論理
レベルから第２の論理レベルに変化するときに、第２の
バイポーラトランジスタを介して出力ノードと第２の電
源端子との間に電流が流れる。そのため、出力信号が第
１の論理レベルから第２の論理レベルに変化する際の動
作速度が速くなる。
た出力バッファ回路においては、出力信号が第１の論理
レベルから第２の論理レベルに変化するときに、第２の
バイポーラトランジスタを介して出力ノードと第２の電
源端子との間に電流が流れる。そのため、出力信号が第
１の論理レベルから第２の論理レベルに変化する際の動
作速度が速くなる。
【００３１】請求項３に記載された出力バッファ回路に
おいては、出力信号が第１の論理レベルから第２の論理
レベルに変化する際に、スイッチング手段がオンし、か
つ所定期間中第３のバイポーラトランジスタをもオンす
る。そのため、出力信号が第１の論理レベルから第２の
論理レベルに変化する際の電流駆動能力が増加する。
おいては、出力信号が第１の論理レベルから第２の論理
レベルに変化する際に、スイッチング手段がオンし、か
つ所定期間中第３のバイポーラトランジスタをもオンす
る。そのため、出力信号が第１の論理レベルから第２の
論理レベルに変化する際の電流駆動能力が増加する。
【００３２】請求項５記載の出力バッファ回路において
は、第２の抵抗手段により出力信号の第１の論理レベル
が第１の電位と等しくなる。
は、第２の抵抗手段により出力信号の第１の論理レベル
が第１の電位と等しくなる。
【００３３】請求項６記載の出力バッファ回路において
は、出力信号が第１の論理レベルを越えたときに、第２
のスイッチング手段がオンする。それにより、出力信号
が第１の論理レベルを越えることが抑制される。したが
って、アンダーシュートおよびオーバシュートの両方に
よりリンギングが低減される。
は、出力信号が第１の論理レベルを越えたときに、第２
のスイッチング手段がオンする。それにより、出力信号
が第１の論理レベルを越えることが抑制される。したが
って、アンダーシュートおよびオーバシュートの両方に
よりリンギングが低減される。
【００３４】
【実施例】（１）第１の実施例 図１は、この発明の第１の実施例による出力バッファ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【００３５】図１において、出力バッファ回路１は、第
１の出力バッファ１００および第２の出力バッファ２０
０を含む。第１の出力バッファ１００は、第１および第
２のＣＭＯＳインバータＩ１，Ｉ２を含む。第２の出力
バッファ２００は、第３および第４のＣＭＯＳインバー
タＩ３，Ｉ４を含む。
１の出力バッファ１００および第２の出力バッファ２０
０を含む。第１の出力バッファ１００は、第１および第
２のＣＭＯＳインバータＩ１，Ｉ２を含む。第２の出力
バッファ２００は、第３および第４のＣＭＯＳインバー
タＩ３，Ｉ４を含む。
【００３６】第１のＣＭＯＳインバータＩ１はＰチャネ
ル型ＭＯＳ電界効果トランジスタＰ１およびＮチャネル
型ＭＯＳ電界効果トランジスタＮ１を含み、第２のＣＭ
ＯＳインバータＩ２はＰチャネル型ＭＯＳ電界効果トラ
ンジスタＰ２およびＮチャネル型ＭＯＳ電界効果トラン
ジスタＮ２を含む。第３のＣＭＯＳインバータＩ３はＰ
チャネル型ＭＯＳ電界効果トランジスタＰ３およびＮチ
ャネル型ＭＯＳ電界効果トランジスタＮ３を含み、第４
のＣＭＯＳインバータＩ４はＰチャネル型ＭＯＳ電界効
果トランジスタＰ４およびＮチャネル型ＭＯＳ電界効果
トランジスタＮ４を含む。
ル型ＭＯＳ電界効果トランジスタＰ１およびＮチャネル
型ＭＯＳ電界効果トランジスタＮ１を含み、第２のＣＭ
ＯＳインバータＩ２はＰチャネル型ＭＯＳ電界効果トラ
ンジスタＰ２およびＮチャネル型ＭＯＳ電界効果トラン
ジスタＮ２を含む。第３のＣＭＯＳインバータＩ３はＰ
チャネル型ＭＯＳ電界効果トランジスタＰ３およびＮチ
ャネル型ＭＯＳ電界効果トランジスタＮ３を含み、第４
のＣＭＯＳインバータＩ４はＰチャネル型ＭＯＳ電界効
果トランジスタＰ４およびＮチャネル型ＭＯＳ電界効果
トランジスタＮ４を含む。
【００３７】トランジスタＰ１，Ｐ２，Ｐ３，Ｐ４の基
板（ソース）は電源端子Ｖｃｃに接続され、トランジス
タＮ１，Ｎ２，Ｎ３，Ｎ４の基板（ソース）は接地端子
Ｇｎｄに接続されている。
板（ソース）は電源端子Ｖｃｃに接続され、トランジス
タＮ１，Ｎ２，Ｎ３，Ｎ４の基板（ソース）は接地端子
Ｇｎｄに接続されている。
【００３８】トランジスタＰ３，Ｐ４，Ｎ３，Ｎ４の設
計寸法は、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２の設計
寸法に比べて小さくされている。たとえば、トランジス
タＰ３，Ｐ４のゲート幅は８０μｍであり、トランジス
タＰ１，Ｐ２のゲート幅は６００μｍである。また、た
とえば、トランジスタＮ３，Ｎ４のゲート幅は４０μｍ
であり、トランジスタＮ１，Ｎ２のゲート幅は３００μ
ｍである。トランジスタＰ１〜Ｐ４，Ｎ１〜Ｎ４のゲー
ト長は、たとえば０．８μｍである。第１の出力バッフ
ァ１００内の各トランジスタのゲート幅は、第２の出力
バッファ２００内の各トランジスタのゲート幅の５倍以
上に設定する。それにより、第２の出力バッファ２００
の電流駆動能力は、第１の出力バッファ１００の電流駆
動能力よりも小さくなる。
計寸法は、トランジスタＰ１，Ｐ２，Ｎ１，Ｎ２の設計
寸法に比べて小さくされている。たとえば、トランジス
タＰ３，Ｐ４のゲート幅は８０μｍであり、トランジス
タＰ１，Ｐ２のゲート幅は６００μｍである。また、た
とえば、トランジスタＮ３，Ｎ４のゲート幅は４０μｍ
であり、トランジスタＮ１，Ｎ２のゲート幅は３００μ
ｍである。トランジスタＰ１〜Ｐ４，Ｎ１〜Ｎ４のゲー
ト長は、たとえば０．８μｍである。第１の出力バッフ
ァ１００内の各トランジスタのゲート幅は、第２の出力
バッファ２００内の各トランジスタのゲート幅の５倍以
上に設定する。それにより、第２の出力バッファ２００
の電流駆動能力は、第１の出力バッファ１００の電流駆
動能力よりも小さくなる。
【００３９】出力バッファ回路１は半導体チップＣＨ上
に形成される。第１の出力バッファ１００は入力端子Ｉ
Ｎと出力端子ＯＵＴ１との間に接続され、第２の出力バ
ッファ２００は入力端子ＩＮと出力端子ＯＵＴ２との間
に接続される。出力端子ＯＵＴ１，ＯＵＴ２は、アルミ
ニウムワイヤおよびパッケージ内配線を介してパッケー
ジＰＡＣの外部リード（外部出力端子）ＯＬに接続され
る。出力端子ＯＵＴ１と外部リードＯＬとの間のアルミ
ニウムワイヤおよびパッケージ内配線にはインダクタン
スＬ１が付随し、出力端子ＯＵＴ２と外部リードＯＬと
の間のアルミニウムワイヤおよびパッケージ内配線には
インダクタンスＬ２が付随する。
に形成される。第１の出力バッファ１００は入力端子Ｉ
Ｎと出力端子ＯＵＴ１との間に接続され、第２の出力バ
ッファ２００は入力端子ＩＮと出力端子ＯＵＴ２との間
に接続される。出力端子ＯＵＴ１，ＯＵＴ２は、アルミ
ニウムワイヤおよびパッケージ内配線を介してパッケー
ジＰＡＣの外部リード（外部出力端子）ＯＬに接続され
る。出力端子ＯＵＴ１と外部リードＯＬとの間のアルミ
ニウムワイヤおよびパッケージ内配線にはインダクタン
スＬ１が付随し、出力端子ＯＵＴ２と外部リードＯＬと
の間のアルミニウムワイヤおよびパッケージ内配線には
インダクタンスＬ２が付随する。
【００４０】次に、図２の動作波形図を参照しながら図
１の出力バッファ回路の動作を説明する。
１の出力バッファ回路の動作を説明する。
【００４１】入力端子ＩＮの入力信号が“Ｈ”（たとえ
ば＋５Ｖ）から“Ｌ”（０Ｖ）に立下がると、トランジ
スタＰ１，Ｐ３がオン状態となり、トランジスタＮ１，
Ｎ３がカットオフ状態になる。それにより、第２のＣＭ
ＯＳインバータＩ２の入力ノードｎ１および第４のＣＭ
ＯＳインバータＩ４の入力ノードｎ２の電位が“Ｈ”に
立上がる。したがって、トランジスタＰ２，Ｐ４がカッ
トオフ状態となり、トランジスタＮ２，Ｎ４がオン状態
となる。
ば＋５Ｖ）から“Ｌ”（０Ｖ）に立下がると、トランジ
スタＰ１，Ｐ３がオン状態となり、トランジスタＮ１，
Ｎ３がカットオフ状態になる。それにより、第２のＣＭ
ＯＳインバータＩ２の入力ノードｎ１および第４のＣＭ
ＯＳインバータＩ４の入力ノードｎ２の電位が“Ｈ”に
立上がる。したがって、トランジスタＰ２，Ｐ４がカッ
トオフ状態となり、トランジスタＮ２，Ｎ４がオン状態
となる。
【００４２】その結果、外部リードＯＬの電位が“Ｌ”
（０Ｖ）に立下がる。それにより、出力波形にアンダシ
ュートが生じようとする。このとき、第２の出力バッフ
ァ２００の電流駆動能力は第１の出力バッファ１００の
電流駆動能力よりも小さいので、出力端子ＯＵＴ２の出
力信号の立下がりは出力端子ＯＵＴ１の出力信号の立下
がりよりも緩やかになる。
（０Ｖ）に立下がる。それにより、出力波形にアンダシ
ュートが生じようとする。このとき、第２の出力バッフ
ァ２００の電流駆動能力は第１の出力バッファ１００の
電流駆動能力よりも小さいので、出力端子ＯＵＴ２の出
力信号の立下がりは出力端子ＯＵＴ１の出力信号の立下
がりよりも緩やかになる。
【００４３】そのため、出力端子ＯＵＴ１の出力信号に
生じるアンダシュートが出力端子ＯＵＴ２の出力信号に
より打ち消されることになる。結果として、外部リード
ＯＬの出力信号のアンダシュートが低減される。したが
って、外部リードＯＬの電位がすぐに０Ｖに安定する。
生じるアンダシュートが出力端子ＯＵＴ２の出力信号に
より打ち消されることになる。結果として、外部リード
ＯＬの出力信号のアンダシュートが低減される。したが
って、外部リードＯＬの電位がすぐに０Ｖに安定する。
【００４４】逆に、入力端子ＩＮの入力信号が“Ｌ”か
ら“Ｈ”に立上がると、外部リードＯＬの電位は“Ｈ”
（＋５Ｖ）に立上がる。それにより、出力波形にオーバ
シュートが生じようとする。このとき、第２の出力バッ
ファ２００の電流駆動能力が第１の出力バッファ１００
の電流駆動能力よりも小さいので、出力端子ＯＵＴ２の
出力信号の立上がりは出力端子ＯＵＴ１の出力信号の立
上がりよりも緩やかになる。
ら“Ｈ”に立上がると、外部リードＯＬの電位は“Ｈ”
（＋５Ｖ）に立上がる。それにより、出力波形にオーバ
シュートが生じようとする。このとき、第２の出力バッ
ファ２００の電流駆動能力が第１の出力バッファ１００
の電流駆動能力よりも小さいので、出力端子ＯＵＴ２の
出力信号の立上がりは出力端子ＯＵＴ１の出力信号の立
上がりよりも緩やかになる。
【００４５】そのため、出力端子ＯＵＴ１の出力信号に
生じるオーバシュートが出力端子ＯＵＴ２の出力信号に
より打ち消されることになる。その結果、外部リードＯ
Ｌの出力信号のオーバシュートが低減される。したがっ
て、外部リードＯＬの電位がすぐに５Ｖに安定する。
生じるオーバシュートが出力端子ＯＵＴ２の出力信号に
より打ち消されることになる。その結果、外部リードＯ
Ｌの出力信号のオーバシュートが低減される。したがっ
て、外部リードＯＬの電位がすぐに５Ｖに安定する。
【００４６】このように、第１の実施例では、電流駆動
能力が大きい第１の出力バッファ１００と並列に、電流
駆動能力が小さい第２の出力バッファ２００を接続する
ことにより、電流駆動能力が大きい第１の出力バッファ
１００により発生する逆起電力が、電流駆動能力が小さ
い第２の出力バッファ２００により打ち消される。その
結果、半導体集積回路装置の外部出力端子であるパッケ
ージＰＡＣの外部リードＯＬに生じるアンダシュートお
よびオーバシュートを低減することができる。
能力が大きい第１の出力バッファ１００と並列に、電流
駆動能力が小さい第２の出力バッファ２００を接続する
ことにより、電流駆動能力が大きい第１の出力バッファ
１００により発生する逆起電力が、電流駆動能力が小さ
い第２の出力バッファ２００により打ち消される。その
結果、半導体集積回路装置の外部出力端子であるパッケ
ージＰＡＣの外部リードＯＬに生じるアンダシュートお
よびオーバシュートを低減することができる。
【００４７】なお、上記実施例では、電流駆動能力が互
いに異なる２つの出力バッファが並列に接続されている
が、２つの出力バッファに限らず、電流駆動能力が異な
る３つ以上の出力バッファを並列に接続してもよい。
いに異なる２つの出力バッファが並列に接続されている
が、２つの出力バッファに限らず、電流駆動能力が異な
る３つ以上の出力バッファを並列に接続してもよい。
【００４８】（２）第２の実施例 図３はこの発明の第２の実施例による出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
【００４９】図３において、出力バッファ回路１ａは、
ＣＭＯＳインバータＩ１およびＢｉＣＭＯＳインバータ
Ｉ２０を含む。ＣＭＯＳインバータＩ１の構成は図９に
示されるＣＭＯＳインバータＩ１の構成と同様である。
ＣＭＯＳインバータＩ１およびＢｉＣＭＯＳインバータ
Ｉ２０を含む。ＣＭＯＳインバータＩ１の構成は図９に
示されるＣＭＯＳインバータＩ１の構成と同様である。
【００５０】ＢｉＣＭＯＳインバータＩ２０は、インバ
ータブロックＩ２ａおよび出力ブロックＩ２ｂを含む。
ータブロックＩ２ａおよび出力ブロックＩ２ｂを含む。
【００５１】インバータブロックＩ２ａは、Ｐチャネル
型ＭＯＳ電界効果トランジスタＰ５、Ｎチャネル型ＭＯ
Ｓ電界効果トランジスタＮ５およびバイポーラトランジ
スタＢ３を含む。トランジスタＰ５は電源端子Ｖｃｃと
出力ノードＯ２との間に接続され、トランジスタＮ５は
出力ノードＯ２とバイポーラトランジスタＢ３のベース
との間に接続される。トランジスタＰ５，Ｎ５のゲート
は入力ノードＯ１に接続される。バイポーラトランジス
タＢ３のコレクタは出力端子ＯＵＴに接続され、エミッ
タは接地端子Ｇｎｄに接続される。
型ＭＯＳ電界効果トランジスタＰ５、Ｎチャネル型ＭＯ
Ｓ電界効果トランジスタＮ５およびバイポーラトランジ
スタＢ３を含む。トランジスタＰ５は電源端子Ｖｃｃと
出力ノードＯ２との間に接続され、トランジスタＮ５は
出力ノードＯ２とバイポーラトランジスタＢ３のベース
との間に接続される。トランジスタＰ５，Ｎ５のゲート
は入力ノードＯ１に接続される。バイポーラトランジス
タＢ３のコレクタは出力端子ＯＵＴに接続され、エミッ
タは接地端子Ｇｎｄに接続される。
【００５２】出力ブロックＩ２ｂは、抵抗Ｒ１、バイポ
ーラトランジスタＢ１、Ｎチャネル型ＭＯＳ電界効果ト
ランジスタＮ６およびダイオードＤ２を含む。バイポー
ラトランジスタＢ１のベースは出力ノードＯ２に接続さ
れ、コレクタは抵抗Ｒ１を介して電源端子Ｖｃｃに接続
され、エミッタは出力端子ＯＵＴに接続される。トラン
ジスタＮ６は出力端子ＯＵＴと接地端子Ｇｎｄとの間に
接続される。トランジスタＮ６のゲートは入力ノードＯ
１に接続される。
ーラトランジスタＢ１、Ｎチャネル型ＭＯＳ電界効果ト
ランジスタＮ６およびダイオードＤ２を含む。バイポー
ラトランジスタＢ１のベースは出力ノードＯ２に接続さ
れ、コレクタは抵抗Ｒ１を介して電源端子Ｖｃｃに接続
され、エミッタは出力端子ＯＵＴに接続される。トラン
ジスタＮ６は出力端子ＯＵＴと接地端子Ｇｎｄとの間に
接続される。トランジスタＮ６のゲートは入力ノードＯ
１に接続される。
【００５３】破線で示すように、出力ノードＯ２と出力
端子ＯＵＴとの間に、抵抗Ｒ２を接続してもよい。
端子ＯＵＴとの間に、抵抗Ｒ２を接続してもよい。
【００５４】次に、図４の動作波形図を参照しながら図
３の出力バッファ回路の動作を説明する。ＣＭＯＳイン
バータＩ１の動作は、図９に示されるＣＭＯＳインバー
タＩ１の動作と同様である。ここでは、ＢｉＣＭＯＳイ
ンバータＩ２０の動作を説明する。
３の出力バッファ回路の動作を説明する。ＣＭＯＳイン
バータＩ１の動作は、図９に示されるＣＭＯＳインバー
タＩ１の動作と同様である。ここでは、ＢｉＣＭＯＳイ
ンバータＩ２０の動作を説明する。
【００５５】入力ノードＯ１の入力信号が“Ｌ”（０
Ｖ）のとき、トランジスタＰ５がオンし、トランジスタ
Ｎ５がオフしている。それにより、出力ノードＯ２の電
位は“Ｈ”（約５Ｖ）となっている。また、このとき、
トランジスタＮ６はオフになっている。
Ｖ）のとき、トランジスタＰ５がオンし、トランジスタ
Ｎ５がオフしている。それにより、出力ノードＯ２の電
位は“Ｈ”（約５Ｖ）となっている。また、このとき、
トランジスタＮ６はオフになっている。
【００５６】バイポーラトランジスタＢ１のベースには
出力ノードＯ２の約５Ｖの電位が印加されるので、出力
端子ＯＵＴの電位は、電源電位５Ｖからバイポーラトラ
ンジスタＢ１の順方向電圧ＶBEだけ低下した約４．２Ｖ
となる。
出力ノードＯ２の約５Ｖの電位が印加されるので、出力
端子ＯＵＴの電位は、電源電位５Ｖからバイポーラトラ
ンジスタＢ１の順方向電圧ＶBEだけ低下した約４．２Ｖ
となる。
【００５７】入力ノードＯ１の入力信号が“Ｌ”から
“Ｈ”に変化すると、トランジスタＰ５がオフし、トラ
ンジスタＮ５がオンする。それにより、出力ノードＯ２
の出力信号は“Ｌ”となる。この場合、出力信号の
“Ｌ”は、バイポーラトランジスタＢ３の順方向電圧Ｖ
BEの値よりも若干低い約０．７Ｖとなる。
“Ｈ”に変化すると、トランジスタＰ５がオフし、トラ
ンジスタＮ５がオンする。それにより、出力ノードＯ２
の出力信号は“Ｌ”となる。この場合、出力信号の
“Ｌ”は、バイポーラトランジスタＢ３の順方向電圧Ｖ
BEの値よりも若干低い約０．７Ｖとなる。
【００５８】出力ノードＯ２の約０．７Ｖの電位がバイ
ポーラトランジスタＢ１のベースに印加されるので、入
力信号の変化の初期段階では、バイポーラトランジスタ
Ｂ１はオフする。同時に、トランジスタＮ６がオンす
る。それにより、外部リードＯＬに接続された外部負荷
容量ＣＬ（約４．２Ｖに充電されている）からトランジ
スタＮ６を介して接地端子Ｇｎｄに電荷が引き抜かれ
る。
ポーラトランジスタＢ１のベースに印加されるので、入
力信号の変化の初期段階では、バイポーラトランジスタ
Ｂ１はオフする。同時に、トランジスタＮ６がオンす
る。それにより、外部リードＯＬに接続された外部負荷
容量ＣＬ（約４．２Ｖに充電されている）からトランジ
スタＮ６を介して接地端子Ｇｎｄに電荷が引き抜かれ
る。
【００５９】このとき、外部負荷容量ＣＬの電荷はトラ
ンジスタＮ６だけでなく、バイポーラトランジスタＢ３
からも引き抜かれる。したがって、出力信号の“Ｈ”か
ら“Ｌ”への変化が高速に行なわれる。
ンジスタＮ６だけでなく、バイポーラトランジスタＢ３
からも引き抜かれる。したがって、出力信号の“Ｈ”か
ら“Ｌ”への変化が高速に行なわれる。
【００６０】出力端子ＯＵＴの出力信号の“Ｈ”から
“Ｌ”への変化のときに、出力端子ＯＵＴと外部リード
ＯＬとの間に存在するインダクタンスＬ１により次式で
示される逆起電力が発生する。
“Ｌ”への変化のときに、出力端子ＯＵＴと外部リード
ＯＬとの間に存在するインダクタンスＬ１により次式で
示される逆起電力が発生する。
【００６１】 Ｖ＝−Ｌ・ｄｉ／ｄｔ …（１） ここで、Ｌはインダクタンス、ｉは電流、ｔは時間を表
わす。
わす。
【００６２】この逆起電力により、出力端子ＯＵＴの電
位が負の方向に下がろうとする。しかし、電荷の放電に
より出力端子ＯＵＴの電位が０Ｖになると、バイポーラ
トランジスタＢ１のベース電位が約０．７Ｖとなる。そ
れにより、バイポーラトランジスタＢ１がオンする。そ
の結果、電源端子ＶｃｃからバイポーラトランジスタＢ
１を介して出力端子ＯＵＴに電流が供給され、出力端子
ＯＵＴの電位が０Ｖよりも負の方向に低下するのが防が
れる。そのため、アンダシュートが抑制される。
位が負の方向に下がろうとする。しかし、電荷の放電に
より出力端子ＯＵＴの電位が０Ｖになると、バイポーラ
トランジスタＢ１のベース電位が約０．７Ｖとなる。そ
れにより、バイポーラトランジスタＢ１がオンする。そ
の結果、電源端子ＶｃｃからバイポーラトランジスタＢ
１を介して出力端子ＯＵＴに電流が供給され、出力端子
ＯＵＴの電位が０Ｖよりも負の方向に低下するのが防が
れる。そのため、アンダシュートが抑制される。
【００６３】入力ノードＯ１の入力信号が“Ｈ”から
“Ｌ”へ変化すると、トランジスタＰ５がオンし、トラ
ンジスタＮ５がオフする。それにより、出力ノードＯ２
の出力信号が“Ｈ”（＋５Ｖ）となる。同時に、トラン
ジスタＮ６がオフする。したがって、外部リードＯＬに
接続された外部負荷容量ＣＬ（０Ｖに放電されている）
が、バイポーラトランジスタＢ１を通して充電される。
“Ｌ”へ変化すると、トランジスタＰ５がオンし、トラ
ンジスタＮ５がオフする。それにより、出力ノードＯ２
の出力信号が“Ｈ”（＋５Ｖ）となる。同時に、トラン
ジスタＮ６がオフする。したがって、外部リードＯＬに
接続された外部負荷容量ＣＬ（０Ｖに放電されている）
が、バイポーラトランジスタＢ１を通して充電される。
【００６４】このとき、インダクタンスＬ１の影響で、
出力端子ＯＵＴの電位が電源電位５Ｖ以上に上昇しよう
とする。しかし、出力端子ＯＵＴの電位が５Ｖ＋Ｖ
BE（Ｄ２）以上になるとダイオードＤ２がオンする。こ
こで、ＶBE（Ｄ２）はダイオードＤ２の順方向電圧を表
わす。これにより、出力端子ＯＵＴの電位が過度に上昇
することが防がれる。その結果、オーバシュートが抑制
される。
出力端子ＯＵＴの電位が電源電位５Ｖ以上に上昇しよう
とする。しかし、出力端子ＯＵＴの電位が５Ｖ＋Ｖ
BE（Ｄ２）以上になるとダイオードＤ２がオンする。こ
こで、ＶBE（Ｄ２）はダイオードＤ２の順方向電圧を表
わす。これにより、出力端子ＯＵＴの電位が過度に上昇
することが防がれる。その結果、オーバシュートが抑制
される。
【００６５】図３に破線で示されるように抵抗Ｒ２を接
続するならば、出力端子ＯＵＴの出力信号の“Ｈ”が＋
５Ｖとなる。
続するならば、出力端子ＯＵＴの出力信号の“Ｈ”が＋
５Ｖとなる。
【００６６】（３）第３の実施例 図５はこの発明の第３の実施例による出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
【００６７】図５において、ＢｉＣＭＯＳインバータＩ
２０は、インバータブロックＩ２ａ、制御ブロックＩ２
ｃおよびトーテムポールブロックＩ２ｄを含む。インバ
ータブロックＩ２ａの構成は図３に示されるインバータ
ブロックＩ２ａの構成と同様である。
２０は、インバータブロックＩ２ａ、制御ブロックＩ２
ｃおよびトーテムポールブロックＩ２ｄを含む。インバ
ータブロックＩ２ａの構成は図３に示されるインバータ
ブロックＩ２ａの構成と同様である。
【００６８】トーテムポールブロックＩ２ｄは、抵抗Ｒ
１，Ｒ２、プルアップ側バイポーラトランジスタＢ１，
プルダウン側バイポーラトランジスタＢ２およびダイオ
ードＤ２を含む。バイポーラトランジスタＢ２のベース
は出力ノードＯ３に接続され、コレクタは出力端子ＯＵ
Ｔに接続され、エミッタは接地端子Ｇｎｄに接続されて
いる。
１，Ｒ２、プルアップ側バイポーラトランジスタＢ１，
プルダウン側バイポーラトランジスタＢ２およびダイオ
ードＤ２を含む。バイポーラトランジスタＢ２のベース
は出力ノードＯ３に接続され、コレクタは出力端子ＯＵ
Ｔに接続され、エミッタは接地端子Ｇｎｄに接続されて
いる。
【００６９】制御ブロックＩ２ｃは、抵抗Ｒ３およびＮ
チャネル型ＭＯＳ電界効果トランジスタＮ７，Ｎ８を含
む。トランジスタＮ７は、図３におけるトランジスタＮ
６に相当する。トランジスタＮ８は出力端子ＯＵＴと出
力ノードＯ３との間に接続される。トランジスタＮ８の
ゲートは入力ノードＯ１に接続される。抵抗Ｒ３は出力
ノードＯ３と接地端子Ｇｎｄとの間に接続される。
チャネル型ＭＯＳ電界効果トランジスタＮ７，Ｎ８を含
む。トランジスタＮ７は、図３におけるトランジスタＮ
６に相当する。トランジスタＮ８は出力端子ＯＵＴと出
力ノードＯ３との間に接続される。トランジスタＮ８の
ゲートは入力ノードＯ１に接続される。抵抗Ｒ３は出力
ノードＯ３と接地端子Ｇｎｄとの間に接続される。
【００７０】第３の実施例では、バイポーラトランジス
タＢ２により電流駆動能力が向上されている。
タＢ２により電流駆動能力が向上されている。
【００７１】入力ノードＯ１の入力信号が“Ｌ”である
とき、トランジスタＰ５がオンし、トランジスタＮ５が
オフしている。それにより、出力ノードＯ２の出力信号
は“Ｈ”（約５Ｖ）となっている。このとき、トランジ
スタＮ７，Ｎ８はオフしている。その結果、出力端子Ｏ
ＵＴの電位は“Ｈ”（＋５Ｖ）となっている。
とき、トランジスタＰ５がオンし、トランジスタＮ５が
オフしている。それにより、出力ノードＯ２の出力信号
は“Ｈ”（約５Ｖ）となっている。このとき、トランジ
スタＮ７，Ｎ８はオフしている。その結果、出力端子Ｏ
ＵＴの電位は“Ｈ”（＋５Ｖ）となっている。
【００７２】入力ノードＯ１の入力信号が“Ｌ”から
“Ｈ”に変化すると、トランジスタＰ５がオフし、トラ
ンジスタＮ５がオンする。それにより、出力ノードＯ２
の出力信号は“Ｌ”（約０．７Ｖ）となる。入力信号の
変化の初期段階では、バイポーラトランジスタＢ１はオ
フする。同時に、トランジスタＮ７，Ｎ８がオンする。
“Ｈ”に変化すると、トランジスタＰ５がオフし、トラ
ンジスタＮ５がオンする。それにより、出力ノードＯ２
の出力信号は“Ｌ”（約０．７Ｖ）となる。入力信号の
変化の初期段階では、バイポーラトランジスタＢ１はオ
フする。同時に、トランジスタＮ７，Ｎ８がオンする。
【００７３】その結果、外部リードＯＬに接続された外
部負荷容量（５Ｖに充電されている）からトランジスタ
Ｎ７およびバイポーラトランジスタＢ２を介して接地端
子Ｇｎｄに電荷が引き抜かれる。このとき、外部負荷容
量ＣＬの電荷はバイポーラトランジスタＢ３からも引き
抜かれる。したがって、電流駆動能力が向上するととも
に、動作速度は速くなる。
部負荷容量（５Ｖに充電されている）からトランジスタ
Ｎ７およびバイポーラトランジスタＢ２を介して接地端
子Ｇｎｄに電荷が引き抜かれる。このとき、外部負荷容
量ＣＬの電荷はバイポーラトランジスタＢ３からも引き
抜かれる。したがって、電流駆動能力が向上するととも
に、動作速度は速くなる。
【００７４】電荷の放電により、出力端子ＯＵＴの電位
が約１Ｖになると、バイポーラトランジスタＢ２がオフ
する。その後、出力端子ＯＵＴの電位が０Ｖになるとバ
イポーラトランジスタＢ１がオンする。それにより、出
力信号のアンダシュートが抑制される。
が約１Ｖになると、バイポーラトランジスタＢ２がオフ
する。その後、出力端子ＯＵＴの電位が０Ｖになるとバ
イポーラトランジスタＢ１がオンする。それにより、出
力信号のアンダシュートが抑制される。
【００７５】入力ノードＯ１の入力信号が“Ｈ”から
“Ｌ”に変化すると、トランジスタＰ５がオンし、トラ
ンジスタＮ５がオフする。それにより、出力ノードＯ２
の出力信号が“Ｈ”（＋５Ｖ）になる。同時に、トラン
ジスタＮ７，Ｎ８がオフする。
“Ｌ”に変化すると、トランジスタＰ５がオンし、トラ
ンジスタＮ５がオフする。それにより、出力ノードＯ２
の出力信号が“Ｈ”（＋５Ｖ）になる。同時に、トラン
ジスタＮ７，Ｎ８がオフする。
【００７６】その結果、外部リードＯＬに接続された外
部負荷容量ＣＬ（０Ｖに放電されている）が、バイポー
ラトランジスタＢ１を介して充電される。出力端子ＯＵ
Ｔの電位が５Ｖ＋ＶBE（Ｄ２）以上になると、ダイオー
ドＤ２がオンする。その結果、出力信号のオーバシュー
トが抑制される。
部負荷容量ＣＬ（０Ｖに放電されている）が、バイポー
ラトランジスタＢ１を介して充電される。出力端子ＯＵ
Ｔの電位が５Ｖ＋ＶBE（Ｄ２）以上になると、ダイオー
ドＤ２がオンする。その結果、出力信号のオーバシュー
トが抑制される。
【００７７】（４）第４の実施例 図６はこの発明の第４の実施例による出力バッファ回路
の構成を示す回路図である。
の構成を示す回路図である。
【００７８】図６において、出力バッファ回路１ｂは第
１および第２の出力バッファ１００ａ，２００ａを含
む。第１の出力バッファ１００ａは入力端子ＩＮと出力
端子ＯＵＴ１との間に接続される。第２の出力バッファ
２００ａは入力端子ＩＮと出力端子ＯＵＴ２との間に接
続される。第１の出力バッファ２００ａはＣＭＯＳイン
バータＩ３およびインバータＩ２０を含む。
１および第２の出力バッファ１００ａ，２００ａを含
む。第１の出力バッファ１００ａは入力端子ＩＮと出力
端子ＯＵＴ１との間に接続される。第２の出力バッファ
２００ａは入力端子ＩＮと出力端子ＯＵＴ２との間に接
続される。第１の出力バッファ２００ａはＣＭＯＳイン
バータＩ３およびインバータＩ２０を含む。
【００７９】第１の出力バッファ１００ａの構成は、図
１に示される出力バッファ１００、図３に示される出力
バッファ回路１ａおよび図５に示される出力バッファ回
路１ａのいずれかの構成と同様である。ＣＭＯＳインバ
ータＩ３の構成は、図１に示される第３のＣＭＯＳイン
バータＩ３の構成と同様である。インバータＩ２０の構
成は、図１に示される第４のＣＭＯＳインバータＩ４、
図３に示されるＢｉＣＭＯＳインバータＩ２０および図
５に示されるＢｉＣＭＯＳインバータＩ２０のいずれか
の構成と同様である。
１に示される出力バッファ１００、図３に示される出力
バッファ回路１ａおよび図５に示される出力バッファ回
路１ａのいずれかの構成と同様である。ＣＭＯＳインバ
ータＩ３の構成は、図１に示される第３のＣＭＯＳイン
バータＩ３の構成と同様である。インバータＩ２０の構
成は、図１に示される第４のＣＭＯＳインバータＩ４、
図３に示されるＢｉＣＭＯＳインバータＩ２０および図
５に示されるＢｉＣＭＯＳインバータＩ２０のいずれか
の構成と同様である。
【００８０】第２の出力バッファ２００ａに含まれる各
トランジスタのゲート幅は、第１の出力バッファ１００
ａに含まれる各トランジスタのゲート幅よりも小さくな
っている。それにより、第２の出力バッファ２００ａの
電流駆動能力は、第１の出力バッファ１００ａの電流駆
動能力よりも小さくなっている。
トランジスタのゲート幅は、第１の出力バッファ１００
ａに含まれる各トランジスタのゲート幅よりも小さくな
っている。それにより、第２の出力バッファ２００ａの
電流駆動能力は、第１の出力バッファ１００ａの電流駆
動能力よりも小さくなっている。
【００８１】第４の実施例によると、第１、第２および
第３の実施例よりも、出力信号のオーバシュートおよび
アンダシュートが低減される。
第３の実施例よりも、出力信号のオーバシュートおよび
アンダシュートが低減される。
【００８２】なお、図６の出力バッファ回路１ｂに含ま
れる第１の出力バッファ１００ａまたは第２の出力バッ
ファ２００ａとして、図７、図８または図９に示される
出力バッファを用いてもよい。
れる第１の出力バッファ１００ａまたは第２の出力バッ
ファ２００ａとして、図７、図８または図９に示される
出力バッファを用いてもよい。
【００８３】まず、図７の出力バッファでは、図３の出
力バッファ回路１ａのバイポーラトランジスタＢ３の代
わりにダイオードＤ１が用いられている。図７の出力バ
ッファでは、図３の出力バッファ回路１ａに比べて、出
力端子ＯＵＴの出力信号が“Ｈ”から“Ｌ”に変化する
際の動作速度がやや遅くなる。
力バッファ回路１ａのバイポーラトランジスタＢ３の代
わりにダイオードＤ１が用いられている。図７の出力バ
ッファでは、図３の出力バッファ回路１ａに比べて、出
力端子ＯＵＴの出力信号が“Ｈ”から“Ｌ”に変化する
際の動作速度がやや遅くなる。
【００８４】図８の出力バッファにおいては、出力ノー
ドＯ２と出力端子ＯＵＴとの間に抵抗Ｒ２が接続されて
いる。図７の出力バッファにおいては、出力端子ＯＵＴ
の“Ｈ”の電位が電源電位５Ｖからバイポーラトランジ
スタＢ１の順方向電圧ＶBE分下がった約４．２Ｖである
が、図８の出力バッファでは、出力端子ＯＵＴの“Ｈ”
の電位が５Ｖとなる。他の部分の構成は、図７の出力バ
ッファの構成と同様である。
ドＯ２と出力端子ＯＵＴとの間に抵抗Ｒ２が接続されて
いる。図７の出力バッファにおいては、出力端子ＯＵＴ
の“Ｈ”の電位が電源電位５Ｖからバイポーラトランジ
スタＢ１の順方向電圧ＶBE分下がった約４．２Ｖである
が、図８の出力バッファでは、出力端子ＯＵＴの“Ｈ”
の電位が５Ｖとなる。他の部分の構成は、図７の出力バ
ッファの構成と同様である。
【００８５】図９の出力バッファでは、図５の出力バッ
ファ回路１ａのバイポーラトランジスタＢ３の代わりに
ダイオードＤ１が用いられている。図９の出力バッファ
では、図５の出力バッファ回路１ａに比べて、出力端子
ＯＵＴの出力信号が“Ｈ”から“Ｌ”に変化する際の動
作速度がやや遅くなる。
ファ回路１ａのバイポーラトランジスタＢ３の代わりに
ダイオードＤ１が用いられている。図９の出力バッファ
では、図５の出力バッファ回路１ａに比べて、出力端子
ＯＵＴの出力信号が“Ｈ”から“Ｌ”に変化する際の動
作速度がやや遅くなる。
【００８６】
【発明の効果】請求項１ないし請求項６記載の出力バッ
ファ回路によれば、出力信号の立上がり時間および立下
がり時間にさほど影響を与えることなく、出力波形のオ
ーバーシュートまたはアンダーシュートによるリンギン
グを低減することができる。したがって、外部機器の誤
動作を防止することができる。
ファ回路によれば、出力信号の立上がり時間および立下
がり時間にさほど影響を与えることなく、出力波形のオ
ーバーシュートまたはアンダーシュートによるリンギン
グを低減することができる。したがって、外部機器の誤
動作を防止することができる。
【００８７】
【００８８】また、請求項１ないし請求項６記載の出力
バッファ回路によれば、出力信号が第１の論理レベルか
ら第２の論理レベルに変化する際の動作速度が速くな
る。
バッファ回路によれば、出力信号が第１の論理レベルか
ら第２の論理レベルに変化する際の動作速度が速くな
る。
【００８９】さらに、請求項３記載の出力バッファ回路
によれば、出力信号が第１の論理レベルから第２の論理
レベルへ変化する際の電流駆動能力が増加する。
によれば、出力信号が第１の論理レベルから第２の論理
レベルへ変化する際の電流駆動能力が増加する。
【００９０】請求項５記載の出力バッファ回路によれ
ば、出力信号の第１の論理レベルが第１の電位に等しく
なる。
ば、出力信号の第１の論理レベルが第１の電位に等しく
なる。
【００９１】請求項６記載の出力バッファ回路によれ
ば、出力波形のオーバーシュートおよびアンダーシュー
トの両方が低減される。
ば、出力波形のオーバーシュートおよびアンダーシュー
トの両方が低減される。
【図１】この発明の第１の実施例による出力バッファ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図２】図１の出力バッファ回路の動作波形図である。
【図３】この発明の第２の実施例による出力バッファ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図４】図３の出力バッファ回路の動作波形図である。
【図５】この発明の第３の実施例による出力バッファ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図６】この発明の第４の実施例による出力バッファ回
路の構成を示す回路図である。
路の構成を示す回路図である。
【図７】図６の出力バッファ回路に用いられる出力バッ
ファの構成の一例を示す回路図である。
ファの構成の一例を示す回路図である。
【図８】図６の出力バッファ回路に用いられる出力バッ
ファの構成の他の例を示す回路図である。
ファの構成の他の例を示す回路図である。
【図９】図６の出力バッファ回路に用いられる出力バッ
ファの構成のさらに他の例を示す回路図である。
ファの構成のさらに他の例を示す回路図である。
【図１０】従来の出力バッファ回路の構成を示す回路図
である。
である。
【図１１】図１０の出力バッファ回路の動作波形図であ
る。
る。
１，１ａ，１ｂ 出力バッファ回路 ２ 内部回路 ３ 外部素子 １００，１００ａ 第１の出力バッファ ２００，２００ａ 第２の出力バッファ Ｉ１ 第１のＣＭＯＳインバータ Ｉ２ 第２のＣＭＯＳインバータ Ｉ３ 第３のＣＭＯＳインバータ Ｉ４ 第４のＣＭＯＳインバータ Ｉ２０ ＢｉＣＭＯＳインバータ Ｉ２ａ インバータブロック Ｉ２ｂ 出力ブロック Ｉ２ｃ 制御ブロック Ｉ２ｄ トーテムポールブロック ＩＮ 入力端子 ＯＵＴ，ＯＵＴ１，ＯＵＴ２ 出力端子 ＯＬ 外部リード ＣＨ 半導体チップ ＰＡＣ パッケージ Ｌ１，Ｌ２ インダクタンス ＣＬ 外部負荷容量 Ｖｃｃ 電源端子 Ｇｎｄ 接地端子 なお、各図中同一符号は同一または相当部分を示す。
Claims (6)
- 【請求項１】 第１または第２の論理レベルの入力信号
を受ける入力ノードと、 出力信号が導出される出力ノードと、 前記第１の論理レベルに対応する第１の電位を受ける第
１の電源端子と、 前記第２の論理レベルに対応する第２の電位を受ける第
２の電源端子と、 前記入力ノードへの入力信号の論理レベルを反転する反
転手段と、 前記第１の電源端子と前記出力ノードとの間に結合さ
れ、前記反転手段の出力信号に応答して、前記入力信号
が第１の論理レベルから第２の論理レベルに変化すると
きにオンする第１のバイポーラトランジスタと、 前記第２の電源端子と前記出力ノードとの間に結合さ
れ、前記入力信号が第２の論理レベルから第１の論理レ
ベルに変化するときにオンするスイッチング手段と、 前記出力ノードの出力信号レベルに応じて、前記反転手
段からの出力信号レベルを制御する第１の出力制御手段
とを備え、 前記第１の出力制御手段は、 前記出力ノードと前記第２の電源端子との間に結合さ
れ、前記出力ノードの出力信号が第２の論理レベルに近
づいたときまたは等しくなったときに前記第１のバイポ
ーラトランジスタがオンするように前記反転手段の出力
信号の電位を設定する第２のバイポーラトランジスタを
含む、 出力バッファ回路。 - 【請求項２】 前記第１の出力制御手段は、 ゲートに前記反転手段の出力を受け、ソースが前記第１
の電源端子と接続するＰチャネル型ＭＯＳトランジスタ
と、 ゲートに前記反転手段の出力を受け、ソースが前記Ｐチ
ャネル型ＭＯＳトランジスタのドレインと接続するＮチ
ャネル型ＭＯＳトランジスタとをさらに含み、 前記第２のバイポーラトランジスタは、 前記Ｎチャネル型ＭＯＳトランジスタのソースと接続す
るベースと、 前記出力ノードと接続するコレクタと、 前記第２の電源端子と接続するエミッタとを有する、請
求項１記載の 出力バッファ回路。 - 【請求項３】 前記出力ノードと前記第２の電源端子と
の間に接続され、前記出力ノードからの出力信号が第１
の論理レベルから第２の論理レベルに変化する期間内の
一定期間にオンする第３のバイポーラトランジスタをさ
らに備えた、請求項１記載の出力バッファ回路。 - 【請求項４】 第２の出力制御手段をさらに備え、 前記第２の出力制御手段は、 ゲートに前記反転手段の出力を受け、前記出力ノードと
前記第２の電源端子との間に接続される第１のＮチャネ
ル型ＭＯＳトランジスタと、 ゲートに前記反転手段の出力を受け、ドレインが前記出
力ノードと接続する第２のＮチャネル型ＭＯＳトランジ
スタと、 一端が前記Ｎチャネル型ＭＯＳトランジスタのソースと
接続し、他端が前記第２の電源端子と接続する第１の抵
抗手段とを含み、 前記第３のバイポーラトランジスタは、 前記第１の抵抗手段の一端と前記Ｎチャネル型ＭＯＳト
ランジスタのソースとの接続ノードに接続するベース
と、 前記出力ノードと接続するコレクタと、 前記第２の電源端子と接続するエミッタとを有する、請
求項３記載の 出力バッファ回路。 - 【請求項５】 前記出力ノードと前記第１のバイポーラ
トランジスタのベースとの間に接続される第２の抵抗手
段をさらに備えた、請求項１記載の出力バッファ回路。 - 【請求項６】 前記出力ノードと前記第１の電源端子と
の間に接続され、前記出力ノードの出力信号が第１の論
理レベルを越えたときにオンする第２のスイッチング手
段をさらに備えた、請求項１記載の出力バッファ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3281520A JP2978302B2 (ja) | 1991-01-28 | 1991-10-28 | 出力バッファ回路 |
| US07/821,941 US5323070A (en) | 1991-01-28 | 1992-01-17 | Output buffer circuit having output bouncing controlled circuits |
| DE4202266A DE4202266C2 (de) | 1991-01-28 | 1992-01-28 | Ausgabepufferschaltung |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3-29406 | 1991-01-28 | ||
| JP2940691 | 1991-01-28 | ||
| JP3281520A JP2978302B2 (ja) | 1991-01-28 | 1991-10-28 | 出力バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH057142A JPH057142A (ja) | 1993-01-14 |
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ID=26367615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| JP (1) | JP2978302B2 (ja) |
| DE (1) | DE4202266C2 (ja) |
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|---|---|---|---|---|
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| US5572145A (en) * | 1995-09-06 | 1996-11-05 | Sony Corporation | Method for minimizing ground bounce in digital circuits via time domain shifts |
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| US7026690B2 (en) * | 2003-02-12 | 2006-04-11 | Micron Technology, Inc. | Memory devices and electronic systems comprising integrated bipolar and FET devices |
| CN104672788A (zh) * | 2015-03-09 | 2015-06-03 | 上海材料研究所 | 一种微交联改性聚酯弹性体微发泡材料及其制备方法 |
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|---|---|---|---|---|
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| JPH07123219B2 (ja) * | 1986-01-17 | 1995-12-25 | 株式会社日立マイコンシステム | 出力バツフア回路 |
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
| JPS63299513A (ja) * | 1987-05-29 | 1988-12-07 | Toshiba Corp | 出力回路 |
| US4855623A (en) * | 1987-11-05 | 1989-08-08 | Texas Instruments Incorporated | Output buffer having programmable drive current |
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| JPH024005A (ja) * | 1988-06-21 | 1990-01-09 | Mitsubishi Electric Corp | ノイズ除去回路 |
| JPH02104018A (ja) * | 1988-10-12 | 1990-04-17 | Mitsubishi Electric Corp | ２段３値パルス増幅回路 |
| JPH02112317A (ja) * | 1988-10-20 | 1990-04-25 | Nec Corp | 出力回路 |
| JPH0683058B2 (ja) * | 1989-10-06 | 1994-10-19 | 株式会社東芝 | 出力回路 |
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| US5107142A (en) * | 1990-10-29 | 1992-04-21 | Sun Microsystems, Inc. | Apparatus for minimizing the reverse bias breakdown of emitter base junction of an output transistor in a tristate bicmos driver circuit |
| JPH04192716A (ja) * | 1990-11-26 | 1992-07-10 | Mitsubishi Electric Corp | Ｍｏｓトランジスタ出力回路 |
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- 1992-01-17 US US07/821,941 patent/US5323070A/en not_active Expired - Lifetime
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