JP2534782B2 - 半導体装置 - Google Patents

半導体装置

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JP2534782B2
JP2534782B2 JP1292992A JP29299289A JP2534782B2 JP 2534782 B2 JP2534782 B2 JP 2534782B2 JP 1292992 A JP1292992 A JP 1292992A JP 29299289 A JP29299289 A JP 29299289A JP 2534782 B2 JP2534782 B2 JP 2534782B2
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Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に関し、特に半導体メモリに適
用して好適な半導体装置に関する。
（従来の技術） 第５図は、従来の半導体装置の回路図であり、特に半
導体メモリにおける出力バッファ回路部分の構成を例示
するものである。第５図において、図示せぬメモリセル
から読み出された相補データは、データ線Ｄ、から図
示の出力バッファに入力される。即ち、これらのデータ
は、先ず、出力ゲート回路OG1、OG2を通じて出力トラン
ジスタTr1、Tr2に加えられる。出力ゲート回路OG1、OG2
のオン、オフは出力イネイブル信号▲▼によって制
御されている。データ線Ｄ、の間にはイコライズ用の
トランジスタTr0が接続されている。アドレス遷移時に
一時的に入力されるイコライズ信号▲▼により、
データ線Ｄ、間のイコライズを行なう。トランジスタ
Tr1とTr2は相補的に動作する。トランジスタTr1、Tr2の
接続中点からの出力信号は、I/Oピンに接続される。
かかる構成において、次にその動作を説明する。
図示しないメモリセルからの相補出力信号はデータ線
Ｄ、に出力される。アドレス遷移によって異なるセル
が特定されて、そのセルからの出力によってデータ線、
Ｄ、のデータレベルが変化する。セルのアクセスを高
速で行なわせるために、データ線Ｄ、のイコライズを
行なう。このために用いられるのがトランジスタTr0で
ある。即ち、このトランジスタTr0にイコライズ信号▲
▼を与えることにより、データ線Ｄ、がVCCとV
SSの中間レベルにイコライズされる。このとき、電源V
CCから出力トランジスタTr1、Tr2を介して電源VSSに貫
通電流が流れないように、出力ゲート回路OG1、OG2を出
力イネイブル信号▲▼により共に閉じて、出力トラ
ンジスタTr1、Tr2を共オフさせる。これにより、I/Oピ
ンはハイインピーダンス状態となる。次に、データ線
Ｄ、のイコライズが終了し、選択したメモリセルから
の出力データが確定したら、出力イネイブル信号▲
▼により出力ゲート回路OG1、OG2を開く。これにより、
データ線Ｄ、からのデータが、出力ゲート回路OG1、O
G2を介して、トランジスタTr1、Tr2のゲートに供給され
る。これにより、トランジスタTr1、Tr2のいずれか一方
がオンし、他方がオフし、I/Oピンにメモリ回路からの
データが出力される。
上記のような動作において、メモリ回路のアドレス遷
移を検出する回路は、電源電圧の変動等により誤動作を
行なうことがある。即ち、例えば、誤ってイコライズ信
号▲▼が瞬間的に出力されることがある。これに
より、トランジスタTr0が誤ってオンし、データ線Ｄ、
がイコライズされてしまう。その誤ったイコライズに
よりデータ線Ｄ、の電位、即ちトランジスタTr1、Tr2
のゲートへの入力電圧が一時的に不確定な状態になって
しまう。つまり、データ線Ｄ、に表われる出力データ
が新たなセルの出力に応じて変化しかかっていたときに
上記誤ったイコライズが行われると、その出力データが
一時的にその確定動作を止めてしまうことになる。この
ため、出力トランジスタTr1、Tr2からI/Oピンへのデー
タ出力が遅延する。これにより、高速アクセスが防げら
れる。
このような問題を解決するために考えられたのが、第
６図に示す半導体装置である。第６図に示すように、出
力トランジスタTr1、Tr2のゲート側にはそれぞれラッチ
回路L1、L2が設けられている。これらのラッチ回路L1、
L2によって、出力トランジスタTr1、Tr2のゲート入力
が、イコライズ信号▲▼と同様に作用するノイズ
によって不確定な状態になろうとするのが防止される。
即ち、ラッチ回路L1、L2により、ゲート入力の状態が保
持される。これにより、データ出力の遅延が防がれる。
一方、出力トランジスタTr1、Tr2のゲートに接続される
出力バッファ回路B1、B2は、トライステートバッファで
ある。即ち、バッファ制御回路BCからの出力によってデ
ータ線Ｄ、がイコライズされるとする。この間は、こ
の回路BCからの出力により出力バッファ回路B1、B2を制
御して、それらの回路B1、B2から出力トランジスタTr
1、Tr2のゲートに加えられる出力をハイインピーダンス
状態にする。勿論、出力イネイブル信号OEがバッファ制
御回路BCに入力されていないときは、出力バッファ回路
B1、B2は出力トランジスタTr1とTr2のゲートに、あるレ
ベルの信号を与える。しかし、出力イネイブル信号▲
▼がその回路BCに入力されているときには、出力バッ
ファ回路B1、B2はデータ線Ｄ、のレベルをそのまま出
力トランジスタTr1、Tr2のゲートに与える。しかし、こ
の状態で、イコライズ信号▲▼が回路BCに入力さ
れると、バッファ制御回路BCから出力イネイブル信号▲
▼の出力が禁止される。これにより、出力バッファ
回路B1、B2はその出力をハイインピーダンスとする。こ
れにより、出力トランジスタTr1、Tr2のゲート電位は、
ラッチ回路L1、L2に保持されたデータに保持される。
第６図のような構成によれば、イコライズ信号▲
▼として作用するノイズ信号が入力しても、出力トラ
ンジスタTr1、Tr2の出力の確定が妨げられないので、I/
Oピンに出力されるデータが迅速に確定する。
以上説明した、第５図及び第６図の２つの半導体装置
の動作について以下に更に詳細に説明する。
第５図において、図示しないメモリセルから１レベル
→０レベルのリードを行なう場合の回路動作を、第７図
のタイミングチャートに基づいて説明する。ちなみに、
第７図（Ａ）はイコライズ信号▲▼の時間的な電
位の変化、同図（Ｂ）はデータ線Ｄ、の時間的な電位
変化、同図（Ｃ）は出力トランジスタTr1、Tr2のゲート
電位の時間的な変化、同図（Ｄ）は出力トランジスタTr
1、Tr2の接続中点に接続されるI/Oピンの時間的な電位
変化、同図（Ｅ）はこの半導体回路チップ内のVCC、VSS
の時間的な変化、同図（Ｆ）はこの半導体回路チップ内
のVSSを基準とした場合のチップ外からアドレスバッフ
ァへの外部入力信号の電位変化をそれぞれ示すものであ
る。
今、第７図（Ｆ）からわかるように、図示しないアド
レスバッファへの入力信号の電圧が、バッファ回路の回
路閾値より低い電圧から高い電圧に変化する場合を考え
る。先ず、そのバッファ回路が動作して時刻t1にイコラ
イズ信号▲▼が一時的に０レベルになる。これに
より、データ線Ｄ、は互いにイコライズされて中間レ
ベルになる。次に、出力ゲート回路OG1,2がそれぞれ前
記中間レベルVIHと検知し、出力トランジスタTr1,2のゲ
ート電位を０レベルとする。これにより、出力トラジス
タTr1,2は共にオフする。次に、時刻t2に、イコライズ
が終了し、新しい読み出しデータが伝播してくる。これ
により、データ線Ｄが１レベルから０レベルへ変化し、
データ線が０レベルから１レベルに変化する。これに
より、出力トランジスタTr2のゲート電位は１レベルと
なり、出力トランジスタTr2はオンする。トランジスタT
r1はオフ状態のままにある。これにより、I/Oピンから
トランジスタTr2を介して半導体回路チップ内に大電流
が流れ込む。これにより、チップ内の電源VCC、VSSが一
時的にΔＶだけ浮き上がってしまう。これにより、チッ
プ内VSSとアドレスバッファへの入力信号との電位差、
すなわちチップ内VSSを基準としたアドレスバッファへ
の入力信号の電位Vinは、ΔＶだけ低くなる。
従って、入力電位Vinがアドレスバッファの回路閾値
よりももともとΔＶよりも小さな電位分しか電位が高く
なければ、アドレスバッファは、本来VIHである入力電
位を誤ってVILと見なし誤動作する。これにより、時刻t
3にイコライズ信号▲▼が再び一時的に０レベル
になる。そして、そのイコライズ信号▲▼により
データ線Ｄ、は再びイコライズされて中間レベルとな
る。これにより、前と同様に、出力トランジスタTr1,2
への入力ゲート電位も１レベルから０レベルに反転す
る。これにより、トランジスタTr1,2は共にオフする。
そのため、I/Oピンからチップ内部への放電が一時的に
妨げられる。その放電は時刻t4において再開される。こ
のようにして、データの読み出しスピードに遅れが生じ
る。
次に、第５図の構成において図示しないメモリセルか
ら０レベル→１レベルのリードを行なう場合の回路動作
を、第８図のタイミングチャートに基づいて説明する。
ちなみに、第８図（Ａ）はイコライズ信号▲▼の
時間的な電位の変化、同図（Ｂ）はデータ線Ｄ、の時
間的な電位変化、同図（Ｃ）は出力トランジスタTr1、T
r2のゲート電位の時間的な変化、同図（Ｄ）は出力トラ
ンジスタTr1、Tr2の接続中点に接続されるI/Oピンの時
間的な電位変化、同図（Ｅ）はこの半導体回路チップ内
のVCC、VSSの時間的な変化、同図（Ｆ）はこの半導体回
路チップ内のVSSを基準とした場合のチップ外からアド
レスバッファへの外部入力信号の電圧変化をそれぞれ示
すものである。
今、第８図（Ｆ）からかるように、図示しないアドレ
スバッファへの入力信号の電圧が、バッファ回路の回路
閾値より高い電圧から低い電圧に変化する場合を考え
る。先ず、時刻t1にバッファ回路が動作してイコライズ
信号▲▼が一時的に０レベルになる。これによ
り、データ線Ｄ、はイコライズされて中間レベルにな
る。次に、出力ゲート回路OG1,2が前記中間レベルをVIH
と検知し、出力トランジスタTr1,2のゲート電位を０レ
ベルとする。これにより、出力トランジスタTr1,2は共
にオフする。次に、時刻t2に、イコライズが終了し、新
しい読み出しデータが伝播してくる。これにより、デー
タ線Ｄが０レベルから１レベルへ変化し、データ線が
１レベルから０レベルに変化する。これにより、出力ト
ランジスタTr1のゲート電位は１レベルとなり、出力ト
ランジスタTr1はオンする。トランジスタTr2はオフ状態
のままにある。これにより、半導体回路チップ内からト
ランジスタTr1を介してI/Oピンに大電流が流れ出す。こ
れにより、チップ内のVCC、VSSが一時的にΔＶだけ低下
してしまう。これにより、チップ内VSSを基準としたア
ドレスバッファからの入力信号の電位差、すなわちチッ
プ内VSSを基準としたアドレスバッファへの入力信号の
電位Vinは、ΔＶだけ高くなる。
従って、入力電位Vinがアドレスバッファの回路閾値
よりももともとΔＶよりも小さな電位分しか電位が低く
なければ、アドレスバッファは、本来VILである入力電
位を一時的にVIHと見なして誤動作する。これにより、
時刻t3にイコライズ信号▲▼が再び一時的に０レ
ベルになる。そして、そのイコライズ信号▲▼に
よりデータ線Ｄ、は再びイコライズされて中間レベル
となる。これにより、前と同様に、出力トランジスタTr
1,2のゲート電位も１レベルから０レベルに反転する。
これにより、トランジスタTr1,2は共にオフする。その
ため、チップ内部からトランジスタTr1を介してI/Oピン
への充電が一時的に妨げられる。その充電は時刻t4にお
いて再開される。このようにして、データの読み出しス
ピードに遅れが生じる。
以上のような問題を解決しようとしたのが、第６図の
回路である。第６図は、アドレス遷移時にイコライズ信
号▲▼として作用するノイズが発生しても、ラッ
チ回路L1,L2によって出力トランジスタTr1,Tr2のゲート
の電位が確定される。これにより動作の遅れが防止され
る。
次に、図示しないメモリ回路からの１レベル→０レベ
ルのリードを行なう場合における、第６図の回路動作
を、第９図のタイミングチャートに基づいて説明する。
ちなみに、第４図（Ａ）はイコライズ信号▲▼の
時間的な電位の変化、同図（Ｂ）はデータ線Ｄ、の時
間的な電位変化、同図（Ｃ）は出力トランジスタTr1、T
r2のゲート電位の時間的な変化、同図（Ｄ）は出力トラ
ンジスタTr1、Tr2の接続中点に接続されるI/Oピンの時
間的な電位変化、同図（Ｅ）はこ半導体回路チップ内の
VCC、VSSの時間的な変化、同図（Ｆ）はこの半導体回路
チップ内のVSSを基準とした場合のチップ外からアドレ
スバッファへの外部入力信号の電圧変化をそれぞれ示す
ものである。
今、第９図（Ｆ）からわかるように、図示しないアド
レスバッファへの入力信号の電圧が、バッファ回路の回
路閾値より低い電圧から高い電圧に変化する場合を考え
る。先ず、そのバッファ回路が動作して時刻t1にイコラ
イズ信号▲▼が一時的に０レベルになる。それに
より、ｐチャンネルトランジスタTr0がオンして、デー
タ線Ｄ、はイコライズされ、中間レベルになる。ま
た、出力トランジスタTr1、Tr2のゲート電位を制御する
出力バッファ回路B1、B2は、イコライズ信号▲▼
が０レベルになっている間、ハイインピーダンス状態に
なる。このため、ラッチ回路L1、L2がゲート電位の前の
状態のまま保持する。次に、時刻t2にイコライズが終了
し、イコライズ信号▲▼が１レベルになる。これ
により、出力バッファ回路B1、B2がロウインピーダンス
状態になる。これにより、それらの回路B1、B2が前記中
間レベルをVIHとして検出し、出力トランジスタTr1,2の
ゲート電圧を１レベルから０レベルとする。そして、デ
ータ線Ｄ、に新しい読み出しデータが伝播してくる。
即ち、データ線Ｄが１レベルから０レベルへ変換し、デ
ータ線が０レベルから１レベルへ変化する。これによ
り、出力トランジスタTr1,2のゲート電位は0,1レベルと
なる。その結果、出力トランジスタTr1,2はオフ、オン
する。これにより、I/Oピンから半導体回路チップ内に
大電流が流れ込む。これにより、チップ内のVCC、VSSが
一時的にΔＶだけ浮き上がってしまう。これにより、チ
ップ内VSSとアドレスバッファへの入力信号との電位
差、すなわちチップ内VSSを基準としたアドレスバッフ
ァへの入力電位Vinは、I/Oピンからチップ内部へと大電
流が流れ込む以前よりもΔＶだけ低くなる。
従って、入力電圧Vinがアドレスバッファの回路閾値
よりもΔＶよりも小さい電位分しか電位が高くなけれ
ば、アドレスバッファは入力電位を一時的にVIHと見な
して誤動作し、時刻t3にイコライズ信号▲▼が再
び一時的に０レベルになる。そして、そのイコライズ信
号▲▼によりデータ線Ｄ、は再びイコライズさ
れて中間レベルとなる。しかし、出力バッファ回路B1、
B2はハイインピーダンス状態になるので、出力トランジ
スタTr1、Tr2のゲート電位はラッチ回路L1、L2によって
それぞれ０レベル、１レベルを保持する。
しかし、時刻t4にこのイコライズ信号▲▼が１
レベルに戻ると、出力バッファ回路B1、B2はロウインピ
ーダンス状態となる。これにより、その回路B2はデータ
線Ｄの中間レベルをVIHと検知して、出力トランジスタT
r2のゲート電位は０レベルとなる。そのため、その後に
蓋びデータ線Ｄ、にデータが伝播してきて、出力トラ
ンジスタTr2のゲート電位が再び１レベルになるまでの
間は、I/Oピンからチップ内部への放電は妨げられ、や
はり読み出しスピードの遅れを生じてしまう。
次に、第６図において、図示しないメモリ回路からの
１レベル→０レベルのリードを行なう場合の回路の動作
を、第10図のタイミングチャートに基づいて説明する。
ちなみに、同図（Ａ）はイコライズ信号▲▼の時
間的な電位の変化、同図（Ｂ）はデータＤ、の時間的
な電位変化、同図（Ｃ）は出力トランジスタTr1,Tr2の
ゲート電位の時間的な変化、同図（Ｄ）は出力トランジ
スタTr1、Tr2の接続中点に接続されるI/Oピンの時間的
な電位変化、同図（Ｅ）はこの半導体回路チップ内のV
CC、VSSの時間的な変化、同図（Ｆ）はこの半導体回路
チップ内のVSSを基準とした場合のチップ外からアドレ
スバッファへの外部入力信号の電圧変化をそれぞれ示す
ものである。
今、第10図（Ｆ）からわかるように、図示しないアド
レスバッファへの入力信号の電圧が、バッファ回路の回
路閾値より高い電圧から低い電圧に変化する場合を考え
る。先ず、第10図の時刻t1にバッファ回路が動作してイ
コライズ信号▲▼が一時的に０レベルになる。そ
れにより、ｐチャンネルトランジスタTr0がオンして、
データ線Ｄ、はイコライズされ、中間レベルになる。
また、出力トランジスタTr1、Tr2のゲート電位を制御す
る出力バッファ回路B1、B2は、イコライズ信号▲
▼が０レベルになっている間、ハイインピーダンス状態
になる。このため、ラッチ回路L1、L2がゲート電位を前
の状態のまま保持する。次に、イコライズが終了して時
刻t2にイコライズ信号▲▼が１レベルになる。こ
れにより、出力バッファ回路B1、B2がロウインピーダン
ス状態となる。出力バッファ回路B1、B2が、前記中間レ
ベルをVIHとして検出し、出力トランジスタTr1,2のゲー
ト電位が１レベルから０レベルになる。そして、新しい
読み出しデータがデータ線Ｄ、に伝播してきて、デー
タ線Ｄが０レベルから１レベルへ変化し、データ線が
１レベルから０レベルに変化する。これにより、出力ト
ランジスタTr1,2のゲート電位は1,0レベルになる。その
結果、出力トランジスタTr1はオンする。これにより、
半導体回路チップ内部からトランジスタTr1を介してI/O
ピンへ大電流が流れ出す。これにより、チップ内の
VCC、VSSが一時的にΔＶだけ低下する。そして、チップ
内VSSとアドレスバッファへの入力信号との電位差、す
なわちチップ内VSSを基準としたアドレスバッファの入
力電位Vinはチップ内部からI/Oピンへと大電流が流れ出
す以前よりもΔＶだけ高くなる。
従って、入力電位Vinがアドレスバッファの回路閾値
よりもΔＶよりも小さい電位分しか電位が低くなけれ
ば、アドレスバッファは入力電圧を一時的にVIHと見な
して誤動作し、時刻t3にイコライズ信号▲▼が再
び一時的に０レベルとなる。そして、そのイコライズ信
号▲▼によりデータ線Ｄ、はイコライズされて
中間レベルとなる。しかし、出力バッファ回路B1、B2は
ハイインピーダンス状態になるので、出力トランジスタ
Tr1、Tr2のゲート電位はラッチ回路L1、L2によってそれ
ぞれ１レベル、０レベルを保持する。
しかし、時刻t4にこのイコライズ信号ΦEqがレベルに
戻ると、出力バッファ回路B1、B2はロウインピーダンス
状態となる。その回路B1はデータ線の中間レベルをV
IHと検知して、出力トランジスタTr1のゲート電圧を０
レベルとする。そのため、再びデータ線Ｄ、にデータ
が伝播してきて、出力トランジスタTr1のゲート電位が
再び１レベルになるまでの間は、チップ内部からI/Oピ
ンへの充電は妨げられ、やはり読み出しスピードの遅れ
を生じてしまう。
（発明が解決しようとする課題） 従来の半導体装置は以上のように構成されていたの
で、半導体回路チップ内の電源やグランドのレベルの変
動が原因で、アドレス等の外部入力信号の電位と、これ
を受けるバッファ回路の回路閾値との電位差が十分に大
きくない場合、データの読み出し時間が遅れてしまい、
メモリ回路の高速アクセスを行なう上での障害となって
いた。
本発明は、上記に鑑みてなされたもので、その目的
は、電源やグランドのレベル変動があっても、データの
読み出し時間に遅れが生じるのを防止して、回路動作の
高速化を実現した半導体装置を得ることにある。
〔発明の構成〕
（課題を解決するための手段） 本発明の半導体装置は、選択したメモリセルからのデ
ータが入力されるデータ線と、 アドレス遷移によって、又は高圧側／低圧側の電源電
圧に生じるノイズによって生成されるアドレス遷移検出
信号に基づいて、一定時間イコライズ信号を出力する論
理回路と、 前記イコライズ信号の印加によって、前記データ線を
イコライズするイコライズ手段と、 前記データ線のデータに応じた信号を外部に出力する
出力手段と、 前記出力手段と前記イコライズ手段との間に設けら
れ、前記データを保持するラッチ手段と、 前記ラッチ手段と前記イコライズ手段との間に設けら
れ、前記データ線の電位をそのまま出力するロウインピ
ーダンス状態と、前記データ線の電位変化が出力側に伝
わらないようにするハイインピーダンス状態とをとり得
る出力バッファ手段と、 前記アドレス遷移検出信号に基づいて制御信号を発生
し、この制御信号によって、前記イコライズ手段への前
記イコライズ信号の印加に先行して、前記出力バッファ
手段をハイインピーダンス状態に切り換え、前記イコラ
イズ信号がオフされるときにはそのオフの後に前記出力
バッファ手段をロウインピーダンス状態に戻して、前記
ノイズに基づいて行われるイコライズ中の前記データ線
の影響が、データ読み出し中の前記出力手段に伝わるの
を防止する、制御手段と、 を備えるものとして構成される。
本発明の第２の半導体装置は、前記第１の半導体装置
において、前記データ線は、前記メモリセルから出力さ
れる相補の一対のデータが供給される一対の相補のデー
タ線を備えるものとして構成される。
（作 用） イコライズ信号に先行して制御信号が出力される。こ
の制御信号にによって出力バッファ手段がハイインピー
ダンス状態となる。これにより、その直前の状態がラッ
チ手段によってラッチされ、この後データ線のイコライ
ズが行われるが、出力手段はその直前の出力状態を持続
する。また、イコライズ終了後に制御信号を出力バッフ
ァ手段のハイインピーダンス状態をロウインピーダンス
状態に戻す。このため、イコライズ終了直後の信号によ
って出力手段が誤動作して、例えばデータ出力に遅延を
生じさてたりすることはなくなる。
（実施例） 以下、図面を参照しながら本発明の実施例を説明す
る。
第１図は、本発明の一実施例の回路図である。同図に
おいて、アドレス遷移検出パルスΦATDは、直接論理回
路LG1、LG2に加えられると共に、第１のディレイ回路D1
と第２のディレイ回路D2を介して論理回路LG1、LG2に加
えられる。これらの論理回路LG1,LG2から信号の時間幅
の異なるデータ出力バッファ制御信号ΦLatchとイコラ
イズ信号▲▼がそれぞれ出力される。データ出力
バッファ制御信号ΦLatchは、出力イネイブル信号OEと
共にバッファ制御回路BCに入力される。バッファ制御回
路BCから、トライステートの出力バッファ回路B1、B2に
制御信号が出力される。一方、イコライズ信号▲
▼は、イコライズ用のトランジスタTr0のゲートに与え
られる。その他の構成は第６図とほぼ同様であり、同一
の構成要素には同一の符号を付している。
以上のような構成において次にその動作を説明する。
先ず、図示しないメモリセルからの１レベル→０レベ
ルのリードを行なう場合の回路の動作を、第２図に基づ
いて説明する。ちなみに、同図（Ａ）はイコライズ信号
▲▼およびデータ出力バッファ制御信号ΦLatch
の時間的な電位変化、同図（Ｂ）はデータ線Ｄ、の時
間的な電位変化、同図（Ｃ）は出力トランジスタTr1、T
r2のゲート電位の時間的な変化、同図（Ｄ）は出力トラ
ンジスタTr1、Tr2の接続中点に接続されるI/Oピンの時
間的な電位変化、同図（Ｅ）はこの半導体回路チップ内
のVCC、VSSの時間的な変化、同図（Ｆ）はこの半導体回
路チップ内のVSSを基準とした場合のチップ外からアド
レスバッファへの外部入力信号の電圧変化をそれぞれ示
すものである。
今、第２図（Ｆ）からわかるように、図示しないアド
レスバッファへの入力信号が、バッファ回路の回路閾値
より低い電圧から高い電圧に変化する場合を考える。こ
のとき、バッファ回路が動作して、時刻t1にアドレス遷
移検出パルスΦATDが一時的に１レベルとなる。それに
より、制御信号ΦLatchが一時的に１レベルとなり、且
つイコライズ信号▲▼が一時的に０レベルにな
る。
なお、タイミング設定は以下のようにされている。即
ち、アドレス遷移検出パルスΦATDが０レベル→１レベ
ルに変化すると、第１のディレイ回路D1と第２ディレイ
回路D2並びに論理回路LG1、LG2により、先ず制御信号Φ
Latchが０レベル→１レベルになり、次にイコライズ信
号▲▼が１レベル→０レベルになる。一方、アド
レス遷移検出パルスΦATDが１レベル→０レベルに変化
すると、前記各回路D1,D2,LG1,LG2により、先ずイコラ
イズ信号▲▼が０レベル→１レベルになり、次に
データ出力バッファ制御信号ΦLatch1レベル→０レベル
になる。
以上のようにタイミングが設定されることにより、デ
ータ線Ｄ、がイコライズされて中間レベルになる前
に、制御信号ΦLatchが０レベルから１レベルになる。
このため、出力バッファ回路B1、B2はハイインピーダン
ス状態になり、ラッチ回路L1、L2により出力トランジス
タTr1、Tr2のゲート電位はそれぞれ１レベルと０レベル
が保持される。そして、出力バッファ回路B1、B2のハイ
インピーダンス状態は、時刻t2にイコライズ信号▲
▼が１レベルに戻り、制御信号ΦLatchが０レベルに
なるまで継続される。制御信号ΦLatchが０レベルにな
ると、出力バッファ回路B1、B2はロウインピーダンス状
態になる。その時には、データ線Ｄ、に新しいデータ
が伝播されており、データ線Ｄは０レベル、データ線
は１レベルとなる。これにより、出力トラジスタTr1の
ゲート信号は１レベルから０レベルへ、出力トランジス
タTr2のゲート信号は０レベルから１レベルに変わる。
以上の動作により、I/Oピンから半導体回路チップ内
に大電流が流れ込んで、チップ内のVCC、VSSが一時的に
ΔＶだけ浮き上がってしまう。そして、チップ内VSSと
アドレスバッファへの入力信号との電位差、すなわちチ
ップ内VSSを基準としたアドレスバッファへの入力電位V
inは、I/Oピンからチップ内部へと大電流が流れ込む以
前よりもΔＶだけ低くなる。従って、もし、入力電位V
inがアドレスバッファの回路閾値よりもΔＶよりも小さ
い電位分しか電位が高くなければ、アドレスバッファは
入力電位を一時的にVILと見なして誤動作する。即ち、
時刻t3に、イコライズ信号▲▼が再び一時的に０
レベルとなり制御信号ΦLatchは一時的に１レベルにな
る。
しかし、先にも述べたように、イコライズ信号▲
▼が０レベルになっている期間は、制御信号ΦLatch
は１レベルになっている。このため、出力バッファ回路
B1、B2はハイインピーダンス状態になり、出力トランジ
スタTr1、Tr2のゲート電位はラッチ回路L1、L2により、
それぞれ０レベル、１レベルに保持される。また、制御
信号ΦLatchが時刻t4に０レベルに戻る時には、データ
線Ｄ、に再びデータが伝播されてきている。即ち、デ
ータ線Ｄは０レベル、データ線は１レベルになってい
る。このため、出力トランジスタTr1、Tr2のゲート電位
は変化しない。従って、出力トランジスタTr1のゲート
電位が一時的に０レベルとなってI/Oピンからトランジ
スタTr2を介してチップ内部へ放電電流が流れるのが妨
げられて読み出し時間が送れる等の障害が出ることはな
い。
次に、図示しないメモリセルからの０レベル→１レベ
ルのリードを行なう場合の回路動作を、第３図に基づい
て説明する。ちなみに同図（Ａ）はイコライズ信号▲
▼およびデータ出力バッファ制御信号ΦLatchの時
間的な電位の変化、同図（Ｂ）はデータ線Ｄ、の時間
的な電位変化、同図（Ｃ）は出力トランジスタTr1、Tr2
のゲート電位の時間的な変化、同時（Ｄ）は出力トラン
ジスタTr1、Tr2の接続中点に接続されるI/Oピンの時間
的な電位変化、同図（Ｅ）のこの半導体回路チップ内の
VCC、VSSの時間的な変化、同図（Ｆ）はこの半導体回路
チップ内のVSSを基準とした場合のチップ外からアドレ
スバッファへの外部入力信号の電圧変化をそれぞれ示す
ものである。
今、第３図（Ｆ）からわかるように、図示しないアド
レスバッファへの入力信号がバッファ回路の回路閾値よ
り高い電圧から低い電圧に変化する場合を考える。その
場合、バッファ回路が動作して時刻t1にアドレス遷移検
出パルスΦATDが一時的に１レベルとなる。その結果、
データ出力バッファ制御信号ΦLatchが一時的に１レベ
ルとなりイコライズ信号▲▼が一時的に０レベル
となる。
なお、タイミングは前と同様に、以下のように定めら
れている。即ち、第１のディレイ回路D1と第２ディレイ
回路D2並びに論理回路LG1、LG2により、アドレス遷移検
出パルスΦATDが０レベル→１レベルに変化すると、先
ず制御信号ΦLatchが０レベル→１レベルになり、次に
イコライズ信号▲▼が１レベル→０レベルにな
る。一方、アドレス遷移検出パルスΦATDが１レベル→
０レベルに変化すると、先ずイコライズ信号▲▼
が０レベル→１レベルになり、次にデータ出力バッファ
制御信号ΦLatch1レベル→０レベルに変化する。
以上のようにタイミングが設定されることにより、デ
ータ線Ｄ、がイコライズされて中間レベルになる前
に、制御信号ΦLatchが０レベルから１レベルになる。
このため、出力バッファ回路B1、B2はハイインピーダン
ス状態になり、ラッチ回路L1、L2により出力トランジス
タTr1、Tr2のゲート電位はそれぞれ０レベルと１レベル
が保持される。そして、出力バッファ回路B1、B2のハイ
インピーダンス状態はイコライズ信号▲▼が時刻
t2に１レベルに戻り、制御信号ΦLatchが０レベルにな
るまで継続される。制御信号ΦLatchが０レベルになる
と、出力バッファ回路B1、B2はロウインピーダンス状態
になる。その時には、データ線Ｄ、に新しいデータが
伝播されており、データ線Ｄは１レベル、データ線は
０レベルとなる。これにより、出力トランジスタTr1の
ゲート信号は０レベルから１レベルへ、出力トランジス
タTr2のゲート信号は１レベルから０レベルに変わる。
以上の動作により、半導体回路チップ内からトランジ
スタTr1を介してI/Oピンへ大電流が流れ出して、チップ
内のVCC、VSSが一時的にΔＶだけ低下してしまう。そし
て、チップ内VSSとアドレスバッファへの入力信号との
電位差、すなわちチップ内VSSを基準としたアドレスバ
ッファへの入力電位Vinは、I/Oピンを通じてチップ内部
から大電流が流れ出す以前よりもΔＶだけ高くなる。従
って、入力電位Vinがアドレスバッファの回路閾値より
もΔＶよりも小さい電位分しか電位が低くなければ、ア
ドレスバッファは入力電位を一時的にVIHと見なし誤動
作する。即ち、時刻t3に、イコライズ信号▲▼が
再び一時的に０レベルになり、制御信号ΦLatchは一時
的に１レベルになる。
しかし、先にも述べたように、イコライズ信号▲
▼が０レベルになっている期間は、必ずデータ出力バ
ッファ制御信号ΦLatchは１レベルになっている。この
ため、出力バッファ回路B1、B2はハイインピーダンス状
態になり、出力トランジスタTr1、Tr2のゲート電位はラ
ッチ回路L1、L2により、それぞれ１レベル、０レベルに
保持される。また、制御信号ΦLatchが時刻t4に０レベ
ルに戻る時には、データ線Ｄ、に再びデータが伝播さ
れてきている。即ち、データ線Ｄは１レベル、データ線
は０レベルになっている。このため、出力トランジス
タTr1、Tr2のゲート電位は変化しない。従って、出力ト
ランジスタTr1、Tr2のゲート電位が一時的に０レベルと
なってチップ内部からI/Oピンへ充電電流が流れるのが
妨げられて読み出し時間が遅れる等の障害が出ることは
ない。
第１図の構成をブロック的に模式化して示したのが第
４図のブロック図である。第４図からわかるように、先
ず、アドレス遷移検出パルスΦATDに基づいて、立ち上
がりと立ち下がりのタイミングが順序づけられた制御信
号ΦLatchとイコライズ信号▲▼が作られる。制
御信号ΦLatchは、トライステートバッファ構成のバッ
ファ回路B1、B2に与えられる。イコライズ信号▲
▼はトランジスタTr0に与えられる。データ線Ｄ、
は、この出力バッファ回路B1、B2を通じて出力トランジ
スタTr1、Tr2のゲートに与えられる。出力トランジスタ
Tr1、Tr2の各ゲートには、それぞれ、ラッチ回路L1、L2
が接続されている。ラッチ回路L1、L2は、ゲート電位
を、出力バッファ回路B1、B2がハイインピーダンス状態
の場合に限り保持する。
〔発明の効果〕
以上述べたように、本発明によれば、データ線のイコ
ライズ時には、このイコライズ信号より早いタイミング
で出力バッファ手段をハイインピーダンス状態にし、イ
コライズ終了時にはこのイコライズ信号より遅いタイミ
ングで出力バッファ手段をロウインピーダンスに戻すよ
うにしたので、イコライズ中のデータ線の影響が出力手
段に伝わるのが防止されてデータ読み出しが適正に行わ
れ、さらに、出力バッファ手段をハイインピーダンス状
態にするのを、センスアンプ回路が動作状態にあるか否
かではなく、イコライズ手段が動作状態にあるか否かに
よって行うようにしたので、センスアンプ回路の動作中
においてイコライズ手段の動作中に出力バッファ手段を
ハイインピータンスにして、イコライズによる悪影響が
出力されるのを防止しつつ高速なデータ出力を達成で
き、しかも出力バッファ手段の後段にラッチ手段を設け
たので、イコライズ中においてもラッチ手段がラッチし
たデータに基づいてデータ出力動作が行なわれるため、
データの出力時間の遅れを防止することができ、さら
に、本発明は、アドレス遷移検出信号に基づいてイコラ
イズを開始するようにしたイコライズ開始型の半導体装
置に関するものであるが、そのアドレス遷移検出信号に
よって先ず出力バッファをハイインピーダンス状態にし
て、イコライズ手段と出力手段とを引き離すようにした
ので、このアドレス遷移検出信号がたとえ電源ノイズに
基づくものであって現在データ読み出しが行われている
際中であっても、このアドレス遷移検出信号によってイ
コライズが行われても、このイコライズの影響はデータ
読み出しに影響を与えることはなく、データ読み出しは
適正に継続的に行われる半導体装置を得ることができ
る。
更に、本発明は、上述したように、イコライズ信号の
発生より早いタイミングで出力バッファ回路をハイイン
ピーダンス状態にし、また、イコライズ信号の終了より
遅いタイミングで出力バッファ回路のハイインピーダン
ス状態を解除するようにしたので、データ線の中間レベ
ルに出力バッファ回路が応答して出力T2がオフすること
がなく、前のリード状態を長い時間保持でき、これによ
り出力ホールド時間（TOH）の改善も有効に行われる
【図面の簡単な説明】
第１図は本発明の一実施例に係る半導体装置のブロック
図、 第２図、第３図は第１図の構成の動作を説明するタイミ
ングチャート、 第４図は第１図の構成を模式的に示したブロック図、 第５図は従来の半導体装置の回路ブロック図、 第６図は従来の半導体装置の他の０レベルを示す回路ブ
ロック図、 第７図、第８図は第５図の構成の動作を説明するための
タイミングチャート、 第９図、第10図は第６図の構成の動作を説明するための
タイミングチャートである。 Tr0……トランジスタ、Tr1,Tr2……出力トランジスタ、
L1,L2……ラッチ回路、B1,B2……出力バッファ回路、BC
……バッファ制御回路、D1……第１のディレイ回路、D2
……第２のディレイ回路、LG1,LG2……論理回路。

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】選択したメモリセルからのデータが入力さ
    れるデータ線と、 アドレス遷移によって、又は高圧側／低圧側の電源電圧
    に生じるノイズによって生成されるアドレス遷移検出信
    号に基づいて、一定時間イコライズ信号を出力する論理
    回路と、 前記イコライズ信号の印加によって、前記データ線をイ
    コライズするイコライズ手段と、 前記データ線のデータに応じた信号を外部に出力する出
    力手段と、 前記出力手段と前記イコライズ手段との間に設けられ、
    前記データを保持するラッチ手段と、 前記ラッチ手段と前記イコライズ手段との間に設けら
    れ、前記データ線の電位をそのまま出力するロウインピ
    ーダンス状態と、前記データ線の電位変化が出力側に伝
    わらないようにするハイインピーダンス状態とをとり得
    る出力バッファ手段と、 前記アドレス遷移検出信号に基づいて制御信号を発生
    し、この制御信号によって、前記イコライズ手段への前
    記イコライズ信号の印加に先行して、前記出力バッファ
    手段をハイインピーダンス状態に切り換え、前記イコラ
    イズ信号がオフされるときにはそのオフの後に前記出力
    バッファ手段をロウインピーダンス状態に戻して、前記
    ノイズに基づいて行われるイコライズ中の前記データ線
    の影響が、データ読み出し中の前記出力手段に伝わるの
    を防止する、制御手段と、 を備えることを特徴とする半導体装置。
  2. 【請求項２】前記データ線は、前記メモリセルから出力
    される相補の一対のデータが供給される一対の相補のデ
    ータ線を備えるものである請求項１記載の半導体装置。
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