JP2007036870A - プリエンファシス回路 - Google Patents
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Abstract
消費電流の削減、回路規模の削減、高速動作を可能とするプリエンファシス回路の提供。
【解決手段】
パラレルデータを第1のシリアルデータに変換する第1のパラレルシリアル変換回路1011と、該パラレルデータを第2のシリアルデータに変換する第2のパラレルシリアル変換回路1012と、前記第1及び第2のパラレルシリアル変換回路の第1及び第2のシリアルデータを入力して前記第1のシリアルデータの変化点を強調した信号を出力する混合回路103と、前記第1及び第2のパラレルシリアル変換回路に、互いに相の異なるクロック群よりなる第1のクロック群と、互いに相の異なるクロック群よりなる第2のクロック群をそれぞれ供給するクロック生成回路102とを備え、前記第2のクロック群の第1相のクロックは、前記第1のクロック群の第2相のクロックに対応している。
【選択図】
図1
Description
61、62 プリドライバ回路
63 ドライバ回路
101 パラレルシリアル変換回路
102 8分周8相クロック生成回路
103 混合回路
104 出力バッファ
105 入力バッファ
106 クロックアンドデータリカバリ回路
107 カウンタ
108 シリアルパラレル変換回路
109 PLL
110 プリエンファシス回路
111 フリップフロップ(遅延回路)
Claims (8)
- パラレルデータからシリアルデータに変換する第1のパラレルシリアル変換回路を備え、前記第1のパラレルシリアル変換回路から出力される第1のシリアルデータと、前記第1のシリアルデータを所定の遅延時間遅延させた第2のシリアルデータとから、前記第1のシリアルデータの論理値の遷移に基づきプリエンファシスした振幅の信号を生成するプリエンファシス回路であって、
前記第1のパラレルシリアル変換回路と前記パラレルデータを共通に入力し、前記パラレルデータをシリアルデータに変換する第2のパラレルシリアル変換回路をさらに備え、
前記第2のパラレルシリアル変換回路の変換タイミングを、前記第1のパラレルシリアル変換回路の変換タイミングから前記所定の遅延時間遅らせることで、前記第2のパラレルシリアル変換回路から、所定の遅延時間遅延させた前記第2のシリアルデータが生成される、ことを特徴とするプリエンファシス回路。 - 前記第1及び第2のパラレルシリアル変換回路からそれぞれ出力される前記第1及び第2のシリアルデータを入力して前記第1のシリアルデータの変化点を強調した信号を出力する混合回路と、
前記第1及び第2のパラレルシリアル変換回路に、互いに相の異なるクロック信号よりなる第1の多相クロック信号と、互いに相の異なるクロック信号よりなる第2の多相クロック信号をそれぞれ供給するクロック生成回路と、
を備え、
前記第2の多相クロック信号の第1相のクロックは、前記第1の多相クロック信号の第1相のクロックとは、前記所定の遅延時間に対応して位相がずれている、ことを特徴とする請求項1記載のプリエンファシス回路。 - 前記第1及び第2のパラレルシリアル回路の少なくとも1つは、
前記パラレルデータを構成する複数のビットデータについて、対応するビットデータをそれぞれ入力として受け、出力端が共通に接続され、前記第1及び第2の多相クロック信号のうち対応するクロック信号をそれぞれ受け、該クロック信号が第1の値のとき、オンして入力されたビットデータを出力し、該クロック信号が第2の値のときオフする、並置された複数のスイッチを備えている、ことを特徴とする請求項1又は2記載のプリエンファシス回路。 - 前記混合回路は、前記プリエンファシスした振幅の信号を出力している状態において、つづく前記第1のシリアルデータの論理値が変化しないときはデエンファシスした振幅の信号を出力する、ことを特徴とする請求項2記載のプリエンファシス回路。
- 前記混合回路は、前記第1のシリアルデータと、前記第2のシリアルデータのビットデータを反転した信号と、をそれぞれ入力する第1及び第2のバッファを備え、
前記第1及び第2のバッファ出力が共通接続され、
前記第2のバッファは、その出力インピーダンスが前記第1のバッファの出力インピーダンスより高いか、前記第2のバッファはその出力インピーダンスが、エンファシスを制御する制御信号により可変に制御される、ことを特徴とする請求項2記載のプリエンファシス回路。 - パラレルデータを共通に入力し前記パラレルデータをシリアルデータにそれぞれ変換する第1及び2のパラレルシリアル変換回路を備え、
前記第2のパラレルシリアル変換回路の変換タイミングを、前記第1のパラレルシリアル変換回路の変換タイミングから前記所定の遅延時間遅らせることで、前記第2のパラレルシリアル変換回路からは、前記第1のパラレルシリアル変換回路から出力される第1のシリアルデータを遅延させた第2のシリアルデータが出力され、
前記第1及び第2のパラレルシリアル変換回路から出力される前記第1及び第2のシリアルデータに基づき、前記第1のシリアルデータの変化点を強調した信号を生成して出力するプリエンファシス回路を備えている、ことを特徴とする半導体装置。 - 前記プリエンファシス回路は、強調した振幅の信号を出力している状態において、つづく前記第1のシリアルデータの論理値が変化しないときはデエンファシスした振幅の信号を出力する、ことを特徴とする請求項6記載の半導体装置。
- シリアル受信データからロック信号及びデータ信号を抽出するクロックアンドデータリカバリ回路と、
前記クロックアンドデータリカバリ回路で抽出された同期クロック信号に基づき前記クロックアンドデータリカバリ回路からのデータをパラレルデータに変換する回路と、
送信データを伝送線路に出力するプリエンファシス回路として、請求項1乃至5のいずれか一に記載のプリエンファシス回路を備えたことを特徴とするシリアルインタフェース回路。
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