JP4454013B2 - 差動出力回路 - Google Patents

Description

本発明は、低ノイズ化を図った差動出力回路に関するものである。

一般的な出力回路は、低ノイズ化を図るために、出力信号の立ち上がりや立ち下がりの波形を鈍らせてスルーレートを低下させる手法が採用されている。図５(a)はこのようなスルーレート制御手法を採用した出力回路を示す図である。プリドライバ２１のソース側の出力ノードＰＧ１１の立ち下がり波形を鈍らせ、シンク側の出力ノードＮＧ１１の立ち上がり波形を鈍らせることにより、図５(b)に示すようにＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＮ１１からなる最終出力段の出力ノードＯＵＴの出力信号の立ち上がりおよび立ち下がりの波形を鈍らせている。

また別に、図６に示すように、最終出力段のＰＭＯＳトランジスタをトランジスタＰ２１，Ｐ２２に分割するとともに、最終出力段のＮＭＯＳトランジスタをＮ２１，Ｎ２２に分割して、ソース側駆動の際はプリドライバ２２の出力ノードＰＧ２１によりトランジスタＰ２１を導通させた後に続けて出力ノードＰＧ２２によりトランジスタＰ２２を導通させ、シンク側駆動の際は出力ノードＮＧ２１によりトランジスタＮ２１を導通させた後に続けて出力ノードＮＧ２２によりトランジスタＮ２２を導通させるようにして、図６(b)に示すように、出力ノードOUTの出力信号の立ち上がりおよび立ち下がりの波形を鈍らせている。

さらに、図７に示すような高速インターフェース系（例えば、ＬＶＤＳ：Low Voltage Differential Signaling）の差動出力回路の場合は、ドライバ（差動出力回路）３１の出力をインピーダンス制御された伝送線路３２を用いてレシーバ３３に伝送する際、反射を防止するために、レシーバ３３の入力側に終端抵抗Ｒ１１を接続することが行われている。この場合、レシーバ３３側の終端抵抗Ｒ１１だけで不十分な場合は、ドライバ３１側にも終端抵抗Ｒ１２を追加配置することが行われる。

ところが、上記図５，図６で説明した従来例では、さらに高速化が進んだ場合には、プリドライバ２１の出力ノードＰＧ１１，ＮＧ１１の波形を鈍らせる、あるいは出力トランジスタＰ２１，Ｐ２２，Ｎ２１，Ｎ２２の導通タイミングをずらすという、回路動作のために許容される時間が少なく、低ノイズ化の対策としては十分な効果が得られない可能性がある。

また、図７で説明した従来例では、ドライバ３１の側に終端抵抗Ｒ１２を追加配置する場合、その分だけ出力信号の振幅が半減してしまうため、出力電流を２倍にする必要があり、消費電流が増大するという問題がある。

本発明の目的は、上記の点に鑑み、出力信号が遷移するときのみ差動出力端子間のインピーダンスを低下させて、上記した問題を解決した差動出力回路を提供することである。

請求項１にかかる発明の差動出力回路は、入力信号に基づき差動出力端子に差動出力信号を出力する差動出力回路本体と、前記差動出力端子の間に接続されたスイッチ付きインピーダンス素子とを具備し、前記入力信号をロウレベルからハイレベルに、もしくは、ハイレベルからロウレベルに遷移させることによって、前記差動出力信号をロウレベルからハイレベルに、もしくは、ハイレベルからロウレベルに遷移させるときに、該スイッチ付きインピーダンス素子のスイッチが一時的に導通して前記インピーダンス素子を前記差動出力端子間に接続することを特徴とする。

請求項２にかかる発明は、請求項１に記載の差動出力回路において、前記差動出力回路本体は、前記入力信号に基づき相補信号を生成するプリドライバと、該プリドライバで生成された相補信号により駆動されて差動信号を出力する差動出力段と、前記相補信号の一方の信号を入力して反転遅延する第１の反転遅延回路と、前記相補信号の他方の信号を入力して反転遅延する第２の反転遅延回路とを具備し、前記スイッチ付きインピーダンス素子は、インピーダンス素子と、前記第１の反転遅延回路の入力信号によって駆動されるトランジスタと出力信号によって駆動されるトランジスタとが直列に接続されて構成される第１のスイッチと、前記第２の反転遅延回路の入力信号によって駆動されるトランジスタと出力信号によって駆動されるトランジスタとが直列に接続されて構成される第２のスイッチとを具備する、ことを特徴とする。

請求項３にかかる発明は、請求項２に記載の差動出力回路において、前記スイッチ付きインピーダンス素子は、前記インピーダンス素子として前記第１のスイッチの導通抵抗および前記第２のスイッチの導通抵抗を使用することを特徴とする。

本発明によれば、出力信号が遷移するときのみ差動出力端子間にインピーダンス素子が接続されるので、出力信号のスルーレートを低下させ、また反射防止機能も持ち合わせ、ノイズ防止を効果的に実現することができ、また消費電力が増大することもない。

本発明では、図１に示すように、入力端子ＩＮから入力する入力信号に基づき差動出力端子ＯＵＴ＋、ＯＵＴ−に差動出力信号を出力する差動出力回路本体１において、その差動出力端子ＯＵＴ＋、ＯＵＴ−の間にスイッチ付きインピーダンス素子２を接続し、差動出力回路本体１の内部で作成させた制御信号により、そのスイッチ付きインピーダンス素子２のスイッチを出力信号の遷移時にのみオンさせる。これにより、出力信号の遷移時にスイッチ付きインピーダンス素子２が差動出力端子ＯＵＴ＋、ＯＵＴ−の間に接続されるので、ノイズ削減を図ることができる。また、定常時にはそのインピーダンス素子２のスイッチは開放状態になるので、消費電流増大を招くことはない。

図２は本発明をＬＶＤＳドライバ回路に適用した実施例の差動出力回路の構成を示す回路図である。差動出力回路本体１は、プリドライバ１１、差動出力段１２，反転遅延回路１３，１４からなる。そして、プリドライバ１１はインバータＩＮＶ１〜ＩＮＶ４と遅延素子としてのトランスファーゲートＴＧからなり、入力信号ＩＮに基づき出力ノードＰＧとＮＧに正確に逆相関係にある相補信号を出力する。また、差動出力段１２は、バイアス回路としてのＰＭＯＳトランジスタＰ１，ＮＭＯＳトランジスタＮ１、出力駆動素子としてのＮＭＯＳトランジスタＮ２〜Ｎ５からなる。さらに、反転遅延回路１３はノードＰＧの出力信号Ａを時間Ｔだけ反転遅延させた信号Ａ’を出力し、反転遅延回路１４もノードＮＧの出力信号Ｂを反転時間Ｔだけ遅延させた信号Ｂ’を出力する。

スイッチ付きインピーダンス素子２は、インピーダンス素子としての抵抗Ｒ１，Ｒ２と、出力信号ＯＵＴ＋の立ち上がり、出力信号ＯＵＴ−の立ち下がり時に動作するスイッチを構成するＮＭＯＳトランジスタＮ６、Ｎ７と、出力信号ＯＵＴ＋の立ち下がり、出力信号ＯＵＴ−の立ち上がり時に動作するスイッチを構成するＮＭＯＳトランジスタＮ８，Ｎ９からなる。トランジスタＮ６は反転遅延回路１３の入力信号Ａで、トランジスタＮ７は反転遅延回路１３の出力信号Ａ’で、トランジスタＮ８は反転遅延回路１４の入力信号Ｂで、トランジスタＮ９は反転遅延回路１４の出力信号Ｂ’で、それぞれ駆動される。抵抗Ｒ１，Ｒ２はポリシリコン抵抗、拡散抵抗、トランジスタの導通抵抗を利用することができ、特にトランジスタの導通抵抗を利用するときは抵抗とトランジスタを１個のＰＭＯＳあるいはＮＭＯＳのトランジスタで実現できる。たとえば、トランジスタＮ６，Ｎ７の合計導通抵抗値、トランジスタＮ８，Ｎ９の合計導通抵抗値を、それぞれ抵抗Ｒ１，Ｒ２の合計抵抗値に設定すればよい。

さて、入力端子ＩＮの電圧が「Ｌ」（低電圧レベル）→「Ｈ」（高電圧レベル）に遷移したときは、ノードＰＧが「Ｌ」→「Ｈ」に、ノードＮＧが「Ｈ」→「Ｌ」に遷移する。この結果、トランジスタＮ２，Ｎ５は遮断→導通に、トランジスタＮ３，Ｎ４が導通→遮断に変化するので、出力端子ＯＵＴ＋が「Ｌ」→「Ｈ」に、ＯＵＴ−が「Ｈ」→「Ｌ」に、それぞれ遷移を開始する。

このとき、スイッチ付きインピーダンス素子２では、トランジスタＮ６が導通するが、それ以前にトランジスタＮ７が導通しており、そのトランジスタＮ７は反転遅延時間１３で設定された時間Ｔが経過したとき遮断する。また、トランジスタＮ８は遮断する。この結果、反転遅延時間１３で設定された時間Ｔだけ出力端子ＯＵＴ＋とＯＵＴ−の間がトランジスタＮ６，Ｎ７と抵抗Ｒ１，Ｒ２によって接続される。よって、この抵抗Ｒ１，Ｒ２の抵抗値と時間Ｔを適宜設定することによって、出力端子ＯＵＴ＋が「Ｈ」→「Ｌ」に、ＯＵＴ−が「Ｌ」→「Ｈ」に遷移する際のノイズを削減することができる。

一方、入力端子ＩＮの電圧が「Ｈ」→「Ｌ」に遷移したときは、ノードＰＧが「Ｈ」→「Ｌ」に、ノードＮＧが「Ｌ」→「Ｈ」に遷移する。この結果、トランジスタＮ２，Ｎ５は導通→遮断に、トランジスタＮ３，Ｎ４が遮断→導通に変化するので、出力端子ＯＵＴ＋が「Ｈ」→「Ｌ」に、ＯＵＴ−が「Ｌ」→「Ｈ」に、それぞれ遷移を開始する。

このとき、スイッチ付きインピーダンス素子２では、トランジスタＮ８が導通するが、それ以前にトランジスタＮ９が導通しており、そのトランジスタＮ９は反転遅延時間１４で設定された時間Ｔが経過したとき遮断する。また、トランジスタＮ６は遮断する。この結果、反転遅延時間１４で設定された時間Ｔだけ出力端子ＯＵＴ＋とＯＵＴ−の間がトランジスタＮ８，Ｎ９と抵抗Ｒ１，Ｒ２によって接続される。よって、この抵抗Ｒ１，Ｒ２の抵抗値と時間Ｔを適宜設定することによって、出力端子ＯＵＴ＋が「Ｌ」→「Ｈ」に、ＯＵＴ−が「Ｈ」→「Ｌ」に遷移する際のノイズを削減することができる。

図３はデータ転送レート６５５Mbps（ＬＶＤＳ規格ANSI/TIA/EIA-644における最高レート）での動作のシミュレーション波形図である。(a)は入力端子ＩＮの入力信号の電圧波形、(b)は制御信号Ａ，Ａ’の電圧波形、(c)は制御信号Ｂ，Ｂ’の電圧波形、(d)は差動出力端子ＯＵＴ＋，ＯＵＴ−間の差動出力電位差の波形である。(b)、(c)に示した「電流パスＯＮ」の時間部分でスイッチ付きインピーダンス素子２のスイッチが導通して抵抗Ｒ１．Ｒ２が出力端子ＯＵＴ＋とＯＵＴ−の間に接続される。

図４はデータ転送レート６５５Mbpsでのシミュレーションの差動出力電位差のアイダイアグラムであり、(a)は図２において、スイッチ付きインピーダンス素子２を接続しない場合、(b)は接続した場合のものである。(b)においては、遷移時のリンギングを防止できていることが一目瞭然である。

以上説明した本実施例では、平易な回路構成で出力信号波形のスルーレートの制御機能および反射防止のための終端抵抗接続と同等の機能を実現できる。また、反転遅延回路１３，１４の遅延時間Ｔとスイッチ付きインピーダンス素子２の抵抗Ｒ１，Ｒ２の抵抗値を調整することで、さまざまなボード／ケーブル条件、データ転送レート、インターフェース規格、等の条件に容易に対応可能である。さらに、この２つの要素（スルーレートと終端抵抗）をプログラムすることにより、実際のアプリケーション上で調整することも可能である。本実施例のスイッチ付きインピーダンス素子２は遷移時のみスイッチが導通して機能するので、出力電流を増大させる必要がないため、消費電流増加を招くことはない。

本発明の原理説明用の差動出力回路のブロック図である。 本発明の実施例の差動出力回路の回路図である。 図２の差動出力回路の動作のシミュレーション波形図で、(a)は入力信号の電圧波形図、(b)は制御信号Ａ，Ａ’の電圧波形図、(c)は制御信号Ｂ，Ｂ’の電圧波形図、(d)は差動出力電位差の波形図である。 (a)は図２の差動出力回路からスイッチ付きインピーダンス素子を削除した差動出力回路の動作のシミュレーションの差動出力電位差のアイダイアグラム、(b)は図２の差動出力回路の動作のシミュレーションの差動出力電位差のアイダイアグラムである。 (a)は従来の出力回路の回路図、(b)はその動作波形図である。 (a)は従来の別の出力回路の回路図、(b)はその動作波形図である。 従来の差動出力回路をドライバとして使用した伝送回路図である。

符号の説明

１：差動出力回路本体、２：スイッチ付きインピーダンス素子、１１，２１，２２：プリドライバ、１２：差動出力段、１３，１４：反転遅延回路、３１：ドライバ、３２：伝送線路、３３：レシーバ
ＩＮＶ１〜ＩＮＶ４：インバータ、ＴＧ：トランスファーゲート、Ｎ１〜Ｎ９，Ｎ１１，Ｎ２１，Ｎ２２：ＮＭＯＳトランジスタ、Ｐ１，Ｐ１１，Ｐ２１，Ｐ２２：ＰＭＯＳトランジスタ、Ｒ１，Ｒ２、Ｒ１１，Ｒ１２：抵抗

Claims (3)

1. 入力信号に基づき差動出力端子に差動出力信号を出力する差動出力回路本体と、前記差動出力端子の間に接続されたスイッチ付きインピーダンス素子とを具備し、
   前記入力信号をロウレベルからハイレベルに、もしくは、ハイレベルからロウレベルに遷移させることによって、前記差動出力信号をロウレベルからハイレベルに、もしくは、ハイレベルからロウレベルに遷移させるときに、該スイッチ付きインピーダンス素子のスイッチが一時的に導通して前記インピーダンス素子を前記差動出力端子間に接続することを特徴とする差動出力回路。
2. 請求項１に記載の差動出力回路において、
   前記差動出力回路本体は、前記入力信号に基づき相補信号を生成するプリドライバと、該プリドライバで生成された相補信号により駆動されて差動信号を出力する差動出力段と、前記相補信号の一方の信号を入力して反転遅延する第１の反転遅延回路と、前記相補信号の他方の信号を入力して反転遅延する第２の反転遅延回路とを具備し、
   前記スイッチ付きインピーダンス素子は、インピーダンス素子と、前記第１の反転遅延回路の入力信号によって駆動されるトランジスタと出力信号によって駆動されるトランジスタとが直列に接続されて構成される第１のスイッチと、前記第２の反転遅延回路の入力信号によって駆動されるトランジスタと出力信号によって駆動されるトランジスタとが直列に接続されて構成される第２のスイッチとを具備する、
   ことを特徴とする差動出力回路。
3. 請求項２に記載の差動出力回路において、
   前記スイッチ付きインピーダンス素子は、前記インピーダンス素子として前記第１のスイッチの導通抵抗および前記第２のスイッチの導通抵抗を使用することを特徴とする差動出力回路。

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