JP3986161B2 - 信号伝送用ドライバ回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は信号伝送用ドライバ回路に関し、特に、ＬＳＩ（Large Scale Integration Circuit)チップ間の信号伝送、或いは、チップ内の複数の素子や回路ブロック間での信号伝送に用いる信号伝送用ドライバ回路に関する。
近年、ＬＳＩの高速動作に伴って、ＬＳＩチップ間やチップ内の複数の素子や回路ブロック間での信号伝送、例えば、ＤＲＡＭ（Dynamic Random Access Memory）とプロセッサ（論理回路）との間の信号伝送においても高速化することが必要となっている。さらに、マルチプロセッサのサーバを構成するための筐体間の接続やサーバと周辺回路との接続においても高速な信号の伝送が必要とされている。そこで、高速の信号伝送が可能な信号伝送用ドライバ回路の提供が要望されている。
【０００２】
【従来の技術】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上してきた。具体的に、例えば、近年のＤＲＡＭおよびプロセッサの性能向上は著しいものがあり、これに伴って、これらの部品や要素間の信号伝送速度を向上していかなければ、システム全体の性能を向上することができないという事態になっている。
【０００３】
すなわち、例えば、ＤＲＡＭとプロセッサとの間の速度のギャップは大きくなる傾向にあり、近年はこの速度ギャップがコンピュータの性能向上の妨げになりつつある。また、これらチップ間の信号伝送だけでなく、チップの大型化に伴って、チップ内の素子や回路ブロック間の信号伝送速度も、チップの性能を制限する大きな要因となってきている。さらに、マルチプロセッサのサーバを構成するための筐体間の接続やサーバと周辺回路との接続においても高速な信号の伝送が可能な信号伝送用ドライバ回路が必要とされて来ている。
【０００４】
図１は従来の信号伝送用ドライバ回路の一例を概略的に示すブロック図である。図１において、参照符号３０１は出力段ドライバ、３０２はレシーバ、３０３は信号伝送路、そして、３０４は前段ドライバを示している。
図１に示されるように、従来の信号伝送用ドライバ回路は、出力段ドライバ３０１および前段ドライバ３０４を備え、例えば、数Ｇｂｐｓ程度の高速信号ＳＳを前段ドライバ３０４および出力段ドライバ３０１により増幅し、信号伝送路３０３を介してレシーバ３０２へ伝えるようになっている。ここで、信号伝送路３０３は、例えば、マルチプロセッサのサーバを構成するための筐体間の接続やサーバと周辺回路との接続を行うための長さが数メートル〜数十メートルのケーブルであり、具体的に、ＡＷＧ(American Wire Gauge）３０程度の細い銅線として構成される。
【０００５】
【発明が解決しようとする課題】
上述の図１に示されるように、例えば、数Ｇｂｐｓ程度の高速信号ＳＳを前段ドライバ３０４および出力段ドライバ３０１により増幅し、出力段ドライバ３０１の出力信号Ｓ２を、例えば、長さが数メートルでＡＷＧ３０程度の細い銅線により構成された信号伝送路（ケーブル）３０３により伝送すると、ケーブルの表皮効果による高周波成分の減衰が生じ、レシーバ３０２における受信波形Ｓ３は歪んだものになってしまう。また、レシーバ３０２における受信波形Ｓ３は、符号間の干渉も大きくなり、通常の受信回路では受信できないことにもなりかねない。
【０００６】
本発明は、上述した従来の信号伝送用ドライバ回路が有する課題に鑑み、信号が伝送路を介して伝送される過程で生じる波形の歪みや符号間の干渉を防いで、正確な信号伝送の可能な信号伝送用ドライバ回路の提供を目的とする。
【０００７】
【課題を解決するための手段】
本発明の第１の形態によれば、信号を伝送するための信号伝送用ドライバ回路であって、前段ドライバと、該前段ドライバの出力レベルを調整するレベル調整手段とを具備し、前記レベル調整手段は、前記前段ドライバの出力を、該前段ドライバが過去に出力したディジタル信号の系列に応じて変化させ、伝送路特性の等化効果を得るようにしたことを特徴とする信号伝送用ドライバ回路が提供される。
本発明の第２の形態によれば、信号を伝送するための信号伝送用ドライバ回路であって、２つの前段ドライバと、該２つの前段ドライバの出力レベルを調整するレベル調整手段とを具備し、前記２つの前段ドライバにおいて、一方の前段ドライバには、前記信号伝送用ドライバ回路に入力されたディジタル信号系列を１ビットタイムだけ遅延させたディジタル信号系列を反転して入力することにより、伝送路特性の等化効果を得るようにしたことを特徴とする信号伝送用ドライバ回路が提供される。
本発明の第３の形態によれば、信号を伝送するための信号伝送用ドライバ回路であって、出力段ドライバと、該出力段ドライバを駆動する前段ドライバと、該前段ドライバの出力レベルを調整するレベル調整手段とを具備し、前記出力段ドライバが前記前段ドライバの出力レベルに応じた可変のレベルの信号を出力し、且つ、前記前段ドライバは複数設けられ、該複数の前段ドライバを共通の前記出力段ドライバに接続し、該各前段ドライバに該出力段ドライバから過去に出力されたディジタル系列より生成されたデータを入力することにより、伝送路特性の等化効果を得るようにしたことを特徴とする信号伝送用ドライバ回路が提供される。
本発明の第４の形態によれば、信号を伝送するための信号伝送用ドライバ回路であって、出力段ドライバと、該出力段ドライバを駆動する前段ドライバと、該前段ドライバの出力レベルを調整するレベル調整手段とを具備し、前記出力段ドライバが前記前段ドライバの出力レベルに応じた可変のレベルの信号を出力し、前記前段ドライバは複数組設けられ、該各複数組の前段ドライバをそれぞれインターリーブ動作させて並列−直列変換することを特徴とする信号伝送用ドライバ回路が提供される。
【０００８】
本発明の信号伝送用ドライバ回路によれば、出力段ドライバは、レベル調整手段により出力レベルが調整される前段ドライバの出力に応じて、可変のレベルを出力する。これにより、信号が伝送路を介して伝送される過程で生じる波形の歪みや符号間の干渉を防いで、正確な信号伝送を行うことができる。
【０００９】
【発明の実施の形態】
まず、本発明に係る信号伝送用ドライバ回路の実施例を詳述する前に、本発明の原理構成を図２を参照して説明する。
図２は本発明に係る信号伝送用ドライバ回路の原理構成を概略的に示すブロック図である。図２において、参照符号１は出力段ドライバ、２はレシーバ、３は信号伝送路、４は前段ドライバ、そして、５はレベル調整回路を示している。ここで、信号伝送路３は、例えば、ＡＷＧ３０等の細い銅線で長さが数メートル程度として構成されている。
【００１０】
図２に示されるように、本発明の信号伝送用ドライバ回路は、高周波成分の減衰を補償する回路（レベル調整回路５および前段ドライバ４）を設け、信号伝送路３における高周波成分の減衰を補償するようになっている。
すなわち、ドライバ側で信号を送り出すときに、レベル調整回路５および前段ドライバ４により、信号ＳＳの高周波成分を強調し、その信号Ｓ１を出力段ドライバ１で増幅し、出力段ドライバ１の出力信号Ｓ２を信号伝送路３へ伝えるようになっている。これにより、信号伝送路３を通ってレシーバ２に供給される信号Ｓ３は、信号伝送路３による高周波成分の減衰が補償され、歪みや符号間干渉のない波形になる。なお、受信側（レシーバ２側）に、信号伝送路３の周波数特性を補償する回路を設けるようにしても同様の効果が得られる。
【００１１】
一般に、信号伝送路３の長さや構造が変化すれば、伝送される信号における高周波側の減衰量も変化する。従って、ドライバ側で特性補償するにせよレシーバ側で行うにせよ、ドライバ側の信号送信レベルを可変にすることが必要となる。具体的に、ドライバ側で離散時間のフィルタを構成することによりドライバに所望の周波数特性を持たせることができるが、そうすると、ドライバはアナログ的なレベルを出力する必要が生じる。
【００１２】
そのため、本発明の信号伝送用ドライバ回路では、図２に示されるように、レベル調整回路５により出力レベルを可変にすることのできる前段ドライバ４で出力段ドライバ１を駆動してアナログレベルを得るようになっている。
図３は本発明に係る信号伝送用ドライバ回路の動作を従来のドライバ回路と比較して示す波形図であり、図３（ａ）は従来の出力段ドライバの出力を示し、図３（ｂ）は本発明の信号伝送用ドライバ回路における出力段ドライバ１の出力を示している。なお、図３（ａ）および（ｂ）は、相補信号における電位差ΔＶの時間ｔに関する変化を示すもので、具体的に、データが『０，１，１，０，０，０，１』と変化する場合の波形を示している。
【００１３】
従来の出力段ドライバ（３０１）の出力波形の電位差は、図３（ａ）に示されるように、データ『１』および『０』に従って、＋Ｖ０および−Ｖ０となる。
これに対して、本発明の信号伝送用ドライバ回路における出力段ドライバ１の出力波形の電位差は、図３（ｂ）に示されるように、データが『０』から『１』へ変化する場合には＋Ｖ２（大きな電位差）とされ、データが『１』から『０』へ変化する場合には−Ｖ２（大きな電位差）とされ、データが『１』のままおよび『０』のままの場合には＋Ｖ１および−Ｖ１（小さな電位差）とされる。
【００１４】
以上の説明では、各データ『１』および『０』のレベルをそれぞれ２つ設定しているが、このレベルは２つに限定されず、複数個設定することができる。また、図３（ａ）における電圧レベル＋Ｖ０は、例えば、図３（ｂ）における電圧レベル＋Ｖ１に対応している。
このように、本発明の信号伝送用ドライバ回路では、ドライバ（出力段ドライバ１）が二値のディジタル値ではなく、アナログ的なレベル（図３（ｂ）では合計４レベル）を出力するようになっており、ドライバ回路側において信号伝送路３の周波数特性を補償する等化処理（イコライゼーション）を行って、容易に信号伝送の高速化を可能にすることができる。
【００１５】
以下、添付図面を参照して、本発明に係る信号伝送用ドライバ回路の各実施例を詳述する。
図４は本発明の信号伝送用ドライバ回路の第１実施例を概略的に示す回路図である。また、図５は図４の信号伝送用ドライバ回路におけるゲイン可変部の一構成例を示す回路図であり、図６は図４の信号伝送用ドライバ回路における増幅回路の一構成例を示す回路図である。
【００１６】
図４に示されるように、本第１実施例の信号伝送用ドライバ回路おいて、前段ドライバ４は、増幅部４１、ゲイン可変部４２、および、フィードバック抵抗４３を備えて構成され、また、出力段ドライバ１はｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）１１およびｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）１２を備えて構成されている。
【００１７】
出力段ドライバ１は、例えば、数十オームの負荷抵抗を駆動するためにサイズの大きなｎＭＯＳトランジスタ１１およびｐＭＯＳトランジスタ１２を使用したゲインが約１のソースフォロア回路として構成されている。
図５に示されるように、ゲイン可変部４２は、制御信号発生回路（レベル調整回路）５からの制御信号（制御コード）φ１〜φｎによりスイッチング制御される複数のトランスファゲート４２１〜４２ｎにより構成され、各制御信号（例えば、φ１）が高レベル“Ｈ”となることにより対応するトランスファゲート（４２１）がオンとなって、入力信号（ＳＳ）の入力電圧ゲインを可変にするようになっている。ここで、各トランスファゲート４２１〜４２ｎのｎＭＯＳトランジスタのゲートには制御信号φ１〜φｎが直接供給され、また，ｐＭＯＳトランジスタのゲートにはインバータを介して反転した制御信号φ１〜φｎが供給されるようになっている。なお、制御信号φ１〜φｎおよび対応するトランスファゲート４２１〜４２ｎの数は、例えば、１６個または３２個程度に設定することができるが、最小の場合として２つ（φ１，φ２および４２１，４２２）に設定してもよい。
【００１８】
図６に示されるように、増幅部４１は、ｐＭＯＳトランジスタ４１１〜４１３およびｎＭＯＳトランジスタ４１４〜４１７よりなる差動増幅回路として構成され、トランジスタ４１６および４１７のゲートに供給される信号φＥによりアクティブ状態が制御されるようになっている。
本第１実施例によれば、出力信号Ｓ２（Ｓ１）における出力の『０』および『１』のレベルを可変にすることができるため、ケーブル３の減衰量に応じてドライバの出力信号Ｓ２を変化させることができ、高速性と低消費電力性を満足させることができる。
【００１９】
図７は本発明の信号伝送用ドライバ回路の第２実施例を概略的に示す回路図である。
図７および図４の比較から明らかなように、本第２実施例は、前段ドライバ４（制御信号発生回路５）が第１実施例と同じ構成とされ、出力段ドライバ１が第１実施例とは異なる構成とされている。
【００２０】
すなわち、本第２実施例において、出力段ドライバ１は、フィードバックをかけた増幅回路１１により構成するようになっている。ここで、フィードバック抵抗１３の抵抗値は、入力（反転入力）側に設けた抵抗１２の抵抗値の２〜４倍程度となるように設定され、２〜４倍程度のゲインを与えるようになっている。具体的に、例えば、抵抗１２の抵抗値を１ＫΩとし、フィードバック抵抗１３の抵抗値を３ＫΩとして増幅回路１１のゲインを３程度に設定することができる。
【００２１】
本第２実施例は、前段ドライバ４の可変レベルの出力Ｓ１を出力段ドライバ１によりさらに増幅して出力する（Ｓ２）が、出力段ドライバ１のループゲインが低いために容量性の負荷を駆動するときに発振等の不安定性が生じにくいという利点がある。また、前段ドライバ４と出力段ドライバ１の両方のゲインを可変とすることにより、出力段ドライバ１の出力信号Ｓ２におけるゲインの変化レンジを広げることが可能となる。
【００２２】
図８および図９は本発明の信号伝送用ドライバ回路の第３実施例を示すものであり、図８は前段ドライバの一構成例を示し、また、図９は出力段ドライバの一構成例を示す回路図である。
図８に示されるように、本第３実施例において、前段ドライバ４は、電流制限インバータとして構成されている。すなわち、電流制限インバータ（前段ドライバ）４は、直列接続されたｐＭＯＳトランジスタ４４，４５およびｎＭＯＳトランジスタ４６，４７により構成され、信号ＳＳは、ｐＭＯＳトランジスタ４４およびｎＭＯＳトランジスタ４７のゲートに共通に供給されるようになっている。また、ｐＭＯＳトランジスタ４５のゲートには制御電圧Ｖｃｐが印加され、また、ｎＭＯＳトランジスタ４６のゲートには制御電圧Ｖｃｎが印加されるようになっている。
【００２３】
図９に示されるように、本第３実施例において、出力段ドライバ１は、カレントミラー回路を用いた定電流回路として構成することができ、この定電流回路１の出力端（Ｓ２）に抵抗負荷１０を設けることにより、入力電流（前段ドライバ４の出力）Ｓ１を出力電圧Ｓ２に変換する電流−電圧変換回路を構成するようになっている。
【００２４】
定電流回路（出力段ドライバ）１は、ｐＭＯＳトランジスタ１４，１５，１６およびｎＭＯＳトランジスタ１７，１８，１９を備えて構成され、その出力端には、抵抗負荷１０が設けられている。ここで、ｐＭＯＳトランジスタ１５および１６はカレントミラー接続され、また、ｎＭＯＳトランジスタ１８および１９はカレントミラー接続されている。
【００２５】
このように、電流−電圧変換回路（定電流回路１および負荷抵抗１０）を駆動する前段ドライバ４としては、図８に示すような電流制限インバータ４を使用するが、電流制限インバータ（前段ドライバ）４の制御電圧（Ｖｃｐ，Ｖｃｎ）を変化させることで前段ドライバ４の出力電流が制御され、これが出力段ドライバ１の電流にカレントミラーにより増幅されて現れることになる。この第３実施例によれば、出力段ドライバ１の入力端（Ｓ１）において、電流加算により出力レベルを制御することができるため、レベル制御が容易に行なえる利点がある。なお、後述するように、前段ドライバ４の制限電流は、電流出力Ｄ／Ａコンバータ等を用いて容易に制御することができる。
【００２６】
図１０は本発明の信号伝送用ドライバ回路の第３実施例の変形例を示す回路図である。
図１０に示されるように、本第３実施例の変形例は、電流制限インバータ（前段ドライバ）４の出力端に抵抗負荷４０を設けて電圧出力（Ｓ１）とし、この電圧信号Ｓ１を図７の第２実施例と同様の出力段ドライバ１でリニアに増幅して可変電圧のレベルの出力信号Ｓ２を得るようになっている。
【００２７】
図１１は本発明の信号伝送用ドライバ回路の第４実施例としての出力段ドライバを概略的に示す回路図である。
図１１に示されるように、本第４実施例において、出力段ドライバ１は、ｐＭＯＳトランジスタ１０１およびｎＭＯＳトランジスタ１０２で構成されたインバータと、出力から入力へのフィードバック抵抗（回路）１０３とにより構成されている。
【００２８】
本第４実施例の出力段ドライバ１は、インバータ（１０１，１０２）の出力インピーダンスをフィードバック抵抗１０３により小さくする（例えば、数十Ω程度）ようになっている。すなわち、フィードバック抵抗１０３を使用することにより、出力インピーダンスをフィードバック回路を設けないときのループゲイン分の一に低下させるようになっている。
【００２９】
このように、本第４実施例によれば、小さなサイズの出力トランジスタ（１０１，１０２）により、例えば、数１０オーム程度の出力インピーダンスを得ることができる。
図１２は本発明の信号伝送用ドライバ回路の第５実施例を概略的に示す回路図である。
【００３０】
図１２に示されるように、本第５実施例において、前段ドライバ４は、図８に示すものと同様の構成とされ、出力段ドライバ１は、増幅回路１０４およびフィードバック抵抗１０５により構成されている。制御信号発生回路（レベル調整回路）５は、それぞれ１ビット毎の遅延を与える３つの遅延段５３１，５３２，５３３と、デコーダ５４と、デコーダ５４の出力により重み付けを行う重み付け回路５１と、この重み付け回路５１により得られた電流から制御電圧ＶｃｐおよびＶｃｎを生成する制御電圧生成部５５を備えている。
【００３１】
デコーダ５４は、直列接続された各遅延段５３１，５３２，５３３によりそれぞれ遅延された信号（１ビット，２ビット，並びに，３ビット分遅延された信号）および直接入力される信号ＳＳの時間的な４ビット分のデータ系列を受け取り、この４ビット分のデータ系列に応じた重み付け信号ＣＳ１〜ＣＳｎを出力する。重み付け回路５１は、複数対（例えば、１６個）のｐＭＯＳトランジスタ５１１，５２１；５１２，５２２；…５１ｎ，５２ｎを備え各対の一方のトランジスタ５１１〜５１ｎのゲートには、バイアス電圧Ｖｃが印加され、他方のトランジスタ５２１〜５２ｎのゲートに対してデコーダ５４からの重み付け信号ＣＳ１〜ＣＳｎが供給されるようになっている。ここで、デコーダ５４は、例えば、スタティックＲＡＭ（ＳＲＡＭ）により構成され、電源オン時等において、テスト用のビット系列を信号伝送路３を介して受信側に伝送し、その結果に応じて入力される４ビット分のデータ系列と出力する重み付け信号ＣＳ１〜ＣＳｎとの対応を書き込むようになっている。
【００３２】
トランジスタ５１１，５２１；５１２，５２２；…５１ｎ，５２ｎは、各対毎にサイズが異なっており、デコーダ５４から出力される重み付け信号ＣＳ１〜ＣＳｎの任意の１つが低レベル“Ｌ”となることにより、対応する１つのトランジスタ（５２１〜５２ｎ）がオンとなって、そのオンとなったトランジスタのサイズに応じた電流が制御電圧生成部５５（トランジスタ５５１）を介して流れるようになっている。ここで、重み付け信号ＣＳ１〜ＣＳｎは、直前のビット（１ビット前）のデータによる影響が最も大きく、以後、２ビット前のデータおよび３ビット前のデータと影響が小さくなるように、出力信号Ｓ１（Ｓ２）のレベルを制御するようになっている。なお、重み付け回路５１のトランジスタ５１１，５２１；５１２，５２２；…５１ｎ，５２ｎを同じサイズのトランジスタとし、デコーダ５４から出力される重み付け信号ＣＳ１〜ＣＳｎを入力される４ビット分のデータ系列に応じて任意の数だけ低レベル“Ｌ”とすることにより、所定数のトランジスタ（５２１〜５２ｎ）をオンとし、そのオンとなったトランジスタの数に応じた電流をトランジスタ５５１に流すように構成してもよい。
【００３３】
制御電圧生成部５５は、ｎＭＯＳトランジスタ５５１，５５３およびｐＭＯＳトランジスタ５５２を備えて構成され、重み付け回路５１により重み付けされた電流をトランジスタ５５１に流し、このトランジスタ５５１とカレントミラー接続されたトランジスタ５５３および該トランジスタ５５３に直列接続されたトランジスタ５５２により、制御電圧ＶｃｎおよびＶｃｐを生成するようになっている。これら制御電圧ＶｃｎおよびＶｃｐは、それぞれ前段ドライバ４におけるトランジスタ４６および４５のゲートに印加され、出力段ドライバ１を介して出力される信号Ｓ２のレベルを制御するようになっている。
【００３４】
このように、本第５実施例によれば、信号伝送線３の周波数特性をドライバ側で補償して正確な信号の伝送を行うことができる。
図１３は本発明の信号伝送用ドライバ回路の第６実施例を概略的に示す回路図である。
図１３に示されるように、本第６実施例において、前段ドライバ４は、それぞれ１ビット毎の遅延を与える４つの遅延段４０１，４０２，４０３，４０４と、５つの電流制限インバータ４０５，４０６，４０７，４０８，４０９とにより構成されている。ここで、電流制限インバータ４０５は信号ＳＳを直接入力とするものであり、電流制限インバータ４０６は遅延段４０１により１ビット前の信号ＳＳを入力とするものであり、電流制限インバータ４０７は遅延段４０１および４０２により２ビット前の信号ＳＳを入力とするものであり、電流制限インバータ４０８は遅延段４０１〜４０３により３ビット前の信号ＳＳを入力とするものであり、そして、電流制限インバータ４０９は遅延段４０１〜４０４により４ビット前の信号ＳＳを入力とするものである。
【００３５】
各電流制限インバータ４０５〜４０９は、図８に示すような構成とされており、これら各電流制限インバータ４０５〜４０９に供給する制御信号（Ｖｃｐ，Ｖｃｎ）および極性を選ぶことにより、信号伝送路３の伝送特性と逆の周波数特性をドライバに持たせるようになっている。なお、電流制限インバータ４０５〜４０９を構成するトランジスのサイズは、例えば、電流制限インバータ４０５に使用するトランジスタを最大のサイズとし、順次トランジスタサイズを小さくして、電流制限インバータ４０９に使用するトランジスタのサイズを最小とするようになっている。また、出力段ドライバ１は、図１２に示す第５実施例と同様の構成とされている。
【００３６】
このように、本第６実施例は、信号ＳＳの時間的なビット系列のデータを複数の定電流出力のドライバ（電流制限インバータ４０５〜４０９）で受け、これらの共通出力（Ｓ１）を電流−電圧変換ドライバ（出力段ドライバ）１の入力端子に供給するようになっている。これにより、本第６実施例においても、信号伝送線３の周波数特性をドライバ側で補償して正確な信号の伝送を行うことができる。
【００３７】
図１４は本発明の信号伝送用ドライバ回路の第７実施例を概略的に示す回路図である。
図１４と図１５との比較から明らかなように、本第７実施例において、前段ドライバ４は、１つの遅延段４１１と、インバータ４１２と、２つの電流制限インバータ４１３および４１４とを備えて構成されている。電流制限インバータ４１３は、信号ＳＳを遅延段４１１により遅延すると共に、該遅延信号をインバータ４１２により反転した信号を受け取り、その信号を電流制限インバータ４１４に対してｘ倍（０＜ｘ＜１）して出力するようになっている。従って、前段ドライバ４の出力信号Ｓ１は、Ｓ１＝１−ｘＤとなる。これは、いわゆるＰＲＤ（Partial Response Detection）と同じ等化処理（イコライゼーション操作）を出力段ドライバ１に行わせることに相当する。
【００３８】
このように、本第６実施例は、簡単な回路ながら帯域制限された信号伝送路に高速の信号伝送を行う上で効果がある。
図１５は本発明の信号伝送用ドライバ回路の第８実施例を概略的に示す回路図である。
図１５に示されるように、本第８実施例において、前段ドライバ４は、例えば、３００ＭＨｚの４相クロックＥ１，Ｅ２，Ｅ３，Ｅ４によりイネーブル制御される４つの電流制限インバータ４２１，４２２，４２３，４２４により構成されている。ここで、各電流制限インバータ４２１〜４２４には、例えば、それぞれ３００ＭＨｚのクロックに同期した異なる信号（データ）ＳＳ１〜ＳＳ４が供給され、４相クロックＥ１〜Ｅ４により順次イネーブルとされ、出力信号Ｓ１が１．２ＧＨｚ（３００ＭＨｚ×４）のシリアルデータとなるように構成されている。なお、各電流制限インバータ４２１〜４２４の構成は図８と同様であり、また、出力段ドライバ１は前述した第５実施例〜第７実施例と同様の構成とされている。
【００３９】
このように、本第８実施例は、前段ドライバ４を４相クロックでインターリーブして動作する４つの電流制限インバータ４２１〜４２４により４対１のマルチプレクサとして構成し、これにより、高速信号伝送で必ず必要になる並列−直列変換をドライバ（前段ドライバ４）内で行うようになっている。なお、図１５では、前段ドライバ４として、３００ＭＨｚのクロックに同期した４つの異なる入力信号ＳＳ１〜ＳＳ４を３００ＭＨｚの４相クロックＥ１〜Ｅ４によりイネーブル制御される４つの電流制限インバータ４２１〜４２４で処理する例を示したが、本発明の信号伝送用ドライバ回路は、この構成に限定されず、例えば、１００ＭＨｚのクロックに同期した１０個の異なる入力信号を１００ＭＨｚの１０相クロックによりイネーブル制御される１０個の電流制限インバータにより構成（前段ドライバ４を１０対１のマルチプレクサとして構成）することもできる。
【００４０】
図１６は図１５の信号伝送用ドライバ回路における前段ドライバの具体的な構成例を示す回路図である。
図１６に示されるように、前段ドライバ４は、４対１のマルチプレクサとして動作するように構成され、入力信号ＳＳ１〜ＳＳ４がそれぞれ供給されるデータラッチ４３１〜４３４と、フリップフロップ４５１〜４５４と、４チャネルマルチプレクサ部４００とを備えている。
【００４１】
マルチプレクサ部４００は、各チャネル（ｃｈ１〜ｃｈ４）４００ａ〜４００ｄ毎に、インバータ４６１、プリエンファシスドライバ４６２、および、プリドライバ４６３を備えて構成されている。ここで、入力信号ＳＳ１〜ＳＳ４がデータラッチ４３１〜４３４に供給される信号線、データラッチ４３１〜４３４の出力がフリップフロップ４５１〜４５４に供給される信号線、および、フリップフロップ４５１〜４５４の出力がマルチプレクサ部４００に供給される信号線等は、例えば、４チャネルの３１２．５ＭＨｚのデータ線として構成され、また、マルチプレクサ部４００（各チャネル４００ａ〜４００ｄ）のプリエンファシスドライバ４６２およびプリドライバ４６３の出力ＤＤ，／ＤＤ（Ｓ１，／Ｓ１）が供給される信号線は、例えば、相補（差動）の１．２５Ｇｂｐｓの信号線として構成されている。
【００４２】
ここで、プリエンファシスドライバ４６２は、供給される信号（ＳＳ１〜ＳＳ４）のデータ系列に応じて出力信号のレベル調整（信号波形のエッジ部の強調処理）を行って相補の信号を出力するものであり、図１６では、制御信号（エンファシス制御信号）ＣＳ０に応じた出力レベルの調整を行うようになっている。
図１７は図１５の信号伝送用ドライバ回路における出力段ドライバの具体的な構成例を示す回路図である。
【００４３】
上述した図１６における前段ドライバ４のマルチプレクサ部４００から出力される信号ＤＤ，／ＤＤ（Ｓ２，／Ｓ２）は、例えば、１．２５Ｇｂｐｓの相補信号であるが、出力段ドライバ１に供給されて相補信号ＤＤo,／ＤＤo(Ｓ２，／Ｓ２）として信号伝送路３に伝えられる。出力段ドライバ１は、図１７に示されるように、相補信号ＤＤ（Ｓ２）および／ＤＤ（／Ｓ２）のそれぞれを増幅するために、インバータ１１１およびトランスファゲート１１２を備えた２組のドライバとして構成されている。ここで、トランスファゲート１１２は、インバータ１１１の出力を入力へフィードバックさせるために使用されている。
【００４４】
図１８は図１６の前段ドライバにおけるプリドライバ回路の具体的な構成例を示す回路図である。
プリドライバ回路４６３は、各チャネルＣｈ１〜Ｃｈ４に対して、相補の信号Ｄａｔａ，／Ｄａｔａ（出力信号ＤＤ，／ＤＤ）毎に２つずつ設けられている。ここで、４相のクロック信号Ｃｌｋ（Ａ），Ｃｌｋ（Ｂ），Ｃｌｋ（Ｃ），Ｃｌｋ（Ｄ）は、立ち上がりのタイミングが９０度ずつ異なる信号であり、これにより、例えば、３１２．５ＭＨｚの各チャネルＣｈ１〜Ｃｈ４のデータが順次選択（マルチプレックス）されて、１．２５Ｇｂｐｓの相補の出力信号ＤＤ，／ＤＤが生成される。
【００４５】
また、プリエンファシスドライバ４６２も、基本的には、図１８に示すプリドライバ回路４６３と同様の構成とされている。ただし、プリエンファシスドライバ４６２においては、エンファシス制御信号ＣＳ０により出力レベルの調整（強調処理）を行うようになっており、具体的に、例えば、出力段の電流源ＩＡおよびＩＢをｐＭＯＳトランジスタおよびｎＭＯＳトランジスタで構成し、これら電流源トランジスタのゲートにエンファシス制御信号ＣＳ０（電流制御電圧ＣＳ０ｐ，ＣＳ０ｎ）を印加して出力レベルの強調処理を行うようになっている。
【００４６】
なお、この図１８に示す回路は、プリドライバ回路４６３（プリエンファシスドライバ４６２）の単なる一例であり、様々な回路構成のものを使用することができる。
図１９および図２０は図１６〜図１８に示す回路を適用した信号伝送用ドライバ回路におけるシミュレーション波形の一例を示す図である。
【００４７】
図１９に示されるように、マルチプレクサ部４００（各チャネル４００ａ〜４００ｄ）において、例えば、各チャネルＣＨ１〜ＣＨ４（４００ａ〜４００ｄ）における３１２．５ＭＨｚの入力データ信号（Ｔ−１，Ｔ）は、４相のクロックＣｌｋ（Ａ）〜Ｃｌｋ（Ｄ）により制御される各プリドライバ回路４６３で順次選択され、１．２５Ｇｂｐｓの相補信号に変換される。このとき、マルチプレクサ部４００の各チャネルＣＨ１〜ＣＨ４におけるプリエンファシスドライバ４６２も、出力信号の系列に応じて信号レベルの強調処理を行う１．２５Ｇｂｐｓの相補信号を出力し、これら各チャネルのプリドライバ回路４６３およびプリエンファシスドライバ４６２により、相補の出力信号ＤＤ，／ＤＤが得られることになる。
【００４８】
すなわち、図１９および図２０中の参照符号ＰＥで示されるように、連続する出力信号の系列においてレベルが反転（「１」→「０」または「０」→「１」）する位置において、出力信号の波形のエッジ部を強調する処理（強調処理）が行われる。なお、図２０において、参照符号Ｔは、３１２．５ＭＨｚで供給される各チャネルＣｈ１〜Ｃｈ４のデータの周期（３．２ｎｓ）を示し、ｔはマルチプレックスされた１．２５Ｇｂｐｓの相補の出力信号ＤＤ，／ＤＤの周期（０．８ｎｓ）を示している。
【００４９】
図２１は本発明の信号伝送用ドライバ回路の第９実施例としての出力段ドライバを概略的に示す回路図である。
図２１に示されるように、本第９実施例は、出力段ドライバ１をソース接地のｐＭＯＳトランジスタ１２１およびソース接地のｎＭＯＳトランジスタ１２２より成るプッシュプル回路（インバータ）として構成したものである。このように、出力段ドライバ１をインバータとして構成すると、高電位電源Ｖｄｄの電位と低電位電源Ｖｓｓの電位をフルにカバーする出力範囲（ｒａｉｌ−ｔｏ−ｒａｉｌ）の出力が得られるという利点がある。
【００５０】
図２２は本発明の信号伝送用ドライバ回路の第１０実施例としての出力段ドライバを概略的に示す回路図である。
図２２に示されるように、本第１０実施例は、出力段ドライバ１をドレイン接地のｎＭＯＳトランジスタ１３３およびドレイン接地のｐＭＯＳトランジスタ１３４より成るソースフォロア回路として構成したものである。なお、増幅器１３１および１３２は、それぞれトランジスタ１３３および１３４のゲート電圧を該各トランジスタの閾値電圧分だけシフトさせるためのものであり、本実施例では、これら増幅器１３１および１３２によって、ｎＭＯＳトランジスタ１３３およびｐＭＯＳトランジスタ１３４が同時にオンしている期間が最小になるようなオフセットを与えるようにもなっている。
【００５１】
このように、出力段ドライバ１をｎＭＯＳトランジスタ１３３およびｐＭＯＳトランジスタ１３４のソースフォロア回路として構成すると、出力インピーダンスを低くして広帯域の出力を得ることができる。
図２３は本発明の信号伝送用ドライバ回路の第１１実施例を概略的に示す回路図である。
【００５２】
図２３に示されるように、本第１１実施例は、出力段ドライバ１の最終段は、ｐＭＯＳトランジスタ１４５およびｎＭＯＳトランジスタ１４８より成るインバータとして構成し、高電位電源Ｖｄｄの電位と低電位電源Ｖｓｓの電位をフルにカバーする出力範囲の出力を得るようになっている。さらに、最終段のインバータのｐＭＯＳトランジスタ１４５のゲートに対してプルアップ素子（ダイオード接続のｐＭＯＳトランジスタ１４４）を設け、該ｐＭＯＳトランジスタ１４５のゲート電位を高電位（Ｖｄｄ）側へシフトし、且つ、ｎＭＯＳトランジスタ１４８のゲートに対してプルダウン素子（ダイオード接続のｎＭＯＳトランジスタ１４７）を設け、該ｎＭＯＳトランジスタ１４８のゲート電位を低高電位（Ｖｓｓ）側へシフトするようになっている。これにより、インバータを構成する両トランジスタ１４５および１４８が同時にオン状態となって貫通電流が流れるのをなくし、消費電流を低減するようになっている。なお、ｐＭＯＳトランジスタ１４３およびｎＭＯＳトランジスタ１４６は、回路を安定させるために抵抗として機能するものである。また、信号Ｓ１が入力されるインバータ１４１および１４２は、サイズの小さいトランジスタにより構成されており、最終段のインバータ（１４５，１４８）におけるような消費電流の問題は生じない。
【００５３】
図２４は図２３の第１１実施例の変形例を概略的に示す回路図である。
図２４に示されるように、本変形例は、図２３の第１１実施例と同様に、出力段ドライバ１の最終段を、ｐＭＯＳトランジスタ１５４およびｎＭＯＳトランジスタ１５７より成るインバータとして構成し、高電位電源Ｖｄｄの電位と低電位電源Ｖｓｓの電位をフルにカバーする出力範囲の出力を得るようになっている。本変形例においては、最終段のインバータのｐＭＯＳトランジスタ１５４のゲートに対してｐＭＯＳトランジスタ１５２およびｎＭＯＳトランジスタ１５３より成るインバータの出力を供給し、ｎＭＯＳトランジスタ１５７のゲートに対してｐＭＯＳトランジスタ１５５およびｎＭＯＳトランジスタ１５６より成るインバータの出力を供給するようになっている。
【００５４】
ここで、最終段のインバータにおけるｐＭＯＳトランジスタ１５４を駆動するインバータにおけるｐＭＯＳトランジスタ１５２は、そのサイズが通常のものよりも大きく（約３０パーセント程度大きく）形成され、実質的には、プルアップ素子（図２３の第１１実施例におけるトランジスタ１４４）として機能するようになっている。同様に、最終段のインバータにおけるｎＭＯＳトランジスタ１５７を駆動するインバータにおけるｎＭＯＳトランジスタ１５６は、そのサイズが通常のものよりも大きく（約３０パーセント程度大きく）形成され、実質的には、プルダウン素子（図２３の第１１実施例におけるトランジスタ１４７）として機能するようになっている。さらに、本変形例においては、出力側（Ｓ２）と入力側（Ｓ１）とをフィードバック抵抗１５８で接続し、出力インピーダンスを低下させるようになっている。
【００５５】
図２５は本発明の信号伝送用ドライバ回路の第１２実施例としての出力段ドライバを概略的に示す回路図である。
図２５に示されるように、本第１２実施例は、出力段ドライバ１の初段としてｎＭＯＳトランジスタ１６１およびｐＭＯＳトランジスタ１６４より成るソースフォロア回路とし、制御電圧Ｖｃｐゲートに印加されたｐＭＯＳトランジスタ（プルアップ素子）１６２および制御電圧Ｖｃｎゲートに印加されたｎＭＯＳトランジスタ（プルダウン素子）１６５を介して、最終段のソース接地されたｐＭＯＳトランジスタ１６３およびｎＭＯＳトランジスタ１６６を駆動するようになっている。
【００５６】
本第１２実施例によれば、初段のソースフォロア回路（１６１，１６４）による閾値電圧分のシフトにより、出力段のｐＭＯＳ１６３およびｎＭＯＳトランジスタ１６６が同時にオン状態となる期間を短縮して消費電力を低減するようになっている。また、本第１２実施例によれば、出力段ドライバ１を二段の増幅回路（ソースフォロア回路１６１，１６４およびソース接地回路１６３，１６６）で構成することができるため、周波数特性が良好となる利点がある。
【００５７】
図２６は本発明の信号伝送用ドライバ回路の第１３実施例としての出力段ドライバを概略的に示す回路図である。
図２６に示されるように、本第１３実施例は、基本的には、出力段ドライバ１をｐＭＯＳトランジスタ１７４およびｎＭＯＳトランジスタ１７５より成るインバータと、このインバータの出力と入力とを接続するフィードバック抵抗１７７により構成し、インバータ（１７４，１７５）に与える電源電圧を通常の電源電圧（ＶｄｄおよびＶｓｓ）よりも小さくして貫通電流を低減させるようになっている。すなわち、ｐＭＯＳトランジスタ１７４のソース（ノードＮ１）に与える電圧をＶｄｄｉとし、且つ、ｎＭＯＳトランジスタ１７５のソース（ノードＮ２）に与える電圧をＶｓｓｉとするようになっている。ここで、例えば、高電位の電源電圧Ｖｄｄが２．５Ｖのとき、ノードＮ１の電圧Ｖｄｄｉは２．１Ｖ程度であり、また、低電位の電源電圧Ｖｄｄが０Ｖのとき、ノードＮ２の電圧Ｖｓｓｉは０．４Ｖ程度であり、これにより、インバータ（１７４，１７５）を流れる貫通電流を一桁程度減少することが可能となる。
【００５８】
図２６において、増幅回路１７１およびｐＭＯＳトランジスタ１７３は、電圧Ｖｄｄｉを発生するためのものであり、また、増幅回路１７２およびｎＭＯＳトランジスタ１７６は、電圧Ｖｓｓｉを発生するためのものである。ここで、増幅回路（演算増幅器）１７１の負論理側の入力には基準電圧Ｖref+（＝Ｖｄｄｉ）が与えられ、増幅回路１７１の正論理側の入力はノードＮ１に接続され、そして、増幅回路１７１の出力はトランジスタ１７３のゲートに供給されている。これにより、増幅器１７１は、ノードＮ１の電位を基準電圧Ｖref+（＝Ｖｄｄｉ）となるようにトランジスタ１７３を制御する。同様に、増幅回路（演算増幅器）１７２の負論理側の入力には基準電圧Ｖref-（＝Ｖｓｓｉ）が与えられ、増幅回路１７２の正論理側の入力はノードＮ２に接続され、そして、増幅回路１７２の出力はトランジスタ１７６のゲートに供給されている。これにより、増幅器１７２は、ノードＮ２の電位を基準電圧Ｖref-（＝Ｖｓｓｉ）となるようにトランジスタ１７６を制御する。
【００５９】
このように、本第１３実施例は、出力段ドライバ１を基本的には、フィードバック抵抗（１７７）を有するインバータ（１７４，１７５）として構成し、該インバータに与える高電位側の電源電圧（Ｖｄｄｉ）を通常の高電位電源電圧（Ｖｄｄ）よりも低い電圧とし、且つ、低電位側の電源電圧（Ｖｓｓｉ）を通常の低電位電源電圧（Ｖｓｓ）よりも高い電圧として、そのインバータに流れる貫通電流を低減させるようになっている。これにより、消費電力を抑えつつ、出力段ドライバとしての十分な周波数特性を持たせることができる。
【００６０】
図２７は図２６の第１３実施例の変形例を概略的に示す回路図である。
図２７に示されるように、本第１３実施例の変形例は、上述した第１３実施例と同様に、基本的には、出力段ドライバ１をｐＭＯＳトランジスタ１８４およびｎＭＯＳトランジスタ１８５より成るインバータと、このインバータの出力と入力とを接続するフィードバック抵抗１８７により構成し、インバータ（１８４，１８５）に与える電源電圧を通常の電源電圧（ＶｄｄおよびＶｓｓ）よりも小さくして貫通電流を低減させるようになっている。すなわち、ｐＭＯＳトランジスタ１８４のソース（ノードＮ１）に与える電圧をＶｄｄｉとし、且つ、ｎＭＯＳトランジスタ１８５のソース（ノードＮ２）に与える電圧をＶｓｓｉとするようになっている。ここで、電圧Ｖｄｄｉを発生するための増幅回路（演算増幅器）１８１およびｐＭＯＳトランジスタ１８３は、図２６に示す第１３実施例と同様であるが、電圧Ｖｓｓｉを発生するための回路が異なっている。
【００６１】
すなわち、本変形例においては、増幅回路（演算増幅器）１８２の負論理側の入力には基準電圧として中間電圧Ｖｄｄ／２が印加され、増幅回路１８２の正論理側の入力には抵抗１８９および１９０によるレプリカドライバ１８８の中間電圧が印加され、そして、増幅回路１８２の出力はトランジスタ１８６のゲートに供給されるようになっている。ここで、レプリカドライバ１８８の電源電圧としてはノードＮ１およびＮ２の電圧ＶｄｄｉおよびＶｓｓｉが使用され、これら電圧ＶｄｄｉおよびＶｓｓｉの中間の電圧が、通常の電源電圧ＶｄｄおよびＶｓｓの中間電圧（Ｖｄｄ／２）に一致するように制御される。
【００６２】
図２８は図２７の変形例におけるレプリカドライバの一構成例を示す回路図である。
図２８に示されるように、レプリカドライバ１８８は、低電位の電源電圧Ｖｓｓを入力とするインバータ１８８１および高電位の電源電圧Ｖｄｄを入力とするインバータ１８８２により構成されている。ここで、これらインバータ１８８１および１８８２にはノードＮ１の電圧ＶｄｄｉおよびノードＮ２の電圧Ｖｓｓｉが電源電圧として与えられている。また、これらインバータ１８８１および１８８２を構成するトランジスタは、小さいサイズのトランジスタとして構成され定常的に流れる電流を微小なものとするようになっている。
【００６３】
インバータ１８８１の出力である電圧Ｖｓｓｉおよびインバータ１８８２の出力である電圧Ｖｄｄｉは、同じ抵抗値の２つの抵抗１８９および１９０の両端に印加され、これら抵抗１８９および１９０の接続ノードＮ３から増幅器１８２の正論理入力に供給される信号（電圧）が取り出される。ここで、ノードＮ３の電圧は、電圧ＶｓｓｉおよびＶｄｄｉの中間の電圧であり、電源電圧ＶｄｄおよびＶｓｓの中間電圧Ｖｄｄ／２に等しければよく、そのように、増幅器１８２はトランジスタ１８６を制御して、ノードＮ２の電圧を制御することになる。
【００６４】
このように、図２７および図２８に示す第１３実施例の変形例では、たとえ半導体の製造段階においてトランジスタの特性等に差が生じていたとしても、出力段ドライバ１における最終段のインバータ（１８４，１８５）に与える電圧（Ｖｄｄｉ，Ｖｓｓｉ）のレベルを正しく制御することができる。
【００６５】
【発明の効果】
以上、詳述したように、本発明の信号伝送用ドライバ回路によれば、信号が伝送路を介して伝送される過程で生じる波形の歪みや符号間の干渉を防いで、正確な信号伝送を行うことができる。
【図面の簡単な説明】
【図１】従来の信号伝送用ドライバ回路の一例を概略的に示すブロック図である。
【図２】本発明に係る信号伝送用ドライバ回路の原理構成を概略的に示すブロック図である。
【図３】本発明に係る信号伝送用ドライバ回路の動作を従来のドライバ回路と比較して示す波形図である。
【図４】本発明の信号伝送用ドライバ回路の第１実施例を概略的に示す回路図である。
【図５】図４の信号伝送用ドライバ回路におけるゲイン可変部の一構成例を示す回路図である。
【図６】図４の信号伝送用ドライバ回路における増幅回路の一構成例を示す回路図である。
【図７】本発明の信号伝送用ドライバ回路の第２実施例を概略的に示す回路図である。
【図８】本発明の信号伝送用ドライバ回路の第３実施例における前段ドライバの一構成例を示す回路図である。
【図９】本発明の信号伝送用ドライバ回路の第３実施例における出力段ドライバの一構成例を示す回路図である。
【図１０】本発明の信号伝送用ドライバ回路の第３実施例の変形例を示す回路図である。
【図１１】本発明の信号伝送用ドライバ回路の第４実施例としての出力段ドライバを概略的に示す回路図である。
【図１２】本発明の信号伝送用ドライバ回路の第５実施例を概略的に示す回路図である。
【図１３】本発明の信号伝送用ドライバ回路の第６実施例を概略的に示す回路図である。
【図１４】本発明の信号伝送用ドライバ回路の第７実施例を概略的に示す回路図である。
【図１５】本発明の信号伝送用ドライバ回路の第８実施例を概略的に示す回路図である。
【図１６】図１５の信号伝送用ドライバ回路における前段ドライバの具体的な構成例を示す回路図である。
【図１７】図１５の信号伝送用ドライバ回路における出力段ドライバの具体的な構成例を示す回路図である。
【図１８】図１６の前段ドライバにおけるプリドライバ回路の具体的な構成例を示す回路図である。
【図１９】図１６〜図１８に示す回路を適用した信号伝送用ドライバ回路におけるシミュレーション波形の一例を示す図（その１）である。
【図２０】図１６〜図１８に示す回路を適用した信号伝送用ドライバ回路におけるシミュレーション波形の一例を示す図（その２）である。
【図２１】本発明の信号伝送用ドライバ回路の第９実施例としての出力段ドライバを概略的に示す回路図である。
【図２２】本発明の信号伝送用ドライバ回路の第１０実施例としての出力段ドライバを概略的に示す回路図である。
【図２３】本発明の信号伝送用ドライバ回路の第１１実施例としての出力段ドライバを概略的に示す回路図である。
【図２４】図２３の第１１実施例の変形例を概略的に示す回路図である。
【図２５】本発明の信号伝送用ドライバ回路の第１２実施例としての出力段ドライバを概略的に示す回路図である。
【図２６】本発明の信号伝送用ドライバ回路の第１３実施例としての出力段ドライバを概略的に示す回路図である。
【図２７】図２６の第１３実施例の変形例を概略的に示す回路図である。
【図２８】図２７の変形例におけるレプリカドライバの一構成例を示す回路図である。
【符号の説明】
１…出力段ドライバ
２…レシーバ
３…信号伝送路
４…前段ドライバ
５…レベル調整回路（制御信号発生回路）
【発明の属する技術分野】
本発明は信号伝送用ドライバ回路に関し、特に、ＬＳＩ（Large Scale Integration Circuit)チップ間の信号伝送、或いは、チップ内の複数の素子や回路ブロック間での信号伝送に用いる信号伝送用ドライバ回路に関する。
近年、ＬＳＩの高速動作に伴って、ＬＳＩチップ間やチップ内の複数の素子や回路ブロック間での信号伝送、例えば、ＤＲＡＭ（Dynamic Random Access Memory）とプロセッサ（論理回路）との間の信号伝送においても高速化することが必要となっている。さらに、マルチプロセッサのサーバを構成するための筐体間の接続やサーバと周辺回路との接続においても高速な信号の伝送が必要とされている。そこで、高速の信号伝送が可能な信号伝送用ドライバ回路の提供が要望されている。
【０００２】
【従来の技術】
近年、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上してきた。具体的に、例えば、近年のＤＲＡＭおよびプロセッサの性能向上は著しいものがあり、これに伴って、これらの部品や要素間の信号伝送速度を向上していかなければ、システム全体の性能を向上することができないという事態になっている。
【０００３】
すなわち、例えば、ＤＲＡＭとプロセッサとの間の速度のギャップは大きくなる傾向にあり、近年はこの速度ギャップがコンピュータの性能向上の妨げになりつつある。また、これらチップ間の信号伝送だけでなく、チップの大型化に伴って、チップ内の素子や回路ブロック間の信号伝送速度も、チップの性能を制限する大きな要因となってきている。さらに、マルチプロセッサのサーバを構成するための筐体間の接続やサーバと周辺回路との接続においても高速な信号の伝送が可能な信号伝送用ドライバ回路が必要とされて来ている。
【０００４】
図１は従来の信号伝送用ドライバ回路の一例を概略的に示すブロック図である。図１において、参照符号３０１は出力段ドライバ、３０２はレシーバ、３０３は信号伝送路、そして、３０４は前段ドライバを示している。
図１に示されるように、従来の信号伝送用ドライバ回路は、出力段ドライバ３０１および前段ドライバ３０４を備え、例えば、数Ｇｂｐｓ程度の高速信号ＳＳを前段ドライバ３０４および出力段ドライバ３０１により増幅し、信号伝送路３０３を介してレシーバ３０２へ伝えるようになっている。ここで、信号伝送路３０３は、例えば、マルチプロセッサのサーバを構成するための筐体間の接続やサーバと周辺回路との接続を行うための長さが数メートル〜数十メートルのケーブルであり、具体的に、ＡＷＧ(American Wire Gauge）３０程度の細い銅線として構成される。
【０００５】
【発明が解決しようとする課題】
上述の図１に示されるように、例えば、数Ｇｂｐｓ程度の高速信号ＳＳを前段ドライバ３０４および出力段ドライバ３０１により増幅し、出力段ドライバ３０１の出力信号Ｓ２を、例えば、長さが数メートルでＡＷＧ３０程度の細い銅線により構成された信号伝送路（ケーブル）３０３により伝送すると、ケーブルの表皮効果による高周波成分の減衰が生じ、レシーバ３０２における受信波形Ｓ３は歪んだものになってしまう。また、レシーバ３０２における受信波形Ｓ３は、符号間の干渉も大きくなり、通常の受信回路では受信できないことにもなりかねない。
【０００６】
本発明は、上述した従来の信号伝送用ドライバ回路が有する課題に鑑み、信号が伝送路を介して伝送される過程で生じる波形の歪みや符号間の干渉を防いで、正確な信号伝送の可能な信号伝送用ドライバ回路の提供を目的とする。
【０００７】
【課題を解決するための手段】
本発明の第１の形態によれば、信号を伝送するための信号伝送用ドライバ回路であって、前段ドライバと、該前段ドライバの出力レベルを調整するレベル調整手段とを具備し、前記レベル調整手段は、前記前段ドライバの出力を、該前段ドライバが過去に出力したディジタル信号の系列に応じて変化させ、伝送路特性の等化効果を得るようにしたことを特徴とする信号伝送用ドライバ回路が提供される。
本発明の第２の形態によれば、信号を伝送するための信号伝送用ドライバ回路であって、２つの前段ドライバと、該２つの前段ドライバの出力レベルを調整するレベル調整手段とを具備し、前記２つの前段ドライバにおいて、一方の前段ドライバには、前記信号伝送用ドライバ回路に入力されたディジタル信号系列を１ビットタイムだけ遅延させたディジタル信号系列を反転して入力することにより、伝送路特性の等化効果を得るようにしたことを特徴とする信号伝送用ドライバ回路が提供される。
本発明の第３の形態によれば、信号を伝送するための信号伝送用ドライバ回路であって、出力段ドライバと、該出力段ドライバを駆動する前段ドライバと、該前段ドライバの出力レベルを調整するレベル調整手段とを具備し、前記出力段ドライバが前記前段ドライバの出力レベルに応じた可変のレベルの信号を出力し、且つ、前記前段ドライバは複数設けられ、該複数の前段ドライバを共通の前記出力段ドライバに接続し、該各前段ドライバに該出力段ドライバから過去に出力されたディジタル系列より生成されたデータを入力することにより、伝送路特性の等化効果を得るようにしたことを特徴とする信号伝送用ドライバ回路が提供される。
本発明の第４の形態によれば、信号を伝送するための信号伝送用ドライバ回路であって、出力段ドライバと、該出力段ドライバを駆動する前段ドライバと、該前段ドライバの出力レベルを調整するレベル調整手段とを具備し、前記出力段ドライバが前記前段ドライバの出力レベルに応じた可変のレベルの信号を出力し、前記前段ドライバは複数組設けられ、該各複数組の前段ドライバをそれぞれインターリーブ動作させて並列−直列変換することを特徴とする信号伝送用ドライバ回路が提供される。
【０００８】
本発明の信号伝送用ドライバ回路によれば、出力段ドライバは、レベル調整手段により出力レベルが調整される前段ドライバの出力に応じて、可変のレベルを出力する。これにより、信号が伝送路を介して伝送される過程で生じる波形の歪みや符号間の干渉を防いで、正確な信号伝送を行うことができる。
【０００９】
【発明の実施の形態】
まず、本発明に係る信号伝送用ドライバ回路の実施例を詳述する前に、本発明の原理構成を図２を参照して説明する。
図２は本発明に係る信号伝送用ドライバ回路の原理構成を概略的に示すブロック図である。図２において、参照符号１は出力段ドライバ、２はレシーバ、３は信号伝送路、４は前段ドライバ、そして、５はレベル調整回路を示している。ここで、信号伝送路３は、例えば、ＡＷＧ３０等の細い銅線で長さが数メートル程度として構成されている。
【００１０】
図２に示されるように、本発明の信号伝送用ドライバ回路は、高周波成分の減衰を補償する回路（レベル調整回路５および前段ドライバ４）を設け、信号伝送路３における高周波成分の減衰を補償するようになっている。
すなわち、ドライバ側で信号を送り出すときに、レベル調整回路５および前段ドライバ４により、信号ＳＳの高周波成分を強調し、その信号Ｓ１を出力段ドライバ１で増幅し、出力段ドライバ１の出力信号Ｓ２を信号伝送路３へ伝えるようになっている。これにより、信号伝送路３を通ってレシーバ２に供給される信号Ｓ３は、信号伝送路３による高周波成分の減衰が補償され、歪みや符号間干渉のない波形になる。なお、受信側（レシーバ２側）に、信号伝送路３の周波数特性を補償する回路を設けるようにしても同様の効果が得られる。
【００１１】
一般に、信号伝送路３の長さや構造が変化すれば、伝送される信号における高周波側の減衰量も変化する。従って、ドライバ側で特性補償するにせよレシーバ側で行うにせよ、ドライバ側の信号送信レベルを可変にすることが必要となる。具体的に、ドライバ側で離散時間のフィルタを構成することによりドライバに所望の周波数特性を持たせることができるが、そうすると、ドライバはアナログ的なレベルを出力する必要が生じる。
【００１２】
そのため、本発明の信号伝送用ドライバ回路では、図２に示されるように、レベル調整回路５により出力レベルを可変にすることのできる前段ドライバ４で出力段ドライバ１を駆動してアナログレベルを得るようになっている。
図３は本発明に係る信号伝送用ドライバ回路の動作を従来のドライバ回路と比較して示す波形図であり、図３（ａ）は従来の出力段ドライバの出力を示し、図３（ｂ）は本発明の信号伝送用ドライバ回路における出力段ドライバ１の出力を示している。なお、図３（ａ）および（ｂ）は、相補信号における電位差ΔＶの時間ｔに関する変化を示すもので、具体的に、データが『０，１，１，０，０，０，１』と変化する場合の波形を示している。
【００１３】
従来の出力段ドライバ（３０１）の出力波形の電位差は、図３（ａ）に示されるように、データ『１』および『０』に従って、＋Ｖ０および−Ｖ０となる。
これに対して、本発明の信号伝送用ドライバ回路における出力段ドライバ１の出力波形の電位差は、図３（ｂ）に示されるように、データが『０』から『１』へ変化する場合には＋Ｖ２（大きな電位差）とされ、データが『１』から『０』へ変化する場合には−Ｖ２（大きな電位差）とされ、データが『１』のままおよび『０』のままの場合には＋Ｖ１および−Ｖ１（小さな電位差）とされる。
【００１４】
以上の説明では、各データ『１』および『０』のレベルをそれぞれ２つ設定しているが、このレベルは２つに限定されず、複数個設定することができる。また、図３（ａ）における電圧レベル＋Ｖ０は、例えば、図３（ｂ）における電圧レベル＋Ｖ１に対応している。
このように、本発明の信号伝送用ドライバ回路では、ドライバ（出力段ドライバ１）が二値のディジタル値ではなく、アナログ的なレベル（図３（ｂ）では合計４レベル）を出力するようになっており、ドライバ回路側において信号伝送路３の周波数特性を補償する等化処理（イコライゼーション）を行って、容易に信号伝送の高速化を可能にすることができる。
【００１５】
以下、添付図面を参照して、本発明に係る信号伝送用ドライバ回路の各実施例を詳述する。
図４は本発明の信号伝送用ドライバ回路の第１実施例を概略的に示す回路図である。また、図５は図４の信号伝送用ドライバ回路におけるゲイン可変部の一構成例を示す回路図であり、図６は図４の信号伝送用ドライバ回路における増幅回路の一構成例を示す回路図である。
【００１６】
図４に示されるように、本第１実施例の信号伝送用ドライバ回路おいて、前段ドライバ４は、増幅部４１、ゲイン可変部４２、および、フィードバック抵抗４３を備えて構成され、また、出力段ドライバ１はｎチャネル型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）１１およびｐチャネル型ＭＯＳトランジスタ（ｐＭＯＳトランジスタ）１２を備えて構成されている。
【００１７】
出力段ドライバ１は、例えば、数十オームの負荷抵抗を駆動するためにサイズの大きなｎＭＯＳトランジスタ１１およびｐＭＯＳトランジスタ１２を使用したゲインが約１のソースフォロア回路として構成されている。
図５に示されるように、ゲイン可変部４２は、制御信号発生回路（レベル調整回路）５からの制御信号（制御コード）φ１〜φｎによりスイッチング制御される複数のトランスファゲート４２１〜４２ｎにより構成され、各制御信号（例えば、φ１）が高レベル“Ｈ”となることにより対応するトランスファゲート（４２１）がオンとなって、入力信号（ＳＳ）の入力電圧ゲインを可変にするようになっている。ここで、各トランスファゲート４２１〜４２ｎのｎＭＯＳトランジスタのゲートには制御信号φ１〜φｎが直接供給され、また，ｐＭＯＳトランジスタのゲートにはインバータを介して反転した制御信号φ１〜φｎが供給されるようになっている。なお、制御信号φ１〜φｎおよび対応するトランスファゲート４２１〜４２ｎの数は、例えば、１６個または３２個程度に設定することができるが、最小の場合として２つ（φ１，φ２および４２１，４２２）に設定してもよい。
【００１８】
図６に示されるように、増幅部４１は、ｐＭＯＳトランジスタ４１１〜４１３およびｎＭＯＳトランジスタ４１４〜４１７よりなる差動増幅回路として構成され、トランジスタ４１６および４１７のゲートに供給される信号φＥによりアクティブ状態が制御されるようになっている。
本第１実施例によれば、出力信号Ｓ２（Ｓ１）における出力の『０』および『１』のレベルを可変にすることができるため、ケーブル３の減衰量に応じてドライバの出力信号Ｓ２を変化させることができ、高速性と低消費電力性を満足させることができる。
【００１９】
図７は本発明の信号伝送用ドライバ回路の第２実施例を概略的に示す回路図である。
図７および図４の比較から明らかなように、本第２実施例は、前段ドライバ４（制御信号発生回路５）が第１実施例と同じ構成とされ、出力段ドライバ１が第１実施例とは異なる構成とされている。
【００２０】
すなわち、本第２実施例において、出力段ドライバ１は、フィードバックをかけた増幅回路１１により構成するようになっている。ここで、フィードバック抵抗１３の抵抗値は、入力（反転入力）側に設けた抵抗１２の抵抗値の２〜４倍程度となるように設定され、２〜４倍程度のゲインを与えるようになっている。具体的に、例えば、抵抗１２の抵抗値を１ＫΩとし、フィードバック抵抗１３の抵抗値を３ＫΩとして増幅回路１１のゲインを３程度に設定することができる。
【００２１】
本第２実施例は、前段ドライバ４の可変レベルの出力Ｓ１を出力段ドライバ１によりさらに増幅して出力する（Ｓ２）が、出力段ドライバ１のループゲインが低いために容量性の負荷を駆動するときに発振等の不安定性が生じにくいという利点がある。また、前段ドライバ４と出力段ドライバ１の両方のゲインを可変とすることにより、出力段ドライバ１の出力信号Ｓ２におけるゲインの変化レンジを広げることが可能となる。
【００２２】
図８および図９は本発明の信号伝送用ドライバ回路の第３実施例を示すものであり、図８は前段ドライバの一構成例を示し、また、図９は出力段ドライバの一構成例を示す回路図である。
図８に示されるように、本第３実施例において、前段ドライバ４は、電流制限インバータとして構成されている。すなわち、電流制限インバータ（前段ドライバ）４は、直列接続されたｐＭＯＳトランジスタ４４，４５およびｎＭＯＳトランジスタ４６，４７により構成され、信号ＳＳは、ｐＭＯＳトランジスタ４４およびｎＭＯＳトランジスタ４７のゲートに共通に供給されるようになっている。また、ｐＭＯＳトランジスタ４５のゲートには制御電圧Ｖｃｐが印加され、また、ｎＭＯＳトランジスタ４６のゲートには制御電圧Ｖｃｎが印加されるようになっている。
【００２３】
図９に示されるように、本第３実施例において、出力段ドライバ１は、カレントミラー回路を用いた定電流回路として構成することができ、この定電流回路１の出力端（Ｓ２）に抵抗負荷１０を設けることにより、入力電流（前段ドライバ４の出力）Ｓ１を出力電圧Ｓ２に変換する電流−電圧変換回路を構成するようになっている。
【００２４】
定電流回路（出力段ドライバ）１は、ｐＭＯＳトランジスタ１４，１５，１６およびｎＭＯＳトランジスタ１７，１８，１９を備えて構成され、その出力端には、抵抗負荷１０が設けられている。ここで、ｐＭＯＳトランジスタ１５および１６はカレントミラー接続され、また、ｎＭＯＳトランジスタ１８および１９はカレントミラー接続されている。
【００２５】
このように、電流−電圧変換回路（定電流回路１および負荷抵抗１０）を駆動する前段ドライバ４としては、図８に示すような電流制限インバータ４を使用するが、電流制限インバータ（前段ドライバ）４の制御電圧（Ｖｃｐ，Ｖｃｎ）を変化させることで前段ドライバ４の出力電流が制御され、これが出力段ドライバ１の電流にカレントミラーにより増幅されて現れることになる。この第３実施例によれば、出力段ドライバ１の入力端（Ｓ１）において、電流加算により出力レベルを制御することができるため、レベル制御が容易に行なえる利点がある。なお、後述するように、前段ドライバ４の制限電流は、電流出力Ｄ／Ａコンバータ等を用いて容易に制御することができる。
【００２６】
図１０は本発明の信号伝送用ドライバ回路の第３実施例の変形例を示す回路図である。
図１０に示されるように、本第３実施例の変形例は、電流制限インバータ（前段ドライバ）４の出力端に抵抗負荷４０を設けて電圧出力（Ｓ１）とし、この電圧信号Ｓ１を図７の第２実施例と同様の出力段ドライバ１でリニアに増幅して可変電圧のレベルの出力信号Ｓ２を得るようになっている。
【００２７】
図１１は本発明の信号伝送用ドライバ回路の第４実施例としての出力段ドライバを概略的に示す回路図である。
図１１に示されるように、本第４実施例において、出力段ドライバ１は、ｐＭＯＳトランジスタ１０１およびｎＭＯＳトランジスタ１０２で構成されたインバータと、出力から入力へのフィードバック抵抗（回路）１０３とにより構成されている。
【００２８】
本第４実施例の出力段ドライバ１は、インバータ（１０１，１０２）の出力インピーダンスをフィードバック抵抗１０３により小さくする（例えば、数十Ω程度）ようになっている。すなわち、フィードバック抵抗１０３を使用することにより、出力インピーダンスをフィードバック回路を設けないときのループゲイン分の一に低下させるようになっている。
【００２９】
このように、本第４実施例によれば、小さなサイズの出力トランジスタ（１０１，１０２）により、例えば、数１０オーム程度の出力インピーダンスを得ることができる。
図１２は本発明の信号伝送用ドライバ回路の第５実施例を概略的に示す回路図である。
【００３０】
図１２に示されるように、本第５実施例において、前段ドライバ４は、図８に示すものと同様の構成とされ、出力段ドライバ１は、増幅回路１０４およびフィードバック抵抗１０５により構成されている。制御信号発生回路（レベル調整回路）５は、それぞれ１ビット毎の遅延を与える３つの遅延段５３１，５３２，５３３と、デコーダ５４と、デコーダ５４の出力により重み付けを行う重み付け回路５１と、この重み付け回路５１により得られた電流から制御電圧ＶｃｐおよびＶｃｎを生成する制御電圧生成部５５を備えている。
【００３１】
デコーダ５４は、直列接続された各遅延段５３１，５３２，５３３によりそれぞれ遅延された信号（１ビット，２ビット，並びに，３ビット分遅延された信号）および直接入力される信号ＳＳの時間的な４ビット分のデータ系列を受け取り、この４ビット分のデータ系列に応じた重み付け信号ＣＳ１〜ＣＳｎを出力する。重み付け回路５１は、複数対（例えば、１６個）のｐＭＯＳトランジスタ５１１，５２１；５１２，５２２；…５１ｎ，５２ｎを備え各対の一方のトランジスタ５１１〜５１ｎのゲートには、バイアス電圧Ｖｃが印加され、他方のトランジスタ５２１〜５２ｎのゲートに対してデコーダ５４からの重み付け信号ＣＳ１〜ＣＳｎが供給されるようになっている。ここで、デコーダ５４は、例えば、スタティックＲＡＭ（ＳＲＡＭ）により構成され、電源オン時等において、テスト用のビット系列を信号伝送路３を介して受信側に伝送し、その結果に応じて入力される４ビット分のデータ系列と出力する重み付け信号ＣＳ１〜ＣＳｎとの対応を書き込むようになっている。
【００３２】
トランジスタ５１１，５２１；５１２，５２２；…５１ｎ，５２ｎは、各対毎にサイズが異なっており、デコーダ５４から出力される重み付け信号ＣＳ１〜ＣＳｎの任意の１つが低レベル“Ｌ”となることにより、対応する１つのトランジスタ（５２１〜５２ｎ）がオンとなって、そのオンとなったトランジスタのサイズに応じた電流が制御電圧生成部５５（トランジスタ５５１）を介して流れるようになっている。ここで、重み付け信号ＣＳ１〜ＣＳｎは、直前のビット（１ビット前）のデータによる影響が最も大きく、以後、２ビット前のデータおよび３ビット前のデータと影響が小さくなるように、出力信号Ｓ１（Ｓ２）のレベルを制御するようになっている。なお、重み付け回路５１のトランジスタ５１１，５２１；５１２，５２２；…５１ｎ，５２ｎを同じサイズのトランジスタとし、デコーダ５４から出力される重み付け信号ＣＳ１〜ＣＳｎを入力される４ビット分のデータ系列に応じて任意の数だけ低レベル“Ｌ”とすることにより、所定数のトランジスタ（５２１〜５２ｎ）をオンとし、そのオンとなったトランジスタの数に応じた電流をトランジスタ５５１に流すように構成してもよい。
【００３３】
制御電圧生成部５５は、ｎＭＯＳトランジスタ５５１，５５３およびｐＭＯＳトランジスタ５５２を備えて構成され、重み付け回路５１により重み付けされた電流をトランジスタ５５１に流し、このトランジスタ５５１とカレントミラー接続されたトランジスタ５５３および該トランジスタ５５３に直列接続されたトランジスタ５５２により、制御電圧ＶｃｎおよびＶｃｐを生成するようになっている。これら制御電圧ＶｃｎおよびＶｃｐは、それぞれ前段ドライバ４におけるトランジスタ４６および４５のゲートに印加され、出力段ドライバ１を介して出力される信号Ｓ２のレベルを制御するようになっている。
【００３４】
このように、本第５実施例によれば、信号伝送線３の周波数特性をドライバ側で補償して正確な信号の伝送を行うことができる。
図１３は本発明の信号伝送用ドライバ回路の第６実施例を概略的に示す回路図である。
図１３に示されるように、本第６実施例において、前段ドライバ４は、それぞれ１ビット毎の遅延を与える４つの遅延段４０１，４０２，４０３，４０４と、５つの電流制限インバータ４０５，４０６，４０７，４０８，４０９とにより構成されている。ここで、電流制限インバータ４０５は信号ＳＳを直接入力とするものであり、電流制限インバータ４０６は遅延段４０１により１ビット前の信号ＳＳを入力とするものであり、電流制限インバータ４０７は遅延段４０１および４０２により２ビット前の信号ＳＳを入力とするものであり、電流制限インバータ４０８は遅延段４０１〜４０３により３ビット前の信号ＳＳを入力とするものであり、そして、電流制限インバータ４０９は遅延段４０１〜４０４により４ビット前の信号ＳＳを入力とするものである。
【００３５】
各電流制限インバータ４０５〜４０９は、図８に示すような構成とされており、これら各電流制限インバータ４０５〜４０９に供給する制御信号（Ｖｃｐ，Ｖｃｎ）および極性を選ぶことにより、信号伝送路３の伝送特性と逆の周波数特性をドライバに持たせるようになっている。なお、電流制限インバータ４０５〜４０９を構成するトランジスのサイズは、例えば、電流制限インバータ４０５に使用するトランジスタを最大のサイズとし、順次トランジスタサイズを小さくして、電流制限インバータ４０９に使用するトランジスタのサイズを最小とするようになっている。また、出力段ドライバ１は、図１２に示す第５実施例と同様の構成とされている。
【００３６】
このように、本第６実施例は、信号ＳＳの時間的なビット系列のデータを複数の定電流出力のドライバ（電流制限インバータ４０５〜４０９）で受け、これらの共通出力（Ｓ１）を電流−電圧変換ドライバ（出力段ドライバ）１の入力端子に供給するようになっている。これにより、本第６実施例においても、信号伝送線３の周波数特性をドライバ側で補償して正確な信号の伝送を行うことができる。
【００３７】
図１４は本発明の信号伝送用ドライバ回路の第７実施例を概略的に示す回路図である。
図１４と図１５との比較から明らかなように、本第７実施例において、前段ドライバ４は、１つの遅延段４１１と、インバータ４１２と、２つの電流制限インバータ４１３および４１４とを備えて構成されている。電流制限インバータ４１３は、信号ＳＳを遅延段４１１により遅延すると共に、該遅延信号をインバータ４１２により反転した信号を受け取り、その信号を電流制限インバータ４１４に対してｘ倍（０＜ｘ＜１）して出力するようになっている。従って、前段ドライバ４の出力信号Ｓ１は、Ｓ１＝１−ｘＤとなる。これは、いわゆるＰＲＤ（Partial Response Detection）と同じ等化処理（イコライゼーション操作）を出力段ドライバ１に行わせることに相当する。
【００３８】
このように、本第６実施例は、簡単な回路ながら帯域制限された信号伝送路に高速の信号伝送を行う上で効果がある。
図１５は本発明の信号伝送用ドライバ回路の第８実施例を概略的に示す回路図である。
図１５に示されるように、本第８実施例において、前段ドライバ４は、例えば、３００ＭＨｚの４相クロックＥ１，Ｅ２，Ｅ３，Ｅ４によりイネーブル制御される４つの電流制限インバータ４２１，４２２，４２３，４２４により構成されている。ここで、各電流制限インバータ４２１〜４２４には、例えば、それぞれ３００ＭＨｚのクロックに同期した異なる信号（データ）ＳＳ１〜ＳＳ４が供給され、４相クロックＥ１〜Ｅ４により順次イネーブルとされ、出力信号Ｓ１が１．２ＧＨｚ（３００ＭＨｚ×４）のシリアルデータとなるように構成されている。なお、各電流制限インバータ４２１〜４２４の構成は図８と同様であり、また、出力段ドライバ１は前述した第５実施例〜第７実施例と同様の構成とされている。
【００３９】
このように、本第８実施例は、前段ドライバ４を４相クロックでインターリーブして動作する４つの電流制限インバータ４２１〜４２４により４対１のマルチプレクサとして構成し、これにより、高速信号伝送で必ず必要になる並列−直列変換をドライバ（前段ドライバ４）内で行うようになっている。なお、図１５では、前段ドライバ４として、３００ＭＨｚのクロックに同期した４つの異なる入力信号ＳＳ１〜ＳＳ４を３００ＭＨｚの４相クロックＥ１〜Ｅ４によりイネーブル制御される４つの電流制限インバータ４２１〜４２４で処理する例を示したが、本発明の信号伝送用ドライバ回路は、この構成に限定されず、例えば、１００ＭＨｚのクロックに同期した１０個の異なる入力信号を１００ＭＨｚの１０相クロックによりイネーブル制御される１０個の電流制限インバータにより構成（前段ドライバ４を１０対１のマルチプレクサとして構成）することもできる。
【００４０】
図１６は図１５の信号伝送用ドライバ回路における前段ドライバの具体的な構成例を示す回路図である。
図１６に示されるように、前段ドライバ４は、４対１のマルチプレクサとして動作するように構成され、入力信号ＳＳ１〜ＳＳ４がそれぞれ供給されるデータラッチ４３１〜４３４と、フリップフロップ４５１〜４５４と、４チャネルマルチプレクサ部４００とを備えている。
【００４１】
マルチプレクサ部４００は、各チャネル（ｃｈ１〜ｃｈ４）４００ａ〜４００ｄ毎に、インバータ４６１、プリエンファシスドライバ４６２、および、プリドライバ４６３を備えて構成されている。ここで、入力信号ＳＳ１〜ＳＳ４がデータラッチ４３１〜４３４に供給される信号線、データラッチ４３１〜４３４の出力がフリップフロップ４５１〜４５４に供給される信号線、および、フリップフロップ４５１〜４５４の出力がマルチプレクサ部４００に供給される信号線等は、例えば、４チャネルの３１２．５ＭＨｚのデータ線として構成され、また、マルチプレクサ部４００（各チャネル４００ａ〜４００ｄ）のプリエンファシスドライバ４６２およびプリドライバ４６３の出力ＤＤ，／ＤＤ（Ｓ１，／Ｓ１）が供給される信号線は、例えば、相補（差動）の１．２５Ｇｂｐｓの信号線として構成されている。
【００４２】
ここで、プリエンファシスドライバ４６２は、供給される信号（ＳＳ１〜ＳＳ４）のデータ系列に応じて出力信号のレベル調整（信号波形のエッジ部の強調処理）を行って相補の信号を出力するものであり、図１６では、制御信号（エンファシス制御信号）ＣＳ０に応じた出力レベルの調整を行うようになっている。
図１７は図１５の信号伝送用ドライバ回路における出力段ドライバの具体的な構成例を示す回路図である。
【００４３】
上述した図１６における前段ドライバ４のマルチプレクサ部４００から出力される信号ＤＤ，／ＤＤ（Ｓ２，／Ｓ２）は、例えば、１．２５Ｇｂｐｓの相補信号であるが、出力段ドライバ１に供給されて相補信号ＤＤo,／ＤＤo(Ｓ２，／Ｓ２）として信号伝送路３に伝えられる。出力段ドライバ１は、図１７に示されるように、相補信号ＤＤ（Ｓ２）および／ＤＤ（／Ｓ２）のそれぞれを増幅するために、インバータ１１１およびトランスファゲート１１２を備えた２組のドライバとして構成されている。ここで、トランスファゲート１１２は、インバータ１１１の出力を入力へフィードバックさせるために使用されている。
【００４４】
図１８は図１６の前段ドライバにおけるプリドライバ回路の具体的な構成例を示す回路図である。
プリドライバ回路４６３は、各チャネルＣｈ１〜Ｃｈ４に対して、相補の信号Ｄａｔａ，／Ｄａｔａ（出力信号ＤＤ，／ＤＤ）毎に２つずつ設けられている。ここで、４相のクロック信号Ｃｌｋ（Ａ），Ｃｌｋ（Ｂ），Ｃｌｋ（Ｃ），Ｃｌｋ（Ｄ）は、立ち上がりのタイミングが９０度ずつ異なる信号であり、これにより、例えば、３１２．５ＭＨｚの各チャネルＣｈ１〜Ｃｈ４のデータが順次選択（マルチプレックス）されて、１．２５Ｇｂｐｓの相補の出力信号ＤＤ，／ＤＤが生成される。
【００４５】
また、プリエンファシスドライバ４６２も、基本的には、図１８に示すプリドライバ回路４６３と同様の構成とされている。ただし、プリエンファシスドライバ４６２においては、エンファシス制御信号ＣＳ０により出力レベルの調整（強調処理）を行うようになっており、具体的に、例えば、出力段の電流源ＩＡおよびＩＢをｐＭＯＳトランジスタおよびｎＭＯＳトランジスタで構成し、これら電流源トランジスタのゲートにエンファシス制御信号ＣＳ０（電流制御電圧ＣＳ０ｐ，ＣＳ０ｎ）を印加して出力レベルの強調処理を行うようになっている。
【００４６】
なお、この図１８に示す回路は、プリドライバ回路４６３（プリエンファシスドライバ４６２）の単なる一例であり、様々な回路構成のものを使用することができる。
図１９および図２０は図１６〜図１８に示す回路を適用した信号伝送用ドライバ回路におけるシミュレーション波形の一例を示す図である。
【００４７】
図１９に示されるように、マルチプレクサ部４００（各チャネル４００ａ〜４００ｄ）において、例えば、各チャネルＣＨ１〜ＣＨ４（４００ａ〜４００ｄ）における３１２．５ＭＨｚの入力データ信号（Ｔ−１，Ｔ）は、４相のクロックＣｌｋ（Ａ）〜Ｃｌｋ（Ｄ）により制御される各プリドライバ回路４６３で順次選択され、１．２５Ｇｂｐｓの相補信号に変換される。このとき、マルチプレクサ部４００の各チャネルＣＨ１〜ＣＨ４におけるプリエンファシスドライバ４６２も、出力信号の系列に応じて信号レベルの強調処理を行う１．２５Ｇｂｐｓの相補信号を出力し、これら各チャネルのプリドライバ回路４６３およびプリエンファシスドライバ４６２により、相補の出力信号ＤＤ，／ＤＤが得られることになる。
【００４８】
すなわち、図１９および図２０中の参照符号ＰＥで示されるように、連続する出力信号の系列においてレベルが反転（「１」→「０」または「０」→「１」）する位置において、出力信号の波形のエッジ部を強調する処理（強調処理）が行われる。なお、図２０において、参照符号Ｔは、３１２．５ＭＨｚで供給される各チャネルＣｈ１〜Ｃｈ４のデータの周期（３．２ｎｓ）を示し、ｔはマルチプレックスされた１．２５Ｇｂｐｓの相補の出力信号ＤＤ，／ＤＤの周期（０．８ｎｓ）を示している。
【００４９】
図２１は本発明の信号伝送用ドライバ回路の第９実施例としての出力段ドライバを概略的に示す回路図である。
図２１に示されるように、本第９実施例は、出力段ドライバ１をソース接地のｐＭＯＳトランジスタ１２１およびソース接地のｎＭＯＳトランジスタ１２２より成るプッシュプル回路（インバータ）として構成したものである。このように、出力段ドライバ１をインバータとして構成すると、高電位電源Ｖｄｄの電位と低電位電源Ｖｓｓの電位をフルにカバーする出力範囲（ｒａｉｌ−ｔｏ−ｒａｉｌ）の出力が得られるという利点がある。
【００５０】
図２２は本発明の信号伝送用ドライバ回路の第１０実施例としての出力段ドライバを概略的に示す回路図である。
図２２に示されるように、本第１０実施例は、出力段ドライバ１をドレイン接地のｎＭＯＳトランジスタ１３３およびドレイン接地のｐＭＯＳトランジスタ１３４より成るソースフォロア回路として構成したものである。なお、増幅器１３１および１３２は、それぞれトランジスタ１３３および１３４のゲート電圧を該各トランジスタの閾値電圧分だけシフトさせるためのものであり、本実施例では、これら増幅器１３１および１３２によって、ｎＭＯＳトランジスタ１３３およびｐＭＯＳトランジスタ１３４が同時にオンしている期間が最小になるようなオフセットを与えるようにもなっている。
【００５１】
このように、出力段ドライバ１をｎＭＯＳトランジスタ１３３およびｐＭＯＳトランジスタ１３４のソースフォロア回路として構成すると、出力インピーダンスを低くして広帯域の出力を得ることができる。
図２３は本発明の信号伝送用ドライバ回路の第１１実施例を概略的に示す回路図である。
【００５２】
図２３に示されるように、本第１１実施例は、出力段ドライバ１の最終段は、ｐＭＯＳトランジスタ１４５およびｎＭＯＳトランジスタ１４８より成るインバータとして構成し、高電位電源Ｖｄｄの電位と低電位電源Ｖｓｓの電位をフルにカバーする出力範囲の出力を得るようになっている。さらに、最終段のインバータのｐＭＯＳトランジスタ１４５のゲートに対してプルアップ素子（ダイオード接続のｐＭＯＳトランジスタ１４４）を設け、該ｐＭＯＳトランジスタ１４５のゲート電位を高電位（Ｖｄｄ）側へシフトし、且つ、ｎＭＯＳトランジスタ１４８のゲートに対してプルダウン素子（ダイオード接続のｎＭＯＳトランジスタ１４７）を設け、該ｎＭＯＳトランジスタ１４８のゲート電位を低高電位（Ｖｓｓ）側へシフトするようになっている。これにより、インバータを構成する両トランジスタ１４５および１４８が同時にオン状態となって貫通電流が流れるのをなくし、消費電流を低減するようになっている。なお、ｐＭＯＳトランジスタ１４３およびｎＭＯＳトランジスタ１４６は、回路を安定させるために抵抗として機能するものである。また、信号Ｓ１が入力されるインバータ１４１および１４２は、サイズの小さいトランジスタにより構成されており、最終段のインバータ（１４５，１４８）におけるような消費電流の問題は生じない。
【００５３】
図２４は図２３の第１１実施例の変形例を概略的に示す回路図である。
図２４に示されるように、本変形例は、図２３の第１１実施例と同様に、出力段ドライバ１の最終段を、ｐＭＯＳトランジスタ１５４およびｎＭＯＳトランジスタ１５７より成るインバータとして構成し、高電位電源Ｖｄｄの電位と低電位電源Ｖｓｓの電位をフルにカバーする出力範囲の出力を得るようになっている。本変形例においては、最終段のインバータのｐＭＯＳトランジスタ１５４のゲートに対してｐＭＯＳトランジスタ１５２およびｎＭＯＳトランジスタ１５３より成るインバータの出力を供給し、ｎＭＯＳトランジスタ１５７のゲートに対してｐＭＯＳトランジスタ１５５およびｎＭＯＳトランジスタ１５６より成るインバータの出力を供給するようになっている。
【００５４】
ここで、最終段のインバータにおけるｐＭＯＳトランジスタ１５４を駆動するインバータにおけるｐＭＯＳトランジスタ１５２は、そのサイズが通常のものよりも大きく（約３０パーセント程度大きく）形成され、実質的には、プルアップ素子（図２３の第１１実施例におけるトランジスタ１４４）として機能するようになっている。同様に、最終段のインバータにおけるｎＭＯＳトランジスタ１５７を駆動するインバータにおけるｎＭＯＳトランジスタ１５６は、そのサイズが通常のものよりも大きく（約３０パーセント程度大きく）形成され、実質的には、プルダウン素子（図２３の第１１実施例におけるトランジスタ１４７）として機能するようになっている。さらに、本変形例においては、出力側（Ｓ２）と入力側（Ｓ１）とをフィードバック抵抗１５８で接続し、出力インピーダンスを低下させるようになっている。
【００５５】
図２５は本発明の信号伝送用ドライバ回路の第１２実施例としての出力段ドライバを概略的に示す回路図である。
図２５に示されるように、本第１２実施例は、出力段ドライバ１の初段としてｎＭＯＳトランジスタ１６１およびｐＭＯＳトランジスタ１６４より成るソースフォロア回路とし、制御電圧Ｖｃｐゲートに印加されたｐＭＯＳトランジスタ（プルアップ素子）１６２および制御電圧Ｖｃｎゲートに印加されたｎＭＯＳトランジスタ（プルダウン素子）１６５を介して、最終段のソース接地されたｐＭＯＳトランジスタ１６３およびｎＭＯＳトランジスタ１６６を駆動するようになっている。
【００５６】
本第１２実施例によれば、初段のソースフォロア回路（１６１，１６４）による閾値電圧分のシフトにより、出力段のｐＭＯＳ１６３およびｎＭＯＳトランジスタ１６６が同時にオン状態となる期間を短縮して消費電力を低減するようになっている。また、本第１２実施例によれば、出力段ドライバ１を二段の増幅回路（ソースフォロア回路１６１，１６４およびソース接地回路１６３，１６６）で構成することができるため、周波数特性が良好となる利点がある。
【００５７】
図２６は本発明の信号伝送用ドライバ回路の第１３実施例としての出力段ドライバを概略的に示す回路図である。
図２６に示されるように、本第１３実施例は、基本的には、出力段ドライバ１をｐＭＯＳトランジスタ１７４およびｎＭＯＳトランジスタ１７５より成るインバータと、このインバータの出力と入力とを接続するフィードバック抵抗１７７により構成し、インバータ（１７４，１７５）に与える電源電圧を通常の電源電圧（ＶｄｄおよびＶｓｓ）よりも小さくして貫通電流を低減させるようになっている。すなわち、ｐＭＯＳトランジスタ１７４のソース（ノードＮ１）に与える電圧をＶｄｄｉとし、且つ、ｎＭＯＳトランジスタ１７５のソース（ノードＮ２）に与える電圧をＶｓｓｉとするようになっている。ここで、例えば、高電位の電源電圧Ｖｄｄが２．５Ｖのとき、ノードＮ１の電圧Ｖｄｄｉは２．１Ｖ程度であり、また、低電位の電源電圧Ｖｄｄが０Ｖのとき、ノードＮ２の電圧Ｖｓｓｉは０．４Ｖ程度であり、これにより、インバータ（１７４，１７５）を流れる貫通電流を一桁程度減少することが可能となる。
【００５８】
図２６において、増幅回路１７１およびｐＭＯＳトランジスタ１７３は、電圧Ｖｄｄｉを発生するためのものであり、また、増幅回路１７２およびｎＭＯＳトランジスタ１７６は、電圧Ｖｓｓｉを発生するためのものである。ここで、増幅回路（演算増幅器）１７１の負論理側の入力には基準電圧Ｖref+（＝Ｖｄｄｉ）が与えられ、増幅回路１７１の正論理側の入力はノードＮ１に接続され、そして、増幅回路１７１の出力はトランジスタ１７３のゲートに供給されている。これにより、増幅器１７１は、ノードＮ１の電位を基準電圧Ｖref+（＝Ｖｄｄｉ）となるようにトランジスタ１７３を制御する。同様に、増幅回路（演算増幅器）１７２の負論理側の入力には基準電圧Ｖref-（＝Ｖｓｓｉ）が与えられ、増幅回路１７２の正論理側の入力はノードＮ２に接続され、そして、増幅回路１７２の出力はトランジスタ１７６のゲートに供給されている。これにより、増幅器１７２は、ノードＮ２の電位を基準電圧Ｖref-（＝Ｖｓｓｉ）となるようにトランジスタ１７６を制御する。
【００５９】
このように、本第１３実施例は、出力段ドライバ１を基本的には、フィードバック抵抗（１７７）を有するインバータ（１７４，１７５）として構成し、該インバータに与える高電位側の電源電圧（Ｖｄｄｉ）を通常の高電位電源電圧（Ｖｄｄ）よりも低い電圧とし、且つ、低電位側の電源電圧（Ｖｓｓｉ）を通常の低電位電源電圧（Ｖｓｓ）よりも高い電圧として、そのインバータに流れる貫通電流を低減させるようになっている。これにより、消費電力を抑えつつ、出力段ドライバとしての十分な周波数特性を持たせることができる。
【００６０】
図２７は図２６の第１３実施例の変形例を概略的に示す回路図である。
図２７に示されるように、本第１３実施例の変形例は、上述した第１３実施例と同様に、基本的には、出力段ドライバ１をｐＭＯＳトランジスタ１８４およびｎＭＯＳトランジスタ１８５より成るインバータと、このインバータの出力と入力とを接続するフィードバック抵抗１８７により構成し、インバータ（１８４，１８５）に与える電源電圧を通常の電源電圧（ＶｄｄおよびＶｓｓ）よりも小さくして貫通電流を低減させるようになっている。すなわち、ｐＭＯＳトランジスタ１８４のソース（ノードＮ１）に与える電圧をＶｄｄｉとし、且つ、ｎＭＯＳトランジスタ１８５のソース（ノードＮ２）に与える電圧をＶｓｓｉとするようになっている。ここで、電圧Ｖｄｄｉを発生するための増幅回路（演算増幅器）１８１およびｐＭＯＳトランジスタ１８３は、図２６に示す第１３実施例と同様であるが、電圧Ｖｓｓｉを発生するための回路が異なっている。
【００６１】
すなわち、本変形例においては、増幅回路（演算増幅器）１８２の負論理側の入力には基準電圧として中間電圧Ｖｄｄ／２が印加され、増幅回路１８２の正論理側の入力には抵抗１８９および１９０によるレプリカドライバ１８８の中間電圧が印加され、そして、増幅回路１８２の出力はトランジスタ１８６のゲートに供給されるようになっている。ここで、レプリカドライバ１８８の電源電圧としてはノードＮ１およびＮ２の電圧ＶｄｄｉおよびＶｓｓｉが使用され、これら電圧ＶｄｄｉおよびＶｓｓｉの中間の電圧が、通常の電源電圧ＶｄｄおよびＶｓｓの中間電圧（Ｖｄｄ／２）に一致するように制御される。
【００６２】
図２８は図２７の変形例におけるレプリカドライバの一構成例を示す回路図である。
図２８に示されるように、レプリカドライバ１８８は、低電位の電源電圧Ｖｓｓを入力とするインバータ１８８１および高電位の電源電圧Ｖｄｄを入力とするインバータ１８８２により構成されている。ここで、これらインバータ１８８１および１８８２にはノードＮ１の電圧ＶｄｄｉおよびノードＮ２の電圧Ｖｓｓｉが電源電圧として与えられている。また、これらインバータ１８８１および１８８２を構成するトランジスタは、小さいサイズのトランジスタとして構成され定常的に流れる電流を微小なものとするようになっている。
【００６３】
インバータ１８８１の出力である電圧Ｖｓｓｉおよびインバータ１８８２の出力である電圧Ｖｄｄｉは、同じ抵抗値の２つの抵抗１８９および１９０の両端に印加され、これら抵抗１８９および１９０の接続ノードＮ３から増幅器１８２の正論理入力に供給される信号（電圧）が取り出される。ここで、ノードＮ３の電圧は、電圧ＶｓｓｉおよびＶｄｄｉの中間の電圧であり、電源電圧ＶｄｄおよびＶｓｓの中間電圧Ｖｄｄ／２に等しければよく、そのように、増幅器１８２はトランジスタ１８６を制御して、ノードＮ２の電圧を制御することになる。
【００６４】
このように、図２７および図２８に示す第１３実施例の変形例では、たとえ半導体の製造段階においてトランジスタの特性等に差が生じていたとしても、出力段ドライバ１における最終段のインバータ（１８４，１８５）に与える電圧（Ｖｄｄｉ，Ｖｓｓｉ）のレベルを正しく制御することができる。
【００６５】
【発明の効果】
以上、詳述したように、本発明の信号伝送用ドライバ回路によれば、信号が伝送路を介して伝送される過程で生じる波形の歪みや符号間の干渉を防いで、正確な信号伝送を行うことができる。
【図面の簡単な説明】
【図１】従来の信号伝送用ドライバ回路の一例を概略的に示すブロック図である。
【図２】本発明に係る信号伝送用ドライバ回路の原理構成を概略的に示すブロック図である。
【図３】本発明に係る信号伝送用ドライバ回路の動作を従来のドライバ回路と比較して示す波形図である。
【図４】本発明の信号伝送用ドライバ回路の第１実施例を概略的に示す回路図である。
【図５】図４の信号伝送用ドライバ回路におけるゲイン可変部の一構成例を示す回路図である。
【図６】図４の信号伝送用ドライバ回路における増幅回路の一構成例を示す回路図である。
【図７】本発明の信号伝送用ドライバ回路の第２実施例を概略的に示す回路図である。
【図８】本発明の信号伝送用ドライバ回路の第３実施例における前段ドライバの一構成例を示す回路図である。
【図９】本発明の信号伝送用ドライバ回路の第３実施例における出力段ドライバの一構成例を示す回路図である。
【図１０】本発明の信号伝送用ドライバ回路の第３実施例の変形例を示す回路図である。
【図１１】本発明の信号伝送用ドライバ回路の第４実施例としての出力段ドライバを概略的に示す回路図である。
【図１２】本発明の信号伝送用ドライバ回路の第５実施例を概略的に示す回路図である。
【図１３】本発明の信号伝送用ドライバ回路の第６実施例を概略的に示す回路図である。
【図１４】本発明の信号伝送用ドライバ回路の第７実施例を概略的に示す回路図である。
【図１５】本発明の信号伝送用ドライバ回路の第８実施例を概略的に示す回路図である。
【図１６】図１５の信号伝送用ドライバ回路における前段ドライバの具体的な構成例を示す回路図である。
【図１７】図１５の信号伝送用ドライバ回路における出力段ドライバの具体的な構成例を示す回路図である。
【図１８】図１６の前段ドライバにおけるプリドライバ回路の具体的な構成例を示す回路図である。
【図１９】図１６〜図１８に示す回路を適用した信号伝送用ドライバ回路におけるシミュレーション波形の一例を示す図（その１）である。
【図２０】図１６〜図１８に示す回路を適用した信号伝送用ドライバ回路におけるシミュレーション波形の一例を示す図（その２）である。
【図２１】本発明の信号伝送用ドライバ回路の第９実施例としての出力段ドライバを概略的に示す回路図である。
【図２２】本発明の信号伝送用ドライバ回路の第１０実施例としての出力段ドライバを概略的に示す回路図である。
【図２３】本発明の信号伝送用ドライバ回路の第１１実施例としての出力段ドライバを概略的に示す回路図である。
【図２４】図２３の第１１実施例の変形例を概略的に示す回路図である。
【図２５】本発明の信号伝送用ドライバ回路の第１２実施例としての出力段ドライバを概略的に示す回路図である。
【図２６】本発明の信号伝送用ドライバ回路の第１３実施例としての出力段ドライバを概略的に示す回路図である。
【図２７】図２６の第１３実施例の変形例を概略的に示す回路図である。
【図２８】図２７の変形例におけるレプリカドライバの一構成例を示す回路図である。
【符号の説明】
１…出力段ドライバ
２…レシーバ
３…信号伝送路
４…前段ドライバ
５…レベル調整回路（制御信号発生回路）
Claims (19)
- 信号を伝送するための信号伝送用ドライバ回路であって、
前段ドライバと、
該前段ドライバの出力レベルを調整するレベル調整手段とを具備し、
前記レベル調整手段は、前記前段ドライバの出力を、該前段ドライバが過去に出力したディジタル信号の系列に応じて変化させ、伝送路特性の等化効果を得るようにしたことを特徴とする信号伝送用ドライバ回路。 - 信号を伝送するための信号伝送用ドライバ回路であって、
２つの前段ドライバと、
該２つの前段ドライバの出力レベルを調整するレベル調整手段とを具備し、
前記２つの前段ドライバにおいて、一方の前段ドライバには、前記信号伝送用ドライバ回路に入力されたディジタル信号系列を１ビットタイムだけ遅延させたディジタル信号系列を反転して入力することにより、伝送路特性の等化効果を得るようにしたことを特徴とする信号伝送用ドライバ回路。 - 請求項２に記載の信号伝送用ドライバ回路において、前記一方の前段ドライバは、所定の係数を有すると共に、他方の前段ドライバと並列に設けられ、該一方の前段ドライバにより前記１ビットタイムだけ遅延および反転された信号を係数倍して前記他方の前段ドライバの出力に加算することを特徴とする信号伝送用ドライバ回路。
- 請求項１〜３のいずれか１項に記載の信号伝送用ドライバ回路において、さらに、前記前段ドライバの出力に応じて駆動される出力段ドライバを備えることを特徴とする信号伝送用ドライバ回路。
- 信号を伝送するための信号伝送用ドライバ回路であって、
出力段ドライバと、
該出力段ドライバを駆動する前段ドライバと、
該前段ドライバの出力レベルを調整するレベル調整手段とを具備し、
前記出力段ドライバが前記前段ドライバの出力レベルに応じた可変のレベルの信号を出力し、且つ、
前記前段ドライバは複数設けられ、該複数の前段ドライバを共通の前記出力段ドライバに接続し、該各前段ドライバに該出力段ドライバから過去に出力されたディジタル系列より生成されたデータを入力することにより、伝送路特性の等化効果を得るようにしたことを特徴とする信号伝送用ドライバ回路。 - 請求項５に記載の信号伝送用ドライバ回路において、前記複数の前段ドライバはそれぞれ所定の係数を有し、前記ディジタル系列より生成されたデータをそれぞれ係数倍して前記出力段ドライバに供給することを特徴とする信号伝送用ドライバ回路。
- 信号を伝送するための信号伝送用ドライバ回路であって、
出力段ドライバと、
該出力段ドライバを駆動する前段ドライバと、
該前段ドライバの出力レベルを調整するレベル調整手段とを具備し、
前記出力段ドライバが前記前段ドライバの出力レベルに応じた可変のレベルの信号を出力し、前記前段ドライバは複数組設けられ、該各複数組の前段ドライバをそれぞれインターリーブ動作させて並列−直列変換することを特徴とする信号伝送用ドライバ回路。 - 請求項４〜７のいずれか１項に記載の信号伝送用ドライバ回路において、前記出力段ドライバは、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを用いたドレイン接地プッシュプル構造になっていることを特徴とする信号伝送用ドライバ回路。
- 請求項４〜８のいずれか１項に記載の信号伝送用ドライバ回路において、前記出力段ドライバは、電圧増幅回路であることを特徴とする信号伝送用ドライバ回路。
- 請求項４〜８のいずれか１項に記載の信号伝送用ドライバ回路において、前記出力段ドライバは、電流−電圧変換回路であることを特徴とする信号伝送用ドライバ回路。
- 請求項１〜９のいずれか１項に記載の信号伝送用ドライバ回路において、前記前段ドライバは、前記レベル調整手段により入力信号のレベル調整を行うゲイン可変部と、該レベル調整された入力信号を増幅する増幅部とを備えていることを特徴とする信号伝送用ドライバ回路。
- 請求項１〜９のいずれか１項に記載の信号伝送用ドライバ回路において、前記前段ドライバは、入力信号が供給された電流制限インバータとして構成され、該電流制限インバータは、前記レベル調整手段により流れる電流を制御して出力レベルの調整が行われることを特徴とする信号伝送用ドライバ回路。
- 請求項４〜１２のいずれか１項に記載の信号伝送用ドライバ回路において、前記出力段ドライバは、出力インピーダンスを下げるためのフィードバック回路を備えていることを特徴とする信号伝送用ドライバ回路。
- 請求項４〜１３のいずれか１項に記載の信号伝送用ドライバ回路において、前記出力段ドライバは、ｐＭＯＳトランジスタおよびｎＭＯＳトランジスタを用いたソース接地プッシュプル構造になっていることを特徴とする信号伝送用ドライバ回路。
- 請求項１４に記載の信号伝送用ドライバ回路において、前記出力段ドライバが高電位側電源電圧と低電位側電源電圧のほぼ中央の中間電圧を出力する際に、前記ｐＭＯＳトランジスタのゲート電圧を該中間電圧よりも高く設定すると共に、前記ｎＭＯＳトランジスタのゲート電圧を該中間電圧よりも低く設定することを特徴とする信号伝送用ドライバ回路。
- 請求項１４に記載の信号伝送用ドライバ回路において、前記ｎＭＯＳトランジスタのゲートはｎＭＯＳトランジスタのドレイン接地回路で駆動され、且つ、前記ｐＭＯＳトランジスタのゲートはｐＭＯＳトランジスタのドレイン接地回路で駆動されることを特徴とする信号伝送用ドライバ回路。
- 請求項１４に記載の信号伝送用ドライバ回路において、前記出力段ドライバは、高電位側電源電圧よりも所定電圧だけ低い電圧、および、低電位側電源電圧よりも所定電圧だけ高い電圧により駆動されることを特徴とする信号伝送用ドライバ回路。
- 請求項１７の信号伝送用ドライバ回路において、前記出力段ドライバは、前記低電位側電源電圧を入力とする第１のインバータおよび前記高電位側電源電圧を入力とする第２のインバータにより構成され、前記出力段ドライバに与える電圧のレベルを制御するレプリカドライバを有し、該第１および第２のインバータには、前記高電位側電源電圧よりも所定電圧だけ低い電圧および前記低電位側電源電圧よりも所定電圧だけ高い電圧が電源電圧として与えられ、該レプリカドライバにより、前記出力段ドライバを駆動する電圧の中間電圧を前記高電位側電源電圧および低電位側電源電圧の中間電圧に一致させるように制御することを特徴とする信号伝送用ドライバ回路。
- 請求項４〜１８のいずれか１項に記載の信号伝送用ドライバ回路において、前記伝送路特性の等化効果は、前記出力段ドライバの出力信号が該伝送路を介して伝えられる時の高周波成分の減衰を補償するものであることを特徴とする信号伝送用ドライバ回路。
Priority Applications (13)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15289798A JP3986161B2 (ja) | 1998-06-02 | 1998-06-02 | 信号伝送用ドライバ回路 |
| TW088108844A TW440767B (en) | 1998-06-02 | 1999-05-28 | Method of and apparatus for correctly transmitting signals at high speed without waveform distortion |
| US09/323,203 US6166971A (en) | 1998-06-02 | 1999-06-01 | Method of and apparatus for correctly transmitting signals at high speed without waveform distortion |
| EP05011018A EP1564949A1 (en) | 1998-06-02 | 1999-06-02 | Reduction of common mode signals |
| EP05011019A EP1564950A1 (en) | 1998-06-02 | 1999-06-02 | Timing signal generator |
| KR1019990020141A KR100622957B1 (ko) | 1998-06-02 | 1999-06-02 | 파형 왜곡 없이 신호를 고속으로 정확하게 전송하는 장치 |
| EP05010997.4A EP1564948B1 (en) | 1998-06-02 | 1999-06-02 | Digital transmission with controlled rise and fall times |
| EP99304279A EP0963083A3 (en) | 1998-06-02 | 1999-06-02 | Method of and apparatus for correctly transmitting signals at high speed without waveform distortion |
| US09/697,641 US6400616B1 (en) | 1998-06-02 | 2000-10-27 | Method of an apparatus for correctly transmitting signals at high speed without waveform distortion |
| US10/126,665 US6707727B2 (en) | 1998-06-02 | 2002-04-22 | Timing signal generator for correctly transmitting a signal at high speed without waveform distortion |
| KR1020060008558A KR100611586B1 (ko) | 1998-06-02 | 2006-01-26 | 파형 왜곡 없이 신호를 고속으로 정확하게 전송하는 장치 |
| KR1020060008556A KR100611584B1 (ko) | 1998-06-02 | 2006-01-26 | 파형 왜곡 없이 신호를 고속으로 정확하게 전송하는 장치 |
| KR1020060008557A KR100611585B1 (ko) | 1998-06-02 | 2006-01-26 | 파형 왜곡 없이 신호를 고속으로 정확하게 전송하는 방법및 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15289798A JP3986161B2 (ja) | 1998-06-02 | 1998-06-02 | 信号伝送用ドライバ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11345054A JPH11345054A (ja) | 1999-12-14 |
| JP3986161B2 true JP3986161B2 (ja) | 2007-10-03 |
Family
ID=15550530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15289798A Expired - Lifetime JP3986161B2 (ja) | 1998-06-02 | 1998-06-02 | 信号伝送用ドライバ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3986161B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3479835B2 (ja) | 2000-09-13 | 2003-12-15 | 日本電気株式会社 | ベースバンド利得制御方法及びベースバンド利得制御回路 |
| JP3573701B2 (ja) | 2000-09-14 | 2004-10-06 | Ｎｅｃエレクトロニクス株式会社 | 出力バッファ回路 |
| WO2003084161A1 (fr) | 2002-03-29 | 2003-10-09 | Fujitsu Limited | Procede d'attaque, circuit d'attaque, procede d'emission au moyen d'un circuit d'attaque et circuit de commande |
| JP4327504B2 (ja) * | 2003-05-29 | 2009-09-09 | Ｎｅｃエレクトロニクス株式会社 | トランスミッタ回路、伝送回路及び駆動装置 |
| JP4245144B2 (ja) | 2003-08-07 | 2009-03-25 | 株式会社ルネサステクノロジ | 伝送信号補正回路 |
| JP4364688B2 (ja) | 2004-03-19 | 2009-11-18 | 株式会社日立製作所 | 信号伝送回路 |
| KR100643605B1 (ko) * | 2004-08-16 | 2006-11-10 | 삼성전자주식회사 | 적응형 프리 엠퍼시스 장치, 데이터 통신용 송신기,데이터 통신용 송수신 장치 및 적응형 프리 엠퍼시스 방법 |
| US7417461B2 (en) | 2004-10-01 | 2008-08-26 | Matsushita Electric Industrial Co., Ltd. | Signal output circuit |
| JP4690835B2 (ja) * | 2004-12-21 | 2011-06-01 | ルネサスエレクトロニクス株式会社 | 送信機及びそれを用いた移動体通信端末 |
| JP5602662B2 (ja) * | 2011-03-02 | 2014-10-08 | ルネサスエレクトロニクス株式会社 | 信号配線システム及びジッタ抑制回路 |
| JP2016072696A (ja) | 2014-09-26 | 2016-05-09 | 富士通株式会社 | 歪み補償装置及び歪み補償方法 |
| KR20190063876A (ko) * | 2017-11-30 | 2019-06-10 | 에스케이하이닉스 주식회사 | 신호 드라이버 회로 및 이를 이용하는 반도체 장치 |
-
1998
- 1998-06-02 JP JP15289798A patent/JP3986161B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11345054A (ja) | 1999-12-14 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070320 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070521 |
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070710 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100720 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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