JP2003309461A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
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Abstract
(57)【要約】
【課題】出力バッファ回路を低消費電力化する。
【解決手段】データ信号またはその反転信号を定時間だ
け遅延する遅延回路１２と、データ信号を出力端子へ高
値の出力インピーダンスでバッファリングして出力する
バッファ１３と、遅延回路１２の出力およびデータ信号
に対応して制御され定時間内で活性化されデータ信号を
出力端子へバッファリングして出力し定時間外で不活性
化されオフ状態となる３ステートバッファ１４とを備え
る。
け遅延する遅延回路１２と、データ信号を出力端子へ高
値の出力インピーダンスでバッファリングして出力する
バッファ１３と、遅延回路１２の出力およびデータ信号
に対応して制御され定時間内で活性化されデータ信号を
出力端子へバッファリングして出力し定時間外で不活性
化されオフ状態となる３ステートバッファ１４とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は、出力バッファ回路
に関し、特に、データ信号の論理振幅に対しプリエンフ
ァシス歪みを与えて伝送線路へ送信出力する出力バッフ
ァ回路に関する。
に関し、特に、データ信号の論理振幅に対しプリエンフ
ァシス歪みを与えて伝送線路へ送信出力する出力バッフ
ァ回路に関する。
【０００２】
【従来の技術】近年、メモリまたはプロセッサなど、Ｌ
ＳＩの動作が高速化されるに伴って、ＬＳＩ間または装
置間の配線により入出力されるデータ信号も高周波化さ
れ、ＬＳＩ間配線または装置間配線を伝送線路と見な
し、データ信号の出入力または送受信を高速化する対策
が必要になってきた。
ＳＩの動作が高速化されるに伴って、ＬＳＩ間または装
置間の配線により入出力されるデータ信号も高周波化さ
れ、ＬＳＩ間配線または装置間配線を伝送線路と見な
し、データ信号の出入力または送受信を高速化する対策
が必要になってきた。
【０００３】この高速化対策の１つとして、伝送線路か
らの受信入力部において、伝送線路を終端抵抗により終
端し、受信入力部におけるインピーダンス不整合による
データ信号の反射を防止し、データ信号の反射によるデ
ータ符号化けを防止する対策が行われている。
らの受信入力部において、伝送線路を終端抵抗により終
端し、受信入力部におけるインピーダンス不整合による
データ信号の反射を防止し、データ信号の反射によるデ
ータ符号化けを防止する対策が行われている。
【０００４】また、他の高速化対策の１つとして、たと
えば、特開２０００−６８８１６号公報に記載されてい
るように、伝送線路への送信出力部において、データ信
号を送信出力する出力バッファ回路の出力インピーダン
スを伝送線路の特性インピーダンスと整合させ、反射信
号の再反射による多重反射を防止する対策が行われ、さ
らに、伝送線路における損失はデータ信号の高周波成分
ほど大きく、受信入力部における受信信号波形は鈍るた
め、出力バッファ回路が、データ信号の変化時に定時間
だけ論理振幅に対しプリエンファシス歪みを与えてマル
チレベル波形の送信信号を生成し伝送線路へ出力する対
策なども行われている。
えば、特開２０００−６８８１６号公報に記載されてい
るように、伝送線路への送信出力部において、データ信
号を送信出力する出力バッファ回路の出力インピーダン
スを伝送線路の特性インピーダンスと整合させ、反射信
号の再反射による多重反射を防止する対策が行われ、さ
らに、伝送線路における損失はデータ信号の高周波成分
ほど大きく、受信入力部における受信信号波形は鈍るた
め、出力バッファ回路が、データ信号の変化時に定時間
だけ論理振幅に対しプリエンファシス歪みを与えてマル
チレベル波形の送信信号を生成し伝送線路へ出力する対
策なども行われている。
【０００５】図４は、この従来の出力バッファ回路の構
成例を示す回路図であり、出願人が現在出願中の特願２
０００−２８０５５９号明細書に記載された、最も簡単
な回路例を示す。
成例を示す回路図であり、出願人が現在出願中の特願２
０００−２８０５５９号明細書に記載された、最も簡単
な回路例を示す。
【０００６】図４を参照すると、この従来の出力バッフ
ァ回路１は、電源電圧Ｖｄが供給されて動作するインバ
ータ１１，インバータ１７，バッファ１８およびバッフ
ァ１９を備え、出力端子に接続された伝送線路２の送信
端を駆動し、送信信号を出力する。また、伝送線路２の
受信端は、終端抵抗Ｒｔおよび終端電圧Ｖｔにより終端
され、伝送線路２の特性インピーダンスと整合してい
る。
ァ回路１は、電源電圧Ｖｄが供給されて動作するインバ
ータ１１，インバータ１７，バッファ１８およびバッフ
ァ１９を備え、出力端子に接続された伝送線路２の送信
端を駆動し、送信信号を出力する。また、伝送線路２の
受信端は、終端抵抗Ｒｔおよび終端電圧Ｖｔにより終端
され、伝送線路２の特性インピーダンスと整合してい
る。
【０００７】インバータ１１は、データ信号を外部入力
して反転し、反転信号を出力する。なお、このインバー
タ１１が入力するデータ信号は、図４に示されていない
外部で、クロック信号に同期して生成される。
して反転し、反転信号を出力する。なお、このインバー
タ１１が入力するデータ信号は、図４に示されていない
外部で、クロック信号に同期して生成される。
【０００８】インバータ１７は、データ信号の反転遅延
信号を外部入力して反転し、データ信号の遅延信号を出
力する。ここで、このインバータ１７が外部入力する反
転遅延信号は、データ信号を１クロック周期の定時間だ
け遅延および反転した信号であり、この従来例では、図
４に示されていない外部で、たとえば、クロック信号に
同期して動作する遅延回路およびインバータにより、デ
ータ信号から生成される。
信号を外部入力して反転し、データ信号の遅延信号を出
力する。ここで、このインバータ１７が外部入力する反
転遅延信号は、データ信号を１クロック周期の定時間だ
け遅延および反転した信号であり、この従来例では、図
４に示されていない外部で、たとえば、クロック信号に
同期して動作する遅延回路およびインバータにより、デ
ータ信号から生成される。
【０００９】バッファ１８は、インバータ１１からデー
タ信号の反転信号を入力し、データ信号を出力端子へバ
ッファリングして出力する。このバッファ１８は、相補
動作するＰ型出力段トランジスタ１８１およびＮ型出力
段トランジスタ１８２を備え、これらＰ型出力段トラン
ジスタ１８１およびＮ型出力段トランジスタ１８２は同
等のオン抵抗Ｒａを有し、バッフア１８の出力抵抗は、
高レベル出力時および低レベル出力時もオン抵抗Ｒａと
同等になる。
タ信号の反転信号を入力し、データ信号を出力端子へバ
ッファリングして出力する。このバッファ１８は、相補
動作するＰ型出力段トランジスタ１８１およびＮ型出力
段トランジスタ１８２を備え、これらＰ型出力段トラン
ジスタ１８１およびＮ型出力段トランジスタ１８２は同
等のオン抵抗Ｒａを有し、バッフア１８の出力抵抗は、
高レベル出力時および低レベル出力時もオン抵抗Ｒａと
同等になる。
【００１０】バッファ１９は、バッファ１８と並列に出
力端子に接続され、インバータ１７からデータ信号の遅
延信号を入力し、データ信号を出力端子へバッファリン
グして出力する。このバッファ１９は、相補動作するＰ
型出力段トランジスタ１９１およびＮ型出力段トランジ
スタ１９２を備え、これらＰ型出力段トランジスタ１９
１およびＮ型出力段トランジスタ１９２は同等のオン抵
抗Ｒｂを有し、バッファ１９の出力抵抗は、高レベル出
力時および低レベル出力時も同等のオン抵抗Ｒｂと同等
になり、たとえば、バッファ１８の出力抵抗Ｒａの２倍
などに加重設定されている。
力端子に接続され、インバータ１７からデータ信号の遅
延信号を入力し、データ信号を出力端子へバッファリン
グして出力する。このバッファ１９は、相補動作するＰ
型出力段トランジスタ１９１およびＮ型出力段トランジ
スタ１９２を備え、これらＰ型出力段トランジスタ１９
１およびＮ型出力段トランジスタ１９２は同等のオン抵
抗Ｒｂを有し、バッファ１９の出力抵抗は、高レベル出
力時および低レベル出力時も同等のオン抵抗Ｒｂと同等
になり、たとえば、バッファ１８の出力抵抗Ｒａの２倍
などに加重設定されている。
【００１１】また、これらバッファ１８，１９を並列接
続した出力端子から見える出力バッファ回路１の出力イ
ンピーダンスＺｏｕｔは、バッファ１８，１９の出力抵
抗の並列合成抵抗と等しく、オン抵抗Ｒａ，Ｒｂの並列
合成抵抗ＲａＲｂ／（Ｒａ＋Ｒｂ）と同等になり、ほぼ
一定であり、伝送線路２の特性インピーダンスと整合す
る。
続した出力端子から見える出力バッファ回路１の出力イ
ンピーダンスＺｏｕｔは、バッファ１８，１９の出力抵
抗の並列合成抵抗と等しく、オン抵抗Ｒａ，Ｒｂの並列
合成抵抗ＲａＲｂ／（Ｒａ＋Ｒｂ）と同等になり、ほぼ
一定であり、伝送線路２の特性インピーダンスと整合す
る。
【００１２】図５は、この従来の出力バッファ回路１の
動作例を示すタイミング図である。次に、図４，図５を
参照して、この従来の出力バッファ回路１の動作につい
て説明する。
動作例を示すタイミング図である。次に、図４，図５を
参照して、この従来の出力バッファ回路１の動作につい
て説明する。
【００１３】まず、タイミングＴ１では、データ信号が
高レベルに変化し、データ信号の反転遅延信号が高レベ
ルであり、バッファ１８，１９のＰ型出力段トランジス
タ１８１，１９１がそれぞれオンし、他の全ての出力段
トランジスタはオフ状態である。このため、出力端子に
は、Ｐ型出力段トランジスタ１８１，１９１のオン抵抗
Ｒａ，Ｒｂおよび終端抵抗Ｒｔを介して、電源電圧Ｖｄ
および終端電圧Ｖｔが印加される回路構成となり、出力
端子の送信信号のレベルは、法則により、次に示す高レ
ベル出力電圧Ｖｏｈ１となる。
高レベルに変化し、データ信号の反転遅延信号が高レベ
ルであり、バッファ１８，１９のＰ型出力段トランジス
タ１８１，１９１がそれぞれオンし、他の全ての出力段
トランジスタはオフ状態である。このため、出力端子に
は、Ｐ型出力段トランジスタ１８１，１９１のオン抵抗
Ｒａ，Ｒｂおよび終端抵抗Ｒｔを介して、電源電圧Ｖｄ
および終端電圧Ｖｔが印加される回路構成となり、出力
端子の送信信号のレベルは、法則により、次に示す高レ
ベル出力電圧Ｖｏｈ１となる。
【００１４】
Voh1=Vt+(Vd-Vt)(Rb+Ra)Rt/(RaRb+RaRt+RtRb)
タイミングＴ２，Ｔ３では、データ信号，反転遅延信号
がそれぞれ高レベル，低レベルであり、バッファ１８，
１９のＰ型出力段トランジスタ１８１，Ｎ型出力段トラ
ンジスタ１９２がそれぞれオンし、他の全ての出力段ト
ランジスタはオフ状態である。このため、出力端子に
は、Ｐ型出力段トランジスタ１８１，Ｎ型出力段トラン
ジスタ１９２のオン抵抗Ｒａ，Ｒｂおよび終端抵抗Ｒｔ
を介して、電源電圧Ｖｄ，接地電圧０ｖおよび終端電圧
Ｖｔが印加される回路構成となり、出力端子の送信信号
のレベルは、法則により、次に示す高レベル出力電圧Ｖ
ｏｈ２となる。
がそれぞれ高レベル，低レベルであり、バッファ１８，
１９のＰ型出力段トランジスタ１８１，Ｎ型出力段トラ
ンジスタ１９２がそれぞれオンし、他の全ての出力段ト
ランジスタはオフ状態である。このため、出力端子に
は、Ｐ型出力段トランジスタ１８１，Ｎ型出力段トラン
ジスタ１９２のオン抵抗Ｒａ，Ｒｂおよび終端抵抗Ｒｔ
を介して、電源電圧Ｖｄ，接地電圧０ｖおよび終端電圧
Ｖｔが印加される回路構成となり、出力端子の送信信号
のレベルは、法則により、次に示す高レベル出力電圧Ｖ
ｏｈ２となる。
【００１５】
Voh2=Vt+{(Vd-Vt)Rb-VtRa}Rt/(RaRb+RaRt+RtRb)
タイミングＴ４では、データ信号が低レベルに変化し、
反転遅延信号が低レベルであり、バッファ１８，１９の
Ｎ型出力段トランジスタ１８２，１９２がそれぞれオン
し、他の全ての出力段トランジスタはオフ状態である。
このため、出力端子には、Ｎ型出力段トランジスタ１８
２，１９２のオン抵抗Ｒａ，Ｒｂおよび終端抵抗Ｒｔを
介して、接地電圧０ｖおよび終端電圧Ｖｔが印加される
回路構成となり、出力端子の送信信号のレベルは、法則
により、次に示す低レベル出力電圧Ｖｏｌ１となる。
反転遅延信号が低レベルであり、バッファ１８，１９の
Ｎ型出力段トランジスタ１８２，１９２がそれぞれオン
し、他の全ての出力段トランジスタはオフ状態である。
このため、出力端子には、Ｎ型出力段トランジスタ１８
２，１９２のオン抵抗Ｒａ，Ｒｂおよび終端抵抗Ｒｔを
介して、接地電圧０ｖおよび終端電圧Ｖｔが印加される
回路構成となり、出力端子の送信信号のレベルは、法則
により、次に示す低レベル出力電圧Ｖｏｌ１となる。
【００１６】Vol1=Vt-Vt(Rb+Ra)Rt/(RaRb+RaRt+RtRb)
タイミングＴ５，Ｔ６では、データ信号，反転遅延信号
がそれぞれ低レベル，高レベルであり、バッファ１８，
１９のＮ型出力段トランジスタ１８２，Ｐ型出力段トラ
ンジスタ１９１がそれぞれオンし、他の全ての出力段ト
ランジスタはオフ状態である。このため、出力端子に
は、Ｎ型出力段トランジスタ１８２，Ｐ型出力段トラン
ジスタ１９１のオン抵抗Ｒａ，Ｒｂおよび終端抵抗Ｒｔ
を介して、接地電圧０ｖ，電源電圧Ｖｄおよび終端電圧
Ｖｔが印加される回路構成となり、出力端子の送信信号
のレベルは、法則により、次に示す高レベル出力電圧Ｖ
ｏｌ２となる。
がそれぞれ低レベル，高レベルであり、バッファ１８，
１９のＮ型出力段トランジスタ１８２，Ｐ型出力段トラ
ンジスタ１９１がそれぞれオンし、他の全ての出力段ト
ランジスタはオフ状態である。このため、出力端子に
は、Ｎ型出力段トランジスタ１８２，Ｐ型出力段トラン
ジスタ１９１のオン抵抗Ｒａ，Ｒｂおよび終端抵抗Ｒｔ
を介して、接地電圧０ｖ，電源電圧Ｖｄおよび終端電圧
Ｖｔが印加される回路構成となり、出力端子の送信信号
のレベルは、法則により、次に示す高レベル出力電圧Ｖ
ｏｌ２となる。
【００１７】
Vol2=Vt-{VtRb-(Vd-Vt)Ra}Rt/{RaRb+Rt(Ra+Rb)}
同様に、タイミングＴ７では、タイミングＴ１と同じ
く、出力端子の送信信号のレベルは、高レベル出力電圧
Ｖｏｈ１となり、タイミングＴ８では、タイミングＴ４
と同じく、出力端子の送信信号のレベルは、低レベル出
力電圧Ｖｏｌ１となる。また、タイミングＴ９では、タ
イミングＴ１，Ｔ７と同じく、出力端子の送信信号のレ
ベルは、高レベル出力電圧Ｖｏｈ１となり、タイミング
Ｔ１０では、タイミングＴ２と同じく、出力端子の送信
信号のレベルは、高レベル出力電圧Ｖｏｈ２となる。さ
らに、タイミングＴ１１では、タイミングＴ４，Ｔ８と
同じく、出力端子の送信信号のレベルは、低レベル出力
電圧Ｖｏｌ１となり、タイミングＴ１２では、タイミン
グＴ５，Ｔ６と同じく、出力端子の送信信号のレベル
は、低レベル出力電圧Ｖｏｌ２となる。
く、出力端子の送信信号のレベルは、高レベル出力電圧
Ｖｏｈ１となり、タイミングＴ８では、タイミングＴ４
と同じく、出力端子の送信信号のレベルは、低レベル出
力電圧Ｖｏｌ１となる。また、タイミングＴ９では、タ
イミングＴ１，Ｔ７と同じく、出力端子の送信信号のレ
ベルは、高レベル出力電圧Ｖｏｈ１となり、タイミング
Ｔ１０では、タイミングＴ２と同じく、出力端子の送信
信号のレベルは、高レベル出力電圧Ｖｏｈ２となる。さ
らに、タイミングＴ１１では、タイミングＴ４，Ｔ８と
同じく、出力端子の送信信号のレベルは、低レベル出力
電圧Ｖｏｌ１となり、タイミングＴ１２では、タイミン
グＴ５，Ｔ６と同じく、出力端子の送信信号のレベル
は、低レベル出力電圧Ｖｏｌ２となる。
【００１８】上述のように、この従来の出力バッファ回
路１では、出力端子の送信信号のレベルが、データ信号
変化時の１クロック周期の定時間だけ、出力電圧Ｖｏｈ
１または出力電圧Ｖｏｌ１となり、他のクロック周期の
時間では、出力電圧Ｖｏｈ２または出力電圧Ｖｏｌ２と
なる。これにより、予め、データ信号の変化時に定時間
だけ論理振幅に対しプリエンファシス歪みを与えてマル
チレベル波形の送信信号を生成し伝送線路２へ出力で
き、伝送線路２の高周波成分の損失に対して、受信入力
部における受信信号波形の鈍りが防止される。また、出
力バッファ回路１の出力インピーダンスが伝送線路２の
特性インピーダンスと整合し、伝送線路２の受信端にお
ける反射と同様に、送信端における再反射が抑制され、
多重反射による符号化けの発生が防止される。
路１では、出力端子の送信信号のレベルが、データ信号
変化時の１クロック周期の定時間だけ、出力電圧Ｖｏｈ
１または出力電圧Ｖｏｌ１となり、他のクロック周期の
時間では、出力電圧Ｖｏｈ２または出力電圧Ｖｏｌ２と
なる。これにより、予め、データ信号の変化時に定時間
だけ論理振幅に対しプリエンファシス歪みを与えてマル
チレベル波形の送信信号を生成し伝送線路２へ出力で
き、伝送線路２の高周波成分の損失に対して、受信入力
部における受信信号波形の鈍りが防止される。また、出
力バッファ回路１の出力インピーダンスが伝送線路２の
特性インピーダンスと整合し、伝送線路２の受信端にお
ける反射と同様に、送信端における再反射が抑制され、
多重反射による符号化けの発生が防止される。
【００１９】
【発明が解決しようとする課題】しかし、上述した従来
の出力バッファ回路では、データ信号が変化しない他の
クロック周期の時間、たとえば、図５に示されるタイミ
ングＴ２〜Ｔ３，Ｔ５〜Ｔ６，Ｔ１０，Ｔ１２におい
て、バッファ１８，バッファ１９における２つのＰ型出
力段トランジスタ１８１，１９１の一方が必ずオンし、
且つ、２つのＮ型出力段トランジスタ１８２，１９２の
一方が必ずオンしている。このため、データ信号が変化
しない他のクロック周期の時間、常に、バッファ１８，
バッファ１９の出力段トランジスタおよび出力端子を介
して、電源電圧Ｖｄから接地へ貫通電流が流れ、低消費
電力化が難しいという問題がある。
の出力バッファ回路では、データ信号が変化しない他の
クロック周期の時間、たとえば、図５に示されるタイミ
ングＴ２〜Ｔ３，Ｔ５〜Ｔ６，Ｔ１０，Ｔ１２におい
て、バッファ１８，バッファ１９における２つのＰ型出
力段トランジスタ１８１，１９１の一方が必ずオンし、
且つ、２つのＮ型出力段トランジスタ１８２，１９２の
一方が必ずオンしている。このため、データ信号が変化
しない他のクロック周期の時間、常に、バッファ１８，
バッファ１９の出力段トランジスタおよび出力端子を介
して、電源電圧Ｖｄから接地へ貫通電流が流れ、低消費
電力化が難しいという問題がある。
【００２０】したがって、本発明の目的は、出力バッフ
ァ回路の低消費電力化にある。
ァ回路の低消費電力化にある。
【００２１】
【課題を解決するための手段】そのため、本発明は、デ
ータ信号の変化時に定時間だけ論理振幅に対しプリエン
ファシス歪みを与えてマルチレベル波形の送信信号を生
成し伝送線路へ出力する出力バッファ回路において、前
記データ信号のレベルに対応して電源または接地の一方
へ出力インピーダンスを切り替え形成し、且つ、前記定
時間の内および外に対応して低値および高値へそれぞれ
切り替えている。
ータ信号の変化時に定時間だけ論理振幅に対しプリエン
ファシス歪みを与えてマルチレベル波形の送信信号を生
成し伝送線路へ出力する出力バッファ回路において、前
記データ信号のレベルに対応して電源または接地の一方
へ出力インピーダンスを切り替え形成し、且つ、前記定
時間の内および外に対応して低値および高値へそれぞれ
切り替えている。
【００２２】また、前記高値の出力インピーダンスが前
記伝送線路の特性インピーダンスと整合し、前記低値の
出力インピーダンスが前記プリエンファシス歪みおよび
出力負荷に応じて設定される。
記伝送線路の特性インピーダンスと整合し、前記低値の
出力インピーダンスが前記プリエンファシス歪みおよび
出力負荷に応じて設定される。
【００２３】また、前記データ信号またはその反転信号
を前記定時間だけ信号遅延する遅延回路と、前記データ
信号を出力端子へ前記高値の出力インピーダンスでバッ
ファリングして出力するバッファと、前記遅延回路の出
力および前記データ信号に対応して制御され前記定時間
内で活性化され前記データ信号を前記出力端子へバッフ
ァリングして出力し前記定時間外で不活性化されオフ状
態となる３ステートバッファとを備えている。
を前記定時間だけ信号遅延する遅延回路と、前記データ
信号を出力端子へ前記高値の出力インピーダンスでバッ
ファリングして出力するバッファと、前記遅延回路の出
力および前記データ信号に対応して制御され前記定時間
内で活性化され前記データ信号を前記出力端子へバッフ
ァリングして出力し前記定時間外で不活性化されオフ状
態となる３ステートバッファとを備えている。
【００２４】また、前記３ステートバッファが、前記遅
延回路の出力および前記データ信号の論理値不一致また
は論理値一致に対応して制御される。
延回路の出力および前記データ信号の論理値不一致また
は論理値一致に対応して制御される。
【００２５】また、前記３ステートバッファが、電源お
よび前記出力端子間に直列接続され前記データ信号の反
転信号および遅延信号をゲート電極にそれぞれ入力する
２つのＰ型出力段トランジスタと、前記出力端子および
接地間に直列接続され前記反転信号および前記遅延信号
をゲート電極にそれぞれ入力する２つのＮ型出力段トラ
ンジスタとを備えている。
よび前記出力端子間に直列接続され前記データ信号の反
転信号および遅延信号をゲート電極にそれぞれ入力する
２つのＰ型出力段トランジスタと、前記出力端子および
接地間に直列接続され前記反転信号および前記遅延信号
をゲート電極にそれぞれ入力する２つのＮ型出力段トラ
ンジスタとを備えている。
【００２６】また、前記３ステートバッファが、前記デ
ータ信号を遅延および反転した反転遅延信号および前記
データ信号をそれぞれ入力する２入力ＮＡＮＤゲートお
よび２入力ＮＯＲゲートと、電源および前記出力端子間
に接続され前記２入力ＮＡＮＤゲートの出力をゲート電
極に入力するＰ型出力段トランジスタと、前記出力端子
および接地間に接続され前記２入力ＮＯＲゲートの出力
をゲート電極に入力するＮ型出力段トランジスタとを備
えている。
ータ信号を遅延および反転した反転遅延信号および前記
データ信号をそれぞれ入力する２入力ＮＡＮＤゲートお
よび２入力ＮＯＲゲートと、電源および前記出力端子間
に接続され前記２入力ＮＡＮＤゲートの出力をゲート電
極に入力するＰ型出力段トランジスタと、前記出力端子
および接地間に接続され前記２入力ＮＯＲゲートの出力
をゲート電極に入力するＮ型出力段トランジスタとを備
えている。
【００２７】また、前記データ信号またはその反転信号
を前記定時間だけ信号遅延する遅延回路と、前記遅延回
路の出力および前記データ信号に対応して制御され前記
定時間内で活性化され前記データ信号を前記出力端子へ
バッファリングして出力し前記定時間外で不活性化され
オフ状態となる３ステートバッファと、前記遅延回路の
出力および前記データ信号に対応して制御され前記遅延
時間外で活性化され前記データ信号を前記出力端子へバ
ッファリングして出力し前記遅延時間内で不活性化され
オフ状態となる３ステートバッファとを備えている。
を前記定時間だけ信号遅延する遅延回路と、前記遅延回
路の出力および前記データ信号に対応して制御され前記
定時間内で活性化され前記データ信号を前記出力端子へ
バッファリングして出力し前記定時間外で不活性化され
オフ状態となる３ステートバッファと、前記遅延回路の
出力および前記データ信号に対応して制御され前記遅延
時間外で活性化され前記データ信号を前記出力端子へバ
ッファリングして出力し前記遅延時間内で不活性化され
オフ状態となる３ステートバッファとを備えている。
【００２８】また、前記遅延回路が、前記送信信号およ
びその反射信号の伝搬時間の和より小さい定時間だけ信
号遅延している。
びその反射信号の伝搬時間の和より小さい定時間だけ信
号遅延している。
【００２９】また、前記遅延回路が、クロック信号に同
期して前記データ信号を１クロック周期の定時間だけ信
号遅延している。
期して前記データ信号を１クロック周期の定時間だけ信
号遅延している。
【００３０】
【発明の実施の形態】次に、本発明について、図面を参
照して説明する。図１は、本発明の出力バッファ回路の
実施形態１を示す回路図である。図１を参照すると、本
実施形態の出力バッファ回路１は、電源電圧Ｖｄが供給
されて動作するインバータ１１，遅延回路１２，バッフ
ァ１３および３ステートバッファ１４を備え、出力端子
に接続された伝送線路２の送信端を駆動し、送信信号を
出力する。また、伝送線路２の受信端は、終端抵抗Ｒｔ
および終端電圧Ｖｔにより終端され、伝送線路２の特性
インピーダンスと整合している。
照して説明する。図１は、本発明の出力バッファ回路の
実施形態１を示す回路図である。図１を参照すると、本
実施形態の出力バッファ回路１は、電源電圧Ｖｄが供給
されて動作するインバータ１１，遅延回路１２，バッフ
ァ１３および３ステートバッファ１４を備え、出力端子
に接続された伝送線路２の送信端を駆動し、送信信号を
出力する。また、伝送線路２の受信端は、終端抵抗Ｒｔ
および終端電圧Ｖｔにより終端され、伝送線路２の特性
インピーダンスと整合している。
【００３１】インバータ１１は、従来と同じく、外部で
クロック信号に同期して生成されたデータ信号を外部入
力して反転し、データ信号の反転信号を出力する。
クロック信号に同期して生成されたデータ信号を外部入
力して反転し、データ信号の反転信号を出力する。
【００３２】遅延回路１２は、データ信号を外部入力
し、本実施形態では、クロック信号に同期して１クロッ
ク周期の定時間だけ信号遅延し、データ信号の遅延信号
を出力する。なお、この遅延信号を反転した信号は、図
４で説明した、外部入力の反転遅延信号となる。
し、本実施形態では、クロック信号に同期して１クロッ
ク周期の定時間だけ信号遅延し、データ信号の遅延信号
を出力する。なお、この遅延信号を反転した信号は、図
４で説明した、外部入力の反転遅延信号となる。
【００３３】バッファ１３は、インバータ１１からデー
タ信号の反転信号を入力し、データ信号を出力端子へバ
ッファリングして出力する。このバッファ１３は、相補
動作するＰ型出力段トランジスタ１３１およびＮ型出力
段トランジスタ１３２を備え、これらＰ型出力段トラン
ジスタ１３１およびＮ型出力段トランジスタ１３２は同
等のオン抵抗Ｒａを有し、バッフア１３の出力抵抗は、
高レベル出力時および低レベル出力時もオン抵抗Ｒａと
同等になり、伝送線路２の特性インピーダンスと整合す
る。
タ信号の反転信号を入力し、データ信号を出力端子へバ
ッファリングして出力する。このバッファ１３は、相補
動作するＰ型出力段トランジスタ１３１およびＮ型出力
段トランジスタ１３２を備え、これらＰ型出力段トラン
ジスタ１３１およびＮ型出力段トランジスタ１３２は同
等のオン抵抗Ｒａを有し、バッフア１３の出力抵抗は、
高レベル出力時および低レベル出力時もオン抵抗Ｒａと
同等になり、伝送線路２の特性インピーダンスと整合す
る。
【００３４】３ステートバッファ１４は、バッファ１３
と並列に出力端子に接続され、インバータ１１，遅延回
路１２からデータ信号の反転信号，遅延信号を入力し、
データ信号およびその遅延信号に対応して制御され、デ
ータ信号変化時の定時間内で活性化され、データ信号を
出力端子へバッファリングして出力し、定時間外で不活
性化され、オフ状態となる。この３ステートバッファ１
４は、本実施形態では、電源および出力端子間に直列接
続されデータ信号の反転信号，遅延信号をゲート電極に
それぞれ入力する２つのＰ型出力段トランジスタ１４
１，１４２と、出力端子および接地間に直列接続され反
転信号および遅延信号をゲート電極にそれぞれ入力する
２つのＮ型出力段トランジスタ１４３，１４４とを備え
る。これら２つのＰ型出力段トランジスタ１４１，１４
２と、２つのＮ型出力段トランジスタ１４３，１４４と
は、たとえば、同等の直列オン抵抗Ｒｂを有し、３ステ
ートバッファ１４の出力抵抗は、活性時に、高レベル出
力時および低レベル出力時も直列オン抵抗Ｒｂと同等に
なり、プリエンファシス歪みおよび出力負荷に応じて設
定され、不活性時には、オフ状態の高インピーダンスと
なる。
と並列に出力端子に接続され、インバータ１１，遅延回
路１２からデータ信号の反転信号，遅延信号を入力し、
データ信号およびその遅延信号に対応して制御され、デ
ータ信号変化時の定時間内で活性化され、データ信号を
出力端子へバッファリングして出力し、定時間外で不活
性化され、オフ状態となる。この３ステートバッファ１
４は、本実施形態では、電源および出力端子間に直列接
続されデータ信号の反転信号，遅延信号をゲート電極に
それぞれ入力する２つのＰ型出力段トランジスタ１４
１，１４２と、出力端子および接地間に直列接続され反
転信号および遅延信号をゲート電極にそれぞれ入力する
２つのＮ型出力段トランジスタ１４３，１４４とを備え
る。これら２つのＰ型出力段トランジスタ１４１，１４
２と、２つのＮ型出力段トランジスタ１４３，１４４と
は、たとえば、同等の直列オン抵抗Ｒｂを有し、３ステ
ートバッファ１４の出力抵抗は、活性時に、高レベル出
力時および低レベル出力時も直列オン抵抗Ｒｂと同等に
なり、プリエンファシス歪みおよび出力負荷に応じて設
定され、不活性時には、オフ状態の高インピーダンスと
なる。
【００３５】また、これらバッファ１３，３ステートバ
ッファ１４を並列接続した出力端子から見える出力バッ
ファ回路１の出力インピーダンスＺｏｕｔは、バッファ
１３，３ステートバッファ１４の出力抵抗の並列合成抵
抗と等しく、データ信号のレベルに対応して電源または
接地の一方へ切り替えて形成される。且つ、この出力バ
ッファ回路１の出力インピーダンスＺｏｕｔは、３ステ
ートバッファ１４の活性時に、オン抵抗Ｒａ，直列オン
抵抗Ｒｂの並列合成抵抗ＲａＲｂ／（Ｒａ＋Ｒｂ）と同
等の低値になり、プリエンファシス歪みおよび出力負荷
に応じて設定され、３ステートバッファ１４の不活性時
には、オン抵抗Ｒａと同等の高値になり、伝送線路２の
特性インピーダンスと整合する。
ッファ１４を並列接続した出力端子から見える出力バッ
ファ回路１の出力インピーダンスＺｏｕｔは、バッファ
１３，３ステートバッファ１４の出力抵抗の並列合成抵
抗と等しく、データ信号のレベルに対応して電源または
接地の一方へ切り替えて形成される。且つ、この出力バ
ッファ回路１の出力インピーダンスＺｏｕｔは、３ステ
ートバッファ１４の活性時に、オン抵抗Ｒａ，直列オン
抵抗Ｒｂの並列合成抵抗ＲａＲｂ／（Ｒａ＋Ｒｂ）と同
等の低値になり、プリエンファシス歪みおよび出力負荷
に応じて設定され、３ステートバッファ１４の不活性時
には、オン抵抗Ｒａと同等の高値になり、伝送線路２の
特性インピーダンスと整合する。
【００３６】図２は、本実施形態の出力バッファ回路１
の動作例を示すタイミング図である。次に、図１，図２
を参照して、本実施形態の出力バッファ回路１の動作に
ついて説明する。
の動作例を示すタイミング図である。次に、図１，図２
を参照して、本実施形態の出力バッファ回路１の動作に
ついて説明する。
【００３７】まず、タイミングＴ１では、データ信号が
高レベルに変化し、データ信号の遅延信号が低レベルで
あり、バッファ１３，３ステートバッファ１４のＰ型出
力段トランジスタ１３１，１４１，１４２がそれぞれオ
ンし、他の全ての出力段トランジスタはオフ状態であ
る。このため、出力端子には、Ｐ型出力段トランジスタ
１３１，１４１，１４２のオン抵抗Ｒａ，直列オン抵抗
Ｒｂおよび終端抵抗Ｒｔを介して、電源電圧Ｖｄおよび
終端電圧Ｖｔが印加される回路構成となり、出力端子の
送信信号のレベルは、法則により、次に示す高レベル出
力電圧Ｖｏｈ１となる。
高レベルに変化し、データ信号の遅延信号が低レベルで
あり、バッファ１３，３ステートバッファ１４のＰ型出
力段トランジスタ１３１，１４１，１４２がそれぞれオ
ンし、他の全ての出力段トランジスタはオフ状態であ
る。このため、出力端子には、Ｐ型出力段トランジスタ
１３１，１４１，１４２のオン抵抗Ｒａ，直列オン抵抗
Ｒｂおよび終端抵抗Ｒｔを介して、電源電圧Ｖｄおよび
終端電圧Ｖｔが印加される回路構成となり、出力端子の
送信信号のレベルは、法則により、次に示す高レベル出
力電圧Ｖｏｈ１となる。
【００３８】
Voh1=Vt+(Vd-Vt)(Rb+Ra)Rt/(RaRb+RaRt+RtRb)
タイミングＴ２，Ｔ３では、データ信号，遅延信号が高
レベルであり、バッファ１３，３ステートバッファ１４
のＰ型出力段トランジスタ１３１，１４２，Ｎ型出力段
トランジスタ１４４がそれぞれオンし、他の全ての出力
段トランジスタはオフ状態である。このため、出力端子
には、Ｐ型出力段トランジスタ１３１のオン抵抗Ｒａお
よび終端抵抗Ｒｔを介して、電源電圧Ｖｄおよび終端電
圧Ｖｔが印加される回路構成となり、出力端子の送信信
号のレベルは、法則により、次に示す高レベル出力電圧
Ｖｏｈ２となる。
レベルであり、バッファ１３，３ステートバッファ１４
のＰ型出力段トランジスタ１３１，１４２，Ｎ型出力段
トランジスタ１４４がそれぞれオンし、他の全ての出力
段トランジスタはオフ状態である。このため、出力端子
には、Ｐ型出力段トランジスタ１３１のオン抵抗Ｒａお
よび終端抵抗Ｒｔを介して、電源電圧Ｖｄおよび終端電
圧Ｖｔが印加される回路構成となり、出力端子の送信信
号のレベルは、法則により、次に示す高レベル出力電圧
Ｖｏｈ２となる。
【００３９】Voh2=(VtRa+VdRt)/(Ra+Rt)
タイミングＴ４では、データ信号が低レベルに変化し、
データ信号の遅延信号が高レベルであり、バッファ１
３，３ステートバッファ１４のＮ型出力段トランジスタ
１３２，１４３，１４４がそれぞれオンし、他の全ての
出力段トランジスタはオフ状態である。このため、出力
端子には、Ｎ型出力段トランジスタ１３２，１４３，１
４４ステートバッファ１４のオン抵抗Ｒａ，直列オン抵
抗Ｒｂおよび終端抵抗Ｒｔを介して、接地電圧０ｖおよ
び終端電圧Ｖｔが印加される回路構成となり、出力端子
の送信信号のレベルは、法則により、次に示す低レベル
出力電圧Ｖｏｌ１となる。
データ信号の遅延信号が高レベルであり、バッファ１
３，３ステートバッファ１４のＮ型出力段トランジスタ
１３２，１４３，１４４がそれぞれオンし、他の全ての
出力段トランジスタはオフ状態である。このため、出力
端子には、Ｎ型出力段トランジスタ１３２，１４３，１
４４ステートバッファ１４のオン抵抗Ｒａ，直列オン抵
抗Ｒｂおよび終端抵抗Ｒｔを介して、接地電圧０ｖおよ
び終端電圧Ｖｔが印加される回路構成となり、出力端子
の送信信号のレベルは、法則により、次に示す低レベル
出力電圧Ｖｏｌ１となる。
【００４０】Vol1=Vt-Vt(Rb+Ra)Rt/(RaRb+RaRt+RtRb)
タイミングＴ５，Ｔ６では、データ信号，遅延信号が低
レベルであり、バッファ１３，３ステートバッファ１４
のＮ型出力段トランジスタ１３２，１４３，Ｐ出力段ト
ランジスタ１４１がそれぞれオンし、他の全ての出力段
トランジスタはオフ状態である。このため、出力端子に
は、Ｎ型出力段トランジスタ１３２のオン抵抗Ｒａおよ
び終端抵抗Ｒｔを介して、接地電圧０ｖおよび終端電圧
Ｖｔが印加される回路構成となり、出力端子の送信信号
のレベルは、法則により、次に示す高レベル出力電圧Ｖ
ｏｌ２となる。
レベルであり、バッファ１３，３ステートバッファ１４
のＮ型出力段トランジスタ１３２，１４３，Ｐ出力段ト
ランジスタ１４１がそれぞれオンし、他の全ての出力段
トランジスタはオフ状態である。このため、出力端子に
は、Ｎ型出力段トランジスタ１３２のオン抵抗Ｒａおよ
び終端抵抗Ｒｔを介して、接地電圧０ｖおよび終端電圧
Ｖｔが印加される回路構成となり、出力端子の送信信号
のレベルは、法則により、次に示す高レベル出力電圧Ｖ
ｏｌ２となる。
【００４１】Vol2=VtRa/（Ra+Rt)
同様に、タイミングＴ７では、タイミングＴ１と同じ
く、出力端子の送信信号のレベルは、高レベル出力電圧
Ｖｏｈ１となり、タイミングＴ８では、タイミングＴ４
と同じく、出力端子の送信信号のレベルは、低レベル出
力電圧Ｖｏｌ１となる。また、タイミングＴ９では、タ
イミングＴ１，Ｔ７と同じく、出力端子の送信信号のレ
ベルは、高レベル出力電圧Ｖｏｈ１となり、タイミング
Ｔ１０では、タイミングＴ２と同じく、出力端子の送信
信号のレベルは、高レベル出力電圧Ｖｏｈ２となる。さ
らに、タイミングＴ１１では、タイミングＴ４，Ｔ８と
同じく、出力端子の送信信号のレベルは、低レベル出力
電圧Ｖｏｌ１となり、タイミングＴ１２では、タイミン
グＴ５，Ｔ６と同じく、出力端子の送信信号のレベル
は、低レベル出力電圧Ｖｏｌ２となる。
く、出力端子の送信信号のレベルは、高レベル出力電圧
Ｖｏｈ１となり、タイミングＴ８では、タイミングＴ４
と同じく、出力端子の送信信号のレベルは、低レベル出
力電圧Ｖｏｌ１となる。また、タイミングＴ９では、タ
イミングＴ１，Ｔ７と同じく、出力端子の送信信号のレ
ベルは、高レベル出力電圧Ｖｏｈ１となり、タイミング
Ｔ１０では、タイミングＴ２と同じく、出力端子の送信
信号のレベルは、高レベル出力電圧Ｖｏｈ２となる。さ
らに、タイミングＴ１１では、タイミングＴ４，Ｔ８と
同じく、出力端子の送信信号のレベルは、低レベル出力
電圧Ｖｏｌ１となり、タイミングＴ１２では、タイミン
グＴ５，Ｔ６と同じく、出力端子の送信信号のレベル
は、低レベル出力電圧Ｖｏｌ２となる。
【００４２】上述のように、本実施形態の出力バッファ
回路１では、出力端子の送信信号のレベルが、データ信
号変化時の１クロック周期の定時間のみ、従来の出力バ
ッファ回路と同じく、出力電圧Ｖｏｈ１または出力電圧
Ｖｏｌ１となり、他のクロック周期の時間では、伝送線
路を介した終端抵抗と出力インピーダンスとのインピー
ダンス比のみに基づいた分圧変化により、出力電圧Ｖｏ
ｈ２または出力電圧Ｖｏｌ２となる。これにより、予
め、送信出力時に、データ信号の論理振幅に対しプリエ
ンファシス歪みを与えてマルチレベル波形の送信信号を
生成して伝送線路２へ出力でき、伝送線路２の高周波成
分の損失に対して、受信入力部における受信信号波形の
鈍りが防止される。
回路１では、出力端子の送信信号のレベルが、データ信
号変化時の１クロック周期の定時間のみ、従来の出力バ
ッファ回路と同じく、出力電圧Ｖｏｈ１または出力電圧
Ｖｏｌ１となり、他のクロック周期の時間では、伝送線
路を介した終端抵抗と出力インピーダンスとのインピー
ダンス比のみに基づいた分圧変化により、出力電圧Ｖｏ
ｈ２または出力電圧Ｖｏｌ２となる。これにより、予
め、送信出力時に、データ信号の論理振幅に対しプリエ
ンファシス歪みを与えてマルチレベル波形の送信信号を
生成して伝送線路２へ出力でき、伝送線路２の高周波成
分の損失に対して、受信入力部における受信信号波形の
鈍りが防止される。
【００４３】また、本実施形態の出力バッファ回路１
は、バッファ１３，３ステートバッファ１４におけるＰ
型出力段トランジスタ１３１またはＰ型出力段トランジ
スタ１４１，１４２がオンし、且つ、Ｎ型出力段トラン
ジスタ１３２またはＮ型出力段トランジスタ１４３，１
４４がオンする組み合わせが無く、データ信号のレベル
に対応して電源または接地の一方へ出力インピーダンス
を切り替えて形成し、且つ、データ信号変化時の定時間
の内および外に対応して、出力インピーダンスを低値お
よび高値へそれぞれ切り替える。このため、従来の出力
バッファ回路１と異なり、図２に示されるように、デー
タ信号が変化しないタイミングＴ２〜Ｔ３，Ｔ５〜Ｔ
６，Ｔ１０，Ｔ１２においても、バッファ１３，３ステ
ートバッファ１４の出力段トランジスタおよび出力端子
を介して、電源電圧Ｖｄから接地へ貫通電流が流れず、
出力バッファ回路が低消費電力化される。
は、バッファ１３，３ステートバッファ１４におけるＰ
型出力段トランジスタ１３１またはＰ型出力段トランジ
スタ１４１，１４２がオンし、且つ、Ｎ型出力段トラン
ジスタ１３２またはＮ型出力段トランジスタ１４３，１
４４がオンする組み合わせが無く、データ信号のレベル
に対応して電源または接地の一方へ出力インピーダンス
を切り替えて形成し、且つ、データ信号変化時の定時間
の内および外に対応して、出力インピーダンスを低値お
よび高値へそれぞれ切り替える。このため、従来の出力
バッファ回路１と異なり、図２に示されるように、デー
タ信号が変化しないタイミングＴ２〜Ｔ３，Ｔ５〜Ｔ
６，Ｔ１０，Ｔ１２においても、バッファ１３，３ステ
ートバッファ１４の出力段トランジスタおよび出力端子
を介して、電源電圧Ｖｄから接地へ貫通電流が流れず、
出力バッファ回路が低消費電力化される。
【００４４】また、本実施形態の出力バッファ回路１
は、データ信号変化時の定時間内で、出力インピーダン
スを伝送線路２の特性インピーダンスより低値に設定で
き、駆動能力を大きくでき、図４の従来の出力バッファ
回路より高速化でき、出力インピーダンスの低値の設定
も、プリエンファシス歪みおよび出力負荷に応じて設定
でき、設計自由度が増大する。
は、データ信号変化時の定時間内で、出力インピーダン
スを伝送線路２の特性インピーダンスより低値に設定で
き、駆動能力を大きくでき、図４の従来の出力バッファ
回路より高速化でき、出力インピーダンスの低値の設定
も、プリエンファシス歪みおよび出力負荷に応じて設定
でき、設計自由度が増大する。
【００４５】また、本実施形態の出力バッファ回路１
は、データ信号の変化時に１クロック周期の定時間の
み、出力インピーダンスが伝送線路２の特性インピーダ
ンスより低値となり、インピーダンス不整合となるが、
伝送線路２の受信端で終端され反射が抑制されている場
合は、伝送線路２の送信端における再反射も抑制され、
従来の出力バッファ回路と同じく、多重反射による符号
化けの発生が防止される。
は、データ信号の変化時に１クロック周期の定時間の
み、出力インピーダンスが伝送線路２の特性インピーダ
ンスより低値となり、インピーダンス不整合となるが、
伝送線路２の受信端で終端され反射が抑制されている場
合は、伝送線路２の送信端における再反射も抑制され、
従来の出力バッファ回路と同じく、多重反射による符号
化けの発生が防止される。
【００４６】なお、本実施形態の出力バッファ回路で
は、「遅延回路１２がクロック信号に同期して１クロッ
ク周期の定時間だけ信号遅延する」として説明したが、
「遅延回路１２が送信信号およびその反射信号の伝搬時
間の和より小さい定時間だけ信号遅延する」変形例も実
現可能である。この変形例の場合、同等の効果が奏せら
れ、さらに、仮に、伝送線路２の受信端でインピーダン
ス不整合による反射がある場合でも、受信端から伝搬す
る反射信号に対しては、出力インピーダンスが高値に切
り替えられ、送信端でインピーダンス整合し、送信端に
おける再反射が抑制され、従来の出力バッファ回路と同
じく、多重反射による符号化けの発生が防止される。
は、「遅延回路１２がクロック信号に同期して１クロッ
ク周期の定時間だけ信号遅延する」として説明したが、
「遅延回路１２が送信信号およびその反射信号の伝搬時
間の和より小さい定時間だけ信号遅延する」変形例も実
現可能である。この変形例の場合、同等の効果が奏せら
れ、さらに、仮に、伝送線路２の受信端でインピーダン
ス不整合による反射がある場合でも、受信端から伝搬す
る反射信号に対しては、出力インピーダンスが高値に切
り替えられ、送信端でインピーダンス整合し、送信端に
おける再反射が抑制され、従来の出力バッファ回路と同
じく、多重反射による符号化けの発生が防止される。
【００４７】図３は、本発明の出力バッファ回路の実施
形態２を示す回路図である。図３を参照すると、出力バ
ッファ回路１は、電源電圧Ｖｄが供給されて動作するイ
ンバータ１１，遅延回路１２，バッファ１３および３ス
テートバッファ１５を備える。図１の実施形態１の出力
バッファ回路１と比較すると、インバータ１１，遅延回
路１２およびバッファ１３は、図１の実施形態１の出力
バッファ回路１における各ブロックと同一であり、重複
説明を省略し、次に、３ステートバッファ１５について
説明する。
形態２を示す回路図である。図３を参照すると、出力バ
ッファ回路１は、電源電圧Ｖｄが供給されて動作するイ
ンバータ１１，遅延回路１２，バッファ１３および３ス
テートバッファ１５を備える。図１の実施形態１の出力
バッファ回路１と比較すると、インバータ１１，遅延回
路１２およびバッファ１３は、図１の実施形態１の出力
バッファ回路１における各ブロックと同一であり、重複
説明を省略し、次に、３ステートバッファ１５について
説明する。
【００４８】３ステートバッファ１５は、バッファ１３
と並列に出力端子に接続され、図１の実施形態１におけ
る３ステートバッファ１４と同じく、データ信号および
その遅延信号に対応して制御され、データ信号変化時の
定時間内で活性化され、データ信号を出力端子へバッフ
ァリングして出力し、定時間外で不活性化され、オフ状
態となる。
と並列に出力端子に接続され、図１の実施形態１におけ
る３ステートバッファ１４と同じく、データ信号および
その遅延信号に対応して制御され、データ信号変化時の
定時間内で活性化され、データ信号を出力端子へバッフ
ァリングして出力し、定時間外で不活性化され、オフ状
態となる。
【００４９】本実施形態では、この３ステートバッファ
１５は、インバータ１５０と、２入力ＮＡＮＤゲート１
５１および２入力ＮＯＲゲート１５２と、Ｐ型出力段ト
ランジスタ１５３と、Ｎ型出力段トランジスタ１５４と
を備えて構成される。
１５は、インバータ１５０と、２入力ＮＡＮＤゲート１
５１および２入力ＮＯＲゲート１５２と、Ｐ型出力段ト
ランジスタ１５３と、Ｎ型出力段トランジスタ１５４と
を備えて構成される。
【００５０】インバータ１５０は、遅延回路１２からデ
ータ信号の遅延信号を入力および反転し、データ信号の
反転遅延信号を２入力ＮＡＮＤゲート１５１および２入
力ＮＯＲゲート１５２へ出力する。
ータ信号の遅延信号を入力および反転し、データ信号の
反転遅延信号を２入力ＮＡＮＤゲート１５１および２入
力ＮＯＲゲート１５２へ出力する。
【００５１】２入力ＮＡＮＤゲート１５１および２入力
ＮＯＲゲート１５２は、データ信号およびその反転遅延
信号をそれぞれ入力し、Ｐ型出力段トランジスタ１５３
は、電源および出力端子間に接続され、２入力ＮＡＮＤ
ゲート１５１の出力をゲート電極に入力し、Ｎ型出力段
トランジスタ１５４は、出力端子および接地間に接続さ
れ、２入力ＮＯＲゲート１５２の出力をゲート電極に入
力する。
ＮＯＲゲート１５２は、データ信号およびその反転遅延
信号をそれぞれ入力し、Ｐ型出力段トランジスタ１５３
は、電源および出力端子間に接続され、２入力ＮＡＮＤ
ゲート１５１の出力をゲート電極に入力し、Ｎ型出力段
トランジスタ１５４は、出力端子および接地間に接続さ
れ、２入力ＮＯＲゲート１５２の出力をゲート電極に入
力する。
【００５２】これらＰ型出力段トランジスタ１５３，Ｎ
型出力段トランジスタ１５４は、同等のオン抵抗Ｒｂを
有し、３ステートバッファ１５の出力抵抗は、活性時
に、高レベル出力時および低レベル出力時もオン抵抗Ｒ
ｂと同等になり、不活性時には、オフ状態の高インピー
ダンスとなる。
型出力段トランジスタ１５４は、同等のオン抵抗Ｒｂを
有し、３ステートバッファ１５の出力抵抗は、活性時
に、高レベル出力時および低レベル出力時もオン抵抗Ｒ
ｂと同等になり、不活性時には、オフ状態の高インピー
ダンスとなる。
【００５３】また、これらバッファ１３，３ステートバ
ッファ１５を並列接続した出力端子から見える出力バッ
ファ回路１の出力インピーダンスＺｏｕｔは、バッファ
１３，３ステートバッファ１５の出力抵抗の並列合成抵
抗と同等であり、活性時に、オン抵抗Ｒａ，Ｒｂの並列
合成抵抗ＲａＲｂ／（Ｒａ＋Ｒｂ）と同等の低値にな
り、不活性時には、オン抵抗Ｒａと同等の高値になり、
伝送線路２の特性インピーダンスと整合する。
ッファ１５を並列接続した出力端子から見える出力バッ
ファ回路１の出力インピーダンスＺｏｕｔは、バッファ
１３，３ステートバッファ１５の出力抵抗の並列合成抵
抗と同等であり、活性時に、オン抵抗Ｒａ，Ｒｂの並列
合成抵抗ＲａＲｂ／（Ｒａ＋Ｒｂ）と同等の低値にな
り、不活性時には、オン抵抗Ｒａと同等の高値になり、
伝送線路２の特性インピーダンスと整合する。
【００５４】本実施形態の出力バッファ回路１は、図１
の実施形態１の出力バッファ回路１と同様に動作し、動
作の重複説明を省略するが、図１の実施形態１の出力バ
ッファ回路１と比較すると、出力段がＰ型出力段トラン
ジスタおよびＮ型出力段トランジスタの直列接続でな
く、より低値の出力インピーダンスを設定する場合、回
路面積上で有利になることは明らかである。
の実施形態１の出力バッファ回路１と同様に動作し、動
作の重複説明を省略するが、図１の実施形態１の出力バ
ッファ回路１と比較すると、出力段がＰ型出力段トラン
ジスタおよびＮ型出力段トランジスタの直列接続でな
く、より低値の出力インピーダンスを設定する場合、回
路面積上で有利になることは明らかである。
【００５５】なお、上述した実施形態１，２または変形
例の出力バッファ回路では、バッファ１３および３ステ
ートバッファ１４または１５を備えるとして説明した。
しかし、これら以外の他の変形例として、「遅延回路の
出力およびデータ信号に対応して制御され定時間内で活
性化されデータ信号を出力端子へバッファリングして出
力し定時間外で不活性化されオフ状態となる３ステート
バッファと、遅延回路の出力およびデータ信号に対応し
て制御され定時間外で活性化されデータ信号を出力端子
へバッファリングして出力し定時間内で不活性化されオ
フ状態となる３ステートバッファとを備える」変形例も
実現可能であり、同等の効果が奏せられることは明らか
であろう。
例の出力バッファ回路では、バッファ１３および３ステ
ートバッファ１４または１５を備えるとして説明した。
しかし、これら以外の他の変形例として、「遅延回路の
出力およびデータ信号に対応して制御され定時間内で活
性化されデータ信号を出力端子へバッファリングして出
力し定時間外で不活性化されオフ状態となる３ステート
バッファと、遅延回路の出力およびデータ信号に対応し
て制御され定時間外で活性化されデータ信号を出力端子
へバッファリングして出力し定時間内で不活性化されオ
フ状態となる３ステートバッファとを備える」変形例も
実現可能であり、同等の効果が奏せられることは明らか
であろう。
【００５６】
【発明の効果】以上説明したように、本発明による出力
バッファ回路は、データ信号変化時の定時間の内および
外に対応して３ステートバッファを活性制御または不活
性制御し、データ信号のレベルに対応して電源または接
地の一方へ切り替えて形成され、且つ、出力インピーダ
ンスを低値および高値へそれぞれ切り替え、従来の出力
バッファ回路と同じくプリエンファシス動作すると共
に、出力段トランジスタおよび出力端子を介して、電源
電圧Ｖｄから接地へ貫通電流が流れず、出力バッファ回
路が低消費電力化される。
バッファ回路は、データ信号変化時の定時間の内および
外に対応して３ステートバッファを活性制御または不活
性制御し、データ信号のレベルに対応して電源または接
地の一方へ切り替えて形成され、且つ、出力インピーダ
ンスを低値および高値へそれぞれ切り替え、従来の出力
バッファ回路と同じくプリエンファシス動作すると共
に、出力段トランジスタおよび出力端子を介して、電源
電圧Ｖｄから接地へ貫通電流が流れず、出力バッファ回
路が低消費電力化される。
【００５７】また、データ信号の変化時の定時間内で、
出力インピーダンスを伝送線路の特性インピーダンスよ
り低値に設定でき、駆動能力を大きくでき、従来の出力
バッファ回路より高速化でき、出力インピーダンスの低
値の設定も、プリエンファシス歪みおよび出力負荷に応
じて設定でき、設計自由度が増大するなどの効果があ
る。
出力インピーダンスを伝送線路の特性インピーダンスよ
り低値に設定でき、駆動能力を大きくでき、従来の出力
バッファ回路より高速化でき、出力インピーダンスの低
値の設定も、プリエンファシス歪みおよび出力負荷に応
じて設定でき、設計自由度が増大するなどの効果があ
る。
【図１】本発明の出力バッファ回路の実施形態１を示す
回路図である。
回路図である。
【図２】図１の出力バッファ回路１の動作例を示すタイ
ミング図である。
ミング図である。
【図３】本発明の出力バッファ回路の実施形態２を示す
回路図である。
回路図である。
【図４】従来の出力バッファ回路の構成例を示す回路図
である。
である。
【図５】図４の出力バッファ回路１の動作例を示すタイ
ミング図である。
ミング図である。
１ 出力バッファ回路
２ 伝送線路
１１，１７，１５０ インバータ
１２ 遅延回路
１３，１８，１９ バッファ
１４，１５ ３ステートバッファ
１３１，１４１，１４２，１５３ Ｐ型出力段トラン
ジスタ １３２，１４３，１４４，１５４ Ｎ型出力段トラン
ジスタ １５１ ２入力ＮＡＮＤゲート １５２ ２入力ＮＯＲゲート Ｒｔ 終端抵抗 Ｖｄ 電源電圧 Ｖｔ 終端電圧
ジスタ １３２，１４３，１４４，１５４ Ｎ型出力段トラン
ジスタ １５１ ２入力ＮＡＮＤゲート １５２ ２入力ＮＯＲゲート Ｒｔ 終端抵抗 Ｖｄ 電源電圧 Ｖｔ 終端電圧
Claims (9)
- 【請求項１】 データ信号の変化時に定時間だけ論理振
幅に対しプリエンファシス歪みを与えてマルチレベル波
形の送信信号を生成し伝送線路へ出力する出力バッファ
回路において、前記データ信号のレベルに対応して電源
または接地の一方へ出力インピーダンスを切り替え形成
し、且つ、前記定時間の内および外に対応して低値およ
び高値へそれぞれ切り替えることを特徴とする出力バッ
ファ回路。 - 【請求項２】 前記高値の出力インピーダンスが前記伝
送線路の特性インピーダンスと整合し、前記低値の出力
インピーダンスが前記プリエンファシス歪みおよび出力
負荷に応じて設定される、請求項１記載の出力バッファ
回路。 - 【請求項３】 前記データ信号またはその反転信号を前
記定時間だけ信号遅延する遅延回路と、前記データ信号
を出力端子へ前記高値の出力インピーダンスでバッファ
リングして出力するバッファと、前記遅延回路の出力お
よび前記データ信号に対応して制御され前記定時間内で
活性化され前記データ信号を前記出力端子へバッファリ
ングして出力し前記定時間外で不活性化されオフ状態と
なる３ステートバッファとを備える、請求項１または２
記載の出力バッファ回路。 - 【請求項４】 前記３ステートバッファが、前記遅延回
路の出力および前記データ信号の論理値不一致または論
理値一致に対応して制御される、請求項３記載の出力バ
ッファ回路。 - 【請求項５】 前記３ステートバッファが、電源および
前記出力端子間に直列接続され前記データ信号の反転信
号および遅延信号をゲート電極にそれぞれ入力する２つ
のＰ型出力段トランジスタと、前記出力端子および接地
間に直列接続され前記反転信号および前記遅延信号をゲ
ート電極にそれぞれ入力する２つのＮ型出力段トランジ
スタとを備える、請求項３または４記載の出力バッファ
回路。 - 【請求項６】 前記３ステートバッファが、前記データ
信号を遅延および反転した反転遅延信号および前記デー
タ信号をそれぞれ入力する２入力ＮＡＮＤゲートおよび
２入力ＮＯＲゲートと、電源および前記出力端子間に接
続され前記２入力ＮＡＮＤゲートの出力をゲート電極に
入力するＰ型出力段トランジスタと、前記出力端子およ
び接地間に接続され前記２入力ＮＯＲゲートの出力をゲ
ート電極に入力するＮ型出力段トランジスタとを備え
る、請求項３または４記載の出力バッファ回路。 - 【請求項７】 前記データ信号またはその反転信号を前
記定時間だけ信号遅延する遅延回路と、前記遅延回路の
出力および前記データ信号に対応して制御され前記定時
間内で活性化され前記データ信号を前記出力端子へバッ
ファリングして出力し前記定時間外で不活性化されオフ
状態となる３ステートバッファと、前記遅延回路の出力
および前記データ信号に対応して制御され前記遅延時間
外で活性化され前記データ信号を前記出力端子へバッフ
ァリングして出力し前記遅延時間内で不活性化されオフ
状態となる３ステートバッファとを備える、請求項１ま
たは２記載の出力バッファ回路。 - 【請求項８】 前記遅延回路が、前記送信信号およびそ
の反射信号の伝搬時間の和より小さい定時間だけ信号遅
延する、請求項３，４，５，６または７記載の出力バッ
ファ回路。 - 【請求項９】 前記遅延回路が、クロック信号に同期し
て前記データ信号を１クロック周期の定時間だけ信号遅
延する、請求項３，４，５，６または７記載の出力バッ
ファ回路。
Priority Applications (4)
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|---|---|---|---|
| JP2002111939A JP2003309461A (ja) | 2002-04-15 | 2002-04-15 | 出力バッファ回路 |
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Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036870A (ja) * | 2005-07-28 | 2007-02-08 | Nec Electronics Corp | プリエンファシス回路 |
| JP2007251469A (ja) * | 2006-03-15 | 2007-09-27 | Hitachi Ltd | 出力バッファ回路と差動出力バッファ回路並びに伝送方法 |
| US7463073B2 (en) | 2005-11-21 | 2008-12-09 | Samsung Electronics Co., Ltd. | Output driver |
| WO2009050844A1 (ja) * | 2007-10-19 | 2009-04-23 | Advantest Corporation | スイッチ装置および制御装置 |
| JP2010016859A (ja) * | 2009-09-07 | 2010-01-21 | Nec Electronics Corp | 出力バッファ回路及び半導体装置 |
| US7772877B2 (en) | 2007-12-28 | 2010-08-10 | Hitachi, Ltd. | Output buffer circuit, differential output buffer circuit, output buffer circuit having regulation circuit and regulation function, and transmission method |
| JP2011239467A (ja) * | 2011-07-29 | 2011-11-24 | Hitachi Ltd | 出力バッファ回路 |
| US8860527B2 (en) | 2011-01-28 | 2014-10-14 | Hitachi, Ltd. | Equalizer circuit and printed circuit board |
| JPWO2015079882A1 (ja) * | 2013-11-29 | 2017-03-16 | 日産自動車株式会社 | スイッチング装置 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4245144B2 (ja) * | 2003-08-07 | 2009-03-25 | 株式会社ルネサステクノロジ | 伝送信号補正回路 |
| US20060046766A1 (en) * | 2004-09-01 | 2006-03-02 | Abet Technologies, Llc | Method and system for bidirectional communications and power transmission |
| WO2006034323A2 (en) * | 2004-09-21 | 2006-03-30 | Abet Technologies, Llc | Communication and ac power system |
| US7440340B2 (en) * | 2004-10-19 | 2008-10-21 | Samsung Electronics Co., Ltd. | Output buffer of a semiconductor memory device |
| MX2007009154A (es) * | 2005-01-31 | 2007-10-08 | Abet Technologies Llc | Sistema de computo seguro. |
| JP4872228B2 (ja) * | 2005-03-28 | 2012-02-08 | 日本電気株式会社 | 出力バッファ回路 |
| KR100788221B1 (ko) | 2005-08-23 | 2007-12-26 | 엔이씨 일렉트로닉스 가부시키가이샤 | 디엠파시스 기능을 갖는 출력 버퍼 회로 |
| KR100666177B1 (ko) * | 2005-09-30 | 2007-01-09 | 삼성전자주식회사 | 모드 레지스터 셋트를 이용하여 초기강화 드라이버의 임피던스 및 강도를 제어하는 출력 드라이버 |
| DE102005050624B4 (de) * | 2005-10-21 | 2007-06-28 | Infineon Technologies Ag | CMOS-Pufferschaltung und Verwendung derselben |
| JP5017903B2 (ja) * | 2006-03-30 | 2012-09-05 | 日本電気株式会社 | プリエンファシス調整方式及び方法 |
| JP2008219718A (ja) * | 2007-03-07 | 2008-09-18 | Advantest Corp | ドライバ回路 |
| US7538572B2 (en) * | 2007-09-13 | 2009-05-26 | Micron Technology, Inc. | Off-chip driver apparatus, systems, and methods |
| DE102007056106A1 (de) * | 2007-11-15 | 2009-05-20 | Texas Instruments Deutschland Gmbh | CMOS-Ausgangsstufe mit Einschwingvorgangsbeschleunigungsstufe für rauscharme Hochgeschwindigkeitsanwendungen |
| US8315303B1 (en) * | 2008-04-25 | 2012-11-20 | Pmc-Sierra, Inc. | Phase pre-emphasis for a serial data transmitter |
| US8207754B2 (en) * | 2009-02-24 | 2012-06-26 | Stmicroelectronics International N.V. | Architecture for efficient usage of IO |
| US8723575B1 (en) * | 2012-07-20 | 2014-05-13 | Altera Corporation | Configurable delay circuitry with compensated delay |
| US9148312B2 (en) * | 2013-03-13 | 2015-09-29 | Futurewei Technologies, Inc. | Digital feed forward noise cancelling regulator |
| CN105378568B (zh) * | 2013-07-10 | 2018-03-23 | 蒂埃尔威有限公司 | 时刻同步*** |
| JP2016029785A (ja) * | 2014-07-18 | 2016-03-03 | 株式会社東芝 | 通信システム |
| US9653129B2 (en) | 2014-12-17 | 2017-05-16 | Sk Hynix Memory Solutions Inc. | Driver structure for chip-to-chip communications |
| US20160269029A1 (en) * | 2015-03-10 | 2016-09-15 | Realtek Semiconductor Corp. | Logical signal driver with dynamic output impedance and method thereof |
| TWI722090B (zh) * | 2016-02-22 | 2021-03-21 | 日商新力股份有限公司 | 傳送裝置、傳送方法及通訊系統 |
| US11005477B2 (en) * | 2016-10-12 | 2021-05-11 | Sony Semiconductor Solutions Corporation | Driver circuit and control method therefor, and transmission/reception system |
| CN107733424A (zh) * | 2017-09-08 | 2018-02-23 | 灿芯创智微电子技术（北京）有限公司 | 一种具有预加重功能的ddr接口电路 |
| US10911048B1 (en) * | 2019-12-23 | 2021-02-02 | NuVia Inc. | Dynamically adjustable CMOS circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5751161A (en) * | 1996-04-04 | 1998-05-12 | Lsi Logic Corporation | Update scheme for impedance controlled I/O buffers |
| JPH1079660A (ja) * | 1996-09-02 | 1998-03-24 | Yamaha Corp | 集積回路装置の出力回路 |
| JPH1127132A (ja) * | 1997-07-01 | 1999-01-29 | Hitachi Ltd | インピーダンスマッチング回路および半導体記憶装置 |
| DE19825258B4 (de) * | 1998-06-05 | 2005-11-17 | Telefonaktiebolaget Lm Ericsson (Publ) | Ausgangspufferschaltkreis zum Übertragen von digitalen Signalen über eine Übertragungsleitung mit Preemphasis |
| JP3573701B2 (ja) * | 2000-09-14 | 2004-10-06 | Ｎｅｃエレクトロニクス株式会社 | 出力バッファ回路 |
-
2002
- 2002-04-15 JP JP2002111939A patent/JP2003309461A/ja active Pending
-
2003
- 2003-04-11 US US10/411,218 patent/US20030193351A1/en not_active Abandoned
- 2003-04-14 EP EP03008573A patent/EP1359668A1/en not_active Withdrawn
- 2003-04-14 TW TW092108607A patent/TW200401504A/zh unknown
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007036870A (ja) * | 2005-07-28 | 2007-02-08 | Nec Electronics Corp | プリエンファシス回路 |
| US7463073B2 (en) | 2005-11-21 | 2008-12-09 | Samsung Electronics Co., Ltd. | Output driver |
| JP2007251469A (ja) * | 2006-03-15 | 2007-09-27 | Hitachi Ltd | 出力バッファ回路と差動出力バッファ回路並びに伝送方法 |
| US8324925B2 (en) | 2006-03-15 | 2012-12-04 | Hitachi, Ltd. | Output buffer circuit and differential output buffer circuit, and transmission method |
| WO2009050844A1 (ja) * | 2007-10-19 | 2009-04-23 | Advantest Corporation | スイッチ装置および制御装置 |
| US7772877B2 (en) | 2007-12-28 | 2010-08-10 | Hitachi, Ltd. | Output buffer circuit, differential output buffer circuit, output buffer circuit having regulation circuit and regulation function, and transmission method |
| JP2010016859A (ja) * | 2009-09-07 | 2010-01-21 | Nec Electronics Corp | 出力バッファ回路及び半導体装置 |
| US8860527B2 (en) | 2011-01-28 | 2014-10-14 | Hitachi, Ltd. | Equalizer circuit and printed circuit board |
| JP2011239467A (ja) * | 2011-07-29 | 2011-11-24 | Hitachi Ltd | 出力バッファ回路 |
| JPWO2015079882A1 (ja) * | 2013-11-29 | 2017-03-16 | 日産自動車株式会社 | スイッチング装置 |
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| Publication number | Publication date |
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