KR100788224B1 - 출력 버퍼 회로 - Google Patents

Abstract

(과제)

통상 동작 모드에 영향을 주지 않고 간단한 구성으로 진폭 마진 테스트의 모드를 탑재하는 것을 가능하게 하는 회로의 제공.

(해결 수단)

데이터 신호를 입력하여 출력 단자로부터 출력하는 데이터용의 제 1 출력 버퍼 (11) 와, 상기 출력 단자에 출력단이 접속된 제 2 출력 버퍼 (12) 와, 디엠퍼시스 설정과 디엠퍼시스 비설정을 지시하는 제어 신호 ENABLE 를 입력하여, 상기 제어 신호가 디엠퍼시스 비설정을 나타낼 때에는 상기 제 2 출력 버퍼 (12) 를 비활성 상태로 하고, 상기 제어 신호 ENABLE 가 디엠퍼시스 설정을 나타낼 때에는 상기 제 2 출력 버퍼의 입력단에 상기 데이터 신호 (19) 를 지연 회로 (15) 로 지연시킨 엠퍼시스 데이터를 입력하여 디엠퍼시스용 버퍼로서 동작시키고, 테스트 제어 신호 TEST 가 진폭 마진 테스트를 나타낼 때 데이터 신호 (19) 를 선택하여 상기 제 2 출력 버퍼의 입력단에 공급하도록 전환 제어하는 선택 회로 (14) 를 구비하고 있다.

출력 버퍼 회로, 엠퍼시스, 천이, 비천이.

Description

출력 버퍼 회로{OUTPUT BUFFER CIRCUIT}

도 1 은 본 발명의 일 실시예의 구성을 나타내는 구성도.

도 2 는 본 발명에 있어서 디엠퍼시스 설정시의 동작을 나타내는 타이밍도.

도 3 은 본 발명에 있어서 디엠퍼시스 비설정시의 동작을 나타내는 타이밍도.

도 4 는 본 발명에 있어서 진폭 마진 테스트 설정시의 동작을 나타내는 타이밍도.

도 5 는 종래 회로를 설명하는 구성도.

도 6 은 도 1 의 메인 버퍼 (10), 도 5 의 메인 버퍼 (50) 의 구성을 나타내는 구성도.

*부호의 설명*

10, 50 : 메인 버퍼 회로

11, 51 : 메인 데이터용 메인 버퍼

12, 52 : 디엠퍼시스용 메인 버퍼

13, 53 : 메인 데이터용 프리버퍼

14 : 셀렉터(선택 회로)

15, 55 : 지연 회로

16, 56 : 지연 회로의 출력

17, 57 : 메인 데이터(프리버퍼의 출력)

18 : 셀렉터의 출력

19 : 데이터 신호

20 : 메인 데이터용 메인 버퍼

21 : 디엠퍼시스용 메인 버퍼

22, 23, 24, 25 : N 채널 MOS 트랜지스터

26 : 메인 버퍼 회로

54 : 디엠퍼시스용 프리버퍼

58 : 디엠퍼시스 데이터

본 발명은 반도체 회로에 관한 것으로, 특히 디엠퍼시스 기능을 가진 출력 버퍼 회로에 관한 것이다.

출력 할 데이터 신호의 논리 천이시에 강조 (emphasis) 된 진폭을 출력하고, 그 천이에 이어지는 데이터 신호의 논리가, 천이 후의 논리와 변화가 없을 때 그 강조된 진폭으로부터 진폭을 작게 하여 출력하는 디엠퍼시스 기능을 구비한 출력 버퍼 회로로서, 예를 들어 특허 문헌 1, 2 등을 참조할 수 있다. 이 중 특허 문헌 1 에는 메인 드라이버와, 지연 회로와, 엠퍼시스 드라이버와, 차동회로로 이 루어지는 감산기를 구비한 구성이 개시되어 있다. 또한, 특허 문헌 2 에는 CMOS 인버터에 의한 엠퍼시스 회로로서 엠퍼시스 기능의 필요/불필요를 제어 신호에 기초하여 전환 제어하는 트라이스테이트형 버퍼를 구비한 구성이 개시되어 있다.

도 5 는 종래의 디엠퍼시스 기능을 구비한 출력 버퍼 회로의 구성을 나타내는 도이다. 이하에서는 설명을 위해 특허 문헌 1 에 기재된 구성 (차동회로) 에, 엠퍼시스 기능을 활성화하는 제어 신호로서 ENABLE 신호를 도입한 경우의 구성을 예로 설명한다. 또한, 특허 문헌 1, 2 에는 데이터 신호의 논리가 변화하는 트랜지션비트 (천이비트) 로 출력 신호의 진폭을 강조하는 프리엠퍼시스 기능과, 그 트랜지션비트에 이어지는 비트로 논리가 천이되지 않는 넌트랜지션비트 (비천이비트) 에서는 출력 신호의 진폭을 그 트랜지션비트의 진폭보다 감소시키는 디엠퍼시스 기능을 구비한 출력 버퍼가 개시되어 있지만, 이하에서는 트랜지션비트에서는 전원 전위 (VDD) 로 규정되는 진폭을 출력하고, 트랜지션비트에 이어지는 비트로 논리가 천이되지 않을 때 진폭을 감소시키는 디엠퍼시스 기능을 구비한 출력 버퍼에 대해 설명한다.

도 5 를 참조하면, 출력 버퍼 회로는 데이터 신호를 차동입력하는 차동입력 단자 (INP/INN) 와, 차동입력 단자 (INP/INN) 로부터 입력된 차동신호를 입력하는 메인 데이터용 프리버퍼 (53) 와, 메인 데이터용 프리버퍼 (53) 로부터의 차동출력 (메인 데이터; 57) 을 입력하는 메인 데이터용 메인 버퍼 (51) 와, 차동입력 단자 (INP/INN) 에 입력된 차동신호를 입력하고 지연시켜 차동출력하는 지연 회로 (55) 와, 지연 회로 (55) 로부터의 차동출력 (56) 을 입력하는 디엠퍼시스용 프리버퍼 (54) 와, 디엠퍼시스용 프리버퍼 (54) 로부터의 차동출력 (디엠퍼시스 데이터 ; 58) 을 입력하는 디엠퍼시스용 메인 버퍼 (52) 를 구비하고 있다. 메인 데이터용 메인 버퍼 (51) 의 정전출력 (positive) 과 디엠퍼시스용 메인 버퍼 (52) 의 반전출력 (negative ; ○표시) 은 정전 출력 단자 (OUTP) 에 공통으로 접속되고, 메인 데이터용 메인 버퍼 (51) 의 반전출력 (negative ; ○표시) 과 디엠퍼시스용 메인 버퍼 (52) 의 정전출력 (positive) 은 반전출력 단자 (OUTN) 에 공통으로 접속되어 있다. 디엠퍼시스용 프리버퍼 (54) 와 디엠퍼시스용 메인 버퍼 (52) 는 제어 신호 ENABLE 를 받아 제어 신호 ENABLE 가 활성 상태일 때 활성화되어 동작 상태가 되고, 제어 신호 ENABLE 가 비활성 상태일 때 비활성 상태가 된다.

메인 데이터용 메인 버퍼 (51) 와 디엠퍼시스용 메인 버퍼 (52) 에 의해, 출력 단자 (OUTP/OUTN) 로부터 출력되는 출력 신호의 논리 변화시의 진폭은 강조되어 출력된다.

디엠퍼시스 비설정시에는 제어 신호 ENABLE 는 비활성 상태로 되고, 디엠퍼시스용 메인 버퍼 (52), 디엠퍼시스용 프리버퍼 (54) 를 비활성 상태로 하여, 메인 데이터용 메인 버퍼 (51) 만으로 전송 선로 (OUTP, OUTN 에 접속되는 평형형 전송 선로) 를 구동한다. 이 때문에, 메인 데이터용 메인 버퍼 (51) 는 단체 (單體) 로 전송로를 구동할 수 있는 구동 능력을 가진다.

출력 단자 (OUTP/OUTN) 로부터 출력되는 신호의 논리가 변화한 직후의 1 비트째 신호인 트랜지션비트의 진폭은 디엠퍼시스 설정시와 디엠퍼시스 비설정시에 동일하다.

트랜지션비트 이후의 신호인 넌트랜지션비트의 진폭을 감쇠시킴으로써 파형 강조가 행해진다. 예를 들어 LOW 레벨에서 HIGH 레벨로 천이하는 트랜지션비트로 HIGH 레벨 출력전압 VOH 를 전원 전위 (VDD) 로 한 경우, 이어지는 비트가 HIGH 레벨인 경우 (넌트랜지션비트), 이 신호의 HIGH 레벨 출력전압 VOH 를 전원 전위 (VDD) 보다 낮춘다. HIGH 레벨에서 LOW 레벨로 천이하는 트랜지션비트로 LOW 레벨 출력전압 VOL 를 GND 전위로 한 경우, 이어지는 비트가 LOW 레벨인 경우 (넌트랜지션비트), 이 신호의 LOW 레벨 출력전압 VOL 를 GND 보다 높여 진폭을 감쇠시킨다.

도 6 은 도 5 의 메인 버퍼 (50 ; 메인 데이터용 메인 버퍼 (51) 와 디엠퍼시스용 메인 버퍼 (52)) 의 구성의 일례를 나타내는 도이다. 도 6 에 있어서 도 5 의 버퍼 (51) 가 회로 (20) 에 대응하고, 도 5 의 버퍼 (52) 가 회로 (21) 에 대응한다.

도 6 을 참조하면, 소스가 공통 접속되어 정전류원 I1 (전류값은 가변으로 제어됨) 에 접속되고, 게이트에 도 5 의 메인 데이터 (57) 의 정전신호 (Main data positive) 와 반전신호 (Main data negative) 를 각각 입력하는 N 채널 MOS 트랜지스터 (22,23) 와, 소스가 공통 접속되어 정전류원 I2 (전류값은 가변으로 제어됨) 에 접속되고, 게이트에 도 5 의 엠퍼시스 데이터 (58) 의 정전신호 (Emphasis data positive) 와 반전신호 (Emphasis data negative) 를 각각 입력하는 N 채널 MOS 트랜지스터 (24, 25) 를 구비하며, 트랜지스터 (22) 의 드레인과 트랜지스터 (25) 의 드레인은 공통 접속되어 출력 단자의 반전 단자 (OUTN) 에 접속됨과 함께 저항 (R1) 을 통하여 전원 (VDD) 에 접속되며, 트랜지스터 (23) 의 드레인과 트랜지스터 (24) 의 드레인은 공통 접속되어 출력 단자의 정전단자 (OUTP) 에 접속됨과 함께 저항 (R2) 을 통하여 전원 (VDD) 에 접속된다. N 채널 MOS 트랜지스터 (24, 25) 의 공통 소스와 접지 사이에는 정전류원 (I2) 과 스위치 (SW) 가 직렬 형태로 접속되어 있으며, 엠퍼시스 비설정시에는 제어 신호 ENABLE 가 비활성 상태로 되어 스위치 (SW) 는 오프되고, 회로 (21) 는 비활성화 상태가 된다. 이하, 엠퍼시스 설정시 (제어 신호 ENABLE 가 활성 상태이고 스위치 (SW) 가 온) 의 동작을 설명한다. 이하에서는 HIGH 레벨을 논리 1, LOW 레벨을 논리 0 으로 한다.

메인 데이터 (57) 의 정전신호와 반전신호가 각각 1, 0, 엠퍼시스 데이터 (58) 의 정전신호, 반전신호가 각각 0, 1 일 때 (메인 데이터 (57) 의 정전신호가 0 에서 1 로 변화하는 트랜지션비트), 드레인이 공통 접속된 트랜지스터 (22, 25) 가 온되고 트랜지스터 (23, 24) 는 오프되고, 저항 (R1) 에는 정전류원 (I1 과 I2) 의 전류합 (I) 에 대응하는 전류가 흐른다. OUTN=VDD-(I1+I2)×R1, OUTP=VDD 가 되고, 출력 신호의 진폭은 OUTP-OUTN=(I1+I2)×R1 이 된다.

메인 데이터 (57) 의 정전신호와 반전신호가 각각 1, 0 이고, 엠퍼시스 데이터 (58) 의 정전신호, 반전신호가 각각 1, 0 일 때, 트랜지스터 (22, 24) 가 온되고 트랜지스터 (23, 25) 는 오프되고, 저항 (R1, R2) 에는 I1 과 I2 에 대응하는 전류가 흘러, OUTP 와 OUTN 의 전압차는, OUTN=VDD-R1×I1, OUTP=VDD-R2×I2 로부터, 출력 신호의 진폭은, OUTP-OUTN=R1×I1-R2×I2 가 된다. R1=R2=R 인 경우, 진폭은 OUTP-OUTN=R×(I1-I2) 가 되며, 도 6 의 회로는 감산 회로이다. 그리고 OUTP-OUTN 의 진폭은 트랜지션비트일 때 ((I1+I2)×R1) 보다 좁아져 디엠퍼시스된다.

메인 데이터 (57) 의 정전신호와 반전신호가 각각 0, 1 이고 엠퍼시스 데이터 (58) 의 정전신호, 반전신호가 각각 1, 0 일 때 (메인 데이터 (57) 의 정전신호가 1 에서 0 으로 변화하는 트랜지션비트), 트랜지스터 (23, 24) 가 온되고 트랜지스터 (22, 25) 는 오프되고, 저항 (R2) 에는 정전류원 (I1 과 I2) 의 전류합에 대응하는 전류가 흐른다. OUTP=VDD-(I1+I2)×R2, OUTN=VDD 가 되어, 출력 신호의 진폭은 OUTP-OUTN=-(I1+I2)×R2 가 된다.

메인 데이터 (57) 의 정전신호와 반전신호가 각각 0, 1 이고 엠퍼시스 데이터 (58) 의 정전신호, 반전신호가 각각 0, 1 일 때, 트랜지스터 (23, 25) 가 온되고 트랜지스터 (22, 24) 는 오프되고, 저항 (R1, R2) 에는 I2 와 I1 에 대응하는 전류가 흘러, OUTP 와 OUTN 의 전압차는, OUTN=VDD-R1×I2, OUTP=VDD-R2×I1 로부터, 출력 신호의 진폭은, OUTP-OUTN=R1×I2-R2×I1 이 된다. R1=R2=R 인 경우 OUTP-OUTN=R×(I2-I1) 가 되며, 도 6 의 회로는 감산 회로이다. OUTP-OUTN 의 진폭은 트랜지션비트일 때보다 좁아져 디엠퍼시스되는 것을 알 수 있다.

엠퍼시스 비설정시, 차동회로 (21) 는 비활성 상태로 되어 차동회로 (20) 만 동작한다.

디엠퍼시스 설정시에는 정전류원 (I1, I2) 에 흘려보내는 전류는 디엠퍼시스 레벨에 의해 정해지는 비율의 관계를 가진 전류값이며, 디엠퍼시스 비설정시에는 I1에만 전송 선로를 구동하는 전류가 흐르고 정전류원 (I2) 에는 전류가 흐르지 않는다.

그리고, 디엠퍼시스의 설정, 비설정으로 트랜지션비트의 진폭이 동일해지는 회로 구성으로 하는 경우, 디엠퍼시스 설정시의 정전류원 (I1) 과 정전류원 (I2) 의 전류의 합계와, 디엠퍼시스 비설정시의 정전류원 (I1) 의 전류값이 동일해지도록 제어된다. 예를 들어 디엠퍼시스 비설정시 (회로 (21) 은 비활성) 에는 회로 (20) 의 정전류원 (I1) 이 디엠퍼시스 설정시에서의 정전류원 (I1) 과 정전류원 (I2) 의 합계값 (I) 이 되도록 전류값이 가변 제어된다.

[특허 문헌 1] 일본 공개특허공보 2004-88693호

[특허 문헌 2] 일본 공개특허공보 2002-94365호

출력 버퍼 회로로부터 소진폭의 신호를 출력하는 경우, 통상의 회로 구성을 이용하여 실현하고자 하면, 예를 들어 메인 버퍼 (50) 의 전류원의 전류를 제어하여 가능해진다. 즉, 도 6 의 정전류원 (I1) 의 전류를 작게 하면 된다. 그러나 이대로는 커먼 모드 레벨이 상승한다.

한편, 커먼 모드 레벨을 유지한 상태로 하는 경우 메인 버퍼 (50) 에 대해 커먼 모드 레벨 제어용 회로를 별도로 추가할 필요가 있으며, 레이아웃 면적이 커진다는 과제가 있다.

기존의 출력 버퍼에 진폭 마진 테스트와 동등한 기능을 나중에 추가하는 경우, 외부 핀에 직접 연결되는 곳에 회로가 추가되기 때문에, ESD (Electrostatic Discharge ; 정전 파괴) 나 래치 업 (Latch Up) 등의 신뢰성 평가가 다시 필요해져 설계 기간의 장기화, 개발비 증가로 이어진다.

또한 도 5 를 참조하여 설명한 회로 구성에서는,

(a) 디엠퍼시스 비설정으로, 트랜지션비트의 진폭이 강조되지 않은 신호를 출력하는 경우와,

(b) 디엠퍼시스 설정으로, 트랜지션비트의 진폭이 강조된 신호를 출력하는 경우의 2 종류의 상태밖에 실현할 수 없다.

이 때문에, 디엠퍼시스 특성을 갖지 않는 소진폭의 신호를 출력하기 위해서는, 메인 데이터용 메인 버퍼의 구동 전류를 제어하여 작게 할 수밖에 없다. 그러나, 이와 함께 커먼 모드 레벨이 올라간다.

본원에서 개시되는 발명은, 상기 과제를 해결하기 위해 개략 이하의 구성을 갖는다.

본 발명의 한 양태에 관련된 회로는, 출력해야 할 데이터 신호를 입력하여 상기 데이터 신호의 논리가 변화하는 천이 시점에서는 출력 신호의 진폭을 강조하여 출력하고, 상기 데이터 신호가 상기 천이 후의 논리와 동일한 논리값을 취하는 비천이시에는 상기 출력 신호의 진폭을 감쇠시켜 출력하는 디엠퍼시스 기능을 가진 출력 버퍼 회로가, 입력되는 제어 신호가 진폭 마진 테스트 모드를 나타내고 있을 때, 상기 천이시의 출력 신호의 진폭을 상기 비천이시의 진폭과 동일해지도록 설정하고, 통상 동작시와 비교하여 소진폭의 신호를 출력하도록 제어하는 회로를 구비 하고 있다.

본 발명에 있어서, 상기 출력 버퍼 회로가, 상기 데이터 신호를 입력하여 출력하는 제 1 출력 버퍼와, 출력이 상기 제 1 출력 버퍼와 공통 접속된 제 2 출력 버퍼와, 상기 데이터 신호를 입력하고 소정 시간 지연시켜 출력하는 지연회로를 구비하고, 디엠퍼시스 설정시에 상기 제 2 출력 버퍼의 입력단에는 상기 데이터 신호를 상기 지연 회로로 소정 시간 지연시킨 신호를 공급하고, 상기 진폭 마진 테스트 모드에는 상기 제 2 출력 버퍼의 입력단에 상기 데이터 신호를 입력하도록 전환 제어하는 선택 회로를 구비하고, 상기 제 1 출력 버퍼와 상기 제 2 출력 버퍼는 상기 제 1 버퍼의 출력에서 상기 제 2 버퍼의 출력을 감산한 신호를 상기 출력 신호로서 출력하는 구성으로 되어 있다.

본 발명에 있어서, 디엠퍼시스 비설정시에는 상기 제 2 버퍼는 오프 상태로 되고, 상기 데이터 신호의 논리가 변화하는 천이 시점에서는 상기 출력 신호의 진폭을 강조하여 출력하여, 상기 데이터 신호가 상기 천이 후의 논리와 동일한 논리값을 취하는 비천이시에도 상기 천이 시점과 동일한 진폭의 출력 신호가 출력되는 구성으로 해도 된다.

본 발명의 다른 양태에 관련된 회로는, 데이터 신호를 입력하여 출력 단자로부터 출력하는 데이터용 제 1 출력 버퍼와, 상기 출력 단자에 출력단이 접속된 제 2 출력 버퍼와, 상기 데이터 신호를 입력하고 소정 시간 지연시켜 출력하는 지연회로와, 디엠퍼시스 설정과 디엠퍼시스 비설정을 지시하는 제어 신호를 입력하여, 상기 제어 신호가 디엠퍼시스 비설정을 나타낼 때에는 상기 제 2 출력 버퍼를 비활성 상태로 하고, 상기 제어 신호가 디엠퍼시스 설정을 나타낼 때에는 상기 제 2 출력 버퍼의 입력단에 상기 데이터 신호를 상기 지연 회로로 지연시킨 엠퍼시스 데이터를 입력하여 디엠퍼시스용 버퍼로서 동작시켜, 테스트 제어 신호가 진폭 마진 테스트 모드를 나타낼 때, 상기 데이터 신호를 선택하여 상기 제 2 출력 버퍼의 입력단에 공급하도록 전환 제어하는 선택 회로를 구비하고 있다.

본 발명에 있어서, 상기 데이터 신호는 차동신호로 이루어지고, 상기 제 1 출력 버퍼가, 차동회로로 이루어지는 제 1 프리버퍼와, 상기 제 1 프리버퍼를 받는 차동회로로 이루어지는 제 1 메인 버퍼를 구비하고, 상기 제 2 출력 버퍼가, 차동회로로 이루어지는 제 2 메인 버퍼를 구비하고, 상기 제 1 메인 버퍼의 차동출력쌍의 정전, 반전출력은 상기 제 2 메인 버퍼의 차동출력쌍의 반전, 정전출력과 각각 공통 접속되고, 차동출력 단자쌍의 정전, 반전 단자에 접속되며, 상기 선택 회로에는 상기 데이터 신호의 차동신호와, 상기 데이터 신호를 지연 회로로 지연시킨 차동신호를 입력하고, 상기 제어 신호가 디엠퍼시스 설정을 나타낼 때에는 상기 데이터 신호를 상기 지연 회로로 지연시킨 신호를 상기 제 2 메인 버퍼의 입력단에 차동입력하고, 상기 테스트 제어 신호가 진폭 마진 테스트 모드를 나타낼 때 상기 데이터 신호를 선택하여 상기 제 2 출력 버퍼의 입력단에 공급하는 구성으로 해도 된다.

[발명을 실시하기 위한 최선의 형태]

상기한 본 발명에 대해 더 상세하게 설명하기 위하여 첨부 도면을 참조하면서 설명한다. 본 발명은, 도 1 을 참조하면, 데이터 신호를 입력하여 출력 단 자 (OUTP, OUTN) 로부터 출력하는 데이터용의 제 1 출력 버퍼 (I1) 와, 출력 단자에 출력단이 접속된 제 2 출력 버퍼 (12) 와, 디엠퍼시스 설정과 디엠퍼시스 비설정을 지시하는 제어 신호 ENABLE 를 입력하여, 제어 신호 ENABLE 가 디엠퍼시스 설정을 나타낼 때에는 제 2 출력 버퍼 (12) 의 입력단에 데이터 신호 (19) 를 지연 회로 (15) 로 지연시킨 엠퍼시스 데이터 (16) 를 입력하여 디엠퍼시스용 버퍼로서 동작시키고, 테스트 제어 신호 (TEST) 가 진폭 마진 테스트를 나타낼 때 데이터 신호 (19) 를 선택하여 제 2 출력 버퍼 (12) 의 입력단에 공급하도록 전환 제어하는 선택 회로 (14) 를 구비하고 있다. 진폭 마진 테스트일 때는 통상 동작시와 비교하여 소진폭의 신호를 출력하는 것을 가능하게 한다. 또한 제어 신호 ENABLE 가 디엠퍼시스 비설정을 나타낼 때에는 제 2 출력 버퍼 (12) 는 비활성 상태로 되어 제 1 출력 버퍼 (11) 에서 출력 단자에 접속되는 전송로를 구동한다. 이하 실시예에 입각해서 설명한다.

도 1 은 본 발명의 일 실시예의 구성을 나타내는 도이다. 도 1 에 나타내는 바와 같이, 본 실시예의 출력 버퍼 회로는 데이터 신호를 차동입력하는 1쌍의 차동입력 단자 (INP/INN) 와, 차동입력 단자 (INP/INN) 로부터 입력된 데이터 신호 (19) 를 차동으로 입력하는 차동회로로 이루어지는 메인 데이터용 프리버퍼 (13) 와, 메인 데이터용 프리버퍼 (13) 의 차동출력 (메인 데이터 ; 17) 을 차동으로 입력하는 차동회로로 이루어지는 메인 데이터용 메인 버퍼 (11) 와, 차동입력 단자 (INP/INN) 로부터 입력된 데이터 신호 (11) 를 차동으로 입력하여 소정 지연 시간 지연시켜 차동으로 출력하는 지연 회로 (15) 와, 지연 회로 (15) 의 차동출력 (16) 과, 차동의 데이터 신호 (19) 를 입력하고, 테스트 제어 신호 (TEST) 에 의해, 진폭 테스트 모드시에는 차동의 데이터 신호 (11) 를 선택하고, 그 외일 때 (디엠퍼시스 설정시 등) 는 지연 회로 (15) 의 차동출력 (16) 의 출력을 선택하여 출력하는 선택 회로 (14) 와, 선택 회로 (14) 로부터의 차동출력 (18) 을 차동으로 입력하는 차동회로로 이루어지는 디엠퍼시스용 메인 버퍼 (12) 를 구비하고 있다.

메인 데이터용 메인 버퍼 (11) 의 차동출력의 정전출력과 디엠퍼시스용 메인 버퍼 (12) 의 차동출력의 반전출력은 공통 접속되어 차동출력 단자쌍의 정전단자 (OUTP) 에 접속되며, 메인 데이터용 메인 버퍼 (11) 의 차동출력의 반전출력과 디엠퍼시스용 메인 버퍼 (12) 의 차동출력의 정전출력은 공통 접속되어 차동출력 단자쌍의 반전단자 (OUTN) 에 접속되며, 메인 데이터용 메인 버퍼 (11) 의 출력으로부터 디엠퍼시스용 메인 버퍼 (12) 의 출력을 감산하는 감산기를 구성하고 있다.

메인 데이터용 메인 버퍼 (11) 와 디엠퍼시스용 메인 버퍼 (12) 에 의해, 출력 (OUTP/OUTN) 하는 신호의 논리 변화시의 진폭을 넓혀 신호를 강조하여 출력한다.

디엠퍼시스 설정시에는 제어 신호 ENABLE 가 활성화되어 트랜지션비트 이후의 신호인 넌트랜지션비트의 진폭을 감쇠시켜 파형이 강조된다. 디엠퍼시스 설정시에는 지연 회로 (15) 로 지연시킨 데이터 신호 (16) 가 선택 회로 (11) 로 선택되어, 디엠퍼시스 데이터 (18) 로서 디엠퍼시스용 메인 버퍼 (12) 에 공급되고, 메인 데이터용 메인 버퍼 (11) 의 차동출력으로부터 디엠퍼시스 데이터 (18 ; 1 비트전 신호) 를 디엠퍼시스용 메인버퍼 (12) 로 차동증폭한 신호의 감산이 이루어 져, 도 5, 도 6 을 참조하여 설명한 종래의 회로와 동일한 원리에 의해 트랜지션비트의 진폭은 강조된다. 트랜지션비트에 이어지는 비트가 트랜지션비트의 논리값과 동일한 넌트랜지션비트에서는, 출력 신호의 진폭 (VOH2-VOL2) 은 트랜지션비트의 진폭 (VOH1-VOL1) 으로부터 감쇠된다.

즉 회로 (10) 는, 디엠퍼시스 설정시에는 차동입력 단자 (INP/INN) 에 입력된 데이터 신호 (19) 의 메인 데이터용 프리버퍼 (13) 를 경유한 신호 (17) 와, 차동입력 단자 (INP/INN) 에 입력된 데이터 신호 (19) 를 지연 회로 (15) 로 지연시킨 데이터 신호 (16 ; 디엠퍼시스 데이터) 의 2개의 신호를 감산하여, 신호의 논리 변화시의 진폭이 강조된 신호를 출력한다.

디엠퍼시스 비설정시에는, 제어 신호 ENABLE 에 의해 디엠퍼시스용 메인 버퍼 (12) 를 디스에이블 상태 (비활성 상태) 로 하고, 메인 데이터용 메인 버퍼 (11) 단체로 차동출력 단자 (OUTP/OUTN) 에 접속되는 전송 선로를 구동한다.

본 실시예에서는, 메인 버퍼 회로 (10) 로부터 출력 (OUTP/OUTN) 하는 신호의 논리가 변화한 직후의 1 비트째 신호인 트랜지션비트의 진폭 (VOH1-VOL1) 은 디엠퍼시스 설정시와 디엠퍼시스 비설정시에 동일하다. 디엠퍼시스 비설정시에는 메인 데이터용 메인 버퍼 (11) 의 전류 구동 능력이 디엠퍼시스 설정시보다 커지도록 제어된다.

그리고, 진폭 마진 테스트 설정시 (제어 신호 TEST 가 활성화시) 에는 테스트 제어 신호 TEST 에 의해 선택 회로 (14) 가 데이터 신호 (19) 를 선택하여, 디엠퍼시스용 메인 버퍼 (12) 에 공급한다. 메인 데이터용 메인 버퍼 (11) 는 데 이터 신호 (19) 를 메인 데이터용 프리버퍼 (13) 로 차동증폭한 신호가 공급된다. 회로 (10) 는 메인 데이터용 프리버퍼 (13) 로부터 입력되는 신호 (17) 와 동일 논리인, 셀렉터 (14) 에서 입력되는 신호 (18) 의 2개의 신호를 감산하여, 메인 버퍼 (11) 와 메인 버퍼 (12) 각각이 구동하는 전류의 차분 (I1-I2, 단 I1>I2 ; I1, I2 는 도 6 의 전류원 I1, I2) 으로 정해지는 진폭의 신호를 출력한다. 그 진폭은 디엠퍼시스 설정시의 넌트랜지션비트의 진폭과 동일하다.

메인 버퍼 회로 (10) 를 차동출력 버퍼로 구성하는 경우, 도 6 에 나타낸 회로 구성을 이용할 수 있다. 메인 데이터용 메인버퍼 (11) 및 디엠퍼시스용 메인 버퍼 (12) 의 구성예로서 회로 (20) 및 회로 (21) 로 구성되는 회로 (26) 가 있다. 도 1 및 도 6 을 참조하여 메인 버퍼 회로 (10) 의 구성을 설명한다.

도 6 을 참조하면, 본 실시예에 있어서 소스가 공통 접속되어 정전류원 (I1 ; 전류값은 가변으로 제어됨) 에 접속되고, 게이트에 도 1 의 메인 데이터 (17) 의 정전신호 (Main data positive) 와 반전신호 (Main data negative) 를 입력하는 N 채널 MOS 트랜지스터 (22, 23) 와, 소스가 공통 접속되어 정전류원 (I2 ; 전류값은 가변으로 제어됨) 에 접속되고, 게이트에 도 1 의 디엠퍼시스 데이터 (18) 의 정전신호 (Emphasis data positive) 와 반전신호 (Emphasis data negative) 를 입력하는 N 채널 MOS 트랜지스터 (24, 25) 를 구비하며, 트랜지스터 (22) 의 드레인과 트랜지스터 (25) 의 드레인은 공통 접속되어 반전 단자 (OUTN) 에 접속됨과 함께, 저항 (R1) 을 통하여 전원 (VDD) 에 접속되며, 트랜지스터 (23) 의 드레인과 트랜지스터 (24) 의 드레인은 공통 접속되어 정전단자 (OUTP) 에 접속 됨과 함께, 저항 (R2) 을 통하여 전원 (VDD) 에 접속된다. N 채널 MOS 트랜지스터 (24 ,25) 의 공통 소스와 접지 사이에는 정전류원 (I2) 과 스위치 (SW) 가 직렬 형태로 접속되어 있으며, 엠퍼시스 비설정시 제어 신호 ENABLE 가 비활성 상태이며 스위치 (SW) 는 오프된다.

도 6 을 참조하면, 본 실시예에서 디엠퍼시스 설정시에는 정전류원 (I1, I2) 에 각각 흘려보내는 전류는 디엠퍼시스 레벨에 의해 정해지는 비율의 관계에 있는 전류값이다.

디엠퍼시스 비설정시에는 정전류원 (I1) 에만 전송 선로를 구동하는 전류가 흐르고, 정전류원 (I2) 에는 전류가 흐르지 않는다.

디엠퍼시스 설정시의 정전류원 (I1) 과 정전류원 (I2) 의 합계 전류값과 디엠퍼시스 설정, 비설정시의 정전류원 (I1) 의 전류값은 동일해지도록 가변 제어되고, 디엠퍼시스 설정과 디엠퍼시스 비설정에서 트랜지션비트의 진폭이 동일해지도록 제어된다.

다음에, 디엠퍼시스 설정시에 각 메인 버퍼 (11, 12) 에 흘려보내는 전류의 비율을 구체적으로 계산한다.

디엠퍼시스 비설정시에 전송 선로를 구동하기 위해 필요한 전류값 (구동 능력) 을 A, 정전류원 (I1) 의 정상 전류를 B, 정전류원 (I2) 의 정상 전류를 C, 필요한 엠퍼시스 레벨을 D[dB] 로 하면,

A=B (1)

D=20*log[(B-C)/(B+C)] (B>C) (2)

의 관계가 성립된다.

도 2 내지 도 4 는 디엠퍼시스 설정시, 디엠퍼시스 비설정시, 진폭 마진 테스트 설정시에서의, 메인 버퍼 (11) 와 메인 버퍼 (12) 에 입력되는 신호의 논리와, 그 버퍼에서 출력되는 신호의 논리, 진폭의 관계를 나타낸다 (간단히 정전신호만 나타냄).

도 2 를 참조하면, 디엠퍼시스 설정시에는 신호 D1 는 메인 버퍼 (11) 에 입력되는 신호이며, 신호 D2 는 지연 회로 (15) 에 의해 신호 D1 에 대해 delay 만큼 지연이 더해진 신호로 메인 버퍼 (12) 에 입력되는 신호이며, 회로 (10) 에서 D1 와 D2 가 감산되어, D3 에 나타내는 바와 같이 신호의 논리의 변화시의 진폭이 강조된 출력 신호가 된다. 출력 신호가 LOW 레벨에서 HIGH 레벨로 천이할 때의 HIGH 레벨 출력전압은 VOH1, 넌트랜지션비트의 HIGH 레벨 출력전압은 VOH2 (VOH2<VOH1), 출력 신호가 HIGH 레벨에서 LOW 레벨로 천이할 때의 LOW 레벨 출력전압은 VOL1, 넌트랜지션비트의 LOW 레벨 출력전압은 VOL2 (VOL2>VOL1) 이 된다.

도 3 을 참조하면, 디엠퍼시스 비설정시에는 신호 D1 가 메인 버퍼 (11) 에 입력되는 신호이며, 신호 D4 는 메인 버퍼 (12) 의 출력을 하이임피던스 상태로 하는 논리 신호이다. 메인 버퍼 회로 (10) 에서 출력되는 신호 D5 의 논리는 메인 버퍼 (11) 에 입력되는 신호 D1 의 논리에 의해서만 정해진다. HIGH 레벨 출력전압은 천이, 비천이시에 관계없이 항상 VOH1 이며, LOW 레벨 출력전압은 천이, 비천이시에 관계없이 항상 VOL1 이다.

도 4 를 참조하면, 진폭 마진 테스트 설정시에는 신호 D1 가 메인버퍼 (11) 에 입력되는 신호이고, D6 은 D1 과 타이밍이 맞춰져 동일한 논리를 가진 신호로서 메인 버퍼 (12) 에 입력되는 신호이며, 회로 (10) 에서 감산되기 위해 각각의 메인 버퍼가 구동하는 전류의 차에서 정해지는 진폭의 신호를 출력하여, D7 에 나타내는 바와 같이 신호의 논리 변화시에 파형 강조되지 않은 신호가 된다. 디엠퍼시스 설정시와 진폭 마진 테스트 설정시의 넌트랜지션비트의 진폭은 동일하고, 트랜지션비트의 진폭이 다르다. HIGH 레벨 출력전압은 천이, 비천이시에 관계없이 항상 VOH2 이며, LOW 레벨 출력전압은 천이, 비천이시에 관계없이 항상 VOL2 이다.

이와 같이 본 실시예에 의하면, 디엠퍼시스 기능을 가진 출력 버퍼에 있어서, 제어 신호에 기초하여 진폭 마진 테스트 설정시에는 트랜지션비트의 진폭이 트랜지션비트 이후의 신호인 넌트랜지션비트의 진폭과 동일해져, 통상 동작시와 비교하여 소진폭의 신호를 출력하는 것을 가능하게 한다.

또 본 실시예에 의하면, 메인 버퍼를 변경하는 일 없이 입력 버퍼에서의 수신 신호의 진폭 마진 확인 테스트 기능을 용이하게 추가할 수 있다.

디엠퍼시스 기능을 실현하기 위해 설치되어 있는 감산을 하는 회로 (10) 를 효과적으로 활용하여, 디엠퍼시스용 메인 버퍼에, 메인 데이터용 메인 버퍼에 입력하는 신호와 동일한 타이밍으로 동일한 논리의 신호를 입력할 수 있는 구조로 함으로써, 디엠퍼시스 설정시의 넌트랜지션비트와 동일한 진폭으로 파형 강조를 하지 않은 신호를 송출할 수 있게 하고 있다.

그리고 본 실시예에 의하면, 출력 신호의 커먼 모드 레벨을 올리는 일 없이 차동진폭을 작게 하여 출력할 수 있다. 이에 의해, 테스트 공정에서 진폭 마진 테스트의 측정 정밀도를 향상시킬 수 있다.

또한, 진폭 마진 테스트 기능을 구비한 본 실시예의 출력 버퍼 회로는 반도체 장치에 장착하는 것이 적합하며, 테스트의 용이화, 정밀도 향상에 공헌한다. 본 실시예의 출력 버퍼 회로를 시리얼화 회로에 구비한 Ser/Des 시리얼 인터페이스의 테스트 공정에 있어서, 출력 버퍼 회로에서 출력된 신호 (소진폭의 신호) 를 자체 채널 입력 버퍼에 다시 공급하여 루프백 방식으로 입력 버퍼의 진폭 마진 테스트를 해도 되고, 다른 채널의 입력 버퍼에 다시 공급하여 그 다른 채널의 입력 버퍼의 진폭 마진 테스트를 해도 되며, 또는 진폭 마진 테스트 기능이 바르게 동작하는지 검증하기 위해서는 출력 버퍼 회로로부터의 소진폭 신호를 LSI 테스터에 입력하여 그 레벨이 원하는 레벨인지 검증해도 된다.

본 발명은 시리얼화/디시리얼화 (Ser/Des) 인터페이스의 시리얼화 회로 (송신 시리얼 데이터를 전송로에 출력) 의 출력 버퍼 등에 이용하면 적합하다. 이상 본 발명을 상기 실시예에 입각하여 설명하였지만 본 발명은 상기 실시예의 구성에만 제한되는 것은 아니며, 본 발명의 범위 내에서 당업자가 할 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.

본 발명에 의하면, 디엠퍼시스 (또는 프리엠퍼시스) 기능을 가진 출력 버퍼에 있어서, 출력 신호의 논리가 변화한 직후의 1 비트째 신호인 트랜지션비트의 진폭이 트랜지션비트 이후의 신호인 넌트랜지션비트의 진폭과 동일해져, 통상 동작시와 비교하여 소진폭의 신호를 출력하는 것을 가능하게 한다.

또한 본 발명에 의하면, 신호의 논리 변화점을 강조하고 있지 않는 소진폭의 신호를 출력함으로써 전송 선로를 경유하여 접속되는 입력 버퍼에서의 수신 신호의 진폭 마진 확인용 테스트 기능을 용이하게 추가할 수 있다.

본 발명에 의하면, 테스트 모드에서의 출력 신호의 커먼 모드 레벨은 통상 동작 모드와 차이는 없고, 수신측에서는 수신 신호의 진폭 마진의 확인이 가능해진다.

그리고 본 발명에 의하면, 통상 동작 모드에 영향을 주지 않고 메인 버퍼의 회로를 바꾸는 일 없이 간단한 구성에 의해 진폭 마진 테스트 모드를 탑재하는 것을 가능하게 한다.

Claims (7)

1. 출력할 데이터 신호를 입력하여 상기 데이터 신호의 논리가 변화하는 천이 시점에서는 출력 신호의 진폭을 강조하고, 상기 천이 이후 상기 데이터 신호가 상기 천이 직후의 논리와 동일한 논리값을 취하는 비천이시에는 상기 출력 신호의 진폭을 감쇠시키는 디엠퍼시스 기능을 갖는 출력 버퍼 회로로서,

   입력되는 제어 신호가 진폭 마진 테스트 모드를 나타내고 있을 때, 상기 천이시의 출력 신호의 진폭을 상기 비천이시의 진폭과 동일해지도록 설정하고, 통상 동작시와 비교하여 소진폭의 신호를 출력하도록 제어하는 회로를 구비하는 것을 특징으로 하는 출력 버퍼 회로.
2. 제 1 항에 있어서,

   상기 출력 버퍼 회로가, 상기 데이터 신호를 입력하여 출력하는 제 1 출력 버퍼;

   출력이 상기 제 1 출력 버퍼의 출력과 공통 접속된 제 2 출력 버퍼; 및

   상기 데이터 신호를 입력하고 소정 시간 지연시켜 출력하는 지연회로를 구비하고,

   디엠퍼시스 설정시에 상기 제 2 출력 버퍼의 입력단에는 상기 데이터 신호를 상기 지연 회로로 지연시킨 신호를 공급하고, 상기 진폭 마진 테스트 모드시에는 상기 제 2 출력 버퍼의 입력단에 상기 데이터 신호를 입력하도록 전환 제어하는 선 택 회로를 구비하고,

   상기 제 1 출력 버퍼와 상기 제 2 출력 버퍼는, 상기 제 1 버퍼의 출력에서 상기 제 2 버퍼의 출력을 감산한 신호를 상기 출력 신호로서 출력하는 구성으로 이루어지는 것을 특징으로 하는 출력 버퍼 회로.
3. 제 2 항에 있어서,

   디엠퍼시스 비설정시에는 상기 제 2 버퍼는 오프 상태로 되고, 상기 데이터 신호의 논리가 변화하는 천이 시점에서는 상기 출력 신호의 진폭을 강조하여 출력하고, 상기 데이터 신호가 상기 천이 후의 논리와 동일한 논리값을 취하는 비천이시에도 상기 천이 시점과 동일한 진폭의 출력 신호가 출력되는 것을 특징으로 하는 출력 버퍼 회로.
4. 데이터 신호를 입력하여 출력 단자로부터 출력하는 데이터용 제 1 출력 버퍼;

   상기 출력 단자에 출력단이 접속된 제 2 출력 버퍼;

   상기 데이터 신호를 입력하여 소정 시간 지연시켜 출력하는 지연회로;

   디엠퍼시스 설정과 디엠퍼시스 비설정을 지시하는 제어 신호를 입력하고, 상기 제어 신호가 디엠퍼시스 비설정을 나타낼 때에는 상기 제 2 출력 버퍼를 비활성 상태로 하고,

   상기 제어 신호가 디엠퍼시스 설정을 나타낼 때에는 상기 제 2 출력 버퍼의 입력단에 상기 데이터 신호를 상기 지연 회로로 지연시킨 엠퍼시스 데이터를 입력하여 디엠퍼시스용 버퍼로서 동작시키고,

   입력되는 테스트 제어 신호가 진폭 마진 테스트 모드를 나타낼 때, 상기 데이터 신호를 선택하여 상기 제 2 출력 버퍼의 입력단에 공급하도록 전환 제어하는 선택 회로를 구비하는 것을 특징으로 하는 출력 버퍼 회로.
5. 제 4 항에 있어서,

   상기 데이터 신호는 차동신호로 이루어지고,

   상기 제 1 출력 버퍼가, 차동회로로 이루어지는 제 1 프리버퍼 및 상기 제 1 프리버퍼를 받는 차동회로로 이루어지는 제 1 메인 버퍼를 구비하고,

   상기 제 2 출력 버퍼가, 차동회로로 이루어지는 제 2 메인 버퍼를 구비하고,

   상기 제 1 메인 버퍼의 차동출력쌍의 정전, 반전출력은 상기 제 2 메인 버퍼의 차동출력쌍의 반전, 정전출력과 각각 공통 접속되고, 공통 접속점은 차동출력 단자쌍의 정전, 반전 단자에 각각 접속되며,

   상기 선택 회로에는 상기 데이터 신호의 차동신호와, 상기 데이터 신호를 지연 회로로 지연시킨 차동신호를 입력하고, 상기 제어 신호가 디엠퍼시스 설정을 나타낼 때에는 상기 데이터 신호를 상기 지연 회로로 지연시킨 신호를 상기 제 2 메인 버퍼의 입력단에 차동으로 공급하고,

   상기 테스트 제어 신호가 진폭 마진 테스트 모드를 나타낼 때, 상기 데이터 신호를 선택하여 상기 제 2 출력 버퍼의 입력단에 차동으로 공급하는 것을 특징으 로 하는 출력 버퍼 회로.
6. 제 1 항에 기재된 출력 버퍼 회로를 구비한 반도체 장치.
7. 제 1 항에 기재된 출력 버퍼 회로를 송신계에 구비하고, 상기 출력 버퍼 회로에서 출력되는 신호를 수신하는 수신계의 진폭 마진 테스트 기능을 구비한 인터페이스 회로.

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