JPH05344026A - プリエンファシス回路 - Google Patents
プリエンファシス回路Info
- Publication number
- JPH05344026A JPH05344026A JP14520692A JP14520692A JPH05344026A JP H05344026 A JPH05344026 A JP H05344026A JP 14520692 A JP14520692 A JP 14520692A JP 14520692 A JP14520692 A JP 14520692A JP H05344026 A JPH05344026 A JP H05344026A
- Authority
- JP
- Japan
- Prior art keywords
- input
- emphasis
- circuit
- capacitor
- characteristic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
Abstract
(57)【要約】
【目的】 プリエンファシス特性を得るために、入力信
号の周波数およびプリエンファシスの特性の時定数にか
かわらず入力インピーダンスを一定の値に保つこと。 【構成】 入力端１の入力信号は抵抗器２を通して演算
増幅器６の反転入力に加えられる。演算増幅器６の出力
は抵抗器３，４およびコンデンサ５により形成される低
域フィルター特性をもつ負帰還回路を介して反転入力に
加えられるとともに、出力端７から出力される。入力イ
ンピーダンスは抵抗器２のみによって決定され入力信号
の周波数によらず一定にすることができる。プリエンフ
ァシス特性の時定数は抵抗器３，４およびコンデンサ５
の容量のみで決定され、入力インピーダンスをプリエン
ファシス特性の時定数によらず一定にすることができ
る。
号の周波数およびプリエンファシスの特性の時定数にか
かわらず入力インピーダンスを一定の値に保つこと。 【構成】 入力端１の入力信号は抵抗器２を通して演算
増幅器６の反転入力に加えられる。演算増幅器６の出力
は抵抗器３，４およびコンデンサ５により形成される低
域フィルター特性をもつ負帰還回路を介して反転入力に
加えられるとともに、出力端７から出力される。入力イ
ンピーダンスは抵抗器２のみによって決定され入力信号
の周波数によらず一定にすることができる。プリエンフ
ァシス特性の時定数は抵抗器３，４およびコンデンサ５
の容量のみで決定され、入力インピーダンスをプリエン
ファシス特性の時定数によらず一定にすることができ
る。
Description
【０００１】
【産業上の利用分野】本発明は、変調装置，録音装置，
録画装置等に利用するプリエンファシス回路に関するも
のである。
録画装置等に利用するプリエンファシス回路に関するも
のである。
【０００２】
【従来の技術】図２は従来のプリエンファシス回路の一
例である。図２において、入力端８に加えられた入力信
号は、並列に接続されたコンデンサ９と抵抗器10によっ
て形成される高域フィルタを通過して、抵抗器11による
負帰還回路を備えた演算増幅器12による反転増幅回路に
より増幅され、出力端13から出力される。次に、上記従
来例の動作を説明する。図２において、コンデンサ９の
容量をＣ2ファラド、抵抗器10，抵抗器11の抵抗値をそ
れぞれＲ4オーム，Ｒ6オームとし、演算増幅器12は理想
的な動作をするものとする。このとき、入力信号として
電圧Ｖ3の信号を入力端８に入力すると、出力端13に現
れる出力信号の電圧Ｖ4は数１の式により表される。
例である。図２において、入力端８に加えられた入力信
号は、並列に接続されたコンデンサ９と抵抗器10によっ
て形成される高域フィルタを通過して、抵抗器11による
負帰還回路を備えた演算増幅器12による反転増幅回路に
より増幅され、出力端13から出力される。次に、上記従
来例の動作を説明する。図２において、コンデンサ９の
容量をＣ2ファラド、抵抗器10，抵抗器11の抵抗値をそ
れぞれＲ4オーム，Ｒ6オームとし、演算増幅器12は理想
的な動作をするものとする。このとき、入力信号として
電圧Ｖ3の信号を入力端８に入力すると、出力端13に現
れる出力信号の電圧Ｖ4は数１の式により表される。
【０００３】
【数１】
【０００４】数１の式に見られるとおり、上記従来の回
路においても入力電圧Ｖ3が一定ならば、出力電圧Ｖ4は
周波数が高くなるほど大きくなり、プリエンファシスの
効果が得られる。
路においても入力電圧Ｖ3が一定ならば、出力電圧Ｖ4は
周波数が高くなるほど大きくなり、プリエンファシスの
効果が得られる。
【０００５】
【発明が解決しようとする課題】しかしながら、上記従
来のプリエンファシス回路の入力インピーダンスＺ
2は、コンデンサ９の容量と抵抗器10の値により決定さ
れ、数２の式で表示される。
来のプリエンファシス回路の入力インピーダンスＺ
2は、コンデンサ９の容量と抵抗器10の値により決定さ
れ、数２の式で表示される。
【０００６】
【数２】
【０００７】ただし、ωは入力電圧Ｖ3の角周波数 数２の式に示されるとおり、上記従来のプリエンファシ
ス回路の入力インピーダンスは周波数が高くなるにつれ
て小さくなってしまい、一定ではない。また、上記従来
の回路のプリエンファシス特性の時定数はコンデンサ９
の容量と抵抗器10の抵抗値により決定されるため、この
時定数を変更するためには、コンデンサ９の容量または
抵抗器10の抵抗値を変更する必要がある。この場合にお
いても、数２の式に示されるとおり入力インピーダンス
は変化してしまう。本発明はこのような従来の問題を解
決するものであり、入力インピーダンスを入力信号を周
波数の変化に対して一定に保ち、加えて、プリエンファ
シス特性の時定数を変化させた場合にも入力インピーダ
ンスを一定の値に保つことができる優れたプリエンファ
シス回路を提供することを目的とするものである。
ス回路の入力インピーダンスは周波数が高くなるにつれ
て小さくなってしまい、一定ではない。また、上記従来
の回路のプリエンファシス特性の時定数はコンデンサ９
の容量と抵抗器10の抵抗値により決定されるため、この
時定数を変更するためには、コンデンサ９の容量または
抵抗器10の抵抗値を変更する必要がある。この場合にお
いても、数２の式に示されるとおり入力インピーダンス
は変化してしまう。本発明はこのような従来の問題を解
決するものであり、入力インピーダンスを入力信号を周
波数の変化に対して一定に保ち、加えて、プリエンファ
シス特性の時定数を変化させた場合にも入力インピーダ
ンスを一定の値に保つことができる優れたプリエンファ
シス回路を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】本発明は上記目的を達成
するために、増幅器の負帰還回路に低域フィルター特性
を持たせ、プリエンファシス回路として動作するように
したものである。
するために、増幅器の負帰還回路に低域フィルター特性
を持たせ、プリエンファシス回路として動作するように
したものである。
【０００９】
【作用】したがって本発明によれば、プリエンファシス
特性を上記負帰還回路の低域フィルター特性により実現
するため、入力インピーダンスを入力信号の周波数およ
びプリエンファシス特性の時定数によらず一定に保つこ
とができる。
特性を上記負帰還回路の低域フィルター特性により実現
するため、入力インピーダンスを入力信号の周波数およ
びプリエンファシス特性の時定数によらず一定に保つこ
とができる。
【００１０】
【実施例】図１は本発明の一実施例におけるプリエンフ
ァシス回路を示すものである。図１において、入力端１
に加えられた入力信号は、抵抗器２を通過して演算増幅
器６の反転入力を加えられる。上記演算増幅器６の出力
は抵抗器３，抵抗器４およびコンデンサ５によって形成
される低域フィルター特性を持つ負帰還回路を介して反
転入力に加えられるとともに、出力端７から出力され
る。つぎに、上記実施例の動作を説明する。図１におい
て、コンデンサ５の容量をＣ1ファラド、抵抗器２，
３，４の抵抗値をそれぞれＲ1，Ｒ2，Ｒ3オームとし、
演算増幅器６は理想的な動作をするものとする。このと
き、入力信号として電圧Ｖ1の信号を入力端１に入力す
ると、出力端７に現れる出力信号の電圧Ｖ2は数３の式
により表される。
ァシス回路を示すものである。図１において、入力端１
に加えられた入力信号は、抵抗器２を通過して演算増幅
器６の反転入力を加えられる。上記演算増幅器６の出力
は抵抗器３，抵抗器４およびコンデンサ５によって形成
される低域フィルター特性を持つ負帰還回路を介して反
転入力に加えられるとともに、出力端７から出力され
る。つぎに、上記実施例の動作を説明する。図１におい
て、コンデンサ５の容量をＣ1ファラド、抵抗器２，
３，４の抵抗値をそれぞれＲ1，Ｒ2，Ｒ3オームとし、
演算増幅器６は理想的な動作をするものとする。このと
き、入力信号として電圧Ｖ1の信号を入力端１に入力す
ると、出力端７に現れる出力信号の電圧Ｖ2は数３の式
により表される。
【００１１】
【数３】
【００１２】数３の式に見られるとおり、上記実施例の
プリエンファシス回路において、入力電圧Ｖ1が一定な
らば、出力電圧Ｖ2は周波数が高くなるほど大きくな
り、プリエンファシスの効果が得られる。上記実施例の
回路の入力インピーダンスＺ1は、抵抗器２の抵抗値Ｒ1
オームに等しい。このため、入力信号の周波数にかかわ
らず入力インピーダンスを一定とすることができるとい
う効果を有する。一方、上記実施例の回路のプリエンフ
ァシス特性の時定数は、コンデンサ５の容量と、上記抵
抗器３，抵抗器４の並列接続抵抗値により決定され、上
記抵抗器２の抵抗値には無関係である。したがって、時
定数を変更した場合にも入力インピーダンスを一定の値
に保つことができるという効果をも有する。
プリエンファシス回路において、入力電圧Ｖ1が一定な
らば、出力電圧Ｖ2は周波数が高くなるほど大きくな
り、プリエンファシスの効果が得られる。上記実施例の
回路の入力インピーダンスＺ1は、抵抗器２の抵抗値Ｒ1
オームに等しい。このため、入力信号の周波数にかかわ
らず入力インピーダンスを一定とすることができるとい
う効果を有する。一方、上記実施例の回路のプリエンフ
ァシス特性の時定数は、コンデンサ５の容量と、上記抵
抗器３，抵抗器４の並列接続抵抗値により決定され、上
記抵抗器２の抵抗値には無関係である。したがって、時
定数を変更した場合にも入力インピーダンスを一定の値
に保つことができるという効果をも有する。
【００１３】
【発明の効果】本発明は上記実施例からも明らかなよう
に、増幅器の負帰還回路として、周波数が高くなるにつ
れて帰還量の小さくなる回路を用いたものであり、入力
信号の周波数およびプリエンファシス特性の時定数にか
かわらず入力インピーダンスを一定の値に保つことがで
きるという効果を有する。
に、増幅器の負帰還回路として、周波数が高くなるにつ
れて帰還量の小さくなる回路を用いたものであり、入力
信号の周波数およびプリエンファシス特性の時定数にか
かわらず入力インピーダンスを一定の値に保つことがで
きるという効果を有する。
【図１】本発明の一実施例におけるプリエンファシス回
路の回路図である。
路の回路図である。
【図２】従来のプリエンファシス回路の回路図である。
１，８…入力端、 ２，３，４，10，11…抵抗器、
５，９…コンデンサ、 ６，12…演算増幅器、 ７，13
…出力端。
５，９…コンデンサ、 ６，12…演算増幅器、 ７，13
…出力端。
Claims (2)
- 【請求項１】 周波数が高くなるにつれて帰還量の小さ
くなる負帰還回路を備えた増幅回路を用いたプリエンフ
ァシス回路。 - 【請求項２】 増幅素子として演算増幅器を用い、負帰
還回路として前記演算増幅器の出力が、直列に接続され
た少なくとも２つの抵抗器を通じて前記演算増幅器の反
転入力に接続され、前記少なくとも２つの抵抗器間の接
続点からコンデンサを通じてアースに接続されて構成し
てなる請求項１記載のプリエンファシス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14520692A JPH05344026A (ja) | 1992-06-05 | 1992-06-05 | プリエンファシス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14520692A JPH05344026A (ja) | 1992-06-05 | 1992-06-05 | プリエンファシス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05344026A true JPH05344026A (ja) | 1993-12-24 |
Family
ID=15379855
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14520692A Pending JPH05344026A (ja) | 1992-06-05 | 1992-06-05 | プリエンファシス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05344026A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020046076A (ko) * | 2000-12-12 | 2002-06-20 | 채문식 | 고속 Ｉ/Ｏ Ｄｒｉｖｅｒ를 위한 ｐｒｅ-ｅｍｐｈａｓｉｓ신호 발생기 회로 |
| US6674313B2 (en) | 2000-09-14 | 2004-01-06 | Nec Electronics Corporation | Output buffer circuit |
-
1992
- 1992-06-05 JP JP14520692A patent/JPH05344026A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6674313B2 (en) | 2000-09-14 | 2004-01-06 | Nec Electronics Corporation | Output buffer circuit |
| KR20020046076A (ko) * | 2000-12-12 | 2002-06-20 | 채문식 | 고속 Ｉ/Ｏ Ｄｒｉｖｅｒ를 위한 ｐｒｅ-ｅｍｐｈａｓｉｓ신호 발생기 회로 |
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