JP2000277689A - 半導体装置及びその製造方法 - Google Patents
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Abstract
を高い信頼性と高機能で実現できる半導体装置及びその
製造方法を提供する。 【解決手段】 本発明に係る半導体装置の製造方法は、
LSIが形成された半導体デバイスウェハを準備し、前
記半導体デバイスウェハを裏面から加工することによ
り、該半導体デバイスウェハの厚さを200μm以下に
し、前記半導体デバイスウェハに貫通孔を形成し、前記
貫通孔の内に配線プラグ23を形成し、前記半導体デバ
イスウェハをダイシングすることにより、配線プラグ2
3を備えた半導体チップ7に分割し、プリント配線基板
25上に、配線プラグ23と接続するバンプ10を介し
て複数の半導体チップ7を実装するものである。
Description
適用される半導体装置及びその製造方法に関する。特に
は、電子機器の超薄型軽量化を実現するための半導体デ
バイスウェハ及びそれを3次元に実装した構造を有する
半導体装置及びその製造方法に関する。
ためには、半導体デバイス部品の実装密度を如何に向上
させるかが重要なポイントとなる。半導体ICに関して
も、従来のパッケージ実装の代替として、フリップチッ
プ実装等プリント配線基板にLSIチップを直接マウン
トする様な高密度実装技術の開発が世の中で盛んに行わ
れている。
て、半導体ICのAl電極パッド上にはんだボールバン
プを形成して実装する方法がある。このはんだバンプを
所定の電極上に形成する方法としては、電解メッキを用
いる方法がある。この方法には、下地材料層の表面状態
や電気抵抗のわずかなばらつきによって成膜されるはん
だの厚みに影響を受けるため、ICチップ内で均一に高
さの揃ったはんだボールバンプの形成を行うことが基本
的に難しいという問題がある。
きる製法としては、真空蒸着による成膜とフォトレジス
ト膜のリフトオフとを用いたパターン形成方法がある。
この方法によるはんだボールバンプの製造工程の一例を
図9に示している。
にはんだボールバンプを形成する方法を示す断面図であ
る。
等の半導体基体1上にスパッタリングによりAl−Cu
合金等の膜を堆積し、この膜をエッチングすることによ
り前記半導体基体1上にはAl電極パッド2が形成され
る。次に、Al電極パッド2を含む全面上にシリコン窒
化膜又はポリイミド等からなる表面保護膜3を被覆した
後、この表面保護膜3に電極パッド2上に位置する開口
部3aをエッチングにより形成する。次に、この開口部
3a内及び表面保護膜3上にBLM(Ball Limiting Met
al)膜4をスパッタリングにより成膜する。このように
してフリップチップICの接合部が形成される。なお、
このBLM膜4はCr、Cu、Au等からなる金属多層
膜である。
護膜3の上に、BLM膜4上に位置する開口部5を有す
るレジストパターン6を設ける。次に、図9(c)に示
すように、開口部5内を含む全面上にはんだ蒸着膜13
を成膜する。
トパターンのリフトオフによって不要なはんだ蒸着膜を
レジストパターンと共に除去することにより、BLM膜
4上には所望のはんだ蒸着膜のパターンが形成される。
次に、図9(e)に示すように、熱処理によりはんだを
溶融させることによって、最終的にBLM膜4上には高
融点はんだボールバンプ14が形成される。
製造技術を用いてバンプが形成されたデバイスチップを
プリント配線基板にフリップチップ実装することで、従
来のモールド樹脂でパッケージングされたデバイスを実
装した場合に比べて、マザー基板を小型化できる。この
ため、本発明者らは様々な電子機器の小型軽量化の実現
に貢献している。
ード、携帯電話、PDA(Personal Digital Assistant)
等を初めとする携帯電子機器については、デバイスの実
装スペースをできる限り少なくしたいところであり、こ
れまで主として目指してきた2次元的な小型省スペース
化に加えて、高さ方向にも更なる薄型化ができるような
半導体デバイスの高密度な積層3次元実装技術を確立す
ることが切望されている。
れたものであり、その目的は、半導体デバイス部品の超
薄型積層3次元実装を高い信頼性と高機能で実現できる
半導体装置及びその製造方法を提供することにある。
め、本発明の第1態様に係る半導体装置の製造方法は、
LSIが形成された半導体デバイスウェハを準備する工
程と、前記半導体デバイスウェハを裏面から加工するこ
とにより、該半導体デバイスウェハの厚さを200μm
以下にする工程と、前記半導体デバイスウェハに貫通孔
を形成する工程と、前記貫通孔の内に配線プラグを形成
する工程と、を具備することを特徴とする。
面にLSIが形成された半導体デバイスウェハであっ
て、裏面から加工されることにより厚さが200μm以
下とされた半導体デバイスウェハと、前記半導体デバイ
スウェハに形成された貫通孔と、前記貫通孔の内に形成
された配線プラグと、を具備することを特徴とする。
方法は、LSI及びその周辺に位置する電極パッドが形
成された半導体デバイスウェハを準備する工程と、前記
半導体デバイスウェハを裏面から加工することにより、
該半導体デバイスウェハの厚さを200μm以下にする
工程と、前記半導体デバイスウェハの両面に絶縁材料を
塗付する工程と、前記絶縁材料、電極パッド及び前記半
導体デバイスウェハを貫通する穴をレーザー加工により
形成する工程と、前記穴の内部に、前記半導体デバイス
ウェハの表面と裏面とをつなぐ配線プラグを形成する工
程と、を具備することを特徴とする。また、前記半導体
デバイスウェハを裏面から加工する際の加工方法は、ウ
ェハを薄型化する加工方法であれば、どのような加工方
法を用いることも可能であるが、例えば、機械研削(グ
ラインド)、化学的機械研磨又はエッチング等を用いる
ことが好ましい。
は、レーザー加工前のウェハの両面に予め絶縁材料を塗
布しておくことにより、厚さの薄いウェハに対して微細
な貫通孔をレーザー加工により形成する際、レーザーの
入射する加工面の開口端で貫通孔のテーパー角が大きく
なることを抑制できる。その結果、より垂直に近い断面
形状を有する貫通孔を安定して形成することができ、ウ
ェハの表面と裏面とを繋ぐ貫通孔を高精度で加工するこ
とができる。従って、半導体デバイスをダイレクトで積
層実装するための配線プラグの形成が可能となる。よっ
て、電子機器の超小型化、超薄型化を実現するための半
導体デバイス部品の薄型高密度実装が可能となる。
いては、前記穴を形成する工程の後に、再度絶縁材料を
前記半導体デバイスウェハの両面に塗付することによ
り、前記穴の内部を該絶縁材料で埋め込み、この穴の内
部の絶縁材料に前記穴より小さい開口径を有する貫通孔
を形成する工程をさらに含むことが好ましい。
バイスウェハに貫通した穴を形成した後、再び絶縁材料
をウェハ両面に塗付することにより、前記穴が絶縁材料
で埋め込まれるので、次に、その穴内部の絶縁材料に対
して、その穴の径より小さい開口径を有する貫通孔を形
成することができる。これにより、前記穴の側壁内部に
絶縁材料を均等な厚さで残すことができる。なお、再び
絶縁材料を塗布した後に、必要に応じて研磨等でウェハ
両面の絶縁材料の厚さを調整することにより、より精度
の高い貫通孔の加工を安定して実現できる。
な厚さで残す理由は、後工程で半導体デバイスウェハの
表面と裏面とをつなぐ配線プラグを形成する際、この配
線プラグと半導体デバイスウェハとの絶縁を確実に実現
するためであり、また後に半導体デバイスチップを積層
して実装した際に、積層デバイス間を接続する配線プラ
グでの電流リークを確実に防止するためである。
方法は、LSI及びその周辺に位置する電極パッドが形
成された半導体デバイスウェハを準備する工程と、前記
半導体デバイスウェハを裏面から加工することにより、
該半導体デバイスウェハの厚さを200μm以下にする
工程と、前記半導体デバイスウェハの両面に絶縁材料を
塗付する工程と、前記絶縁材料、電極パッド及び前記半
導体デバイスウェハを貫通する穴を形成する工程と、前
記半導体デバイスウェハの両面に再度絶縁材料を塗付す
ることにより、前記穴の内部を該絶縁材料で埋め込む工
程と、前記穴の内部の絶縁材料に前記穴より小さい開口
径を有する貫通孔を形成すると共に、前記穴の内壁上に
前記絶縁材料を残す工程と、前記貫通孔の内部、前記半
導体デバイスウェハの表面と裏面とをつなぐ配線層を形
成する工程と、前記配線層をパターニングすることによ
り、前記半導体デバイスウェハの表面及び裏面に電極パ
ッドを備えると共に前記半導体デバイスウェハの表面と
裏面とをつなぐ配線プラグを形成する工程と、を具備す
ることを特徴とする。
いては、前記配線プラグは、無電解メッキ処理及び電解
メッキ処理を順次加えることにより形成されることが好
ましい。
れた半導体デバイスウェハに対して、まず無電解メッキ
処理により貫通孔の内壁を含めたウェハ表面にメタル
(例えばCu)のシード層を薄く形成し、その後、その
シード層を電極として電解メッキを施すことにより、貫
通孔を埋め込みながら、ウェハ全面にメタル配線層を形
成する。そして、メタル配線層上にリソグラフィー法に
よってレジストパターンを形成した後、薬液によるエッ
チング処理をウェハ両面に加えることにより、半導体デ
バイスウェハの両面をつなぐ配線プラグが形成され、こ
の配線プラグの両端には積層実装用の電極パッドが形成
される。
体装置の製造方法においては、前記絶縁材料が液状樹脂
又は有機レジスト材料であることが好ましい。この液状
樹脂としては、エポキシ系樹脂、シリコン系樹脂又はフ
ェノール系樹脂等を用いることが好ましい。
方法は、LSIが形成された半導体デバイスウェハを準
備する工程と、前記半導体デバイスウェハを裏面から加
工することにより、該半導体デバイスウェハの厚さを2
00μm以下にする工程と、前記半導体デバイスウェハ
に貫通孔を形成する工程と、前記貫通孔の内に配線プラ
グを形成する工程と、前記半導体デバイスウェハをダイ
シングすることにより、前記配線プラグを備えた半導体
チップに分割する工程と、プリント配線基板上に、前記
配線プラグと接続する接続手段を介して複数の半導体チ
ップを積層して実装する工程と、を具備することを特徴
とする。
は、薄型化した半導体デバイスウェハをチップに切り出
し、プリント配線基板上に複数の半導体チップを積層し
て実装することができる。そして、原理上は、何枚でも
半導体チップを多段に積層実装することが可能であり、
また、予めチップに薄型化加工を施しているため、多段
に積層してもデバイス実装高さを低く抑えることがで
き、高い機能を有する半導体デバイスモジュールを提供
できる。
いて、前記接続手段は、はんだボールバンプ、ワイヤバ
ンプ、異方性導電膜及び導電性ペーストのうち少なくと
も一つを用いたものであることが好ましい。
面にランドを備えたプリント配線基板と、前記プリント
配線基板上に、接続手段を介して積層して実装された厚
さ200μm以下の複数の半導体チップと、を具備し、
前記半導体チップは、それを貫通する貫通孔と、この貫
通孔内に形成された配線プラグと、を備えており、前記
ランドと前記配線プラグとは前記接続手段により電気的
に接続されていることを特徴とする。
軽量が要求される今後の半導体装置の製造に極めて有効
である。
施の形態について説明する。図1〜図6は、本発明の第
1の実施の形態による半導体装置の製造方法を示す図で
ある。
の実装工程に本発明を適用したものである。具体的に
は、機械研削(グラインド)と化学的機械研磨(ケミカ
ルメカニカルポリッシュ)を用いてシリコンウェハの裏
面薄型化加工を行った後、LSIの周辺に配置された電
極パッドに対して、シリコンウェハを貫通するメタルビ
ア配線を形成し、はんだボールを接合手段として複数の
薄型半導体チップを互いに接合し、この薄型半導体チッ
プをマザー基板に積層3次元実装した例である。
り込んだシリコンデバイスウェハ22を準備し、このウ
ェハ22のLSIが作り込まれた面(表面)に表面保護
テープ15を貼り付ける。この後、機械研削装置31の
定盤32上にウェハ22をセットする。この際、表面保
護テープ15が定盤32に接触するようにウェハ22を
セットする。また、この時(研削加工前)のシリコンウ
ェハ22の裏面は、図3(a)に示すように、多くのキ
ズ16が形成された状態にある。この裏面キズ16は、
LSIを作り込むためのウェハ前工程で数多くのプロセ
スを経ているため不可避的に形成されるものである。
22の裏面を回転する砥石18により以下の条件で研削
(バックグラインド)加工する。これにより、図3
(b)に示すように、ウェハ22が厚さ110μmまで
薄型化加工され、ウェハ22の裏面キズ16が研削除去
される。
μm)
工されたウェハ22を化学的機械研磨装置34のウェハ
キャリア21にセットする。この際、表面保護テープ1
5がウェハキャリア21に接触するようにウェハ22を
セットする。
22の裏面を回転する定盤35により以下の条件でポリ
ッシュ研磨し、仕上げ処理を行う。この際、定盤35上
には研磨布(クロス)20が貼り付けられており、この
研磨布20上には研磨溶剤(スラリー)19が吐出され
ており、ウェハ22には定盤35側に圧力が加えられて
いる。これにより、ウェハ22の裏面に新たに形成され
ていた研削ダメージが除去され、厚さ100μmまで薄
型化加工されたウェハ22の機械的強度を向上させるこ
とができる。
加工の終了したシリコンデバイスウェハ22から表面保
護テープ15を剥離する。この時のウェハ22は、LS
Iが形成され、薄型化加工された状態である。そして、
図4及び図5に示す貫通ビア配線を形成する工程に進
む。但し、図中では、シリコン基板1に作り込んだLS
Iの図示を省略し、デバイスチップ単位の図及びチップ
周辺に配置されたAl電極パッド2のみを表記してい
る。なお、図4及び図5は、薄型化加工をした半導体デ
バイスに貫通ビア配線を形成するプロセスの概略をその
工程順に示す断面図である。
基板1の両面にエポキシ系の液状樹脂8を厚さ約20μ
m程度塗布し、熱硬化させる。これにより、ウェハ全面
にエポキシ系樹脂8がコーティングされ、キュアされた
状態となる。
周辺に配置されたAl電極パッド2の中心を狙い、レー
ザー加工によりエポキシ系樹脂8、Al電極パッド2及
び薄型シリコン基板1を貫通する直径約90μmのビア
ホール(貫通穴)8aを形成する。この際、高調波変調
をかけたUV−YAGレーザー加工装置(図示せず)を
用いる。このUV−YAGレーザーの波長は0.355
μmであり、UV−YAGレーザー加工装置としては例
えばESI社Model]5100を用いることが望ましい。
液状樹脂を予めコーティングしておく理由は、レーザー
が入射する加工面の開口端で肩落ちが生じてホールのテ
ーパー角が大きくなることを抑制し、より垂直に近い断
面形状を有すビアホール8aを高い精度で形成するため
である。
基板1の両面に再度エポキシ系の液状樹脂28を20μ
mより厚く塗布し、熱硬化させることにより、前記ビア
ホール8aの内部には樹脂28が埋め込まれる。つま
り、貫通穴8aを樹脂28で充填した状態である。
図2に示す化学的機械研磨装置にセットし、図5(e)
に示すように、シリコン基板1の両面のエポキシ系樹脂
28を研磨除去し、このエポキシ系樹脂28を薄く平坦
化する。この際、シリコン基板1の両面に厚さ約40μ
m程度のエポキシ系樹脂8,28を残す。
系樹脂28が埋め込まれたビアホール8aの中心を狙
い、前記UV−YAGレーザー加工装置を用いてビーム
径を絞ったレーザーによる穴加工を行う。これにより、
ビアホール8a内のエポキシ系樹脂28を貫通する直径
約50μmのビアホール28aが形成されると共に、ビ
アホール8aの内壁に厚さ約20μmのエポキシ系樹脂
28からなる絶縁層が均一に形成される。
を施して、表面にシード層を形成してから、これを電極
としてCuの電解メッキ処理を行う。これにより、貫通
ビアホール内にCuプラグを形成する。このとき、前述
の液状樹脂の塗布量、研磨量、レーザー加工径を予め最
適化しておくことにより、貫通ビアホール内のCuプラ
グがボイドを生じることなく充填することができる。
マスク形成とエッチング処理をウェハ両面に行なうこと
で、図5(g)に示すように、ビアホール28a内に
は、半導体デバイスを貫通するビアメタルプラグ23及
びその両端に外部接続用の電極パッドが形成される。
を形成した薄型デバイスウェハをダイシングしてチップ
毎に分割することにより、図6に示す積層3次元実装用
の薄型半導体デバイスチップ7が完成する。
ラグ23の電極パッド上に接続手段として例えばはんだ
ボールバンプ10を形成する。そして、Cuランド11
を備えたプリント配線基板(マザー基板)25を準備
し、このマザー基板25上に半導体デバイスチップ7を
位置合わせし、マザー基板25上に1層目のチップ7を
実装する。これにより、1層目のチップ7のはんだボー
ルバンプ10とCuランド11とが電気的に接続され
る。
体デバイスチップ7を実装し、このチップ7上に3層目
の半導体デバイスチップ7を実装し、このチップ7上に
4層目の半導体デバイスチップ7を実装する。これによ
り、1層目のチップ7乃至4層目のチップ7それぞれの
メタル配線プラグ23が、電極パッド及びはんだボール
バンプ10により互いに電気的に接続される。このよう
にしてマザー基板25上に実装高さが極めて低い半導体
デバイスが積層3次元実装される。
バイス部品の超薄型積層3次元実装を高い信頼性と高機
能で実現できるようになり、電子機器の製品セットの更
なる超小型軽薄化に貢献することができる。
間の配線の引き回し長さを従来の平面実装基板やワイヤ
接続の積層実装基板等に比べて極端に短くできる。即
ち、LSIの電極パッドからAuワイヤを引き回した
り、パッケージのリードフレームを介在させない実装が
可能となるため、デバイスチップを基板実装した際の基
板上でのチップ間配線長を大幅に短縮できる。このた
め、配線部のインダクタンスを低減できることによる信
号遅延を抑えた高速信号処理を可能とし、将来の高速高
周波デバイスへの適用が大いに有効な実装技術となり、
高機能な半導体デバイス部品を製造することができる。
したがって、本実施の形態によるデバイスを用いて組み
立てられる最終的な電子機器の製品セットに関しても、
ICカード、携帯電話、PDA、ノートパソコン等を初
めとする携帯電子機器の更なる超小型化軽薄化・高機能
化の実現に大いに貢献することができる。
明の第2の実施の形態による半導体装置の製造方法を示
す図である。なお、第2の実施の形態の製造プロセスで
第1の実施の形態と重複する部分は説明を省略する。
同様に、半導体デバイス部品の実装工程に本発明を適用
したものである。具体的には、機械研削(グラインド)
とスピンエッチングを用いてシリコンウェハの裏面薄型
化加工を行った後、LSIの周辺に配置された電極パッ
ドに対して、シリコンウェハを貫通するメタルビア配線
を形成し、ACF(異方性導電膜)を接合手段として複
数の薄型半導体チップを互いに接合し、この薄型半導体
チップをマザー基板に積層3次元実装した例である。
ながらウェハ22の裏面を回転する砥石18により以下
の条件で研削加工する。これにより、図3(b)に示す
ように、ウェハ22が厚さ150μmまで薄型化加工さ
れ、ウェハ22の裏面キズ16が研削除去される。
μm)
を図8に示すスピンエッチング装置におけるプロセスチ
ャンバー40内のウェハチャック41にセットし、ウェ
ハ22を回転させながらウェハ22の裏面に例えばフッ
酸と硝酸の混合液(薬液)24を供給し、以下の条件で
エッチングすることにより、ウェハ裏面の仕上げ処理を
行なう。これにより、ウェハ22の裏面に形成されてい
た研削ダメージが除去され、厚さ100μmまで薄型化
加工されたウェハ22の機械的強度を向上させることが
できる。
8 薬液供給量 : 40l/min ウェハ削り代 : 50μm
び図5に示すプロセス工程を経て、貫通ビア配線プラグ
23を有する積層3次元実装用の薄型デバイスウェハを
作製する。この後、メタル配線プラグ23上の電極パッ
ドに接続手段として例えばAuワイヤバンプが形成され
る。
を形成した薄型デバイスウェハをダイシングしてチップ
毎に分割することにより、図7に示す積層3次元実装用
の薄型半導体デバイスチップ7が完成する。
1を備えたプリント配線基板(マザー基板)25を準備
し、このマザー基板25上に半導体デバイスチップ7を
位置合わせする。次に、マザー基板25上に1層目のチ
ップ7を実装する。この際のチップ7のAuワイヤバン
プ12とCuランド11との接合手段として例えばAC
F(異方性導電膜)12が用いられる。つまり、1層目
のチップ7のバンプ12とCuランド11とがACF9
により電気的に接続される。
介して2層目のチップ7を実装し、このチップ7上にA
CF9を介して3層目のチップを実装し、このチップ7
上にACF9を介して4層目のチップを実装する。これ
により、1層目のチップ7乃至4層目のチップ7それぞ
れのメタル配線プラグ23が、Auワイヤバンプ12及
びACF9により互いに電気的に接続される。このよう
にしてマザー基板25上に実装高さが極めて低い半導体
デバイスが積層3次元実装される。
施の形態と同様の効果を得ることができる。
ず、種々変更して実施することが可能である。例えば、
半導体装置の構造やそれに使用する材料、プロセス処理
装置、プロセス処理条件等は、発明の主旨を逸脱しない
範囲で適宜選択可能である。
ン基板1の両面にエポキシ系の液状樹脂8,28を塗布
しているが、シリコン基板1の両面に有機レジスト材料
等を塗布することも可能である。
貫通ビアメタル配線の形成までを全てウェハ状態で製造
することを前提に説明しているが、必要に応じて、途中
の工程でチップにダイシングしておくことも可能であ
る。
ウェハの仕上げ処理として行なうエッチングに、薬液を
用いたウエットエッチングの例を示しているが、プラズ
マ処理装置を用いたハロゲン系ガスによるドライエッチ
ングを用いることも可能である。
導体デバイスウェハを裏面から加工することにより、該
半導体デバイスウェハの厚さを200μm以下にし、前
記半導体デバイスウェハに貫通孔を形成し、前記貫通孔
の内に配線プラグを形成する。したがって、半導体デバ
イス部品の超薄型積層3次元実装を高い信頼性と高機能
で実現できる半導体装置及びその製造方法を提供するこ
とができる。
体装置の製造方法においてシリコンウェハの裏面薄型化
加工に用いる機械研削装置(バックグラインダー)の概
略を示す斜視図である。
製造方法において薄型化加工したウェハの仕上げ加工に
用いる化学的機械研磨装置(ポリッシュ研磨装置)の概
略を示す断面図である。
工の様子を示すものであり、(a)は、機械研削装置で
加工する前のウェハの表面に保護テープを貼り付けた状
態を示す断面図であり、(b)は、機械研削装置でウェ
ハの裏面キズを研削除去した後の状態を示す断面図であ
る。
体装置の製造方法において薄型化加工をした半導体デバ
イスに貫通ビア配線を形成する工程を示す断面図であ
る。
体装置の製造方法において薄型化加工をした半導体デバ
イスに貫通ビア配線を形成する工程を示すものであり、
図4(d)の次の工程を示す断面図である。
示すものであり、マザー基板に薄型半導体デバイスチッ
プを積層3次元実装した状態を示す断面図である。
示すものであり、マザー基板に薄型半導体デバイスチッ
プを積層3次元実装した状態を示す断面図である。
製造方法において薄型化加工したウェハの仕上げ加工に
用いるスピンエッチング装置の概略を示す断面図であ
る。
んだボールバンプを形成する方法を示す断面図である。
ド、3…表面保護膜(ポリイミド)、3a…開口部、4
…BLM膜、5…開口部、6…フォトレジスト膜(レジ
ストパターン)、7…薄型半導体デバイスチップ、8…
エポキシ系樹脂、8a…ビアホール(スルーホール)、
9…ACF(異方性導電膜)、10…はんだボールバン
プ、11…Cuランド、12…Auワイヤバンプ(スタ
ッドバンプ)、13…はんだ蒸着膜、14…高融点はん
だボールバンプ、15…表面保護テープ、16…裏面キ
ズ、18…砥石、19…研磨溶剤(スラリー)、20…
研磨布(クロス)、21…ウェハキャリア、22…シリ
コンデバイスウェハ、23…貫通ビア配線プラグ、24
…薬液、25…プリント配線基板(マザー基板)、28
…エポキシ系樹脂、28a…ビアホール(スルーホー
ル)、31…機械研削装置、32…定盤、34…化学的
機械研磨装置、35…定盤、40…プロセスチャンバ
ー、41…ウェハチャック。
Claims (11)
- 【請求項1】 LSIが形成された半導体デバイスウェ
ハを準備する工程と、 前記半導体デバイスウェハを裏面から加工することによ
り、該半導体デバイスウェハの厚さを200μm以下に
する工程と、 前記半導体デバイスウェハに貫通孔を形成する工程と、 前記貫通孔の内に配線プラグを形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項2】 表面にLSIが形成された半導体デバイ
スウェハであって、裏面から加工されることにより厚さ
が200μm以下とされた半導体デバイスウェハと、 前記半導体デバイスウェハに形成された貫通孔と、 前記貫通孔の内に形成された配線プラグと、 を具備することを特徴とする半導体装置。 - 【請求項3】 LSI及びその周辺に位置する電極パッ
ドが形成された半導体デバイスウェハを準備する工程
と、 前記半導体デバイスウェハを裏面から加工することによ
り、該半導体デバイスウェハの厚さを200μm以下に
する工程と、 前記半導体デバイスウェハの両面に絶縁材料を塗付する
工程と、 前記絶縁材料、電極パッド及び前記半導体デバイスウェ
ハを貫通する穴を形成する工程と、 前記穴の内部に、前記半導体デバイスウェハの表面と裏
面とをつなぐ配線プラグを形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項4】 前記穴を形成する工程の後に、再度絶縁
材料を前記半導体デバイスウェハの両面に塗付すること
により、前記穴の内部を該絶縁材料で埋め込み、この穴
の内部の絶縁材料に前記穴より小さい開口径を有する貫
通孔を形成する工程をさらに含むことを特徴とする請求
項3記載の半導体装置の製造方法。 - 【請求項5】 LSI及びその周辺に位置する電極パッ
ドが形成された半導体デバイスウェハを準備する工程
と、 前記半導体デバイスウェハを裏面から加工することによ
り、該半導体デバイスウェハの厚さを200μm以下に
する工程と、 前記半導体デバイスウェハの両面に絶縁材料を塗付する
工程と、 前記絶縁材料、電極パッド及び前記半導体デバイスウェ
ハを貫通する穴を形成する工程と、 前記半導体デバイスウェハの両面に再度絶縁材料を塗付
することにより、前記穴の内部を該絶縁材料で埋め込む
工程と、 前記穴の内部の絶縁材料に前記穴より小さい開口径を有
する貫通孔を形成すると共に、前記穴の内壁上に前記絶
縁材料を残す工程と、 前記貫通孔の内部、前記半導体デバイスウェハの表面と
裏面とをつなぐ配線層を形成する工程と、 前記配線層をパターニングすることにより、前記半導体
デバイスウェハの表面及び裏面に電極パッドを備えると
共に前記半導体デバイスウェハの表面と裏面とをつなぐ
配線プラグを形成する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項6】 前記配線プラグは、無電解メッキ処理及
び電解メッキ処理を順次加えることにより形成されるこ
とを特徴とする請求項5記載の半導体装置の製造方法。 - 【請求項7】 前記絶縁材料が液状樹脂又は有機レジス
ト材料であることを特徴とする請求項3又は5記載の半
導体装置の製造方法。 - 【請求項8】 LSIが形成された半導体デバイスウェ
ハを準備する工程と、 前記半導体デバイスウェハを裏面から加工することによ
り、該半導体デバイスウェハの厚さを200μm以下に
する工程と、 前記半導体デバイスウェハに貫通孔を形成する工程と、 前記貫通孔の内に配線プラグを形成する工程と、 前記半導体デバイスウェハをダイシングすることによ
り、前記配線プラグを備えた半導体チップに分割する工
程と、 プリント配線基板上に、前記配線プラグと接続する接続
手段を介して複数の半導体チップを積層して実装する工
程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項9】 前記半導体デバイスウェハを裏面から加
工する際の加工方法は、機械研削加工、化学的機械研磨
加工又はエッチング加工のいずれかであることを特徴と
する請求項1、3、5及び8のうちいずれか1項記載の
半導体装置の製造方法。 - 【請求項10】 前記接続手段は、はんだボールバン
プ、ワイヤバンプ、異方性導電膜及び導電性ペーストの
うち少なくとも一つを用いたものであることを特徴とす
る請求項8記載の半導体装置の製造方法。 - 【請求項11】 表面にランドを備えたプリント配線基
板と、 前記プリント配線基板上に、接続手段を介して積層して
実装された厚さ200μm以下の複数の半導体チップ
と、 を具備し、 前記半導体チップは、それを貫通する貫通孔と、この貫
通孔内に形成された配線プラグと、を備えており、 前記ランドと前記配線プラグとは前記接続手段により電
気的に接続されていることを特徴とする半導体装置。
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