JP2000340736A - 半導体装置及びその実装構造、並びにこれらの製造方法 - Google Patents

半導体装置及びその実装構造、並びにこれらの製造方法

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semiconductor
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semiconductor chip
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Toshiharu Yanagida
敏治 柳田
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Abstract

(57)【要約】 【課題】 半導体デバイス部品の小型でかつ薄型の積層
３次元実装を高い信頼性と高機能で作業性良く実現で
き、高性能、高信頼性、小型、薄型、軽量化といった種
々の要求を実現する半導体装置及びその実装構造、並び
にこれらの製造方法を提供すること。 【解決手段】 中間基板２８にそれぞれフリップチップ
ボンディングされた半導体チップ２９、３２のうちチッ
プ占有面積の小さいチップ３２側の面の周辺部に、外部
接続端子３４が設けられ、半導体チップ２９、３２の厚
みよりも高いはんだボール電極３５を介し外部接続端子
３４においてプリント配線基板３６に実装される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の実装構造、並びにこれらの製造方法に関するものであ
る。
【０００２】
【従来の技術】近年、デジタルビデオカメラ、デジタル
携帯電話、ノートブック型パーソナルコンピュータ等の
携帯用電子機器が広汎に普及してきており、これらの携
帯用電子機器に対する小型化、薄型化及び軽量化等の種
々の要求が一層高まってきている。
【０００３】携帯用電子機器の小型化、薄型化及び軽量
化等を一層進展させるためには、部品実装密度を向上さ
せることが重要な課題になっている。特に、半導体ＩＣ
等の半導体デバイスに関しても、従来のパッケージ型半
導体デバイスの代わりに、フリップチップ型の半導体デ
バイスを使用した高密度実装技術が開発され、実用化さ
れてきている。
【０００４】フリップチップによる接続法の一つとし
て、半導体ＩＣ（集積回路）のＡｌ電極パッド上にはん
だボールバンプを形成して、実装する方法がある。この
ようにはんだバンプを所定の電極上に形成する方法とし
ては、電解メッキを用いた方法があるが、この場合、下
地材料層の表面状態や電気抵抗のバラツキによって、成
膜されるはんだの厚みが影響を受け、ＩＣチップ内で均
一に高さの揃ったはんだボールバンプの形成を行うこと
が難しい場合がある。
【０００５】このようなはんだの高さバラツキを抑制で
きる製法としては、真空蒸着による成膜とフォトレジス
ト膜のリフトオフとを用いたパターン形成方法がある。
この方法によるはんだボールバンプの製造工程の一例を
図８について以下に説明する。
【０００６】フリップチップＩＣの接合部では、図８
（ａ）に示すように、シリコン等の半導体基体１上にＡ
ｌ−Ｃｕ合金等の電極パッド２をスパッタリングやエッ
チングを用いて形成し、更にシリコン窒化膜やポリイミ
ド等によって表面保護膜３を全面に被覆した後、電極パ
ッド２上に開口部を形成して、ＢＬＭ（Ball Limitting
Metal) 膜４と称せられるＣｒ、Ｃｕ、Ａｕ等からなる
金属多層膜をスパッタ法で成膜する。
【０００７】そして、図８（ｂ）に示すように、このＢ
ＬＭ膜４の上に開口部５を有するレジストパターン６を
形成した後、図８（ｃ）に示すように、ウエハ全面には
んだ蒸着膜１３を成膜し、更に図８（ｄ）に示すよう
に、レジストのリフトオフによって不要なはんだ膜を除
去することによって所望のパターン形成を行う。そし
て、図８（ｅ）に示すように、熱処理を加えてはんだを
溶融させ、最終的にはんだボールバンプ１４を形成す
る。
【０００８】このようにしてバンプを形成したデバイス
チップをプリント配線基板にフリップチップ実装するこ
とにより、従来のモールド樹脂でパッケージングされた
デバイスを実装した場合に比べて、マザー基板（プリン
ト配線基板）を小型化できるため、様々な電子機器の小
型、軽量化の実現に貢献している。
【０００９】
【発明が解決しようとする課題】しかしながら、例えば
ＩＣカード、携帯電話、ＰＤＡ（Personal Digital Ass
istant) 等を初めとする携帯電子機器については、デバ
イスの実装スペースはできる限り少なくしたいという要
求から、これまで主として目指してきた２次元的な小
型、省スペース化に加えて、高さ方向にも更なる薄型化
ができるような半導体デバイスの高密度な３次元実装技
術を確立することが切望されている。
【００１０】こうしたなか、高さ方向にも積層して実装
したデバイス部品として、図９に示すように、１つのパ
ッケージ（即ち、共通のエポキシ樹脂７中）に２枚のＩ
Ｃチップ８及び９を重ねて搭載したものが一部実用化さ
れている。なお、図中の１０はボンディングワイヤ、１
１及び１２は導電パターン、１５は中間基板、１６はは
んだボールバンプ、１７はプリント配線基板である。
【００１１】しかしながら、ワイヤ１０によるワイヤボ
ンディングを接続手段に用いており、そのためにＩＣチ
ップのパッケージ厚（部品実装高さ）が大きくなり、ま
た、接触を避けるためのワイヤの引き廻しにより実装面
積を余分にとってしまう等の問題があった。
【００１２】また、特開平７−１７６６８４号公報に
は、中間基板（インターポーザー）の両面にＩＣチップ
をそれぞれフリップチップ方式でマウントしてチップ周
囲をポッティングレジンで封止すると共に、中間基板の
周辺部には補強板（スティフナーベース）を取付け、こ
の補強板に設けたバンプ電極によってプリント配線基板
に対して実装する構造が示されている。
【００１３】しかし、このような実装構造は、ワイヤボ
ンディングを用いていないために、パッケージ厚及び実
装面積は比較的小さくなるものの、上記した如き補強板
を取付けなければならないため、その取付け精度や作業
性に問題がある上に、実装高さも増えてしまう。
【００１４】本発明の目的は、半導体デバイス部品の小
型でかつ薄型の積層３次元実装を高い信頼性と高機能で
作業性良く実現でき、高性能、高信頼性、小型、薄型、
軽量化といった種々の要求を実現する半導体装置及びそ
の実装構造、並びにこれらの製造方法を提供することに
ある。
【００１５】
【課題を解決するための手段】即ち、本発明は、基体の
一方の面に第１の半導体チップが、その他方の面に第２
の半導体チップが互いに異なるチップ占有面積でそれぞ
れフェイスダウンボンディングされ、前記第１及び第２
の半導体チップのうちチップ占有面積の小さい側の前記
基体面の周辺部に、外部接続端子が設けられている半導
体装置に係り、また、この半導体装置が、前記第１又は
第２の半導体チップの厚みよりも高い電極を介し前記外
部接続端子において配線基板に接続されている、半導体
装置の実装構造に係るものである。
【００１６】また、本発明は、基体の一方の面に第１の
半導体チップをフェイスダウンボンディングする工程
と、前記基体の他方の面の周辺部に外部接続端子を形成
する工程と、前記外部接続端子よりも内側位置にて前記
他方の面に前記第１の半導体チップよりもチップ占有面
積の小さい第２の半導体チップをフェイスダウンボンデ
ィングする工程とを有する、半導体装置の製造方法を提
供し、また、前記フェイスダウンボンディングの工程に
加えて、前記第１又は第２の半導体チップの厚みよりも
高い電極を介し前記第２の半導体チップを前記外部接続
端子において配線基板に接続する工程を更に有する、半
導体装置の実装構造の製造方法も提供するものである。
【００１７】本発明の半導体装置及びその実装構造、並
びにこれらの製造方法によれば、基体の一方の面に第１
の半導体チップが、その他方の面に第２の半導体チップ
が互いに異なるチップ占有面積でそれぞれフェイスダウ
ンボンディングされ、前記第１及び第２の半導体チップ
のうちチップ占有面積の小さい側の前記基体面の周辺部
に、外部接続端子が設けられ（或いは、この外部接続端
子よりも内側位置に前記第１の半導体チップよりもチッ
プ占有面積の小さい前記第２の半導体チップがボンディ
ングされ）、また、前記第１又は第２の半導体チップの
厚みよりも高い電極を介し前記外部接続端子において配
線基板に実装されるので、ワイヤボンディングを用い
ず、フリップチップ方式でボンディングし、パッケージ
厚及び実装面積を小さくすることができる上に、上記の
外部接続端子に設けた電極を介して配線基板に直接実装
できるため、作業性が向上し、実装高さも減少させるこ
とができる。
【００１８】従って、半導体デバイス部品の小型でかつ
薄型の積層３次元実装を高い信頼性と高機能で作業性良
く実現でき、高性能、高信頼性、小型、薄型、軽量化と
いった種々の要求を実現することができる。
【００１９】
【発明の実施の形態】本発明においては、前記基体とし
ての中間基板の一方の面に前記第１の半導体チップが、
その他方の面に前記第１の半導体チップよりもチップサ
イズの小さい前記第２の半導体チップがそれぞれフリッ
プチップボンディングされ、前記第２の半導体チップが
マウントされている前記中間基板の面の周辺部に、前記
外部接続端子が設けられているのがよい。
【００２０】そして、前記第１及び第２の半導体チップ
において、突起電極（バンプ電極：これは導電性ペース
ト等でもよい：以下、同様）が形成されていない面側が
それぞれ薄型化加工され、特に、前記第１及び第２の半
導体チップが２００μｍ以下の厚みに薄型化加工され、
前記基体が２００μｍ以下の厚みを有しているのが望ま
しい。
【００２１】また、前記第１及び第２の半導体チップに
おいて、複数の突起電極間に、これら突起電極の高さよ
りも薄く樹脂が充填されていることが、突起電極の補強
のためには望ましい。
【００２２】また、前記第１及び第２の半導体チップ
が、共同して高機能部品モジュールを構成しているのが
よく、例えば第１の半導体チップがロジック用、第２の
半導体チップがメモリー用としてそれぞれマウントさ
れ、互いに配線で接続されるのがよい。
【００２３】配線基板への実装において、前記半導体装
置又は前記第２の半導体チップが前記電極によって前記
配線基板に直接接続されているのが望ましい。この電極
としては、半導体装置側（又は配線基板側）に設けたバ
ンプ電極であってよい。
【００２４】この場合も、前記第１及び第２の半導体チ
ップにおいて、突起電極が形成されていない面側がそれ
ぞれ薄型化加工され、特に前記第１及び第２の半導体チ
ップが２００μｍ以下の厚みに薄型化加工され、前記基
体が２００μｍ以下の厚みを有しており、また、前記外
部接続端子に設けられる前記電極が高さ３００μｍ以下
の突起電極であるのがよい。
【００２５】また、前記半導体装置又はその実装構造を
製造する方法において、前記第１及び第２の半導体チッ
プの各ウエハ段階において突起電極が形成されていない
面側をそれぞれ薄型化加工し、しかる後に前記各ウエハ
を前記第１及び第２の半導体チップにそれぞれダイシン
グするのがよく、特に、複数の前記突起電極間に、これ
ら突起電極の高さよりも薄く樹脂を充填して突起電極の
根元部を補強し、この状態で前記ダイシングを行うこと
が望ましい。この場合、複数の突起電極間に前記樹脂を
充填し、この状態で前記ウエハを２００μｍ以下の厚み
に薄型化加工した後、前記ダイシングを行い、これによ
って得られた前記第１及び第２の半導体チップを２００
μｍ以下の厚みの前記基体にそれぞれボンディングし、
更に前記外部接続端子において高さ３００μｍ以下の突
起電極を介し、前記第２の半導体チップを前記配線基板
に接続するのがよい。
【００２６】また、前記複数の突起電極の下地材となる
複数の突起電極材料層間に前記樹脂を充填した後、表面
を平坦化処理し、更に前記下地材上に第２の突起電極材
料層を固着して、前記複数の突起電極を形成することが
望ましい。
【００２７】以上に述べた本発明の半導体装置及びその
実装構造、並びにこれらの製造方法における望ましい実
施の形態を次の（１）〜（３）にまとめて示す。
【００２８】（１）少なくとも厚み２００μｍ以下の中
間（インターポーザ）基板の両面に、２００μｍ以下の
厚みまで裏面が薄型化加工された、突起（バンプ）電極
突き半導体デバイスチップをフリップチップ実装し、更
にチップサイズの小さいデバイスが実装された側の該中
間基板の周辺部には外部接続端子を有していることが望
ましい。
【００２９】この場合、具体的には、ＬＳＩ形成後のシ
リコンデバイスウエハに対して、機械研削（グライン
ド）、化学的機械研磨（ケミカルメカニカルポリッシ
ュ）、エッチング等の処理によって、裏面から厚さ２０
０μｍ以下にまで薄型化加工した後にダイシングし、こ
れによって得られた２枚の薄型デバイスチップを、ポリ
イミド、ガラスエポキシ、アルミナ、セラミック等で作
製された厚さ２００μｍ以下の薄型の中間（インターポ
ーザ）基板の両面にフリップチップ実装する。
【００３０】そして、この薄型デバイスチップを両面実
装した中間基板のどちらか一方の面、好ましくはチップ
サイズの小さいデバイスが実装されている側の面の周辺
部に外部接続端子を設けておくことにより、これを一つ
の部品モジュールとして、プリント配線基板に実装す
る。これによって、実装高さを増加することなく、また
デバイスチップ間の配線長が非常に短いために、配線部
のインダクタンスによる信号遅延を抑えた高速信号処理
が可能な、高機能半導体デバイスの高密度３次元実装を
実現できる。
【００３１】（２）上記した薄型化加工された半導体デ
バイスチップが、ＬＳＩの電極部に突起（バンプ）電極
を形成した後に、少なくともウエハレベルでバンプ間を
樹脂で充填する工程を加え、その状態で更に半導体ウエ
ハを２００μｍ以下の厚みまでウエハ裏面から薄型化加
工してから、チップにダイシングしたものであることが
望ましい。
【００３２】これによって、薄型バンプ付きチップを中
間基板に実装する際に、バンプ接合部の信頼性を向上さ
せることができる。即ち、バンプ接合部の熱ストレス耐
性を向上させるために、バンプ形成後のウエハに対し
て、まずバンプの根元を補強する目的で樹脂コーティン
グ工程を加え、その後でウエハ裏面から薄型化加工を行
うことで、機械的強度の高い薄型のバンプ付きデバイス
ウエハを作製し、そこからダイシングした半導体デバイ
スチップを用いる。
【００３３】このように、強度の弱いバンプ接合部の根
元を補強するための樹脂コーティングをウエハ状態で行
うことにより、従来のチップ単位で基板実装後に行って
いた封止樹脂のアンダーフィル工程を省略することがで
き、生産性の高い製造プロセスによって、なおかつチッ
プに不良が生じた場合のリペア作業も容易にできる高信
頼性のバンプ付きデバイスチップを製造することができ
るようになる。
【００３４】また、ウエハ表面にコーティングしたエポ
キシ系樹脂が薄型化加工された後のウエハの機械的強度
を補い、薄型化デバイスウエハ、ひいてはダイシングさ
れた薄型化デバイスチップのハンドリングや電気特性に
おける信頼性向上にも寄与する。
【００３５】こうして、電子機器の超小型化、超薄型化
を実現するために必要な半導体デバイス部品の製造にお
いて、機械的強度の高い薄型のバンプ付きデバイスチッ
プの積層３次元実装を、より高い信頼性で安定して行え
るようになる。
【００３６】（３）半導体デバイス部品の実装におい
て、上記した薄型中間基板の外部接続端子に、少なくと
も高さ３００μｍ以下の突起電極（アウターバンプ）を
形成して、プリント配線（マザー）基板に表面実装する
ことが望ましい。
【００３７】即ち、薄型デバイスチップを両面実装する
中間基板の外部接続端子に、高さ３００μｍ以下の突起
電極を設けることにより、２枚のデバイスチップを搭載
した一つの部品モジュールとしてプリント配線（マザ
ー）基板に実装を行う際に、余分な空間を排除して最小
限の実装高さで、効率の良い高密度の３次元実装を実現
する。
【００３８】これにより、半導体デバイス部品を可能な
限り薄くして、基板実装高さを極力低く抑えること（超
薄型実装）ができるため、最終的な電子機器の製品セッ
トをより一層小型、軽薄化することができるようにな
る。
【００３９】次に、本発明の好ましい実施の形態の例を
図面参照下に説明する。
【００４０】例１ 本実施の形態は、半導体デバイス部品の実装工程におい
て、機械研削（グラインド）と化学的機械研磨（ケミカ
ルメカニカルポリッシュ）を用いてデバイスウエハの裏
面を薄型化加工した後、２枚の薄型デバイスチップ（例
えばロジック用とメモリー用）をポリイミドからなる薄
型中間基板の両面にフリップチップ実装し、更にこれを
高機能部品モジュールとしてプリント配線基板に表面実
装した例である。これを図１〜図４について説明する。
【００４１】この例においてサンプルとして使用したウ
エハは、図８に示したプロセスフローを経て最終的にボ
ールバンプ１４が形成されたもの（図８（ｅ）参照）と
同一である。具体的には、ＬＳＩ用半導体基体１のＡｌ
電極パッド２上のＢＬＭ（Ball Limitting Metal) 膜４
を下地として、ポリイミド膜３のパターン開口部に高さ
約１００μｍの高融点はんだのボールバンプ１４が形成
された状態のものである。
【００４２】次に、この半導体ウエハの薄型化加工に使
用する機械研削（グラインド）加工装置の一例を図２に
示す。上記のバンプ付きの半導体ウエハ２２の表面（バ
ンプ側）に保護テープ２３を貼った後、この機械研削装
置の回転台２０上にウエハ２２をセットし、一例とし
て、以下の条件でウエハの裏面を回転砥石１８によって
研削（バックグラインド）加工した。なお、この時の研
削加工前のシリコンウエハ２２の裏面は、図４（ａ）に
示すように、ＬＳＩを作り込むためのウエハ前工程やバ
ンプ形成工程の数多くのプロセス工程を経て、多くのキ
ズ１９が不可避的に形成された状態にある（但し、上記
のボールバンプ１４等は図示省略）。
【００４３】 砥石送り速度 ：１５０μｍ／ｍｉｎ 砥石回転数 ：２５００ｒｐｍ 研削後のウエハ厚 ：１１０μｍ（削り代：約５１０μ
ｍ）
【００４４】この結果、図４（ｂ）に示すように、ウエ
ハ裏面に形成されていたキズ１９が研削除去されなが
ら、シリコンウエハが厚み１１０μｍまで薄型化加工さ
れた。
【００４５】次に、この裏面研削加工後の薄型ウエハ２
２を、図３に示すような化学的機械研磨装置にセットし
て仕上げ処理した。即ち、保護テープ２３を介してウエ
ハキャリア２１に固定し、回転定盤２４の研磨布２５上
に研磨溶剤（スラリー）２６を供給しながら、一例とし
て、以下の条件でウエハの裏面にポリッシュ研磨による
仕上げ処理を行った。
【００４６】 ウエハ回転速度 ：８０ｒｐｍ テーブル回転速度 ：８０ｒｐｍ 研磨圧力 ：４００ｇ／ｃｍ2 揺動速度 ：２ｍｍ／ｓｅｃ スラリー供給速度 ：４０ｍｌ／ｍｉｎ 削り代 ：１０μｍ
【００４７】この結果、ウエハ裏面に新たに形成されて
いた研削ダメージが除去されて、厚さ１００μｍまで薄
型化加工されたシリコンウエハの機械的強度を向上させ
ることができた。
【００４８】そして、この薄型化加工したウエハをダイ
シングすることにより、図１（ａ）に示すような薄型デ
バイスチップ２９を作製する。なお、図１（ａ）では、
２種類のデバイスチップのうち、最初に実装する比較的
チップサイズの大きいロジック用デバイスを示してい
る。また、ロジック用デバイスの多ピン化に対応して、
バンプ電極１４がチップ周辺部のみならずエリア上にも
配置されている場合を示している。
【００４９】次に、図１（ｂ）に示すように、両面に配
線パターン３０を形成した、ポリイミド等を基材とする
厚さ約１００μｍの薄型中間（インターポーザ）基板２
８に、ボールバンプ１４を介してまず上記の薄型ロジッ
クデバイスチップ２９をフリップチップ方式でボンディ
ングし、エポキシ系の封止樹脂２７で固定（アンダーフ
ィル）して実装した。
【００５０】そして、このロジック用デバイスチップ２
９を実装した薄型中間基板２８の反対側の面に対して、
図１（ｃ）に示すように、ボールバンプ１４を介して比
較的チップサイズの小さなメモリー用の薄型デバイスチ
ップ３２をフリップチップ方式でボンディングし、エポ
キシ系の封止樹脂３３で固定して実装した。更に、チッ
プサイズの小さい半導体チップ３２の側において、中間
基板２８の周辺部に配置した外部接続端子３４に約３０
０μｍφの共晶はんだボール３５を転写することによ
り、互いに電気的に接続された薄型デバイスチップ２９
と３２を両面実装した高機能部品モジュールを完成させ
た。
【００５１】最後に、こうして作製した部品モジュール
を位置合わせの上で、図１（ｄ）に示すように、プリン
ト配線（マザー）基板３６の配線ランド３７に表面実装
した結果、従来の構造よりも実装高さを抑えた高密度の
積層３次元実装を作業性良く実現することができた。
【００５２】また、本例によって作製された半導体デバ
イスは、デバイスチップ間の配線の引き廻し長さが従来
のもの（平面実装やワイヤ接続による積層実装）に比べ
て極端に短くすることができるため、実装高さや実装面
積を抑え、小型及び軽量化を図れるのみならず、配線部
のインダクタンスによる信号遅延を抑えた高速信号処理
を可能とする、高信頼性、高機能な半導体デバイス部品
を提供することができた。
【００５３】したがって、本例のように、本発明を適用
したデバイスを用いて組み立てられる最終的な電子機器
の製品セットは、ＩＣカード、携帯電話、ＰＤＡ（Pers
onalDigital Assistant) 、ノート型パソコン等を初め
とする携帯電子機器の更なる小型軽薄化と高機能化の実
現に大いに貢献することができた。
【００５４】例２ 本実施の形態は、半導体デバイス部品の実装工程におい
て、ＬＳＩの電極にバンプを形成したデバイスウエハの
高融点はんだバンプの根元を樹脂で補強してから、エッ
チングを用いてウエハの裏面の薄型化加工を行った後、
２枚の薄型デバイスチップ（ロジック用とメモリー用）
をガラスエポキシからなる薄型中間基板の両面にフリッ
プチップ実装し、更にこれを高機能部品モジュールとし
てプリント配線基板に表面実装した例である。これを図
５〜図７について説明する。
【００５５】この例においてサンプルとして使用したシ
リコンウエハは、上述した例１と同様に、ＬＳＩを作り
込んだ後、フリップチップ実装用にバンプ電極１４を予
め形成したものである。具体的には、図５（ａ）に示す
ように、図８に示したプロセスフローを経て、ＬＳＩ用
半導体基体１のＡｌ電極バッド２から再配線されたＢＬ
Ｍ（Ball Limitting Metal) 膜４を下地として、ポリイ
ミドからなる表面保護膜４７のパターン開口部に高さ約
１００μｍの高融点はんだのボールバンプ１４が形成さ
れた状態のものである（図５（ａ）参照）。
【００５６】上述した例１では、この状態のウエハに対
して、薄型化加工を行ったが、本例では、図５（ｂ）に
示すように、エポキシ系樹脂で代表される液状樹脂材料
をウエハ表面にスピンコートし、その後にキュアのため
に略１５０℃、３時間程度の熱処理を加えて、樹脂を硬
化させ、複数のボールバンプ１４間をバンプ高さよりも
低く充填された硬化樹脂４８によって固めた。
【００５７】そして、図２で述べたように、この状態の
シリコンウエハ２２の表面に保護テープ２３を貼った
後、機械研削装置にウエハをセットし、一例として、以
下の条件でウエハの裏面を研削（バックグラインド）加
工した。なお、この時の研削加工前のシリコンウエハの
裏面も、図４（ａ）に示したようにＬＳＩを作り込むた
めのウエハ前工程の数多くのプロセス工程とバンプ形成
のための幾つかの工程を経て、多くのキズ１９が不可避
的に形成された状態にある。
【００５８】 砥石送り速度 ：１５０μｍ／ｍｉｎ 砥石回転数 ：２５００ｒｐｍ 研削後のウエハ厚 ：１５０μｍ（削り代：約４７５μ
ｍ）
【００５９】この結果、図４（ｂ）に示したように、ウ
エハ裏面に形成されていたキズ１９が研削除去されなが
らシリコンウエハが厚み１５０μｍまで薄型化加工され
た。
【００６０】次に、この裏面研削加工後の薄型ウエハ
を、図７に示すスピンエッチング装置にセットする。即
ち、チャンバ４０内において、Ｎ2 ガスをウエハ２２と
メカニカルチャック４１との間から外方へ放射状に噴出
させ、エアフィルムを形成した状態でウエハ２２を支持
し、回転させながら、一例として、フッ酸と硝酸の混合
液を薬液供給部４２からウエハ２２上に供給し、以下の
条件でエッチングによるウエハ裏面の仕上げ処理を行っ
た。
【００６１】 ウエハ回転速度 ：２０００ｒｐｍ 薬液組成 ：ＨＦ：ＨＮＯ3 ＝１：９ 薬液供給量 ：４０ｌ／ｍｉｎ ウエハ削り代 ：５０μｍ
【００６２】この結果、図４（ｂ）に示したように、ウ
エハ裏面に形成されていた研削ダメージが除去されて、
上述した例１と同様に、厚さ１００μｍまで薄型化加工
されたシリコンウエハの機械的強度を向上させることが
できた。
【００６３】そして、必要に応じて、図５（ｃ）に示す
ように、高融点はんだバンプ１４の表面のフラットニン
グを行い、バンプの高さを揃えるための前処理をした
後、図５（ｄ）に示すように、共晶はんだボール４５の
転写を行うことにより、バンプ根元の強度を樹脂４８で
補強した高い信頼性を有する薄型デバイスウエハを完成
した。はんだボール４５の転写は、下地がフラット化さ
れているために容易となり、また転写後の各はんだボー
ル間の高さは揃っていた。
【００６４】更に、上記のようにこのバンプを樹脂補強
した状態で上記のように薄型加工したシリコンウエハ２
２を図５中の破線位置でダイシングすることにより、図
６（ａ）に示す薄型デバイスチップを作製できる。
【００６５】なお、図６（ａ）では、２種類のデバイス
チップのうち、最初に実装する比較的チップサイズの大
きいロジック用デバイスの方を示している。また、ロジ
ック用デバイスの多ピン化に対応して、バンプ電極がチ
ップ周辺部のみならずエリア上に配置されている場合を
示している。
【００６６】次に、図６（ｂ）に示すように、両面に配
線パターンを形成した、ガラスエポキシ等を基材とする
厚さ約１８０μｍの薄型（インターポーザ）基板２８
に、ボールバンプ４５によりまず上記の薄型ロジック用
デバイスチップ４９をフリップチップ方式でボンディン
グし、実装した。この場合は、はんだボール４５は樹脂
４８で補強されているので、図１に示した如き樹脂のア
ンダーフィルは不要である。なお、基板２８がポリイミ
ド基板のときには、厚さは約１００μｍにできる。
【００６７】そして、このロジック用デバイスチップ４
９を実装した薄型中間基板２８の反対側の面に対して、
図６（ｃ）に示すように、ボールバンプ４５により上記
のロジック用デバイスチップ４９と同様にバンプ４５の
根元を樹脂４８で補強した、比較的チップサイズの小さ
なメモリー用の薄型デバイスチップ５２をフリップチッ
プ方式でボンディングし、樹脂のアンダーフィルなしで
固定して実装した。更に、チップサイズの小さい半導体
チップ５２の側において中間基板２８の周辺部に配置し
た外部接続端子３４に約３００μｍφの共晶はんだボー
ル３５を転写することにより、互いに電気的に接続され
た薄型デバイスチップ４９と５２を両面実装した高機能
部品モジュールを完成させた。
【００６８】なお、上記した例１では、中間基板２８へ
の薄型デバイスチップのフリップチップ実装は、シリコ
ンチップ２９、３２と基板２８とが封止樹脂２７、３３
によって固められており、デバイスチップに不良が生じ
た場合には、チップが実装されたモジュールをまるごと
廃棄するか、或いは中間基板２８へのダメージを承知の
上で無理やり化学的・機械的な外力を加えてチップを剥
ぎ取るかの方法しかなく、不良部品の交換（リペア）作
業が実質的に困難となることがある。しかし、本例で
は、基板２８とチップ４９、５２との間にギャップ５０
が存在するため、不要部品の交換等のリワーク作業を容
易に行えるメリットも有する。
【００６９】最後に、こうして作製した部品モジュール
を位置合わせの上で図６（ｄ）に示すように、プリント
配線（マザー）基板３６の配線ランド３７に表面実装し
た結果、従来の構造よりも実装高さを抑えた高密度の積
層３次元実装を作業性良く実現することができた。
【００７０】また、本例によって作製された半導体デバ
イスは、デバイスチップ間の配線の引き廻し長さが従来
のもの（平面実装やワイヤ接続による積層実装）に比べ
て極端に短くすることができるため、実装高さや実装面
積を抑え、小型及び軽量化を図れるのみならず、上述し
た例１と同様に、配線部のインダクタンスによる信号遅
延を抑えた高速信号処理を可能とする、高信頼性、高機
能な半導体デバイス部品を提供することができた。
【００７１】したがって、本例のように、本発明を適用
したデバイスを用いて組み立てられる最終的な電子機器
の製品セットは、ＩＣカード、携帯電話、ＰＤＡ（Pers
onalDigital Assistant) 、ノート型パソコン等を初め
とする携帯電子機器の更なる小型軽薄化と高機能化の実
現に大いに貢献することができた。
【００７２】なお、本例では、薄型化ウエハの仕上げ処
理として行うエッチングに、薬液を用いたウエットエッ
チングの例を示したが、プラズマ処理装置を用いたハロ
ゲン系ガスによるドライエッチング処理を行うことも可
能である。
【００７３】以上、本発明を例示したが、本発明はこれ
らの例に何ら限定されるものではなく、また以上の例は
本発明の技術的思想に基づいて、サンプル構造や使用材
料、プロセス処理装置、プロセス処理条件等、発明の主
旨を逸脱しない範囲で適宜変形若しくは選択可能であ
る。
【００７４】例えば、上述の例では、デバイスチップ
や、中間基板の実装手段（又はデバイスチップのプリン
ト配線基板上への実装手段）として、はんだボールバン
プを接合に用いた実装の例を示したが、それ以外にもＡ
ｕスタッドバンプ、異方性導電膜、導電性ペースト等の
接合手段を用いた部品実装への適用も可能である。
【００７５】また、チップサイズの大きい半導体チップ
の側において中間基板の周辺部に外部接続端子を設け、
これを用いて、更に第２のプリント配線基板又は第３の
半導体チップを接続する等のように、設計変更してもよ
い。
【００７６】
【発明の作用効果】本発明は上述した如く、基体にそれ
ぞれフェイスダウンボンディングされた第１及び第２の
半導体チップのうちチップ占有面積の小さい側の前記基
体面の周辺部に外部接続端子が設けられ、また、前記第
１又は第２の半導体チップの厚みよりも高い電極を介し
前記外部接続端子において配線基板に実装されるので、
ワイヤボンディングを用いず、フェイスダウン方式でボ
ンディングし、パッケージ厚及び実装面積を小さくする
ことができる上に、上記の外部接続端子に設けた電極を
介して配線基板に直接実装できるため、作業性が向上
し、実装高さも減少させることができる。
【００７７】従って、半導体デバイス部品の小型でかつ
薄型の積層３次元実装を高い信頼性と高機能で作業性良
く実現でき、高性能、高信頼性、小型、薄型、軽量化と
いった種々の要求を実現する半導体装置及びその実装構
造、並びにこれらの製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明に基づく薄型高機能デバイス部品の実装
プロセス例をその工程順に示す概略断面図である。
【図２】本発明に適用したシリコンウエハの裏面の薄型
化加工に用いる機械研削装置（バックグランダー）の概
略図である。
【図３】同、薄型化ウエハの仕上げ加工に用いるポリッ
シュ研磨装置の概略図である。
【図４】同、ウエハの裏面の加工の様子を示す概略断面
図である。
【図５】本発明に基づくバンプ形成後のデバイスウエハ
の樹脂補強プロセスを工程順に示す概略断面図である。
【図６】同、バンプの根元を樹脂補強した薄型高機能デ
バイス部品の実装プロセス例をその工程順に示す概略断
面図である。
【図７】本発明に適用した薄型化ウエハの仕上げ加工に
用いるスピンエッチング装置の概略図である。
【図８】はんだボールバンプの製造プロセス例をその工
程順に示す概略断面図である。
【図９】半導体チップを積層実装したデバイス部品の従
来例の概略断面図である。
【符号の説明】
１…半導体基体（ＬＳＩ）、２…Ａｌ電極パッド、３、
４７…表面保護膜（ポリイミド）、４…ＢＬＭ（Ball L
imitting Metal) 、６…フォトレジスト膜、１３…蒸着
金属膜（はんだ）、１４…高融点はんだボールバンプ、
１８…砥石、１９…ウエハ裏面キズ、２１…ウエハキャ
リア、２２…シリコンウエハ、２３…表面保護テープ、
２５…研磨布、２６…研磨溶剤、２７、３３…封止樹
脂、２８…薄型中間（インターポーザ）基板、２９、３
２、４９、５２…薄型半導体デバイスチップ、３０…配
線パターン、３５、４５…はんだボール、３６…プリン
ト配線基板（マザー基板）、３７…Ｃｕ配線ランド、４
８…エポキシ樹脂、５０…ギャップ

Claims (28)

    【特許請求の範囲】
  1. 【請求項１】 基体の一方の面に第１の半導体チップ
    が、その他方の面に第２の半導体チップが互いに異なる
    チップ占有面積でそれぞれフェイスダウンボンディング
    され、前記第１及び第２の半導体チップのうちチップ占
    有面積の小さい側の前記基体面の周辺部に、外部接続端
    子が設けられている半導体装置。
  2. 【請求項２】 中間基板の一方の面に前記第１の半導体
    チップが、その他方の面に前記第１の半導体チップより
    もチップサイズの小さい前記第２の半導体チップがそれ
    ぞれフリップチップボンディングされ、前記第２の半導
    体チップがマウントされている前記中間基板の面の周辺
    部に、前記外部接続端子が設けられている、請求項１に
    記載した半導体装置。
  3. 【請求項３】 前記第１及び第２の半導体チップにおい
    て、突起電極が形成されていない面側がそれぞれ薄型化
    加工されている、請求項１に記載した半導体装置。
  4. 【請求項４】 前記第１及び第２の半導体チップが２０
    ０μｍ以下の厚みに薄型化加工され、前記基体が２００
    μｍ以下の厚みを有している、請求項３に記載した半導
    体装置。
  5. 【請求項５】 前記第１及び第２の半導体チップにおい
    て、複数の突起電極間に、これら突起電極の高さよりも
    薄く樹脂が充填されている、請求項１に記載した半導体
    装置。
  6. 【請求項６】 前記第１及び第２の半導体チップが共同
    して高機能部品モジュールを構成している、請求項１に
    記載した半導体装置。
  7. 【請求項７】 基体の一方の面に第１の半導体チップ
    が、その他方の面に第２の半導体チップが互いに異なる
    チップ占有面積でそれぞれフェイスダウンボンディング
    され、前記第１及び第２の半導体チップのうちチップ占
    有面積の小さい側の前記基体面の周辺部に、外部接続端
    子が設けられている半導体装置が、 前記第１又は第２の半導体チップの厚みよりも高い電極
    を介し前記外部接続端子において配線基板に接続されて
    いる、半導体装置の実装構造。
  8. 【請求項８】 前記半導体装置が前記電極によって前記
    配線基板に直接接続されている、請求項７に記載した半
    導体装置の実装構造。
  9. 【請求項９】 中間基板の一方の面に第１の半導体チッ
    プが、その他方の面に前記第１の半導体チップよりもチ
    ップサイズの小さい第２の半導体チップがそれぞれフリ
    ップチップボンディングされ、前記第２の半導体チップ
    がマウントされている前記中間基板の面の周辺部に、前
    記外部接続端子が設けられている、請求項７に記載した
    半導体装置の実装構造。
  10. 【請求項１０】 前記第１及び第２の半導体チップにお
    いて、突起電極が形成されていない面側がそれぞれ薄型
    化加工されている、請求項７に記載した半導体装置の実
    装構造。
  11. 【請求項１１】 前記第１及び第２の半導体チップが２
    ００μｍ以下の厚みに薄型化加工され、前記基体が２０
    ０μｍ以下の厚みを有しており、前記外部接続端子に設
    けられる前記電極が高さ３００μｍ以下の突起電極であ
    る、請求項１０に記載した半導体装置の実装構造。
  12. 【請求項１２】 前記第１及び第２の半導体チップにお
    いて、複数の突起電極間に、これら突起電極の高さより
    も薄く樹脂が充填されている、請求項７に記載した半導
    体装置の実装構造。
  13. 【請求項１３】 前記第１及び第２の半導体チップが共
    同して高機能部品モジュールを構成している、請求項７
    に記載した半導体装置の実装構造。
  14. 【請求項１４】 基体の一方の面に第１の半導体チップ
    をフェイスダウンボンディングする工程と、前記基体の
    他方の面の周辺部に外部接続端子を形成する工程と、前
    記外部接続端子よりも内側位置にて前記他方の面に前記
    第１の半導体チップよりもチップ占有面積の小さい第２
    の半導体チップをフェイスダウンボンディングする工程
    とを有する半導体装置の製造方法。
  15. 【請求項１５】 中間基板の一方の面に前記第１の半導
    体チップを、その他方の面に前記第２の半導体チップを
    それぞれフリップチップボンディングする、請求項１４
    に記載した半導体装置の製造方法。
  16. 【請求項１６】 前記第１及び第２の半導体チップの各
    ウエハ段階において突起電極が形成されていない面側を
    それぞれ薄型化加工し、しかる後に前記各ウエハを前記
    第１及び第２の半導体チップにそれぞれダイシングす
    る、請求項１４に記載した半導体装置の製造方法。
  17. 【請求項１７】 複数の前記突起電極間に、これら突起
    電極の高さよりも薄く樹脂を充填し、この状態で前記ダ
    イシングを行う、請求項１６に記載した半導体装置の製
    造方法。
  18. 【請求項１８】 前記複数の突起電極間に前記樹脂を充
    填し、この状態で前記各ウエハを２００μｍ以下の厚み
    に薄型化加工した後、前記ダイシングを行い、これによ
    って得られた前記第１及び第２の半導体チップを２００
    μｍ以下の厚みの前記基体にそれぞれボンディングす
    る、請求項１７に記載した半導体装置の製造方法。
  19. 【請求項１９】 前記複数の突起電極の下地材となる複
    数の突起電極材料層間に前記樹脂を充填した後、表面を
    平坦化処理し、更に前記下地材上に第２の突起電極材料
    層を固着して、前記複数の突起電極を形成する、請求項
    １７に記載した半導体装置の製造方法。
  20. 【請求項２０】 前記第１及び第２の半導体チップを共
    同させて高機能部品モジュールを構成する、請求項１４
    に記載した半導体装置の製造方法。
  21. 【請求項２１】 基体の一方の面に第１の半導体チップ
    をフェイスダウンボンディングする工程と、前記基体の
    他方の面の周辺部に外部接続端子を形成する工程と、前
    記外部接続端子よりも内側位置にて前記他方の面に前記
    第１の半導体チップよりもチップ占有面積の小さい第２
    の半導体チップをフェイスダウンボンディングする工程
    と、前記第１又は第２の半導体チップの厚みよりも高い
    電極を介し前記第２の半導体チップを前記外部接続端子
    において配線基板に接続する工程とを有する、半導体装
    置の実装構造の製造方法。
  22. 【請求項２２】 前記第２の半導体チップを前記電極に
    よって前記配線基板に直接接続する、請求項２１に記載
    した半導体装置の実装構造の製造方法。
  23. 【請求項２３】 中間基板の一方の面に前記第１の半導
    体チップを、その他方の面に前記第２の半導体チップを
    それぞれフリップチップボンディングする、請求項２１
    に記載した半導体装置の実装構造の製造方法。
  24. 【請求項２４】 前記第１及び第２の半導体チップの各
    ウエハ段階において突起電極が形成されていない面側を
    それぞれ薄型化加工し、しかる後に前記各ウエハを前記
    第１及び第２の半導体チップにそれぞれダイシングす
    る、請求項２１に記載した半導体装置の実装構造の製造
    方法。
  25. 【請求項２５】 複数の前記突起電極間に、これら突起
    電極の高さよりも薄く樹脂を充填し、この状態で前記ダ
    イシングを行う、請求項２４に記載した半導体装置の実
    装構造の製造方法。
  26. 【請求項２６】 前記複数の突起電極間に前記樹脂を充
    填し、この状態で前記各ウエハを２００μｍ以下の厚み
    に薄型化加工した後、前記ダイシングを行い、これによ
    って得られた前記第１及び第２の前記半導体チップを２
    ００μｍ以下の厚みの前記基体にそれぞれボンディング
    し、更に前記外部接続端子において高さ３００μｍ以下
    の突起電極を介し前記第２の半導体チップを前記配線基
    板に接続する、請求項２５に記載した半導体装置の実装
    構造の製造方法。
  27. 【請求項２７】 前記複数の突起電極の下地材となる複
    数の突起電極材料層間に前記樹脂を充填した後、表面を
    平坦化処理し、更に前記下地材上に第２の突起電極材料
    層を固着して、前記複数の突起電極を形成する、請求項
    ２５に記載した半導体装置の実装構造の製造方法。
  28. 【請求項２８】 前記第１及び第２の半導体チップを共
    同させて高機能部品モジュールを構成する、請求項２１
    に記載した半導体装置の実装構造の製造方法。
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