KR100621438B1 - 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법 - Google Patents

감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법 Download PDF

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KR100621438B1
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photosensitive polymer
wafer
wiring board
stacked
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권용재
이강욱
한성일
마금희
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Abstract

본 발명은 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법에 관한 것으로, 관통 전극을 갖는 반도체 칩을 3차원으로 적층할 경우 솔더 접합 공정과 갭필 공정을 별도로 진행함으로써 반도체 칩에 열적 스트레스가 가중되는 문제점이 있다. 특히 칩 레벨이 아닌 웨이퍼 레벨에서 적층한 후 언더필 공정을 진행할 경우, 보이드와 갭필 불량이 더 많이 발생된다. 그리고 종래의 경우 반도체 칩의 상부면이 외부로 노출되게 적층하기 때문에, 후속되는 공정에서 적층된 반도체 칩을 취급하는 과정에서 외부에 노출된 반도체 칩의 상부면이 손상되는 불량이 발생될 수 있다.
이와 같은 문제점을 해결하기 위해서, 본 발명은 관통 전극을 갖는 반도체 칩의 상부면에 감광성 폴리머층을 형성한 이후에 배선기판의 상부면에 반도체 칩의 상부면이 향하도록 반도체 칩들을 열압착하여 3차원으로 적층된 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법을 제공한다.
본 발명에 따르면, 열압착에 의해 관통 전극의 양단을 매개로 반도체 칩들과 배선기판을 서로 전기적으로 연결되고, 동시에 감광성 폴리머층은 반도체 칩들 사이와, 배선기판과 최하부 반도체 칩 사이를 갭필하기 때문에, 반도체 칩에 작용하는 열적 스트레스를 줄일 수 있다. 반도체 칩의 상부면에 감광성 폴리머층이 형성된 상태에서 갭필 공정이 진행되기 때문에, 갭필 능력을 향상시켜 접착 계면에서 보이드나 박리가 발생되는 것을 최소화할 수 있다. 그리고 반도체 칩이 플립 칩 본딩 방식으로 배선기판에 적층되고 감광성 폴리머층에 의해 보호되기 때문에, 후속되는 공정에서 반도체 칩의 상부면이 외력에 의해 손상되는 문제를 해소할 수 있다.
감광성 폴리머, 갭필, 언더필, 보이드, 적층

Description

감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법{STACK CHIP PACKAGE USING PHOTO SENSITIVE POLYMER AND MANUFACTURING METHOD thereof}
도 1은 본 발명의 제 1 실시예에 따른 감광성 폴리머를 이용한 적층 칩 패키지를 보여주는 단면도이다.
도 2 내지 도 14는 도 1의 칩 레벨 제조 방법에 따른 각 단계들을 보여주는 도면들이다.
도 15 내지 도 22는 도 1의 웨이퍼 레벨 제조 방법에 따른 각 단계들을 보여주는 도면들이다.
도 23은 본 발명의 제 2 실시예에 따른 감광성 폴리머를 이용한 적층 칩 패키지를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10 : 배선기판 20 : 제 1 웨이퍼
21 : 제 1 칩 22, 52 : 실리콘 기판
23, 53 : 칩 패드 24, 54 : 불활성층
25, 55 : 관통 전극 26, 56 : 칩 절단 영역
31, 61 : 관통 구멍 32, 62 : 절연층
33, 63 : 금속 기저층 34, 64 : 금속 배선층
35, 65 : 접속 패드 36, 66 : 접속 범프
40, 70 : 감광성 폴리머층 42, 72 : 접속 구멍
81 : 적층 칩 82 : 수지 봉합부
83 : 솔더 볼 84 : 보호 테이프
85, 86 : 절단기 87 : 서포트 기판
88 : 재가공 접착제 100 : 적층 칩 패키지
본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로, 더욱 상세하게는 관통 전극을 갖는 반도체 칩들 사이에 감광성 폴리머층이 갭필되어 3차원으로 적층된 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화 되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 설정을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 기술이며, 이에 따라 근래에 개발된 패키지 중의 하나가 적층 칩 패키지이다.
적층 칩 패키지는 배선기판 위에 반도체 칩들이 3차원으로 적층된 반도체 패키지로서, 고집적화를 이룰 수 있는 동시에 반도체 제품의 경박단소화에 대한 대응성도 뛰어난 장점을 갖고 있다. 이와 같은 적층 칩 패키지는 칩 레벨(chip level) 또는 웨이퍼 레벨(wafer level)에서 제조가 이루어진다.
특히 웨이퍼 레벨에서 칩 적층을 구현하기 위해서는, 아래 위로 배치된 웨이퍼의 반도체 칩들 사이에 전기적 접속이 필요하다. 이를 위해서 미국등록특허 제6,429,096호, 일본공개특허공보 제2003-273155호, 일본공개특허공보 제2002-170904호 등에 개시된 바와 같이, 반도체 칩을 관통하는 관통 구멍을 형성하고, 그 관통 구멍에 관통 전극을 형성할 수 있다. 반도체 칩을 적층하거나 적층 반도체 칩을 배선기판에 실장하기 위해서 솔더 범프를 형성하는 공정을 별도로 진행한다. 그리고 적층된 반도체 칩 사이의 영역은 갭필(gap-fill; 언더필(underfill)이라고도 함) 방법으로 제공된 충진제에 의해 보호된다. 이때 관통 전극은 반도체 칩의 칩 패드에 직접 관통 구멍을 뚫어 형성할 수도 있고, 칩 패드에 근접한 가장자리 영역에 관통 구멍을 뚫어 형성할 수도 있다.
그런데 갭필 공정에 있어서, 충진제의 충진속도는 반도체 칩들 사이의 표면 장력(surface tension)에 의해 결정되기 때문에, 충진시간이 오래 걸리고 솔더 범프의 수가 많을 경우 내부에 보이드(void)가 발생될 가능성이 높다. 특히 웨이퍼 대 웨이퍼로 적층한 이후에 진행되는 갭필 공정은 갭필 영역이 반도체 칩 단위보다는 훨씬 넓기 때문에, 보이드가 발생된 확률은 더욱 증가하게 되고, 완전히 갭필이 이루어지지 않는 갭필 불량도 발생될 수 있다.
그리고 반도체 칩을 적층하기 위해서, 솔더 범프를 리플로우하는 과정에서 1차적으로 열적 스트레스가 반도체 칩에 작용하고, 다음으로 갭필된 충진제를 경화시키는 과정에서 2차적으로 열적 스트레스가 반도체 칩에 작용하기 때문에, 반복적인 열적 스트레스에 따른 반도체 칩의 신뢰성이 떨어지는 문제가 발생될 수 있다.
그 외 갭필 소재로 이방성 도전성 필름(Anisotropic Conductive Film; ACF)이나 비전도성 필름(NonConductive Film; NCF)과 같은 필름 소재도 사용되지만, 미세 간극에서의 퍼짐이 좋지 않아 간극 사이에 보이드가 발생될 확률이 높기 때문에, 칩 대 칩 적층이나 웨이퍼 대 웨이퍼 적층 시 미세 간극을 채우는 갭필 소재로는 적합하지 못한다.
반도체 칩의 상부면이 외부로 노출되게 적층되고, 최상부에 위치하는 반도체 칩의 상부면이 외부에 노출된 구조를 갖기 때문에, 후속되는 공정에서 적층된 반도체 칩을 취급하는 과정에서 외부에 노출된 반도체 칩의 상부면이 손상되는 불량이 발생될 수 있다.
따라서, 본 발명의 제 1 목적은 갭필 공정과 전기적 접속 공정을 함께 진행하여 열적 스트레스에 따른 적층 칩 패키지의 신뢰성이 떨어지는 문제점을 최소화할 수 있도록 하는 데 있다.
본 발명의 제 2 목적은 추가적인 솔더 범프 형성 공정없이 전기적 접속을 이룰 수 있도록 하는 데 있다.
본 발명의 제 3 목적은 갭필 능력을 향상시켜 보이드나 박리가 발생되는 것을 최소화할 수 있도록 하는 데 있다.
본 발명의 제 4 목적은 적층된 반도체 칩을 취급하는 과정에서 반도체 칩의 상부면이 손상되는 것을 해소할 수 있도록 하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명은 관통 전극을 갖는 반도체 칩의 상부면이 배선기판의 상부면을 향하도록 반도체 칩들이 배선기판에 열압착으로 적층되고, 열압착시 반도체 칩과 배선기판 사이 및 반도체 칩 들사이에 패터닝된 감광성 폴리머층이 갭필되는 것을 특징으로 감광성 폴리머를 이용한 적층 칩 패키지를 제공한다. 반도체 칩들은 상부면에 복수의 칩 패드가 형성된 실리콘 기판과, 칩 패드와 연결되어 상기 실리콘 기판을 관통하여 형성되며, 양단이 실리콘 기판의 상부면과 하부면으로 일정 높이 돌출되게 형성된 관통 전극을 갖는다. 감광성 폴리머층은 반도체 칩의 상부면으로 돌출된 관통 전극의 일단을 제외한 상부면을 덮도록 형성된다. 배선기판은 상부면에 반도체 칩의 상부면이 향하도록 반도체 칩들이 열압착으로 적층된다. 수지 봉합부는 배선기판 상부면에 적층된 반도체 칩들을 봉합한다. 그리고 배선기판의 하부면에 복수개의 외부접속단자가 형성된 구조를 갖는다. 이때 열압착에 의해 관통 전극의 양단을 매개로 반도체 칩들과 배선기판이 서로 전기적으로 연결되며, 반도체 칩들의 감광성 폴리머층은 반도체 칩들 사이와, 배선기판과 최하부 반도체 칩 사이에 갭필된다.
본 발명에 따른 적층 칩 패키지에 있어서, 관통 전극은 실리콘 기판의 하부면으로 돌출된 접속 범프와, 접속 범프에 대응되는 관통 전극의 상부면에 형성되며 감광성 폴리머층 밖으로 노출되는 접속 패드를 포함한다.
본 발명에 따른 적층 칩 패키지에 있어서, 배선기판 상부면에 적층되는 최하부 반도체 칩의 접속 패드는 감광성 폴리머층 밖으로 돌출되어 있다. 접속 패드는 솔더이다.
본 발명에 따른 적층 칩 패키지에 있어서, 감광성 폴리머층은 감광성 성분이 포함된 열경화성 폴리머이다. 열경화성 폴리머는 에폭시(epoxy), 폴리이미드(polyimide), 노블락 페놀(novolak phenol) 그리고 폴리노르보넨(polynorbonene)으로 이루어진 그룹에서 선택될 수 있다.
본 발명에 따른 적층 칩 패키지에 있어서, 관통 전극은 실리콘 기판의 가장자리 부분에 형성될 수 있다.
본 발명은 또한 적층 칩 패키지의 칩 레벨 제조 방법과 웨이퍼 레벨 제조 방법을 제공한다.
먼저 본 발명에 따른 적층 칩 패키지의 칩 레벨 제조 방법은, (a) 실리콘 기판의 상부면과 하부면으로 일정 높이 돌출된 관통 전극을 갖는 반도체 칩들이 형성된 웨이퍼를 준비하는 단계와, (b) 상부면으로 돌출된 관통 전극의 일단을 제외한 상부면을 덮는 감광성 폴리머층을 형성하는 단계와, (c) 웨이퍼를 개별 반도체 칩으로 분리하는 단계와, (d) 배선기판의 상부면에 반도체 칩의 상부면이 향하도록 반도체 칩들을 열압착시켜 접합하고, 반도체 칩의 감광성 폴리머층은 배선기판과 최하부 반도체 칩, 반도체 칩들 사이를 접착하는 단계와, (e) 배선기판 상부면에 적층된 반도체 칩들을 봉합하는 수지 봉합부를 형성하는 단계와, (f) 배선기판의 하부면에 복수 개의 외부접속단자를 형성하는 단계를 포함한다. 이때 (e) 단계에서 감광성 폴리머층은 완전 경화되어 반도체 칩들 사이와, 배선기판과 반도체 칩 사이를 갭필한다.
본 발명에 따른 칩 레벨 제조 방법에 있어서, (a) 단계는, (a1) 상부면에 칩 패드들이 형성된 반도체 칩과, 반도체 칩들을 구분하는 칩 절단 영역을 갖는 웨이퍼를 준비하는 단계와, (a2) 칩 패드 또는 칩 패드에 근접한 부분에 일정 깊이로 관통 구멍을 형성하는 단계와, (a3) 칩 패드를 제외한 관통 구멍의 내측과 상부면에 절연층을 형성하는 단계와, (a4) 관통 구멍 내에 충전되면서, 칩 패드와 각기 연결되게 관통 전극을 형성하는 단계와, (a5) 하부면을 선택적으로 제거하여 관통 구멍 내에 충전된 관통 전극의 일단부를 돌출시켜 접속 범프를 형성하는 단계를 포함한다.
이때 (a4) 단계는, (a41) 칩 패드와 관통 구멍의 내벽을 포함한 상부면을 덮는 금속 기저층을 형성하는 단계와, (a42) 관통 구멍 내에 충전되면서 칩 패드와 연결되게 금속 기저층 위에 금속 배선층을 형성하는 단계와, (a43) 관통 구멍 상부의 금속 배선층 위에 접속 패드를 형성하는 단계와, (a44) 금속 배선층 외측의 금속 기저층을 제거하는 단계를 포함한다. 접속 패드는 전해 도금으로 형성된 솔더이다.
본 발명에 따른 칩 레벨 제조 방법에 있어서, (d) 단계에서 배선기판의 상부면에 적층된 반도체 칩들이 적어도 한 곳 이상에 형성되며, (g) 적층된 반도체 칩들 사이의 영역을 따라서 배선기판을 절단하여 개별 적층 칩 패키지로 분리하는 단계를 더 포함한다.
그리고 본 발명에 따른 적층 칩 패키지의 웨이퍼 레벨 제조 방법은, (a) 상부면에 접속 패드가 돌출되어 있고, 접속 패드 아래의 하부면에 접속 범프가 돌출된 관통 전극을 갖는 반도체 칩들을 포함하는 웨이퍼들을 준비하는 단계와, (b) 접 속 패드를 제외한 웨이퍼의 상부면을 덮는 감광성 폴리머층을 형성하여 웨이퍼들을 열압착으로 적층하여 관통 전극을 매개로 접합하고 감광성 폴리머층을 매개로 접착하는 단계와, (c) 반도체 칩들 사이의 영역을 따라서 적층된 웨이퍼를 절단하여 개별 적층 칩으로 분리하는 단계와, (d) 배선기판의 상부면에 적층 칩의 상부면에 노출된 접속 패드를 열압착시켜 접합하는 동시에 적층 칩 상부면의 감광성 폴리머층을 매개로 적층 칩을 배선기판에 접착시키는 단계와, (e) 배선기판 상부면에 실장된 적층 칩들을 액상의 성형수지로 봉합하여 수지 봉합부를 형성하는 단계와, (f) 배선기판의 하부면에 외부접속단자를 형성하는 단계를 포함한다. 이때 (e) 단계에서 감광성 폴리머층은 완전 경화되어 반도체 칩들 사이와, 배선기판과 반도체 칩 사이를 갭필한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
제 1 실시예
도 1은 본 발명의 제 1 실시예에 따른 감광성 폴리머를 이용한 적층 칩 패키지(100)를 보여주는 단면도이다. 도 1을 참조하면, 적층 칩 패키지(100)는 배선기판(10)의 상부면에 관통 전극(25, 55)을 갖는 반도체 칩들(21, 51)이 3차원으로 적층되어 있으며, 배선기판(10)과 최하부 반도체 칩(21) 사이와, 반도체 칩들(21, 51) 사이에 패터닝된 감광성 폴리머층(40, 70)이 갭필된 구조를 갖는다. 배선기판(10)의 상부면에 적층된 반도체 칩들(21, 51)은 액상의 성형수지로 봉합하여 형성 된 수지 봉합부(82)에 의해 외부환경으로부터 보호된다. 그리고 배선기판(10) 하부면에는 솔더 볼(83)과 같은 외부접속단자가 형성되어 있다. 이때 배선기판(10)의 상부면에 반도체 칩(21, 51)의 상부면이 향하도록 반도체 칩들(21, 51)이 열압착으로 적층된다.
제 1 실시예에 따른 적층 칩 패키지(100)는 갭필층으로 감광성 폴리머층(40, 70)을 사용한 이유는 사진 공정을 이용하여 반도체 칩(21, 51)의 상부면에 감광성 폴리머층(40, 70)을 미리 형성할 수 있고, 배선기판(10)에 반도체 칩(21, 51)을 열압착하는 공정으로 갭필 공정과 전기적 접속 공정을 동시에 진행할 수 있기 때문이다.
그리고 열압착에 의한 양호한 접합 신뢰성을 확보하기 위해서, 반도체 칩(21, 51)의 하부면으로 돌출된 관통 전극(25, 55)의 접속 범프(36, 66)에 대응되는 관통 전극(25, 55)의 상부면에 솔더 소재의 접속 패드(35, 65)가 형성된다.
이와 같은 제 1 실시예에 따른 적층 칩 패키지(100)는 칩 레벨 또는 웨이퍼 레벨에서 제조가 가능하며, 적층 칩 패키지(100)에 대한 구체적인 설명은 아래의 제조 방법에 대한 설명부분에서 후술하도록 하겠다.
칩 레벨 적층 칩 패키지의 제조 방법
도 2 내지 도 14는 본 발명의 제 1 실시예에 따른 적층 칩 패키지의 칩 레벨 제조 방법에 따른 각 단계들을 보여주는 도면들이다. 한편 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타내고, 도 4는 도 3의 I-I선 단면도이다.
제 1 실시예에 따른 적층 칩 패키지의 칩 레벨 제조 방법은, 도 2에 도시된 바와 같이, 제 1 및 제 2 웨이퍼(50)를 준비하는 단계로부터 출발한다. 이때 제 1 및 제 2 웨이퍼(50)는 동일한 외형적 구조를 갖고 있고, 이후에 진행되는 공정에서 형성될 감광성 폴리머층의 두께에 차이만 있을 뿐이기 때문에, 제 2 웨이퍼(50)를 중심으로 설명하도록 하겠다.
먼저 도 2에 도시된 바와 같이, 실리콘 소재의 실리콘 기판(52)에는 일반적으로 웨이퍼 제조 공정을 통해 소정의 집적회로들이 형성된다. 실리콘 기판(52)에 집적된 회로들이 복수개의 제 2 칩(51)을 구성하고, 이웃하는 제 2 칩(51)들은 칩 절단 영역(56; scribe line)에 의해 구분된다.
한편 제 2 칩(51)을 이루는 집적회로가 본 발명을 이해하는데 반드시 필요한 것은 아니기 때문에, 집적회로는 본 명세서 및 도면에 개시하지 않았다. 그리고 도 3부터 도 10b까지의 도면은 관통 전극(25, 55)이 형성될 제 1 및 제 2 칩(21, 51)의 극히 일부를 나타낸 것에 불과하다.
제 2 칩(51)은, 도 3 및 도 4에 도시된 바와 같이, 실리콘 기판(52) 상부면에 집적회로와 전기적으로 연결된 칩 패드(53)를 포함한다. 또한 불활성층(54)이 실리콘 기판(52) 상부면과 칩 패드(53) 가장자리를 뒤덮고 있어서, 실리콘 기판(52) 내부의 집적회로들을 외부환경으로부터 보호한다. 칩 패드(53)는 보통 알루미늄(Al)으로 되어 있으며, 불활성층(54)은 산화막, 질화막 또는 그 조합으로 되어 있다. 그리고 칩 패드들(53)은 칩 절단 영역(56)에 근접한 제 2 칩(51)의 가장자리에 열을 지어 형성된다. 그러나 칩 패드(53)의 위치가 반드시 제 2 칩(51)의 가 장자리에 한정되는 것은 아니다.
다음으로 도 5에 도시된 바와 같이, 칩 패드들(53) 사이의 칩 절단 영역(56)에 금속 배선층(64)을 형성하는 단계가 진행된다. 칩 패드(53)에 근접한 제 2 칩(51)의 가장자리 부분에 소정의 깊이로 관통 구멍(61)을 형성한다. 관통 구멍(61)과 불활성층(54) 위에 금속 배선층(64)을 형성하기 위해서, 불활성층(54) 위와 관통 구멍(61)의 내벽에 절연층(62; dielectric layer)을 소정의 두께로 형성한다. 물론 절연층(62)은 칩 패드(53)가 노출되도록 패터닝된다. 절연층(62)으로는 질화막이 사용될 수 있다.
금속 배선층(64)은 칩 패드(53)와 연결되어 절연층(62) 상에 형성되어 관통 구멍(61)에 충전되게 형성된다. 절연층(62) 상에 금속 배선층(64)이 안정적으로 형성될 수 있도록 금속 기저층(63; metal base layer)을 먼저 형성한다.
이때 금속 기저층(63)은 스퍼터링 방법으로 0.05 내지 1㎛ 두께로 형성되며 둘 이상의 금속층의 조합으로 이루어진다. 예컨대 금속 기저층(63)의 제 1 금속층으로는 절연층(62)과 접착력이 좋은 금속층을 사용하며, 제 2 금속층으로는 다음에 형성될 금속 배선층(64)과 접착력이 좋은 금속층이 사용될 수 있다. 제 1 금속층으로 티타늄(Ti)이나 크롬(Cr)이 사용될 수 있고, 제 2 금속층으로는 은(Ag), 금(Au), 동(Cu), 니켈(Ni), 팔라듐(Pd), 백금(Pt)이 사용될 수 있다. 따라서 금속 기저층(63)으로는 Ti/Cu, Ti/Pd, Ti/Pt, Ti/Ni, Cr/Cu 또는 이들 조합으로 이루어진 합금층 등이 사용될 수 있다. 금속 기저층(63)은 금속배선층(64) 및 접속 패드을 도금할 때 도금 전극으로도 사용된다.
금속 배선층(64)은 금속 기저층(63)을 도금 전극으로 사용하는 전기 도금 방법 또는 선택적 증착 방법으로 형성될 수 있다. 예컨대 금속 배선층(64)의 소재로는 은, 금, 동, 니켈, 팔라듐, 백금 또는 이러한 금속들의 합금이 사용될 수 있다.
본 실시예에 따른 관통 전극의 금속 배선층(64)을 형성하는 공정은 한 예에 불과하며, 특허출원번호 제2003-59166호 또는 제2004-58689호에 개시된 방법으로 형성할 수 있다.
한편 본 실시예에서는 관통 전극(55)을 칩 패드(53)에 근접한 칩 절단 영역(56)에 형성된 예를 개시하였지만, 일본공개특허공보 제2003-273155호에 개시된 바와 같이, 칩 패드를 관통하는 관통 전극을 형성할 수도 있다.
다음으로 도 6에 도시된 바와 같이, 금속 배선층(64)의 상부면에 접속 패드(65)를 형성하는 단계가 진행된다. 접속 패드(65)는 금속 기저층(63)을 도금 전극으로 사용하여 전해 도금으로 형성한다. 접속 패드(65)의 소재로는 열압착에 의한 금속간 접합이 가능한 금속이 사용될 수 있으며, 예컨대, 솔더가 사용될 수 있다.
접속 패드(65)는 관통 구멍(61)에 대응되는 금속 배선층(64)의 상부면 부분에 3㎛ 내지 5㎛ 정도의 두께로 형성된다.
다음으로 도 7에 도시된 바와 같이, 금속 배선층(64)을 식각 마스크로 하여 금속 배선층(64) 외측의 금속 기저층(63)을 제거하는 단계가 진행된다. 금속 기저층(63)의 제거 방법으로는 습식 식각이 사용된다.
다음으로 도 8a 및 도 8b에 도시된 바와 같이, 제 1 및 제 2 웨이퍼(20, 50)의 상부면에 감광성 폴리머층(40, 70)을 형성하는 단계가 진행된다. 도 8a를 참조 하면, 제 2 웨이퍼(50)의 상부면에 접속 구멍(72)을 갖는 감광성 폴리머층(70)을 형성한다. 먼저 제 2 웨이퍼(50)의 상부면에 소정 두께의 감광성 폴리머층(70)을 형성한다. 감광성 폴리머층(70)을 형성하는 방법으로 스핀 코팅(spin coating) 방법과 드라이 필름(dry film) 접착 방법이 사용될 수 있다. 스핀 코팅 방법은 회전하는 웨이퍼의 상부면에 액상의 감광성 폴리머를 도포하여 형성하는 방법이다. 드라이 필름 접착 방법은 감광성 폴리머 필름을 웨이퍼의 상부면에 접착하여 형성하는 방법이다. 본 실시예의 경우 스핀 코팅 방법으로 제 2 웨이퍼(50) 상부면에 감광성 폴리머층(70)을 형성하였다.
그리고 접속 패드(65)가 노출되도록 감광성 폴리머층(70)을 패터닝하는 단계가 진행된다. 감광성 폴리머층(70) 자체가 감광성을 갖기 때문에, 패터닝을 위한 별도의 포토 마스크를 형성할 필요없이 감광성 폴리머층(70)을 직접 패터닝하여 접속 패드(65)가 노출되게 접속 구멍(72)을 형성할 수 있다. 물론 감광성 폴리머층(70)을 패터닝하는 방법은 통상적인 사진 공정과 동일한 방법으로 진행된다.
감광성 폴리머층(70)을 패터닝한 이후에 감광성 폴리머층(70)을 소프트 경화하는 단계가 진행된다. 즉 패터닝된 감광성 폴리머층(70)은 외력이 작용할 경우 유동성을 갖기 때문에, 감광성 폴리머층(70)을 형성한 이후에 제 2 웨이퍼(50)를 취급하는 과정에서 감광성 폴리머층(70)이 손상되는 것을 방지하기 위해서, 감광성 폴리머층(70)이 소정의 강도를 유지할 수 있도록 소프트 경화하는 단계를 진행한다.
소프트 경화는 감광성 폴리머층(70)을 완전 경화시키는 온도 조건 보다 낮은 온도 조건에서 진행되며, 1/3 내지 1/2 정도 경화시키는 것이 바람직하다. 예컨대, 감광성 폴리머층(70)의 완전 경화 온도가 150℃라고 가정했을 때, 100℃ 정도에서 소프트 경화 공정이 진행될 수 있다.
이때 감광성 폴리머로는 열경화성 폴리머에 감광성 성분(Photo Active Component)이 포함된 소재가 사용될 수 있다. 열경화성 폴리머로는 에폭시(epoxy), 폴리이미드(polyimide), 노블락 페놀(novolak phenol), 폴리노르보넨(polynorbonene) 등이 사용될 수 있다. 특히 열경화성 폴리머로는 접속 패드(35, 65)가 배선기판의 기판 패드 또는 관통 전극의 일단이 접합되는 본딩 온도와 동일하거나 유사한 완전 경화 온도를 갖는 소재를 사용하는 것이 바람직하다.
제 1 웨이퍼(20)의 경우 감광성 폴리머층(40)은, 도 8b에 도시된 바와 같이, 제 2 웨이퍼에 감광성 폴리머층을 형성하는 방법과 동일한 방법으로 형성되며, 접속 패드(35)를 제외한 제 1 웨이퍼(20)의 상부면을 덮도록 형성된다. 이때 제 1 웨이퍼의 접속 패드(35)의 일부는 감광성 폴리머층(40) 밖으로 돌출된다.
바람직하게는 감광성 폴리머층(40)의 상부면에 대해서 접속 패드(35)는 배선기판의 기판 패드에 접합될 수 있는 높이로 돌출되어 있다. 즉 접속 패드(35)는 기판 패드를 둘러싸는 솔더 마스크의 두께에 대응되는 높이로 돌출되어 있다.
다음으로 도 9에 도시된 바와 같이, 제 2 웨이퍼(50) 하부면을 연마하는 단계를 진행한다. 즉 제 2 웨이퍼(50) 상부면에 보호 테이프(84)를 부착한 다음 제 2 웨이퍼(50) 하부면으로 관통 전극(55)의 일단부가 돌출될 수 있도록 2단계로 연마 공정을 진행한다. 먼저 관통 전극(55)의 일단부에 근접한 깊이까지는 그라인딩 (grinding) 방법으로 제 2 웨이퍼(50) 하부의 실리콘 기판(52)을 연마한다. 다음으로 실리콘 기판(52)만을 선택적 식각하여 관통 전극(55)의 일단부를 연마된 제 2 웨이퍼(50) 하부면으로 돌출시켜 접속 범프(66)를 형성한다.
즉, 제조될 제 2 칩(51)의 박형화를 구현하고, 제 2 웨이퍼(50) 하부면을 통하여 관통 전극(55)의 일단부를 돌출시키기 위해서 제 2 웨이퍼(50) 하부면을 연마한다. 예컨대, 연마전 제 2 웨이퍼(50)의 경우 약 700㎛의 두께를 갖는데, 본 발명에 따른 연마 공정을 통하여 약 100㎛ 이하의 두께의 제 2 웨이퍼(50)로 형성되며, 제 2 칩(51)의 구동에 무리가 없고 기술력이 허락한다면 더욱 얇게 가공하여도 무방하다. 전술된 바와 같이 제 2 웨이퍼(50) 상부면에 형성되는 관통 구멍(61)의 깊이는 제 2 웨이퍼(50) 연마 공정 이후의 제 2 웨이퍼(50)의 두께보다는 깊게 형성되어 있다.
한편 제 2 웨이퍼(50)에 형성된 관통 구멍(61)의 깊이의 비슷하기는 하지만 동일하지 않기 때문에, 제 2 웨이퍼(50) 하부면으로 돌출된 접속 범프(66)의 길이가 동일하지 않다. 접속 범프(66)의 외측면인 금속 기저층(63)은 스퍼터링 방법으로 형성했기 때문에, 접속 범프(66)의 끝단의 형상도 일정하지 못한다. 따라서 이 상태에서 접속 범프(66)를 접속 패드(65) 또는 배선기판에 접합시킬 경우 양호한 접합 신뢰성을 확보하는 데 어려움이 있을 수 있다.
이런 이유로 접속 범프(66)와 접속 패드(65)와의 접촉 면적을 증가시켜 더욱 원활한 접합이 이루어질 수 있도록, 제 2 웨이퍼(50) 하부면에 돌출된 접속 범프(66)의 높이를 평탄화하는 단계를 더 진행하는 것이 바람직하다. 평탄화 방법으로 는 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 방법이 사용될 수 있다.
제 2 웨이퍼(50) 하부면을 연마하는 다른 방법으로, 관통 전극(55)의 하단이 노출되도록 제 2 웨이퍼(50) 하부면의 실리콘 기판(52)과 관통 전극(55)의 하단부를 그라인딩한다. 그리고 관통 전극(55)에 비해 선택비가 높은 습식 식각 또는 건식 식각으로 실리콘 기판(52)을 제거하여 관통 전극(55)의 일단부를 제 2 웨이퍼(50) 하부면으로 돌출시켜 접속 범프(66)를 형성한다. 이때 관통 전극(55)을 제 2 웨이퍼(50) 연마 공정의 에칭 스토퍼층(etching stopper layer)으로 사용할 수 있고, 그라인딩하는 단계에서 관통 전극(55)의 하단부가 평탄화되기 때문에, 접속 범프(65)의 접촉 면적을 증가시킬 수 있다.
제 2 웨이퍼(50) 연마 공정이 완료된 이후에 보호 테이프(84)는 제거된다.
한편 본 실시예에서는 보호 테이프(84)를 부착한 상태에서 제 2 웨이퍼(50) 연마 공정을 진행하는 예를 개시하였지만, 보호 테이프(84) 대신에 서포트 기판(support substrate)을 사용할 수 있다. 서포트 기판을 사용한 웨이퍼 연마 공정에 대해서는 제 2 실시예에서 설명하도록 하겠다.
다음으로 도 10a에 도시된 바와 같이, 제 2 웨이퍼(50)를 개별 제 2 칩(51)으로 분리하는 단계가 진행된다. 즉 절단기(85)로 제 2 웨이퍼의 칩 절단 영역(56)을 따라서 제 2 웨이퍼(50)를 절단함으로써 개별 제 2 칩(51)으로 분리할 수 있다. 이때 칩 절단 영역(56)의 서로 이웃하는 관통 전극(55) 사이의 영역을 절단한다.
한편 제 2 웨이퍼(50)를 제 2 칩(51)으로 분리하기 위해서 일반적인 웨이퍼 테이프를 제 2 웨이퍼(50) 하부면에 부착하여 절단 공정을 진행할 수 있다. 또는 미국특허공보 제6,780,734호에 개시된 웨이퍼 쏘잉 장치와 같이 제 2 웨이퍼(50)에서 분리된 제 2 칩들(51)을 고정할 수 있는 수단이 구비된다면, 웨이퍼 테이프 사용 없이 절단 공정을 진행할 수도 있다.
전술된 바와 같은 동일한 방법으로, 도 10b에 도시된 바와 같이, 제 1 웨이퍼(20)를 개별 제 1 칩(21)으로 분리한다.
다음으로 도 11 및 도 12에 도시된 바와 같이, 반도체 칩의 접속 패드(35, 65)가 형성된 상부면이 배선기판(10)의 상부면을 향하도록 제 1 및 제 2 칩(21, 51)을 차례로 열압착으로 적층하는 단계가 진행된다.
이때 배선기판(10)은 기판 몸체(12)의 양면에 구리 배선층이 형성된 인쇄회로기판으로서, 구리 배선층은 기판 몸체(12)의 상부면에 형성된 기판 패드들(14)과, 기판 몸체(12)의 하부면에 형성된 볼 패드(16)를 포함한다. 기판 패드(14)와 볼 패드(16)는 내부 배선 또는 비아를 통하여 전기적으로 연결된다. 그리고 기판 패드들(14)과 볼 패드들(16)을 제외한 기판 몸체(12)의 양면에 형성된 구리 배선층은 포토 솔더 레지스트(photo solder resist)와 같은 솔더 마스크(18)에 의해 외부환경으로부터 보호된다.
배선기판(10)은 칩 레벨 제조 공정을 통하여 여러개의 적층 칩 패키지를 제조할 수 있는 형태, 예컨대 매트릭스(matrix) 형태로 구현될 수 있으며, 본 실시예에서는 배선기판의 일부분만을 도시하였다.
배선기판(10)으로 인쇄회로기판을 예시하였지만, 테이프 배선기판, 세라믹 배선기판 또는 실리콘 배선기판이 사용될 수 있다.
먼저 도 11에 도시된 바와 같이, 제 1 칩의 접속 패드(35)가 배선기판의 기판 패드(14)를 향하도록 정렬한 다음 제 1 칩(21)을 소정의 압으로 가압하여 배선기판(10)의 상부면에 탑재한 다음 열압착하여 접속 패드(35)를 기판 패드(14)에 접합시키고 제 1 칩(21)의 상부면에 형성된 감광성 폴리머층(40)은 제 1 칩(21)과 배선기판(10) 상부면 사이를 갭필하게 된다. 이때 제 1 칩(21)의 상부면으로 돌출된 접속 패드(35)는 배선기판의 솔더 마스크(18) 사이로 노출된 기판 패드(14)에 삽입되어 접합된다.
다음으로 도 12에 도시된 바와 같이, 제 2 칩의 접속 패드(65)가 제 1 칩의 접속 범프(36)를 향하도록 정렬한 다음 제 2 칩(51)을 소정의 압으로 가압하여 제 1 칩(21) 위에 탑재한 다음 열압착하여 제 2 칩의 접속 패드(65)를 제 1 칩의 접속 범프(36)에 접합시키고 제 2 칩(51)의 상부면에 형성된 감광성 폴리머층(70)은 제 1 칩(21)과 제 2 칩(51) 사이를 갭필하게 된다. 이때 제 2 칩의 접속 구멍(72)으로 제 1 칩의 접속 범프(36)가 삽입되어 제 2 칩의 접속 구멍(65)에 노출된 접속 패드(65)에 제 1 칩의 접속 범프(36)가 삽입되어 접합된다.
열압착하는 단계에서, 소프트 경화된 감광성 폴리머층(40, 70)은 녹아 제 1 칩(21)과 배선기판(10) 사이, 제 1 칩(21)과 제 2 칩(51) 사이를 채운 후 부분 경화(partial cure)된다. 이 단계에서 감광성 폴리머층(40, 70)을 완전 경화시킬 수도 있다.
즉 제 1 및 제 2 칩(21, 51)의 상부면에 형성된 감광성 폴리머층(40, 70)을 이용하여 전기적 접속 공정과 갭필 공정을 동시에 진행할 수 있다. 제 1 및 제 2 칩(21, 51)이 플립 칩 본딩 방식으로 배선기판(10)에 적층되기 때문에, 집적회로가 형성된 제 1 및 제 2 칩(21, 51)의 상부면에 갭필된 감광성 폴리머층(40, 70)에 의해 보호된다. 따라서 후속되는 공정에서 제 1 및 제 2 칩(21, 51)의 상부면이 외력에 의해 손상되는 문제를 해소할 수 있다.
한편 본 칩 레벨 제조 방법에서는 두 개의 반도체 칩(21, 51)을 적층하는 예를 개시하였지만, 제 1 칩(21) 위에 제 2 칩(51)을 적층하는 방법으로 제 3 칩(91)을 더 적층할 수 있음 물론이다. 이때 제 3 칩은 제 2 칩(51)과 동일한 형태의 반도체 칩이 적층될 수 있다.
본 칩 레벨 제조 방법에서는 순차적으로 제 1 및 제 2 칩(21, 51)을 열압착으로 적층하는 예를 개시하였지만, 제 1 및 제 2 칩(21, 51)의 상부면에 형성된 감광성 폴리머층(40, 70)은 접착성을 갖고 있기 때문에, 필요한 수의 반도체 칩을 배선기판에 적층한 이후에 일괄적으로 열압착하는 단계를 진행할 수도 있다.
다음으로 도 13에 도시된 바와 같이, 배선기판(10)의 상부면에 실장된 적층 칩들(81)을 보호하는 수지 봉합부(82)를 형성하는 공정을 진행한다. 성형 방법으로 액상의 성형수지를 사용한 트랜스퍼 몰딩(transfer molding) 방법을 사용하는 것이 바람직하다. 특히 수지 봉합부(82) 형성 공정의 성형수지 경화시 감광성 폴리머층(40, 70)도 함께 경화시킴으로써, 공정 시간을 단축할 수 있다.
그리고 배선기판(10)의 하부면에 형성될 볼 패드(16)에 솔더 볼(83)과 같은 외부접속단자를 형성하는 공정을 진행한다.
마지막으로 도 14에 도시된 바와 같이, 개별 적층 칩 패키지(100)로 분리하는 단계가 진행된다. 즉 절단기(86)로 적층 칩(81) 사이의 영역을 따라서 배선기판(10)을 절단함으로써 개별 적층 칩 패키지(100)로 분리한다.
웨이퍼 레벨 적층 칩 패키지의 제조 방법
도 15 내지 도 22는 본 발명의 제 1 실시예에 적층 칩 패키지의 웨이퍼 레벨 제조 방법에 따른 각 단계들을 보여주는 도면들이다. 한편 도면을 통틀어 동일한 도면부호는 동일한 구성요소를 나타낸다.
웨이퍼 레벨 제조 공정은 칩 레벨 제조 공정과 동일하게 제 1 및 제 2 웨이퍼를 준비하는 단계로부터 출발하며, 도 8a 및 도 도 8b에 도시된 감광성 폴리머층(40, 70)을 형성하는 단계까지는 동일한 방법으로 진행되기 때문에, 이후의 단계부터 설명하도록 하겠다.
도 15 및 도 16에 도시된 바와 같이, 제 1 웨이퍼(20) 하부면을 연마하는 단계가 진행된다. 먼저 도 15에 도시된 바와 같이, 제 1 웨이퍼(20) 상부면에 서포트 기판(87)을 부착하는 단계가 진행된다. 서포트 기판(87)은 제 1 웨이퍼(20) 하부면을 연마하는 공정에서 제 1 웨이퍼(20)에 작용하는 기계적인 스트레스를 완화하고, 연마 공정 이후에 박형된 제 1 웨이퍼(20)에서 발생되는 휨을 억제하기 위해서 사용된다.
서포트 기판(87)으로는 제 1 웨이퍼(20)의 열팽창계수가 동일하거나 비슷한 소재 예컨대 실리콘이나 유리소재의 기판을 사용할 수 있으며, 제 1 웨이퍼(20)의 동일한 원판 형태를 사용하는 것이 바람직하다.
서포트 기판(87)은 제 1 웨이퍼(20) 하부면을 연마한 이후에 제거해야 하기 때문에, 서포트 기판(87)을 제 1 웨이퍼(20)에 부착하는 접착제로는 접착 후 분리가 쉬운 재가공 접착제(88; reworkable adhesive)가 사용된다. 재가공 접착제(88)로는 자외선 접착제나 열가소성 접착제가 사용될 수 있다.
도 16에 도시된 바와 같이, 제 1 웨이퍼(20) 하부면을 연마하는 단계가 진행된다. 이때 제 1 웨이퍼(20) 하부면으로 관통 전극(25)의 일단부를 돌출시켜 접속 범프(36)를 형성할 수 있도록 2단계로 연마 공정이 진행되며, 칩 레벨 제조 방법에 개시된 연마 공정과 동일한 공정으로 진행된다.
다음으로 도 17 및 도 18에 도시된 바와 같이, 제 2 웨이퍼(50) 상부면에 제 1 웨이퍼(20)를 적층하는 공정이 진행된다. 먼저 도 17에 도시된 바와 같이, 제 2 웨이퍼(50) 상부면에 제 1 웨이퍼(20)를 정렬하는 단계가 진행된다. 즉 제 2 웨이퍼의 접속 패드(65)에 제 1 웨이퍼의 접속 범프(36)가 위치할 수 있도록 위치를 정렬한다. 이때 제 2 웨이퍼(50)는 상부면에 접속 패드(65)가 노출될 수 있는 접속 구멍(72)이 형성된 감광성 폴리머층(70)이 형성되어 있으며, 하부면에 대한 연마 공정은 진행되지 않았다.
다음으로 도 18에 도시된 바와 같이, 제 1 웨이퍼(20)를 소정의 압으로 가압하여 제 2 웨이퍼(50) 위에 탑재한 다음 열압착하여 제 1 웨이퍼의 접속 범프(36)를 제 2 웨이퍼의 접속 패드(65)에 접합시키고 제 2 웨이퍼(50)의 상부면에 형성된 감광성 폴리머층(70)은 제 1 웨이퍼(20)와 제 2 웨이퍼(50) 사이를 갭필하게 된다. 이때 제 2 칩의 접속 구멍(72)으로 제 1 칩의 접속 범프(36)가 삽입되어 제 2 칩의 접속 구멍(72)에 노출된 접속 패드(65)에 제 1 칩의 접속 범프(36)가 삽입되어 접합된다.
다음으로 도 19에 도시된 바와 같이, 제 2 웨이퍼(50)의 하부면을 연마하는 단계가 진행된다. 제 2 웨이퍼(50)의 하부면을 연마하는 단계는 제 1 웨이퍼(20)의 하부면을 연마하는 단계와 동일한 방법으로 진행될 수 있다. 이때 서포트 기판(87)은 제 2 웨이퍼(50) 하부면을 연마하는 공정에서 제 1 및 제 2 웨이퍼(20, 50)에 작용하는 기계적인 스트레스를 완화하고, 연마 공정 이후에 박형된 제 1 및 제 2 웨이퍼(20, 50)에서 발생되는 휨을 억제하기 위해서 사용된다.
다음으로 도 20에 도시된 바와 같이, 제 1 웨이퍼(20) 상부면의 서포트 기판(도 19의 87)을 제거하는 단계가 진행된다.
다음으로 도 21에 도시된 바와 같이, 적층된 웨이퍼를 개별 적층 칩(81)으로 분리하는 단계가 진행된다. 즉 절단기(85)로 제 1 웨이퍼의 칩 절단 영역(26)을 따라서 적층된 웨이퍼를 절단함으로써 개별 적층 칩(81)으로 분리할 수 있다. 물론 칩 절단 영역(26)의 서로 이웃하는 관통 전극(25) 사이의 영역을 절단한다.
다음으로 도 22에 도시된 바와 같이, 적층 칩의 제 1 칩(21)이 배선기판(10)의 상부면을 향하도록 뒤집은 상태에서 열압착 방법으로 적층 칩(81)을 배선기판(10)에 접합하게 된다. 이때 제 1 칩의 접속 패드(35)가 배선기판의 기판 패드(14)에 열압착으로 접합되고, 제 1 칩의 감광성 폴리머층(40)은 제 1 칩(21)과 배 선기판(10) 상부면 사이를 갭필하게 된다.
그리고 이후에 진행되는 성형 공정, 솔더 볼 형성 공정 및 개별 적층 칩 패키지로 분리하는 공정은, 도 13 및 도 14에 도시된 칩 레벨 공정과 동일한 공정으로 진행된다.
본 웨이퍼 레벨 제조 공정에서는, 두 장의 웨이퍼가 적층한 예를 개시하였지만, 세 장 이상의 웨이퍼를 적층할 수 있음은 물론이다. 이 경우, 도 16을 진행한 이후에, 제 1 웨이퍼 상부면의 재가공 접착제와 함께 서포트 기판을 제거한 다음 서포트 기판이 부착된 새로운 웨이퍼를 열압착 방법으로 적층한다. 그리고 전술된 공정을 반복함으로써, 필요한 수의 웨이퍼를 적층할 수 있다. 이때 최상부 웨이퍼 아래에 위치하는 웨이퍼들은 열압착으로 적층되고 상부면에 형성된 감광성 폴리머층이 웨이퍼 사이를 갭필할 수 있도록, 감광성 폴리머층은 제 2 웨이퍼와 같이 접속 패드가 노출될 수 있는 접속 구멍을 갖는 형태로 형성된다. 그리고 최상부 웨이퍼는 제 1 웨이퍼 형태로 형성된다.
한편 본 실시예에서는 두 장의 웨이퍼가 적층되고, 최상부 웨이퍼의 반도체 칩이 배선기판의 상부면에 본딩되기 때문에, 두 번째 웨이퍼를 제 1 웨이퍼라 하였다. 따라서 n장(n: 1보다 큰 자연수)의 웨이퍼를 적층할 경우, 최상부에 위치하는 n 번째 웨이퍼가 제 1 웨이퍼가 되고, 최하부에 위치하는 웨이퍼가 제 n 웨이퍼가 된다.
이때 제 1 내지 제 n 웨이퍼를 열압착으로 적층하고 감광성 폴리머층이 웨이퍼 사이를 갭필할 수 있도록, 제 1 웨이퍼를 제외한 제 2 내지 제 n 웨이퍼는 상부 면에 접속 패드가 노출될 수 있는 접속 구멍을 갖는 감광성 폴리머층이 형성되어 있다.
제 2 실시예
한편 본 발명의 제 1 실시예에 따른 적층 칩 패키지는 제 2 칩의 하부면으로 접속 범프가 돌출된 예를 개시하였지만, 도 23에 도시된 바와 같이, 제 2 칩(151)의 관통 전극(155)이 하부면으로 노출되지 않도록 형성할 수 있다.
도 23을 참조하면, 본 발명의 제 2 실시예에 따른 적층 칩 패키지(200)는 제 2 칩의 관통 전극(155)이 제 2 칩(151)의 하부면으로 돌출되지 않는 것을 제외하면 제 1 실시예에 따른 적층 칩 패키지와 동일한 구조를 갖기 때문에, 상세한 설명은 생략한다.
제 2 실시예에 따른 적층 칩 패키지(200) 또한 칩 레벨 또는 웨이퍼 레벨에서 제조될 수 있다.
먼저 칩 레벨에서 제조할 경우, 하부면으로 관통 전극(155)이 노출되지 않는 범위에서 연마된 제 2 웨이퍼를 준비하며, 제 1 실시예에 따른 칩 레벨 제조 방법과 동일한 순서로 진행된다.
그리고 웨이퍼 레벨에서 제조할 경우, 제 1 실시예에 따른 적층 칩 패키지의 웨이퍼 레벨 제조 방법에 있어서, 도 17에서 제 2 웨이퍼의 하부면을 연마할 때, 제 2 웨이퍼의 하부면으로 관통 전극(155)이 노출되지 않는 범위에서 연마함으로써 제조할 수 있다. 그 외 공정은 제 1 실시예에 따른 적층 칩 패키지의 웨이퍼 레벨 제조 방법과 동일한 순서로 진행된다.
한편, 본 명세서와 도면에 개시된 본 발명의 실시예들은 이해를 돕기 위해 특정 예를 제시한 것에 지나지 않으며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시예들 이외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형예들이 실시 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명한 것이다. 예를 들어, 웨이퍼 레벨 제조 방법에서는 웨이퍼 적층 공정을 별도로 진행하였지만, 배선기판에 직접 웨이퍼들을 적층할 수도 있다.
따라서, 본 발명의 구조를 따르면 배선기판과 반도체 칩, 적층된 반도체 칩들 사이의 계면에 감광성 폴리머층을 형성한 후 열압착시킴으로써, 갭필 공정과 전기적 접속 공정을 함께 진행할 수 있기 때문에, 열적 스트레스에 따른 적층 칩 패키지의 신뢰성이 떨어지는 문제점을 최소화할 수 있다.
반도체 칩의 관통 전극의 상부면에 솔더 소재의 접속 패드를 형성함으로써, 열압착으로도 배선기판과 반도체 칩, 적층된 반도체 칩들 사이의 안정적인 접합을 유도할 수 있다.
반도체 칩의 상부면에 감광성 폴리머층이 형성된 상태에서 갭필 공정이 진행되기 때문에, 갭필 능력을 향상시켜 접착 계면에서 보이드나 박리가 발생되는 것을 최소화할 수 있다.
반도체 칩이 플립 칩 본딩 방식으로 배선기판에 적층되고, 집적회로가 형성된 반도체 칩의 상부면이 갭필된 감광성 폴리머층에 의해 보호되기 때문에, 후속되 는 공정에서 반도체 칩의 상부면이 외력에 의해 손상되는 문제를 해소할 수 있다.
웨이퍼 레벨 적층 칩 패키지 제조시, 웨이퍼를 연마하기 전에 웨이퍼 상부면에 서포트 기판을 부착함으로써, 웨이퍼 하부면을 연마하는 공정에서 웨이퍼에 작용하는 기계적인 스트레스를 완화하고, 연마 공정 이후에 박형된 웨이퍼에서 발생되는 휨 발생을 억제할 수 있다. 아울러 이후에 진행되는 공정에서 박형화된 웨이퍼를 취급하는 과정에서 발생될 수 있는 웨이퍼 손상을 줄일 수 있다.
그리고 웨이퍼 연마 공정에서 웨이퍼 하부면으로 돌출된 관통 전극의 접속 범프의 높이를 평탄화시킴으로써, 접속 범프의 높이를 일정하게 형성하고 접속 범프의 접속 패드에 대한 접촉 면적을 높일 수 있기 때문에, 접속 범프의 접속 패드에 대한 접합 신뢰성을 향상시킬 수 있다.

Claims (27)

  1. 상부면에 복수의 칩 패드가 형성된 실리콘 기판과, 상기 칩 패드와 연결되어 상기 실리콘 기판을 관통하여 형성되며, 양단이 상기 실리콘 기판의 상부면과 하부면으로 일정 높이 돌출되게 형성된 관통 전극을 갖는 반도체 칩들과;
    상기 반도체 칩의 상부면으로 돌출된 상기 관통 전극의 일단을 제외한 상기 상부면을 덮는 감광성 폴리머층과;
    상부면에 상기 반도체 칩의 상부면이 향하도록 상기 반도체 칩들이 열압착으로 적층되는 배선기판과;
    상기 배선기판 상부면에 적층된 상기 반도체 칩들을 봉합하는 수지 봉합부와;
    상기 배선기판의 하부면에 형성되는 복수 개의 외부접속단자;를 포함하며,
    열압착에 의해 상기 관통 전극의 양단을 매개로 상기 반도체 칩들과 배선기판이 서로 전기적으로 연결되며, 상기 반도체 칩들의 감광성 폴리머층은 상기 반도체 칩들 사이와, 상기 배선기판과 최하부 반도체 칩 사이에 갭필되는 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지.
  2. 제 1항에 있어서, 상기 관통 전극은,
    상기 실리콘 기판의 하부면으로 돌출된 접속 범프와;
    상기 접속 범프에 대응되는 상기 관통 전극의 상부면에 형성되며, 상기 감광 성 폴리머층 밖으로 노출되는 접속 패드;를 포함하는 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지.
  3. 제 2항에 있어서, 상기 배선기판 상부면에 적층되는 최하부 반도체 칩의 접속 패드는 상기 감광성 폴리머층 밖으로 돌출된 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지.
  4. 제 2항 또는 제 3항에 있어서, 상기 접속 패드는 솔더인 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지.
  5. 제 4항에 있어서, 상기 감광성 폴리머층은 감광성 성분이 포함된 열경화성 폴리머인 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지.
  6. 제 5항에 있어서, 상기 열경화성 폴리머는 에폭시(epoxy), 폴리이미드(polyimide), 노블락 페놀(novolak phenol) 그리고 폴리노르보넨(polynorbonene)으로 이루어진 그룹에서 선택된 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지.
  7. 제 6항에 있어서, 상기 관통 전극은 상기 실리콘 기판의 가장자리 부분에 형성된 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지.
  8. (a) 실리콘 기판의 상부면과 하부면으로 일정 높이 돌출된 관통 전극을 갖는 반도체 칩들이 형성된 웨이퍼를 준비하는 단계와;
    (b) 상기 상부면으로 돌출된 상기 관통 전극의 일단을 제외한 상기 상부면을 덮는 감광성 폴리머층을 형성하는 단계와;
    (c) 상기 웨이퍼를 개별 반도체 칩으로 분리하는 단계와;
    (d) 배선기판의 상부면에 상기 반도체 칩의 상부면이 향하도록 상기 반도체 칩들을 열압착시켜 접합하고, 상기 반도체 칩의 감광성 폴리머층은 상기 배선기판과 최하부 반도체 칩, 상기 반도체 칩들 사이를 접착하는 단계와;
    (e) 상기 배선기판 상부면에 적층된 상기 반도체 칩들을 봉합하는 수지 봉합부를 형성하는 단계와;
    (f) 상기 배선기판의 하부면에 복수 개의 외부접속단자를 형성하는 단계;를 포함하며,
    상기 (e) 단계에서 상기 감광성 폴리머층은 완전 경화되어 상기 반도체 칩들 사이와, 상기 배선기판과 반도체 칩 사이를 갭필하는 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 칩 레벨 제조 방법.
  9. 제 8항에 있어서, 상기 (a) 단계는,
    (a1) 상부면에 칩 패드들이 형성된 반도체 칩과, 상기 반도체 칩들을 구분하는 칩 절단 영역을 갖는 웨이퍼를 준비하는 단계와;
    (a2) 상기 칩 패드 또는 상기 칩 패드에 근접한 부분에 일정 깊이로 관통 구멍을 형성하는 단계와;
    (a3) 상기 칩 패드를 제외한 상기 관통 구멍의 내측과 상기 상부면에 절연층을 형성하는 단계와;
    (a4) 상기 관통 구멍 내에 충전되면서, 상기 칩 패드와 각기 연결되게 관통 전극을 형성하는 단계와;
    (a5) 상기 하부면을 선택적으로 제거하여 상기 관통 구멍 내에 충전된 상기 관통 전극의 일단부를 돌출시켜 접속 범프를 형성하는 단계;를 포함하는 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 칩 레벨 제조 방법.
  10. 제 9항에 있어서, 상기 (a4) 단계는,
    (a41) 상기 칩 패드와 상기 관통 구멍의 내벽을 포함한 상기 상부면을 덮는 금속 기저층을 형성하는 단계와;
    (a42) 상기 관통 구멍 내에 충전되면서 상기 칩 패드와 연결되게 상기 금속 기저층 위에 금속 배선층을 형성하는 단계와;
    (a43) 상기 관통 구멍 상부의 상기 금속 배선층 위에 접속 패드를 형성하는 단계와;
    (a44) 상기 금속 배선층 외측의 상기 금속 기저층을 제거하는 단계;를 포함하는 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 칩 레벨 제조 방법.
  11. 제 10항에 있어서, 상기 접속 패드는 전해 도금으로 형성된 솔더인 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 칩 레벨 제조 방법.
  12. 제 11항에 있어서, 상기 (b) 단계에서 상기 배선기판 상부면에 적층되는 최하부 반도체 칩의 상부면에 형성된 상기 감광성 폴리머층은 상기 최하부 반도체 칩의 접속 패드보다는 낮게 형성된 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 칩 레벨 제조 방법.
  13. 제 12항에 있어서, 상기 (b) 단계에서 상기 최하부 반도체 칩 위에 적층되는 반도체 칩들의 상부면에 형성된 상기 감광성 폴리머층은 상기 실리콘 기판의 양면으로 돌출된 상기 관통 전극의 양단의 높이에 대응되는 높이로 형성되는 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 칩 레벨 제조 방법.
  14. 제 13항에 있어서, 상기 (b) 단계에서 상기 최하부 반도체 칩 위에 적층되는 반도체 칩들의 상부면에 형성된 상기 감광성 폴리머층에는 상기 접속 패드가 노출되게 접속 구멍이 형성되어 있는 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 칩 레벨 제조 방법.
  15. 제 8항에 있어서, 상기 (d) 단계에서 상기 배선기판의 상부면에 적층된 상기 반도체 칩들이 적어도 한 곳 이상에 형성되며,
    (g) 상기 적층된 반도체 칩들 사이의 영역을 따라서 상기 배선기판을 절단하여 개별 적층 칩 패키지로 분리하는 단계;를 더 포함하는 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 칩 레벨 제조 방법.
  16. (a) 상부면에 접속 패드가 돌출되어 있고, 상기 접속 패드 아래의 하부면에 접속 범프가 돌출된 관통 전극을 갖는 반도체 칩들을 포함하는 웨이퍼들을 준비하는 단계와;
    (b) 상기 접속 패드를 제외한 상기 웨이퍼의 상부면을 덮는 감광성 폴리머층을 형성하여 상기 웨이퍼들을 열압착으로 적층하여 상기 관통 전극을 매개로 접합하고 상기 감광성 폴리머층을 매개로 접착하는 단계와;
    (c) 상기 반도체 칩들 사이의 영역을 따라서 적층된 상기 웨이퍼를 절단하여 개별 적층 칩으로 분리하는 단계와;
    (d) 배선기판의 상부면에 상기 적층 칩의 상부면에 노출된 상기 접속 패드를 열압착시켜 접합하는 동시에 상기 적층 칩 상부면의 감광성 폴리머층을 매개로 상기 적층 칩을 상기 배선기판에 접착시키는 단계와;
    (e) 상기 배선기판 상부면에 실장된 상기 적층 칩들을 액상의 성형수지로 봉합하여 수지 봉합부를 형성하는 단계와;
    (f) 상기 배선기판의 하부면에 외부접속단자를 형성하는 단계;를 포함하며,
    상기 (e) 단계에서 상기 감광성 폴리머층은 완전 경화되어 상기 반도체 칩들 사이와, 상기 배선기판과 반도체 칩 사이를 갭필하는 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 웨이퍼 레벨 제조 방법.
  17. 제 16항에 있어서, 상기 (a) 단계는,
    (a1) 상기 상부면에 칩 패드들이 형성된 상기 반도체 칩과, 상기 반도체 칩들을 구분하는 칩 절단 영역을 갖는 상기 웨이퍼를 준비하는 단계와;
    (a2) 상기 칩 패드 또는 상기 칩 패드에 근접한 부분에 상기 상부면에서 일정 깊이로 관통 구멍을 형성하는 단계와;
    (a3) 상기 칩 패드를 제외한 상기 관통 구멍의 내측과 상기 상부면에 절연층을 형성하는 단계와;
    (a4) 상기 접속 구멍 내에 충전되면서, 상기 칩 패드와 각기 연결되게 관통 전극을 형성한 제 n 웨이퍼(n:1보다 큰 자연수)를 형성하는 단계;를 포함하는 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 웨이퍼 레벨 제조 방법.
  18. 제 17항에 있어서, 상기 (a4) 단계는,
    (a41) 상기 칩 패드와 상기 관통 구멍의 내벽을 포함한 상기 상부면을 덮는 금속 기저층을 형성하는 단계와;
    (a42) 상기 관통 구멍 내에 충전되면서 상기 칩 패드와 연결되게 상기 금속 기저층 위에 금속 배선층을 형성하는 단계와;
    (a43) 상기 관통 구멍 상부의 상기 금속 배선층 위에 접속 패드를 형성하는 단계와;
    (a44) 상기 금속 배선층 외측의 상기 금속 기저층을 제거하는 단계;를 포함하는 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 웨이퍼 레벨 제조 방법.
  19. 제 18항에 있어서, 상기 접속 패드는 전해 도금으로 형성된 솔더인 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 웨이퍼 레벨 제조 방법.
  20. 제 17항에 있어서, 상기 (b) 단계는,
    (b1) 상기 관통 전극의 일단을 제외한 상기 제 n 웨이퍼 상부면을 덮는 감광성 폴리머층을 형성하는 단계와;
    (b2) n-1개의 상기 제 n 웨이퍼 상부면에 재가공 접착제를 개재하여 서포트 기판을 부착하여 제 1 내지 제 n-1 웨이퍼를 형성하는 단계와;
    (b3) 상기 제 1 및 제 n-1 웨이퍼의 하부면을 선택적으로 제거하여 상기 접속 구멍 내에 충전된 상기 관통 전극의 타단부를 돌출시킨 접속 범프를 형성하는 단계와;
    (b4) 상기 제 n 웨이퍼 상부면의 접속 패드에 상기 제 n-1 웨이퍼 하부면의 접속 범프를 열압착시켜 접합하는 동시에 상기 제 n 웨이퍼의 감광성 폴리머층을 매개로 상기 제 n 웨이퍼와 상기 제 n-1 웨이퍼를 접착시키는 단계와;
    (b5) 상기 제 n-1 웨이퍼 상부면에서 상기 재가공 접착제를 포함한 상기 서포트 기판을 분리하는 단계;를 포함하며,
    상기 (b4) 내지 (b5) 단계를 반복하면서 상기 제 n-1 웨이퍼 위에 상기 제 n-2부터 상기 제 1 웨이퍼까지 차례로 적층하는 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 웨이퍼 레벨 제조 방법.
  21. 제 20항에 있어서, 상기 (b) 단계에서 상기 제 1 웨이퍼의 상부면에 형성된 접속 패드가 상기 배선기판의 상부면에 접합될 수 있도록 상기 제 1 웨이퍼의 상부면에 형성된 감광성 폴리머층 위로 돌출되게 형성된 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 웨이퍼 레벨 제조 방법.
  22. 제 21항에 있어서, 적층된 상기 웨이퍼 사이에 위치하는 감광성 폴리머층은 상기 웨이퍼의 양면으로 돌출된 관통 전극의 양단의 높이에 대응되는 높이로 형성된 것을 특징으로 감광성 폴리머를 이용한 적층 칩 패키지의 웨이퍼 레벨 제조 방법.
  23. 제 22항에 있어서, 상기 제 1 웨이퍼를 적층한 이후에 서포트 기판을 분리하기 전에, 상기 제 n 웨이퍼의 하부면을 연마하는 단계를 더 포함하는 것을 특징으로 감광성 폴리머를 이용한 적층 칩 패키지의 웨이퍼 레벨 제조 방법.
  24. 제 23항에 있어서, 상기 서포트 기판은 상기 웨이퍼와 열팽창 계수가 유사한 실리콘 또는 유리 소재의 기판인 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 웨이퍼 레벨 제조 방법.
  25. 제 24항에 있어서, 상기 재가공 접착제는 열가소성 접착제 또는 자외선 접착제인 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 웨이퍼 레벨 제조 방법.
  26. 제 25항에 있어서, 상기 (d) 단계에서 상기 배선기판의 상부면에 적층된 상기 반도체 칩들이 적어도 한 곳 이상에 형성되며,
    (g) 상기 적층된 반도체 칩들 사이의 영역을 따라서 상기 배선기판을 절단하여 개별 적층 칩 패키지로 분리하는 단계;를 더 포함하는 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지의 웨이퍼 레벨 제조 방법.
  27. 제 1항에 있어서,
    상부면에 복수의 칩 패드가 형성된 실리콘 기판과, 상기 칩 패드와 연결되어 상기 실리콘 기판의 상부면에서 일정 높이로 돌출된 관통 전극을 가지며, 적층된 상기 반도체 칩들의 최상부에 상기 관통 전극을 매개로 적층되는 반도체 칩;을 더 포함하며,
    상기 관통 전극은 상기 실리콘 기판의 하부면으로 노출되지 않는 것을 특징으로 하는 감광성 폴리머를 이용한 적층 칩 패키지.
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