JP5645678B2 - 半導体装置の製造方法 - Google Patents

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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
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    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
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    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
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    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48644—Gold (Au) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48638—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/48655—Nickel (Ni) as principal constituent
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/78—Apparatus for connecting with wire connectors
    • H01L2224/7825—Means for applying energy, e.g. heating means
    • H01L2224/783—Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/78301—Capillary
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8512—Aligning
    • H01L2224/85148—Aligning involving movement of a part of the bonding apparatus
    • H01L2224/85169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head, e.g. capillary or wedge
    • H01L2224/8518—Translational movements
    • H01L2224/85181—Translational movements connecting first on the semiconductor or solid-state body, i.e. on-chip, regular stitch
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Description

本発明は、半導体装置の製造技術に関し、特に、半導体ウエハを分割して複数の半導体チップを取得する工程を有する半導体装置の製造方法に適用して有効な技術に関するものである。
特開２００８−３４８７５号公報（特許文献１）には、半導体チップの裏面側のエッジに曲面を形成することが記載されている。前記特許文献１によれば、裏面側のエッジに曲面を形成することにより、エッジへの応力集中を抑制し、半導体チップの抗折強度を高くできるとしている。
特開２００８−３４８７５号公報
半導体装置の薄型化や高機能化のため、半導体装置に搭載される半導体チップに対する薄型化の要求がある。近年では、例えば、厚さが５０μｍ以下の半導体チップを製造する技術が必要になっている。
ところが、本願発明者の検討によれば、半導体チップを薄型化すると、半導体チップの強度（抗折強度や耐衝撃強度）が低下するという課題が生じることが判った。半導体装置の製造工程において、半導体ウエハを加工する際の外力に起因して半導体チップの裏面や側面に形成される破砕層（μｍオーダ以下の微細なクラック層）は、この半導体チップの強度の低下を引き起こす主要因の一つとなっている。この破砕層は、例えば、半導体ウエハの裏面を研削する工程において、半導体ウエハの裏面（研削面）に形成される。また、半導体ウエハを分割する工程で、半導体チップの側面（切断面）に形成される。このように、半導体装置の製造工程で半導体チップの裏面または側面に形成された破砕層が残っていると、使用環境下において半導体チップが破損する原因となることが明らかとなった。特に、薄型の半導体チップにおいては、破砕層による強度低下の影響が大きいことが判った。
本発明は、上記課題に鑑みてなされたものであり、その目的は、半導体装置の強度低下を防止ないしは抑制する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
すなわち、本願発明の一態様である半導体装置の製造方法は、以下の工程を含んでいる。（ａ）表面、前記表面に形成された複数のチップ領域、前記複数のチップ領域のうちの互いに隣り合うチップ領域間に形成されたダイシング領域、および前記表面とは反対側の裏面を有する半導体ウエハの前記表面を支持部材に固定する工程を有する。また、（ｂ）前記半導体ウエハが前記支持部材に固定された状態で、前記半導体ウエハの前記裏面を研削する工程を有する。また（ｃ）前記半導体ウエハが前記支持部材に固定された状態で、前記半導体ウエハを前記チップ領域毎に分割する工程を有する。また、（ｄ）前記チップ領域の側面をエッチングし、前記（ｃ）工程により前記側面に形成された破砕層を除去し、複数の半導体チップをする工程を有する。また、（ｅ）前記（ｄ）工程の後、分割された前記複数のチップ領域を前記支持部材から剥離させて、複数の半導体チップを取得する工程を有するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
すなわち、本願発明の一態様によれば、半導体チップの強度低下を防止ないしは抑制することができる。
本発明の一実施の形態である半導体装置の上面図である。 図１に示す半導体装置の下面図である。 図１に示す半導体装置の内部構造を示す平面図である。 図３のＡ−Ａ線に沿った断面図である。 本発明の一実施の形態である半導体装置の製造工程の概要を示す説明図である。 図５に示すウエハ準備工程で準備する半導体ウエハの主面側の平面を示す平面図である。 図６に示す半導体ウエハの断面図である。 図７に示す半導体ウエハが支持部材に固定された状態を示す断面図である。 図５に示すウエハ固定工程のフローを模式的に示す説明図である。 図５に示す半導体チップ取得工程のうち、支持部材剥離工程のフローを模式的に示す説明図である。 図５に示す裏面研削工程を示す拡大断面図である。 図１１に示す裏面研削後のウエハの状態を示す拡大断面図である。 図１２に示すウエハの裏面側を拡大して示す拡大断面図である。 図５に示す分割工程を示す拡大断面図である。 図６に示すウエハの一部の表面側を拡大して示す拡大平面図である。 図１４に示す分割工程後のチップ領域の側面の状態を示す拡大断面図である。 図５に示す破砕層除去工程を示す拡大断面図である。 図１６に示すウエハにエッチング処理を施した後の状態を示す拡大断面図である。 図５に示す基板準備工程で準備する配線基板の全体構造を示す平面図である。 図１９のＢ−Ｂ線に沿った拡大断面図である。 図２０に示す配線基板上に半導体チップを搭載した状態を示す拡大断面図である。 図２１に示す半導体チップと配線基板を、複数のワイヤを介して電気的に接続した状態を示す拡大断面図である。 図２２に示す半導体チップおよび複数のワイヤを封止した状態を示す拡大断面図である。 図５に対する変形例を示す説明図である。 図１４に対する変形例を示す拡大断面図である。 図８に対する変形例を示す断面図である。 図１４に対する他の変形例を示す拡大断面図である。 図１４に対する他の変形例を示す拡大断面図である。 図４に対する変形例を示す断面図である。 図７に対する変形例を示す断面図である。 図１４に対する他の変形例を示す拡大断面図である。 貫通電極構造の半導体チップを模式的に示す断面図である。 図３２に示す半導体チップを２枚積層した状態を模式的に示す断面図である。 図７に対する他の変形例を示す断面図である。 図５に示す裏面研削工程の後で、半導体ウエハのチップ領域に貫通孔を形成する貫通孔形成工程を示す拡大断面図である。 図３５に示す貫通孔形成工程の後で、貫通孔内に導電性部材を埋め込む導電性部材埋め込み工程を示す拡大断面図である。 図３６に示す導電性部材埋め込み工程の後で、チップ領域の裏面側にバンプ電極を形成する裏面側突起電極形成工程を示す拡大断面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
本実施の形態では、半導体装置の一例として、実装面となる下面にマトリクス状に外部端子が形成された配線基板上に半導体チップを搭載する、所謂エリアアレイ型の半導体装置に適用した実施態様について説明する。図１は本実施の形態の半導体装置の上面図、図２は、図１に示す半導体装置の下面図、図３は図１に示す半導体装置の内部構造を示す平面図、図４は、図３のＡ−Ａ線に沿った断面図である。
＜半導体装置＞
まず、本実施の形態の半導体装置１の構成の概要について、図１〜図４を用いて説明する。図４に示すように、本実施の形態の半導体装置１は、配線基板２と、配線基板２上に搭載される半導体チップ３と、半導体チップ３と配線基板２を電気的に接続する複数のワイヤ（導電性部材）４と、を備えている。また、半導体チップ３および複数のワイヤ４は、配線基板２の上面２ａ上に形成された封止体（硬化した樹脂体）５により封止されている。図１に示す封止体５および図２、図３に示す配線基板２は、平面視において、四辺形（四角形）を成す。
図４に示すように、配線基板２は、上面（チップ搭載面、表面）２ａ、および上面２ａの反対側に位置する下面（実装面、裏面）２ｂを有している。配線基板２の上面２ａには、複数のボンディングリード（半導体チップ３と電気的に接続するための端子）２ｃが形成され、下面２ｂには複数のランド（外部機器と電気的に接続するための端子）２ｄが形成されている。この複数のボンディングリード２ｃと複数のランド２ｄは、配線基板２が備える複数の配線２ｅを介してそれぞれ電気的に接続されている。また、配線基板２は、例えば、ガラス繊維または炭素繊維に樹脂を含浸させた成型材料（プリプレグ）からなる絶縁層であるコア層２ｆ、およびコア層２ｆの上面および下面をそれぞれ覆う絶縁膜（ソルダレジスト膜、保護膜）２ｇを備えている。配線基板２の上面２ａは、絶縁膜２ｇで覆われ、少なくともボンディングリード２ｃの一部分が絶縁膜２ｇに形成された開口部において絶縁膜２ｇから露出している。また、配線基板２の下面２ｂは、絶縁膜２ｇで覆われ、少なくともランド２ｄの一部分が絶縁膜２ｇに形成された開口部において絶縁膜２ｇから露出している。また、複数のランド２ｄには、半導体装置１と外部機器を電気的に接続するための接合材となる複数の半田ボール（突起電極）６がそれぞれ接合されている。複数の半田ボール６は、図２に示すように、配線基板２の裏面において、マトリクス状に配置されている。このように、配線基板２の下面２ｂ側に外部電極となる半田ボール６をマトリクス状に配置した半導体装置１は、ＢＧＡ（Ball Grid Allay）と呼ばれ、配線基板２の下面２ｂを外部電極の配置スペースとして有効活用することにより、実装面積を小型化することができる。
配線基板２の上面２ａ上には、半導体チップ３が搭載されている。図４に示すように半導体チップ３は、表面（主面、上面）３ａ、表面３ａの反対側に位置する裏面（主面、下面）３ｂ、およびこの表面３ａと裏面３ｂとの間に位置する側面３ｃを有している。また、図３に示すように半導体チップ３は平面視において、四辺形（四角形）を成す。また半導体チップ３の厚さは、例えば５０μｍ以下である。半導体チップ３の表面３ａ上には、複数のパッド（電極、チップ電極）３ｄが形成されている。複数のパッド３ｄは、半導体チップ３の各辺に沿って表面３ａ上の周縁部側にそれぞれ配置されている。
また、半導体チップ３の表面３ａには、ダイオードやトランジスタなどの複数の半導体素子（回路素子）が形成され、半導体素子上に形成された図示しない配線（配線層）を介して、複数のパッド３ｄとそれぞれ電気的に接続されている。このように半導体チップ３は、表面３ａに形成された複数の半導体素子とこれら複数の半導体素子を電気的に接続する配線により集積回路を構成している。なお、半導体チップ３の半導体素子形成面である表面３ａを持つ基材（半導体基板）は、例えば、シリコン（Ｓｉ）からなる。また、表面３ａ上の最表面には絶縁膜であるパッシベーション膜（図示は省略）が形成されており、複数のパッド３ｄのそれぞれの表面は、このパッシベーション膜に形成された開口部において、絶縁膜から露出している。また、このパッド３ｄは金属からなり、本実施の形態では、例えばアルミニウム（Ａｌ）からなる。さらに、このパッド３ｄの表面には、めっき膜が形成されており、本実施の形態では、例えばニッケル（Ｎｉ）膜を介して、金（Ａｕ）膜が形成された多層構造の積層めっき膜である。
また、本実施の形態では、半導体チップ３は、裏面３ｂを配線基板２の上面２ａと対向させた状態で、配線基板２上に搭載する、所謂フェイスアップ実装方式により搭載する。半導体チップ３は、接着材（ダイボンド材）７を介して配線基板２の上面２ａ上に固定される。接着材７は、配線基板２の上面２ａに半導体チップ３を固定できるものであれば、特に限定されないが、本実施の形態では、例えば、エポキシ系の熱硬化性樹脂を用いている。
また、図３および図４に示すように、半導体チップ３は複数のワイヤ４を介してそれぞれ配線基板２と電気的に接続されている。詳しくは、ワイヤ４の一方の端部は、半導体チップ３の表面３ａ上のパッド３ｄに接続され、他方の端部は、配線基板２のボンディングリード２ｃに接続されている。本実施の形態では、ワイヤ４は金（Ａｕ）からなり、半導体チップ３のパッド３ｄおよび配線基板２のボンディングリード２ｃの上面（表面）に形成された金めっき膜と、Ａｕ−Ａｕ接合により接合されている。
また、図４に示すように半導体装置１は半導体チップ３、複数のワイヤ４、および複数のボンディングリード２ｃを封止する封止体５を備えている。封止体５は、例えば、熱硬化性樹脂とシリカなどのフィラ材を混合した樹脂体であって、配線基板２の上面２ａ全体を覆うように形成されている。
ところで、半導体装置１を図示しない実装基板に実装し、使用する際には、半導体チップ３に対して様々な外力が印加される場合がある。例えば、半導体装置１に温度サイクルが発生すると、半導体チップ３と配線基板２の線膨張係数の違いに起因して、配線基板２に反り変形が生じる場合がある。この場合、半導体チップ３に対して反り変形による応力が印加される。また例えば、半導体装置１を実装した電子機器に衝撃が加わると、その衝撃が半導体チップ３に伝達される場合がある。そして、半導体チップ３の裏面３ｂや側面３ｃに、１μｍ程度以下の微細なクラックである破砕層が残っていると、半導体チップ３に外力が印加された時に、この破砕層を起点としてクラックが進展し、半導体チップ３が破損する原因となることが判った。特に、半導体チップ３が５０μｍ以下と非常に薄い場合、破砕層に起因する半導体チップ３の破壊が生じ易いことが判った。そこで、本実施の形態では、半導体装置１の製造工程において、半導体チップ３の裏面３ｂや側面３ｃに形成された破砕層を取り除いている。このため、半導体チップ３を５０μｍ以下の厚さで形成しても、半導体チップ３の強度低下を防止ないしは抑制することができる。このため、半導体チップ３の破壊を防止ないしは抑制することができる。半導体チップ３の裏面３ｂや側面３ｃに破砕層が形成される理由、および破砕層を取り除く具体的な方法は、半導体装置の製造方法として後で詳細に説明する。
なお、本実施の形態では、厚さの薄い半導体チップ３を搭載した半導体装置の一例として、半導体装置１について説明したが、半導体チップ３の実装態様は、図１〜図４に示す態様に限定されず、種々の変形例に適用することができる。半導体チップ３の実装例としては、配線基板２上に複数の半導体チップ３を積み重ねて搭載することができる。この場合、半導体チップ３の厚さを薄くすることにより、配線基板２上に複数の半導体チップ３を積み重ねても半導体装置の厚さの増大を抑制することができる。また例えば、配線基板の上面２ａと下面２ｂの間に、半導体チップ３を配置する（埋め込む）態様の半導体装置に適用することができる。この場合、半導体チップ３の厚さを薄くすることにより、配線基板２の厚さの増大を抑制することができる。半導体チップ３を搭載する基板は、配線基板２には限定されず、例えばリードフレームのチップ搭載部上に搭載する態様に適用することもできる。また、半導体チップ３と基板（例えば配線基板２）を電気的に接続する導電性部材は、ワイヤ４には限定されず、例えば、パッド３ｄ上に例えば金などからなるバンプ電極（突起電極）を接合し、バンプ電極を介してボンディングリード２ｃと電気的に接続することができる。この場合、配線基板２の上面２ａと半導体チップ３の表面３ａを対向させた状態で半導体チップ３を配線基板２上に搭載する、所謂、フェイスダウン実装方式により搭載する。また、この場合、半導体チップ３の裏面３ｂ側に封止体５を形成しなければ、図４に示す半導体装置１よりもさらに薄型化することができる。また例えば、複数の半導体チップ３を積み重ねる実装方式において、半導体チップ３の表面３ａおよび裏面３ｂのそれぞれに複数の電極（例えば半田からなる突起電極）を形成し、複数の半導体チップ３の各電極を直接電気的に接続することができる。上記した変形例の場合にも、半導体チップ３が５０μｍ以下とすると、破砕層に起因する半導体チップ３の破損が発生する懸念があるが、半導体装置の製造工程において、予め破砕層を取り除くことにより、これを防止ないしは抑制することができる。
また、半導体チップ３の厚さが５０μｍよりも厚くなれば、半導体チップ３は破損し難くなるが、半導体チップ３を搭載する半導体装置の用途によっては、半導体チップ３に高い強度が要求されるため、破砕層を取り除いて強度低下を抑制することが有効である。例えば、ＩＣ（Integrated Circuit）カードに組み込まれる半導体装置に適用する場合、半導体装置内の半導体チップ３には、高い抗折強度や耐衝撃強度が要求されるため、例えば１００μｍ程度の厚さの半導体チップ３であっても、破砕層を取り除くことが好ましい。また例えば、ＬＣＤ（Liquid Crystal Display）などの表示装置において用いるドライバ回路が組み込まれた半導体装置に適用する場合にも、高い抗折強度や耐衝撃強度が要求されるため、例えば１００μｍ程度の厚さの半導体チップ３であっても、破砕層を取り除くことが好ましい。
＜半導体装置の製造方法＞
次に、本実施の形態の半導体装置の製造方法について説明する。本実施の形態における半導体装置１は、図５に示すフローに沿って製造される。図５は、本実施の形態の半導体装置の製造工程の概要を示す説明図である。各工程の詳細については、図６〜図２３を用いて、以下に説明する。
＜半導体チップ準備工程＞
まず、図５に示す半導体チップ準備工程について説明する。図５に示すように、半導体チップ準備工程は、ウエハ準備工程、ウエハ固定工程、裏面研削工程、分割工程、破砕層除去工程、およびチップ取得工程を有している。
＜ウエハ準備工程＞
ウエハ準備工程では、図６および図７に示すウエハ１０を準備する。図６は、図５に示すウエハ準備工程で準備する半導体ウエハの主面側の平面を示す平面図である。また図７は図６に示す半導体ウエハの断面図である。
ウエハ１０は、略円形の平面形状を成し、表面（主面、上面）３ａおよび表面３ａの反対側に位置する裏面（主面、下面）１０ｂ（図７参照）を有している。例えば本実施の形態では、図６および図７に示すウエハ１０の直径は、３００ｍｍ、厚さは７７５μｍである。なお、ウエハ１０の表面３ａは図４に示す半導体チップ３の表面３ａに対応している。また、ウエハ１０は、表面３ａに形成された複数のチップ領域１０ｃ、複数のチップ領域１０ｃのうちの互いに隣り合うチップ領域１０ｃ間に形成されたダイシング領域１０ｄを有している。複数のチップ領域１０ｃのそれぞれは、図３および図４を用いて説明した半導体チップ３に対応し、表面側の主面に複数の半導体素子および半導体素子と電気的に接続される複数のパッド３ｄが形成されている。
図７に示すウエハ１０は、例えば、以下のように形成する。まず、半導体素子形成面である主面１１ａおよび主面１１ａの反対側に位置する裏面１０ｂを有する半導体基板（例えばシリコンウエハ）１１を準備して、主面１１ａの半導体素子形成領域に、複数の半導体素子（図示は省略）を形成する。次に、主面１１ａ上に配線１２ｃと絶縁層（層間絶縁膜）１２ｄからなる配線層１２を形成し、配線層１２に形成された複数の配線１２ｃと主面１１ａに形成された複数の半導体素子を電気的に接続する。次に、配線層１２の上面１２ａに表面配線（配線１２ｃ）およびパッド３ｄを形成する。この時、表面配線とパッド３ｄは一体に形成される。次に、配線層１２上に絶縁層（パッシベーション膜と呼ばれ、例えば酸化シリコン膜、窒化シリコン膜やこれらの積層膜）１３を形成し、配線層１２を覆った後、エッチング法により、絶縁層１３に開口部１３ａを形成し、パッド３ｄの一部を絶縁層１３から露出させる。この絶縁層１３の上面が図６および図７に示すウエハ１０の表面３ａとなる。次に、ウエハを分割する前に、各チップ領域に形成された集積回路の電気的試験などの検査を行ってウエハ１０が得られる。
＜ウエハ固定工程＞
次に、ウエハ固定工程では、図８に示すように、ウエハ１０を支持部材１５に固定する。図８は図７に示す半導体ウエハが支持部材に固定された状態を示す断面図である。図５に示す裏面研削工程や分割工程では、加工ステージ上にウエハ１０を固定した状態でウエハ１０に加工を施す。このため、加工時にウエハ１０の表面３ａを保護するため、裏面研削工程および分割工程の前に、ウエハ１０の表面３ａを支持部材１５の接着面（図８では下面）１５ａと対向させた状態で、接着材１６を介してウエハ１０を支持部材１５に接着固定する。加工時にウエハ１０の表面３ａを保護する観点からは、樹脂フィルム（基材）の一方の面に糊材（粘着材）が配置された接着テープ（バックグラインドテープあるいはダイシングテープと呼ばれる）をウエハ１０の表面３ａに貼り付けた状態で加工する方法を用いることができる。つまり、上記接着テープを支持部材として用いる方法を適用することができる。しかし、本実施の形態では、後述する裏面研削工程で、ウエハ１０の厚さが例えば５０μｍ以下となるまでウエハ１０の裏面１０ｂを研削する。このように、ウエハ１０の厚さを５０μｍ以下まで薄くする場合には、加工中、あるいは加工工程間のハンドリング時にウエハ１０が変形あるいは破損してしまうことを抑制する必要がある。支持部材１５は、薄くなったウエハ１０の変形を防止ないしは抑制するため、薄くなったウエハ１０よりも剛性（支持強度）が高い部材が好ましい。樹脂フィルムのようにウエハ１０よりも剛性が低い部材の場合、ウエハ１０の変形や破損を十分に抑制できないからである。そこで、ウエハ１０よりも厚く、ウエハ１０と同程度の硬さを有するガラス板を支持部材１５として用いる。例えば、本実施の形態では、ウエハ１０の厚さが７００μｍ〜８００μｍ程度であるのに対し、支持部材１５の厚さは１ｍｍ〜２ｍｍ程度である。これにより後述する裏面研削工程や分割工程におけるストレスによりウエハ１０が破損することを防止ないしは抑制することができる。また、詳細は後述するが、本実施の形態では、接着材１６として紫外線硬化性樹脂層１６ａおよび光熱変換（Light to Heat Conversion：ＬＴＨＣ）層１６ｂの積層体を用いており、紫外線およびレーザ光の透過効率を向上させる観点から、紫外線および可視光の透過率がウエハ１０を構成する半導体基板（例えばシリコン）よりも高いガラス板を用いることが好ましい。ただし、ウエハ１０を支持部材１５に固定してから取り外すまでの各工程で、接着材１６やウエハ１０の表面３ａ側に紫外線やレーザ光を照射するプロセスを含まない場合（例えば、紫外線硬化性樹脂層１６ａに代えて熱硬化性樹脂を用いる場合）には、ガラス板よりも透過率の低い部材（例えば、シリコン基板）を用いることもできる。
また、本実施の形態では、支持部材１５とウエハ１０を接着固定する接着材１６は、例えば主材としての紫外線硬化性樹脂層１６ａと、支持部材１５を剥離させる際の剥離材として、紫外線硬化性樹脂層１６ａよりも薄い光熱変換層１６ｂの積層体を用いている。接着材１６の主材となる紫外線硬化性樹脂層１６ａは、硬化させることにより、前述した接着テープの糊材（粘着材）よりも硬くすることができる。このため、ウエハ１０を薄くした時に変形を抑制することができる。また、糊材あるいは粘着材を接着材１６として用いると、ウエハ１０の表面３ａで露出するパッド３ｄ（図７参照）に糊材（粘着材）が残留する懸念があるが、接着材１６とウエハ１０の接着界面側に硬い紫外線硬化性樹脂層１６ａを配置することにより、これを抑制することができる。
次に、図９および図１０を用いて、ウエハ１０を支持部材１５に固定するウエハ固定工程、およびウエハ１０から支持部材１５を剥離する支持部材剥離工程について説明する。なお、図１０に示す支持部材剥離工程は、図５に示す破砕層除去工程の後で（半導体チップ取得工程において）行う工程であるが、一括して説明した方が理解し易いので、ウエハ固定工程とともに説明する。図９は、図５に示すウエハ固定工程のフローを模式的に示す説明図、図１０は図５に示す半導体チップ取得工程のうち、支持部材剥離工程のフローを模式的に示す説明図である。
図９に示すウエハ固定工程では、まず、ウエハ１０の表面３ａに紫外線硬化性樹脂１６ｃを、支持部材１５の接着面１５ａに光熱変換層１６ｂをそれぞれ塗布する。これにより、ウエハ１０の表面３ａは紫外線硬化性樹脂１６ｃに、支持部材１５の接着面１５ａに光熱変換層１６ｂにそれぞれ覆われる。本実施の形態では、ステージ（ステージ１７）上に、ウエハ１０の裏面１０ｂを対向させた状態で固定（例えば吸着固定）して、硬化前の（液状の）紫外線硬化性樹脂１６ｃをスピンコート法により、例えば５０μｍ程度の厚さで塗布する。一方、支持部材１５の接着面１５ａに塗布する光熱変換層１６ｂは、印刷法やスピンコート法などにより、例えば１μｍ程度の厚さで塗布する。なお、ウエハ１０の表面３ａ、支持部材１５の接着面１５ａのそれぞれを所定の厚さで確実に覆うことができる塗布方法であれば、塗布方法は上記に限定されない。
次に、ウエハ１０の表面３ａに塗布された紫外線硬化性樹脂１６ｃと、支持部材１５の接着面１５ａに塗布された光熱変換層１６ｂを密着させる。つまり、ウエハ１０の表面３ａと、支持部材１５の接着面１５ａを硬化前の接着材１６を介して接着する。
本工程では、ウエハ１０の裏面１０ｂと支持部材１５の接着面１５ａの反対側の面１５ｂをそれぞれ保持具１８で保持した状態で表面３ａと接着面１５ａを対向配置し、ウエハ１０と支持部材１５を近づけることにより密着させる。この時、紫外線硬化性樹脂１６ｃと光熱変換層１６ｂの密着界面に気泡が生じることを抑制するため、本工程は、例えば、真空チャンバ（減圧チャンバ）１９内で行うことが好ましい。
次に、支持部材１５の面１５ｂ側から紫外線硬化性樹脂１６ｃに向かって紫外線２０を照射することにより、紫外線硬化性樹脂１６ｃを硬化させて、紫外線硬化性樹脂層１６ａを得る。以上の工程により、図８に示すように、ウエハ１０の表面３ａを支持部材１５の接着面（図８では下面）１５ａと対向させた状態で、接着材１６を介してウエハ１０を支持部材１５に接着固定することができる。
一方、図１０に示す支持部材剥離工程では、まず支持部材１５に接着固定されたウエハ１０の裏面３ｂにフレーム（例えばリングフレーム）２１に支持された固定テープ（接着テープ）２２を貼り付けて固定する。なお、固定テープ２２は、樹脂フィルム（基材）のウエハ１０と対向する側の面に糊材（粘着材）が配置された接着テープであって、一般に半導体ウエハをダイシングする際に用いる接着テープ（ダイシングテープ）を用いることができる。この時、ウエハ１０は、既に図５に示す分割工程、裏面研削工程、および破砕層除去工程（詳細は後述する）が施されており、チップ領域１０ｃ毎に個片化され、接着材１６および支持部材１５を介して連結された状態となっている。また、ウエハ１０の裏面は、図９に示す裏面１０ｂよりも表面３ａ側に位置する裏面３ｂが露出している。この裏面３ｂは、図４を用いて説明した半導体チップ３の裏面３ｂに対応する。
次に、光熱変換層１６ｂに対して光を照射することにより、光熱変換層１６ｂ内の光熱変換物質に光を吸収させて、光熱変換層１６ｂと紫外線硬化性樹脂層１６ａとの接着界面に気泡を発生させる。本実施の形態では、効率的に気泡を発生させるため、光源としてＹＡＧレーザを用い、支持部材１５側からレーザ２３を照射する。これにより、光熱変換層１６ｂと紫外線硬化性樹脂層１６ａとの接着界面の接着強度が低下して、支持部材１５と紫外線硬化性樹脂層１６ａを容易に剥離することができる。
次に、紫外線硬化性樹脂層１６ａ上に剥離テープ（接着テープ）２４を貼り付けて、剥離テープ２４とともに紫外線硬化性樹脂層１６ａをウエハ１０の表面３ａ上から剥離させる。剥離テープ２４は、樹脂フィルム（基材）の紫外線硬化性樹脂層１６ａと対向する側の面に糊材（粘着材）が配置された接着テープであって、固定テープ２２と同程度の接着強度を備えている。この時、紫外線硬化性樹脂層１６ａとウエハ１０の表面３ａとの接着強度は、固定テープ２２とウエハ１０との接着強度、および剥離テープ２４と紫外線硬化性樹脂層１６ａとの接着強度よりも低いので、容易に剥離させることができる。また、硬化後の紫外線硬化性樹脂層１６ａは前記したように糊材や粘着材よりも硬いので、パッド３ｄ（図７参照）の表面に付着することを抑制できる。
上記の通り、本実施の形態では、ウエハ１０の厚さを５０μｍ以下に研削する態様に特に好適なウエハ１０の支持部材１５への固定方法について説明した。ただし、本実施の形態に対する変形例として、ウエハ１０の厚さを５０μｍ以下まで薄くせず、ウエハ１０単体で十分な剛性を有する場合には、樹脂フィルム（基材）の一方の面に糊材（粘着材）が配置された接着テープを用いることもできる。この場合、この糊材が接着材１６として機能する。
＜裏面研削工程＞
次に、裏面研削工程では、図１１および図１２に示すように、ウエハ１０が支持部材１５に固定された状態でウエハ１０の裏面１０ｂ（図１１参照）を研削し、裏面１０ｂよりも表面３ａ側に位置する裏面３ｂ（図１２参照）を露出させる。図１１は、図５に示す裏面研削工程を示す拡大断面図、図１２は、図１１に示す裏面研削後のウエハの状態を示す拡大断面図である。
本工程では、ウエハ１０の厚さが、図４に示す半導体チップ３の厚さ（例えば、５０μｍ以下）となるまで（図１２に示す裏面３ｂの位置まで）、裏面側を研削する。厚さの薄い半導体チップ３を得る方法として、基材となるウエハ（本実施の形態ではシリコンウエハ）の厚さを予め薄くしておく方法も考えられる。しかしこの場合、極端に薄くすると基材となるウエハに半導体素子などを形成する各工程において、ハンドリング性が低下し、ウエハが破損する原因となる。また、ウエハを薄くすると反り変形が生じる場合があり、加工精度が低下する。そこで、本実施の形態では、ウエハ準備工程およびウエハ固定工程では、ハンドリング性低下抑制や反り変形抑制の観点から十分な第１の厚さ（例えば７００μｍ〜８００μｍ）を有するウエハに対して加工を施し、その後、裏面１０ｂ側を研削して第１の厚さよりも薄い第２の厚さ（例えば５０μｍ以下）とする。これにより、製造工程（半導体素子などを形成する各工程）中のウエハの破損を防止しつつ、得られる半導体チップ３（図４参照）の厚さを薄くすることができる。また、ウエハ１０の厚さを１０μｍ以下とした後は、接着材１６を介してウエハ１０よりも剛性が高い支持部材１５を固定した状態で搬送するので、ウエハ１０のハンドリング性低下や反り変形を抑制できる。
本工程における研削方法は、特に限定されるものではないが、本実施の形態では、例えば図１１に示すように砥石などの研削部材２５により、ウエハ１０の裏面１０ｂを研削する。図１１では、研削装置の作業ステージである保持治具２６に支持部材１５を直接吸着保持させて裏面研削工程を行う態様を示しているが、支持部材１５を保護するため、支持部材１５の面１５ｂ側に図示しない接着テープ（固定テープ）を貼り付けて、接着テープを介して支持部材１５を固定することもできる。また、研削後のウエハ１０の裏面３ｂに研削時の残渣が残留することを防止するため、例えば研磨粒子（図示は省略）などを用いて、裏面３ｂにポリシング（研磨）加工を行うことが好ましい。また、本工程では、ウエハ１０の裏面１０ｂ側に図示しない研削液（例えば水）などを供給しながら研削処理を行う。この研削液は、研削屑とともにウエハ１０の周囲に広がるが、ウエハ１０の表面３ａ側は、接着材１６に被覆されているので、研削液および研削屑がウエハ１０の表面３ａ側に侵入し、汚染されることを抑制できる。なお、支持部材１５に代えて、バックグラインドテープと呼ばれる保護テープ（樹脂フィルムの一方の面に糊材（粘着材）が配置された接着テープ）を表面３ａに貼り付けて研削処理を施す方法もあるが、接着材１６はこの保護テープの糊材よりもウエハ１０の表面３ａとの密着性が高いので、高い汚染抑制効果を得られる。
ここで、本工程において、ウエハ１０の裏面１０ｂを研削し、裏面３ｂを露出させると、図１３に示すように研削処理後（または研磨処理後）の裏面３ｂには、裏面研削処理に起因する破砕層（裏面側破砕層）３０ａが形成される。図１３は、図１２に示すウエハの裏面側を拡大して示す拡大断面図である。この破砕層３０ａは、裏面研削処理時に微細な傷（クラック）が形成された層であって、例えば、５００ｎｍ〜１μｍ程度の厚さで、研削加工が施された裏面３ｂ全体に形成される。そして、前記したように、この破砕層３０ａが半導体チップ３（図４参照）の裏面３ｂに残った状態で製品化すると、破砕層３０ａを起点として傷が進展し、半導体チップ３が破損する原因となる。そこで、半導体チップ３を半導体装置１（図４参照）に組み込む前に、この破砕層３０ａを取り除く必要がある。破砕層３０ａを取り除く工程は、分割工程の前に行うこともできるが、本実施の形態では、後述する分割工程において発生する破砕層とともに、図１３に示す破砕層３０ａを一括して取り除くことができるので、図５に示すように、破砕層除去工程は分割工程の後で行う。これにより、製造工程を短縮し、製造効率を向上させることができる。なお、製造工程数の増加を考慮しなければ、分割工程前にこのウエハ１０の裏面１０ｂに形成された破砕層３０ａを除去してもよい。また、分割工程前に破砕層３０ａを除去する場合、支持部材１５を一旦剥離して、例えばウエハ１０の裏面１０ｂ側に新たに支持部材を固定することもできる。この場合、分割工程において、ウエハ１０の表面１０ａ側からブレード２７を走行させることができる。ただし、本実施の形態のように、ウエハ１０を５０μｍ以下まで薄くする場合には、ハンドリング性向上御の観点から支持部材１５を剥離せず、分割工程を行うことが好ましい。破砕層除去工程の詳細は、後述する。
＜分割工程＞
次に、分割工程では、図１４に示すようにウエハ１０が支持部材１５に固定された状態で、ウエハ１０のダイシング領域１０ｄに沿ってブレード２７を走行させることで、ウエハ１０をチップ領域１０ｃ毎に分割する。図１４は図５に示す分割工程を示す拡大断面図である。また、図１５は、図６に示すウエハの一部の表面側を拡大して示す拡大平面図である。
本工程では、図１４に示すように、ウエハ１０の裏面３ｂ側からダイシング領域１０ｄに沿ってブレード（ダイシングブレード、回転刃）２７を走行させることで、ウエハ１０を切削し、ウエハ１０をチップ領域１０ｃ毎に分割する。ブレード２７は、略円形の外形形状を成す薄板の外周に、ダイヤモンドなどからなる複数の砥粒を固着させた切断治具（回転刃）であって、薄板を回転させることにより、外周に固着した砥粒が、被切断物を切削加工して切断する。また、ブレード２７の先端部（薄板の外縁部に位置する側面）の形状は、ブレード２７の耐久性の観点で好ましい平坦形状（ストレート形状）となっている。
また、本工程では、分割装置（ダイシング装置）の作業ステージである保持治具２８にウエハ１０（支持部材１５に固定されたウエハ１０）を固定（吸着固定）した後、ブレード２７による切削加工を行う。図１４では、保持治具２６に支持部材１５を直接吸着保持させて裏面研削工程を行う態様を示しているが、支持部材１５の面１５ｂ側に図示しない接着テープ（固定テープ、ダイシングテープ）を貼り付けて、接着テープを介して支持部材１５を固定することもできる。また、本工程では、切削加工の前にダイシング領域１０ｄの位置にブレード２７を正確に配置するための位置合わせを行う。本実施の形態では、表面３ａ側が接着材１６に被覆された状態で位置合わせを行うため、ウエハ１０の位置を把握するためのアライメントマーク３ｅ（図６参照）を目視することができない。このため、裏面３ｂ側からアライメントマーク３ｅの位置を認識することができる、例えば赤外線カメラを用いてアライメントマーク３ｅを認識し、位置合わせを行う。このように、赤外線カメラを用いる方式で位置合わせを行う場合、アライメントマーク３ｅはウエハ１０の表面３ａに露出していなくて良い。このため、本実施の形態のアライメントマーク３ｅは絶縁層１３（図７参照）により覆われている。アライメントマーク３ｅは、例えば、図７に示すパッド３ｄおよび表面配線（最表面層の配線１２ｃ）を形成する際に、これらと同じ材料により一括して形成することができる。なお、図６では、複数のアライメントマーク３ｅをチップ領域１０ｃ内に配置する例について示したが、ウエハ１０の位置および向きが認識することができれば、これに限定されるものではなく、例えば、ダイシング領域１０ｄに配置することもできる。
また、ブレード２７を用いたウエハ１０の分割方法としては、ダイシング領域１０ｄに沿ってブレード２７を一回のみ走行させて、ウエハ１０を厚さ方向に切断する方式（フルダイシング方式）と、幅の異なる複数種類（例えば２種類）のブレード２７を用いて複数回（例えば２回）のステップでウエハ１０を切断する方式（ステップダイシング方式）がある。ステップダイシング方式では、まず、第１の幅を有するブレード２７により半導体ウエハの途中まで切削する（第１のステップ）。その後、第１の幅よりも狭い第２の幅を有するブレード２７を用いて第１のステップで残った残部を切削して、複数のチップ領域１０ｃに分割する。本実施の形態のように、ウエハ１０の厚さを５０μｍ以下まで研削した場合には、切断するウエハ１０の厚さが薄すぎるため、第１のステップでウエハ１０が分割されてしまう。言い換えると、ウエハ１０が分割されないように、第１のステップを行うことが困難である。そのため、ウエハ１０の厚さを５０μｍよりも薄くする場合には、フルダイシング方式を用いている。ただし、変形例として、ウエハ１０の厚さを５０μｍよりも厚くする場合には、ステップダイシング方式を用いることもできる。ブレード２７の耐久性（耐摩耗性）の観点からは、ブレード２７の幅を広く（厚く）することが好ましいが、切削加工時にウエハ１０の欠けを抑制する観点からはブレード２７の幅を狭く（薄く）することが好ましい。ステップダイシング方式では、幅の異なる複数のブレード２７により段階的にダイシングすることで、ブレード２７の耐久性を抑制し、かつ、ウエハ１０の欠けを抑制することができる。
ここで、本工程では、薄板の外周に、ダイヤモンドなどの砥粒を固着させたブレード２７によりウエハ１０のダイシング領域１０ｄに研削加工を施すので、図１６に示すように、ブレード２７を走行させることで形成される切断面（チップ領域１０ｃの側面３ｃ）には、分割工程の切削加工処理に起因する破砕層（側面側破砕層）３０ｂが形成される。図１６は、図１４に示す分割工程後のチップ領域の側面の状態を示す拡大断面図である。この破砕層３０ａは、分割工程時に微細な傷（クラック）が形成された層であって、例えば、５００ｎｍ〜１μｍ程度の厚さで、ブレード２７（図１４参照）による切削加工が施された側面３ｃ全体に形成される。この破砕層３０ｂは、切削加工時にウエハ１０のダイシング領域１０ｄに印加される外力（衝撃や押圧力）により形成される。特に、図１５に示すように、ウエハ１０のダイシング領域１０ｄには、複数の金属パターン３ｆが複数配置されている。これらの金属パターン３ｆは、ＴＥＧ（Test Element Group）と呼ばれるテスト用の素子であって、前記したウエハ準備工程で、ウエハ１０に複数の半導体素子や配線層からなる集積回路を形成した時に、正しく形成されているかどうかを検査するために形成される。なお、金属パターン３ｆは、ＴＥＧに限らず、アライメントマークの場合もあれば、１つのダイシング領域に１つしか配置されていない場合もある。例えば、シリコンからなる半導体基板１１（図７参照）と金属パターン３ｆをブレード２７により一括して切削加工する場合、半導体基板と金属パターン３ｆとでは、切削抵抗が異なるため、破砕層３０ｂが形成され易くなる。また、ブレード２７（図１４参照）に固着された複数の砥粒の間に切削屑が詰まると切断性が低下するために破砕層３０ｂが形成され易くなる。また、破砕層３０ｂが形成される他の要因としては、ウエハ１０をフルダイシング方式により切断した場合である。すなわち、フルダイシング方式の場合、ブレード２７が１回の分割工程においてウエハ１０と接触する面積が、ステップダイシング方式よりも大きいためである。これにより、ウエハ１０のダイシング領域１０ｄに印加される外力（衝撃や押圧力）も大きくなるため、ステップダイシング方式を適用した場合よりも破砕層３０ｂが形成され易くなる。
このように、チップ領域１０ｃの側面３ｃに形成された破砕層３０ｂは、前記裏面研削工程で説明した破砕層３０ａと同様に半導体チップ３（図４参照）の側面３ｃに残った状態で製品化すると、破砕層３０ｂを起点として傷が進展し、半導体チップ３が破損する原因となる。本願発明者の検討によれば、例えば破砕層３０ａが完全に取り除かれていた場合でも、破砕層３０ｂが残っていれば、半導体チップ３の強度が低下する。言い換えれば、半導体チップ３およびこれが搭載された半導体装置１（図４参照）の抗折強度、あるいは耐衝撃強度が低下する。このため、本実施の形態では、分割工程の後で、図５に示す破砕層除去工程を行い、半導体チップ３を搭載する前に破砕層３０ａ、および破砕層３０ｂからなる破砕層３０を取り除くことで、半導体装置１の強度低下を防止ないしは抑制する。
＜破砕層除去工程＞
次に、破砕層除去工程では、図１７に示すようにウエハ１０を裏面３ｂ側からエッチングして、図１６に示す破砕層３０を取り除く。図１７は、図５に示す破砕層除去工程を示す拡大断面図、図１８は、図１６に示すウエハにエッチング処理を施した後の状態を示す拡大断面図である。なお、図１７では、ウエハ１０の裏面３ｂ側からチップ領域１０ｃの裏面３ｂおよび側面３ｃに向かってエッチング材を供給した状態を示しており、エッチング材は、所謂、プラズマエッチングに用いるエッチングガス、またはウェットエッチングに用いるエッチング液である。
本工程では、図１７に示すようにウエハ１０の裏面３ｂ側からチップ領域１０ｃの裏面３ｂおよび側面３ｃに向かってエッチング材を供給することにより、エッチングを行う。本工程では、図１６に示すようにチップ領域１０ｃの裏面３ｂおよび側面３ｃの破砕層３０が露出しているので、エッチングを施すと、図１８に示すようにチップ領域１０ｃの裏面３ｂおよび側面３ｃの破砕層３０（図１６参照）は取り除かれる。このとき、分割工程の前に、ウエハ１０の裏面（チップ領域１０ｃの裏面３ｂ）に形成された破砕層３０を予め除去している場合には、本工程では、チップ領域１０ｃの側面３ｃに形成された破砕層３０のみが除去される。破砕層３０を取り除くことができれば良いので、エッチング方法は、プラズマ化したエッチング材を気相でウエハ１０に照射するプラズマエッチング法（ドライエッチング法）、あるいは、エッチング材を液相でウエハ１０に供給するウェットエッチング法を用いることができる。破砕層３０を取り除く程度、すなわち、エッチングにより取り除かれる領域（除去領域）の厚さについては、図１８に示すように、破砕層３０（図１６参照）が完全に取り除かれることが特に好ましい。ただし、破砕層３０を完全に除去しなかったとしても、エッチングを行えば、破砕層３０の表面の特に大きな凹凸領域を取り除くことができるので、エッチング処理を施さない場合と比較すると半導体チップ３（図４参照）の強度を向上させることができる。本願発明者の検討によれば、図１６に示す破砕層３０の厚さは、前述したように、ダイシング領域に金属パターン３ｆが形成されている、さらには、フルダイシング方式を適用した場合には、裏面３ｂ側の破砕層３０ａの厚さよりも側面３ｃ側の破砕層３０ｂの厚さの方が厚くなる傾向があり、破砕層３０ｂの厚さは１μｍ〜２μｍ程度となる。このとき、破砕層３０ｂが完全に除去されるようには、形成される破砕層３０ｂの厚さよりも大きい厚さの分だけ、取り除く。本実施の形態では、裏面３ｂ及び側面３ｃが、それぞれ露出面から３μｍ〜５μｍ程度取り除かれる条件でエッチングを行うことが特に好ましい。一方、エッチングにより取り除かれる領域（除去領域）の厚さは、エッチング時間およびエッチングレートに相関するので、除去領域を厚くしようとすれば、半導体チップ３（図４参照）の信頼性低下を招く懸念があるので、これを抑制できる範囲でエッチングすることが好ましい。
例えば、プラズマエッチング法におけるエッチング材（エッチングガス）２９として、六フッ化硫黄（ＳＦ６）ガスに加えて酸素ガス、フッ素ガスなどの添加ガスの混合ガスを用いる場合には、毎分１μｍ程度のエッチングレートでエッチング処理が進行する。したがって、エッチング時間を３分以上とすることが好ましい。しかし、プラズマを長時間照射するとチップ領域１０ｃの温度が上昇して、半導体チップ３の特性に影響を与える懸念がある。したがって、プラズマの照射時間を１０分以下、言い換えれば、除去領域の厚さは１０μｍ以下とすることが好ましい。なお、本願発明者が上記条件にてエッチングを所、例えば１０分間プラズマを照射した場合でも、図１８に示すチップ領域１０ｃの裏面３ｂ側の角部（エッジ部）３ｇには視認可能なＲ加工部（円弧状あるいはテーパ上の面取り加工部）は確認できなかった。また、電子顕微鏡で確認すると、面取り加工部の半径径（面取り加工部を円弧状とみなした時の曲率半径）は大きいものでも５０μｍ未満であった。
また例えば、ウェットエッチング法におけるエッチング材（エッチング液）２９として、フッ硝酸（フッ酸と硝酸の混合液）を用いる場合には、プラズマエッチング法よりもエッチングレートが高く、毎秒０．５５μｍ程度となる。このようにエッチングレートが高い場合には、エッチング後の側面３ｃを平坦にするため、除去領域の厚さは、プラズマエッチング法よりも厚く、例えば２０μｍ程度とすることが好ましい。ただし、エッチング時間が長くなると、ウエハ１０の隙間（ウエハ１０と接着材１６の界面や、図７に示す配線層１２間の界面など）からエッチング液が侵入する可能性が増大する。このため、エッチング時間を３０秒〜４０秒程度とすることが好ましい。
＜半導体チップ取得工程＞
次に、破砕層除去工程では、図１０に示すようにウエハ１０から支持部材１５を剥離する支持部材剥離工程を行った後、図１０に示す固定テープ（接着テープ）２２から各チップ領域１０ｃを個別に取り出して、図３および図４に示す半導体チップ３を複数個取得する。支持部材剥離工程は、既に説明したので、重複する説明は省略する。また、固定テープ（接着テープ）２２から各チップ領域１０ｃを個別に取り出す工程は、ダイシングテープから個片化された半導体チップを取り出す一般的な技術を応用して適用することができる。例えば、固定テープ２２の糊材中に硬化前の紫外線硬化性樹脂成分を予め含ませておく。そして、図１０に示すように、チップ領域１０ｃの表面３ａ側から接着材１６を剥離させた後で、固定テープ２２に紫外線を照射し、糊材を硬化させると、固定テープ２２の接着強度が低下する。固定テープ２２の接着強度が低下させれば、例えばコレット（図示は省略）と呼ばれる保持治具（ピックアップ治具）を用いて、個々のチップ領域１０ｃ（図３および図４に示す半導体チップ３）を容易に取り出すことができる。ところで、本工程では、厚さが５０μｍ以下と、非常に薄い半導体チップ３を支持部材１５（図１０参照）に支持されない状態で取り出すこととなる。しかし、前記した分割工程で、個片化された半導体チップ３は、表面３ａおよび裏面３ｂの平面積が、一体化したウエハ１０（例えば図１２参照）よりも小さいため、ハンドリング時の変形や損傷は発生し難い。
以上の工程により、図３および図４に示す半導体チップ３が得られる。つまり、図５に示す半導体チップ準備工程が終了する。
＜半導体装置の組み立て工程＞
次に、図１〜図４に示す半導体装置１の組み立て工程を、図５に沿って簡単に説明する。
まず、図５に示す基板準備工程として、図１９に示すような配線基板４０を準備する。図１９は、図５に示す基板準備工程で準備する配線基板の全体構造を示す平面図、図２０は図１９のＢ−Ｂ線に沿った拡大断面図である。図１９に示すように、本工程で準備する配線基板（基板）４０は、枠部（枠体）４０ｂの内側に複数のデバイス領域４０ａを備えている。配線基板４０は、複数のデバイス領域４０ａを有する、所謂、多数個取り基板であって、各デバイス領域４０ａが図１〜図４を用いて説明した配線基板２に相当する。また、隣り合うデバイス領域４０ａの間にはダイシング領域４０ｃが配置されている。配線基板４０は、上面（チップ搭載面、表面）２ａ、および上面２ａの反対側に位置する下面（実装面、裏面）２ｂを有し、前述した配線基板２を構成する部材が予め形成されている。なお、本実施の形態では、配線基板４０を備えた半導体装置の製造方法を説明するが、基板はこれに限定されず、例えば変形例として、図１９に示す配線基板４０をリードフレーム（基板）にすることもできる。
次に、ダイボンディング工程として、図２１に示すように配線基板４０上に、前記半導体チップ準備工程で準備した半導体チップ３を搭載する。図２１は、図２０に示す配線基板上に半導体チップを搭載した状態を示す拡大断面図である。本工程では、図２１に示すようにチップ搭載治具４１により半導体チップ３を配線基板４０に向かって押し付けて、配線基板４０上に接着材７を介して搭載する。この時、図１６に示す破砕層３０ｂが残っていると、搭載時の外力により傷（クラック）が進展する場合があるが、本実施の形態によれば、破砕層３０ａと共に破砕層３０ｂが取り除かれているので、これを防止ないしは抑制することができる。
次に、電気接続工程として、図２２に示すように半導体チップ３のパッド３ｄと、配線基板４０のボンディングリード２ｃを導電性部材である複数のワイヤ４を介して電気的に接続する。図２２は、図２１に示す半導体チップと配線基板を、複数のワイヤを介して電気的に接続した状態を示す拡大断面図である。本工程では、半導体チップ３の表面３ａ側をヒータ４２により加熱した状態で、キャピラリ４３によりワイヤ４をパッド３ｄに押し付けて接合する。ワイヤ４とパッド３ｄの接合方式は、熱圧着方式、超音波方式、あるいはこれらを併用する併用方式などを適用することができるが、本実施の形態では併用方式を採用している。ワイヤ４の端部をパッド３ｄに押し当てる際にも半導体チップ３に外力が印加されることとなるが、本実施の形態では、図１６に示す破砕層３０ａと共に破砕層３０ｂが取り除かれているので、ワイヤボンディング時の傷（クラック）の進展を防止ないしは抑制することができる。なお、本実施の形態では、図１４に示すように、本実施の形態では、半導体チップ３の裏面３ｂが、配線基板４０の上面２ａと対向するように搭載する、フェイスアップ実装方式で搭載する態様について示している。変形例として、半導体チップ３の表面３ａが、配線基板４０の上面２ａと対向するように搭載する、フェイスダウン実装方式で搭載する場合には、前記したダイボンディング工程において、複数のパッド３ｄ上のそれぞれに形成されたバンプ電極（導電性部材）を介して、配線基板４０のボンディングリード２ｃと電気的に接続する。
次に、封止工程として、図２３に示すように封止体５を形成し、半導体チップ３およびこれに接続される複数のワイヤ４を封止する。図２３は、図２２に示す半導体チップおよび複数のワイヤを封止した状態を示す拡大断面図である。図２３では、配線基板４０の上面２ａを覆うように、樹脂から成る封止体５を形成する態様を示している。なお、図５では省略したが、封止工程の後、次に説明する個片化工程の前に、ボールマウント工程として、複数のランド２ｄのそれぞれに、図４に示す半導体装置１と外部機器を電気的に接続するための接合材となる複数の半田ボール（突起電極）６（図４参照）を接合する。
次に、個片化工程として、図１９に示すデバイス領域４０ａ毎に配線基板４０を分割し、個片化する。図示は省略するが、分割方法としては、例えばダイシングブレードを用いて配線基板４０、および封止体５を切断する方法を適用することができる。
次に、検査、選別工程として、外観検査などの検査を行って製品の良否を選別し、図１〜図４に示す半導体装置１を得る。
＜変形例＞
次に、前記実施の形態で説明した態様の変形例について説明する。まず、図５に示す工程順序の変形例について説明する。図２４は、図５に対する変形例を示す説明図、図２５は、図１４に対する変形例を示す拡大断面図である。図２４に示す例では、前記実施の形態で説明した分割工程を、裏面研削工程の前に行う。その他の点は、図５と同様である。つまり、図２５に示すように、ウエハ１０の裏面１０ｂを研削する前に、先にブレード２７による切削加工を行って、チップ領域１０ｃ毎に個片化する。その後、前記した図１１と同様に裏面研削処理を行うと、前記実施の形態と同様に半導体チップ３（図４参照）が取得できる。図２４に示す工程フローでは、裏面研削工程を分割後に行うため、裏面研削工程において、隣り合うチップ領域１０ｃの間の隙間に研削液や研削屑が入り込む場合がある。しかし、ウエハ固定工程において、ウエハ１０の表面３ａ側は、硬化した紫外線硬化性樹脂層１６ａ（図８参照）と密着しているため、ウエハ１０の表面３ａ側の汚染を抑制することができる。ただし、チップ領域の側面３ｃに破砕層３０ｂ（図１６参）が形成された状態で裏面研削処理を行うと、裏面研削時の外力により、破砕層３０ｂの傷が進展する懸念がある。したがって、図５に示すように、分割工程は、裏面研削工程の後で行うことが特に好ましい。また、図２４に示すように分割工程を裏面研削工程の前に行う場合には、裏面研削工程の前に、一旦破砕層除去工程を行うことが好ましい。つまり、半導体装置の強度低下を防止ないしは抑制する観点からは、チップ領域１０ｃの側面３ｃに形成された破砕層３０ｂを除去する工程と、裏面３ｂ（図）に形成された破砕層３０ａ（図１６参照）を除去する工程をそれぞれ別個に行うことが好ましい。言い換えれば、図５に示す工程フローによれば、破砕層除去工程を１回行えば良く、かつ、半導体装置の強度低下を防止ないしは抑制することができる。
ところで、分割工程を裏面研削工程よりも先に行う実施態様の別の変形例として、ウエハ１０の表面３ａ側からウエハ１０の途中までブレード２７による切削加工を行い、その後裏面研削工程でブレード２７による切削加工位置よりも薄くなるまでウエハ１０を研削する、所謂、先ダイシング方式が考えられる。この先ダイシング方式では、ウエハ１０の表面３ａ側からブレード２７による切削加工を行うので、分割工程の後で、かつ、裏面研削工程の前にウエハ固定工程を行い、ウエハ１０を支持部材１５に固定する。しかし、この場合、ブレード２７の切削加工による溝がウエハ１０の表面３ａ側に形成された状態で研削するため、図９に示すウエハ工程を適用すると、チップ領域の側面３ｃの一部または全部が、接着材１６に覆われた状態で固定される。このため、先ダイシング方式では、図８〜図１０に示すような固定方式ではなく、接着テープを用いた固定方式を用いる。
次に、ウエハ固定工程の変形例として、接着テープを支持部材として用いる例について説明する。図２６は、図８に対する変形例を示す断面図、図２７は、図１４に対する他の変形例を示す拡大断面図である。
図８および図１４に示す例と、図２６および図２７に示す変形例との相違点は、ウエハ固定工程において、ウエハ１０を固定する支持部材が、樹脂フィルム（基材）５０ａの一方の面（ウエハ１０と対向させる面）に糊材（粘着材）５０ｂが配置された接着テープ（バックグラインドテープ）５０となっている点である。前記した裏面研削工程において、裏面研削処理を行った後のウエハが５０μｍよりも厚く、例えば１００μｍ程度である場合には、裏面研削処理後のウエハ１０の剛性が強いので、支持部材として図２６に示す接着テープ５０を用いることもできる。支持部材として接着テープ５０を用いれば、例えばガラス板などから成る支持部材１５（図８参照）を用いる場合よりも製造用材料（接着テープ５０）を安価に入手することができる。ただし、裏面研削処理後のウエハ１０の厚さが１００μｍ程度であっても、ウエハ１０に反り変形が生じる場合があるので、前記実施の形態のように、研削処理後のウエハ１０よりも剛性の高い支持部材１５（図８参照）に固定する方が好ましい。このため、接着テープ５０を用いる場合にも、接着テープ５０の厚さは、研削処理後のウエハ１０の厚さよりも厚いものを用いることが好ましい。また、裏面研削工程時のウエハ１０の表面と支持部材との密着性の観点からも、図８に示すように、液状の樹脂（図９に示す紫外線硬化性樹脂１６ｃ）を硬化させることで、ウエハ１０を支持部材１５に固定する方法が好ましい。また、ウエハ固定で接着テープ５０を用いる場合には分割工程において、ウエハ１０とともに、接着テープ５０の一部を切削加工するため、図２７に示すブレード２７が糊材５０ｂを巻き込んでチップ領域１０ｃの側面３ｃに付着する場合がある。そして、側面３ｃに付着した糊材５０ｂの量が多いと、破砕層除去工程で糊材５０ｂが付着した領域の破砕層３０ｂ（図１６参照）が除去しきれない場合がある。したがって、確実に破砕層３０ｂを除去する観点からは、図８〜図１０に示すように、硬化させた樹脂からなる接着材１６を介して支持部材１５を固定する方法が好ましい。
また、接着テープ５０を用いる場合、ウエハ１０に貼り付けた接着テープ５０の糊材５０ｂが、接着テープ５０を剥離した後もウエハ１０のパッド３ｄの表面に残留することを抑制するため、糊材５０ｂの剥離性を向上させることが好ましい。糊材５０ｂの剥離性を向上させる方法としては、例えば、糊材５０ｂ中に紫外線硬化性樹脂成分を混合しておき、接着テープ５０を剥離する前に紫外線を照射することで硬化させる方法を適用することができる。
次に、分割工程の変形例として、ウエハ１０にレーザを照射することにより、ウエハ１０を分割する実施態様について説明する。図２８は図１４に対する他の変形例を示す拡大断面図である。図２８に示す例では、分割工程において、ウエハ１０が支持部材１５に固定された状態で、ウエハ１０のダイシング領域１０ｄに裏面３ｂ側からレーザ５１を照射することでウエハ１０をチップ領域１０ｃ毎に分割する。つまり、レーザ５１のエネルギーによりウエハ１０のダイシング領域１０ｄを溶断する。この時、ダイシング領域周辺には溶断時の熱エネルギーが加わり、チップ領域１０ｃの側面３ｃには破砕層３０ｂ（図１６参照）が形成される。このレーザ５１により形成された破砕層３０ｂも図１４に示すブレード２７により形成された破砕層３０ｂ（図１６参照）と同様に、半導体チップ３（図４参照）の側面３ｃに残った状態で製品化すると、破砕層３０ｂを起点として傷が進展し、半導体チップ３が破損する原因となる。したがって、レーザ５１を照射する、レーザダイシング方式を適用した場合にも、図５や図２４に示すように、破砕層除去工程で、図１６に示す破砕層３０ｂを取り除くことで、図４に示す半導体チップ３や半導体装置１の強度低下を防止ないしは抑制することができる。
次に、半導体チップの構造上の変形例について説明する。図２９は、図４に対する変形例を示す断面図である。
図２９に示す半導体装置６０と図４に示す半導体装置１は、半導体チップ６１の表面３ａを、配線基板（基板）２の上面２ａと対向させるように搭載する、所謂フェイスダウン実装方式で搭載されている点で相違する。なお、図２９に示す半導体チップ６１は、表面３ａ側に、複数のバンプ電極６２が形成されている点を除き、図４に示す半導体チップ３と同様である。このようにフェイスダウン実装方式を適用する場合、半導体チップ６１の表面３ａ（詳しくは、パッド３ｄ上）には、表面３ａから突出する複数のバンプ電極（表面側突起電極）６２がそれぞれ形成される。半導体チップ６１の複数のパッド３ｄは、複数のバンプ電極６２を介して配線基板２の複数のボンディングリード２ｃと電気的に接続される。また、半導体チップ６１と配線基板２の間には、アンダフィル樹脂（封止体）６３が配置され、パッド３ｄとボンディングリード２ｃの接合部（バンプ電極６２を含む）が封止されている。このようにフェイスダウン実装方式は、半導体チップ６１の表面３ａ側を封止し、裏面はアンダフィル樹脂６３から露出した状態とすることができるので、図４に示すフェイスアップ実装方式を適用する場合よりも半導体装置を薄型化することができる。なお、図２９では、半導体チップ６１上に搭載する半導体チップ３が例えば図示しないワイヤを介して配線基板２と電気的に接続されているので、半導体チップ６１の裏面３ｂも封止体５に封止されているが、図２９に対する変形例として半導体チップ３を積層しない実施態様では、半導体チップ６１の裏面３ｂを露出させる（図２９に示す半導体チップ３および封止体５を取り除いた状態にする）ことができる。また、前記した半導体チップ３と同様に製造することにより、半導体チップ６１の厚さを例えば５０μｍ以下程度の厚さまで薄型化しても、半導体チップ６１の強度低下を抑制できるので、フェイスダウン実装方式と組み合わせると、さらに薄型化が図れる点で好適である。
また、図２９に示す半導体装置６０と図４に示す半導体装置１は、配線基板（基板）２上に複数の半導体チップ６１、３が積み重ねて搭載されている点で相違する。言い換えれば、半導体チップ６１上（図２９では半導体チップ６１の裏面３ｂ上）には、さらに半導体チップ３が積層されている。詳しくは、半導体チップ３は、接着材（例えば両面に粘着層が配置された接着テープ）６４を介して半導体チップ６１の裏面３ｂ上に搭載されている。このように、一つの半導体パッケージ（半導体装置６０）に複数の半導体チップ６１、３を搭載することで、半導体装置６０を高機能化することができる。例えば、半導体チップ３はメモリ回路が形成されたメモリチップ、半導体チップ６１は、メモリチップである半導体チップ３を制御する制御回路が形成されたコントローラチップとすれば、半導体装置６０は、一つのパッケージ内でシステムを構成する、所謂ＳＩＰ（System in Package）型半導体装置となる。また、複数の半導体チップ６１、３を積層して搭載することにより、ＳＩＰ型半導体装置の薄型化が図れる。さらに、前記したように、複数の半導体チップ６１、３のそれぞれを、例えば５０μｍ以下程度の厚さまで薄型化しても、半導体チップ６１、３の強度低下を抑制できるので、ＳＩＰ型半導体装置と組み合わせると、さらに薄型化が図れる点で好適である。
図２９に示す半導体チップ６１は、半導体チップ３と略同様のフローで製造することができるが、相違点について説明する。図３０は、図７に対する変形例を示す断面図、図３１は、図１４に対する他の変形例を示す拡大断面図である。
図２９に示す半導体チップ６１を準備する工程では、まず、ウエハ準備工程（図５参照）において、図３０に示すようにパッド３ｄ上にバンプ電極６２を接合しておく。バンプ電極６２は、例えば金から成り、ワイヤボンディング技術を応用して接合することができる。このようにウエハ準備工程でウエハ１０の表面３ａ側にバンプ電極６２を形成すると、ウエハ固定工程以降の各工程は、表面３ａにバンプ電極６２を形成した状態で行うこととなる。特に、図３１に示すように、分割工程においては、バンプ電極６２をしっかりと固定しなければ、切削加工中にウエハ１０が動いてしまい、破砕層３０ｂ（図１６参照）がより形成され易くなる。あるいは破砕層３０ｂの厚さが厚くなる。また、加工中にウエハ１０が動き易くなる点では、前記した裏面研削工程も同様である。言い換えれば、ウエハ準備工程でバンプ電極６２を形成する場合、破砕層３０ｂが形成され易く、前記したように破砕層除去工程でこの破砕層３０ｂを取り除くことにより、得られる半導体チップ６１の強度低下を抑制することができる。また、バンプ電極６２を分割工程、裏面研削工程の前に形成する場合には、図３１に示すように、硬化させた樹脂からなる接着材１６を介して支持部材１５を固定することが特に好ましい。これにより、図２７に示すように接着テープ５０でウエハ１０を固定する場合よりもバンプ電極６２周囲と接着材１６の間の隙間を低減でき、この結果、破砕層３０ｂの厚さを薄くすることができる。
また、図示は省略するが、図２９に示す半導体装置６０の製造方法では、図５に示すダイボンディング工程において、半導体チップ６１上に半導体チップ３を積層する工程を含む。すなわち、配線基板２（図１９に示す配線基板４０であっても良い）上に、半導体チップ６１を搭載する工程、およびその後で、半導体チップ６１上に半導体チップ３を搭載する工程を含んでいる。
次に、薄型の半導体チップの変形例として、貫通電極構造の半導体チップに適用した例について説明する。なお、貫通電極構造とは、半導体チップの表面および裏面にそれぞれバンプ電極を形成し、表面側のバンプ電極と裏面側のバンプ電極を、半導体チップを厚さ方向に貫通するように埋め込まれた導電性部材を介して電気的に接続した構造を言う。図３２は、貫通電極構造の半導体チップを模式的に示す断面図、図３３は図３２に示す半導体チップを２枚積層した状態を模式的に示す断面図である。
図３２に示す半導体チップ６５は、表面３ａに複数のバンプ電極（表面側突起電極）６６が、裏面３ｂに複数のバンプ電極（裏面側突起電極）６７が、それぞれ形成されている。そして、バンプ電極６６、６７のそれぞれは、半導体チップ３を厚さ方向に貫通する貫通孔６８ａに埋め込まれた配線（導電性部材、表裏導通配線）６８を介して電気的接続されている。バンプ電極６６、６７は、例えば半田から成り、配線６８は、例えば銅から成る。このような貫通電極構造の半導体チップ６５は、図３３に示すように、バンプ電極６６、６７を接続することで、複数の半導体チップ６５を電気的に接続することができる。言い換えれば、貫通電極構造の半導体チップ６５は、図２９に示すような配線基板２を介さずに、複数の半導体チップ６５を電気的に接続することができる。このため、図３３に示す複数の半導体チップ６５の積層構造体を、例えば図２９に示す配線基板２に搭載する場合、配線基板２における配線パターンのレイアウトを単純化することができるので、配線基板の小型化や薄型化の観点で有利である。なお、図３３では表面３ａの平面寸法が同じ２枚の半導体チップ６５を積み重ねた例を示しているが、例えば、裏面３ｂ側に配線パターンを形成すれば、表面３ａの平面寸法が異なる半導体チップを積み重ね、かつ、電気的に接続することも可能である。
図３２に示す貫通電極構造の半導体チップ６５は、半導体チップ３と略同様のフローで製造することができるが、相違点について簡単に説明する。図３４は、図７に対する他の変形例を示す断面図、図３５は、図５に示す裏面研削工程の後で、半導体ウエハのチップ領域に貫通孔を形成する貫通孔形成工程を示す拡大断面図、図３６は、図３５に示す貫通孔形成工程の後で、貫通孔内に導電性部材を埋め込む導電性部材埋め込み工程を示す拡大断面図である。また、図３７は図３６に示す導電性部材埋め込み工程の後で、チップ領域の裏面側にバンプ電極を形成する裏面側突起電極形成工程を示す拡大断面図である。なお、図３５〜図３７ではウエハ１０が有する複数のチップ領域１０ｃのうちの一つを拡大して示している。
貫通電極構造の半導体チップ６５取得する半導体チップ準備工程（図５参照）には、以下の工程が含まれる。まず、ウエハ準備工程（図５参照）では、図３４に示すように、例えば半田からなるバンプ電極（表面側突起電極）６６を形成する。バンプ電極６６は、例えば、半田ボールをパッド３ｄ上に配置して、この半田ボールを溶融させることによりパッド３ｄと接合することができる。次に、裏面研削工程（図５参照）でウエハ１０の厚さを、例えば５０μｍ以下まで薄くした後で、図３５に示すように、複数のチップ領域１０ｃのそれぞれに、複数の貫通孔６８ａを形成する。複数の貫通孔６８ａは、例えばエッチングにより、チップ領域の裏面３ｂ側から表面３ａ側に向かって形成し、バンプ電極６６が接合されたパッド３ｄに達するまで（パッド３ｄの裏面が露出するまで）穿通する。次に、図３６に示すように、複数の貫通孔６８ａのそれぞれに例えば銅からなる配線６８を埋め込み、複数のバンプ電極６６と複数の配線６８をそれぞれ電気的に接続する。複数の配線６８が裏面３ｂ上で短絡することを防止するため、導電性部材を埋め込んだ後で、裏面３ｂを例えばＣＭＰ（Chemical Mechanical Polishing）法により研磨して、裏面３ｂ上の導電性部材を取り除くことが好ましい。なお、図示は省略するが、この後、裏面３ｂ上に配線パターンを形成することもできる。次に、図３７に示すように、複数のチップ領域１０ｃの裏面３ｂに複数のバンプ電極（裏面側突起電極）６７を形成し、それぞれ複数の貫通孔６８ａに埋め込まれた配線６８と電気的に接続する。
上記の通り、貫通電極構造の半導体チップ６５の製造工程では、貫通孔６８ａを容易に形成するため、チップ領域１０ｃの厚さを薄く（例えば５０μｍ）以下に形成した後で貫通孔６８ａを形成することが好ましい。また、複数の半導体チップ６５を積層した半導体装置を薄型化する観点からも、裏面研削工程ではウエハ１０の厚さが５０μｍ以下となるまで研削することがこのましい。このため、前記実施の形態で説明した技術を適用することが好適である。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。以下、前記実施の形態中で説明した態様以外の変形例について説明する。
例えば、前記変形例では、それぞれ、前記実施の形態で説明した実施態様との相違点を解り易くするため、それぞれ図１〜図２３に対する変形例として説明したが、これらの変形例を組み合わせて適用することができる。
本発明は、半導体装置に広く利用可能である。
１ 半導体装置
２ 配線基板（基板）
２ａ 上面（チップ搭載面、表面）
２ｂ 下面（実装面、裏面）
２ｃ ボンディングリード（端子）
２ｄ ランド（端子）
２ｅ 配線
２ｆ コア層
２ｇ 絶縁膜
３ 半導体チップ
３ａ 表面（主面、上面）
３ｂ 裏面（主面、下面）
３ｃ 側面
３ｄ パッド（電極、チップ電極）
３ｅ アライメントマーク
３ｆ 金属パターン
３ｇ 角部（エッジ部）
４ ワイヤ（導電性部材）
５ 封止体（樹脂体）
６ 半田ボール（突起電極）
７ 接着材（ダイボンド材）
１０ ウエハ（半導体ウエハ、半導体基板）
１０ｂ 裏面
１０ｃ チップ領域
１０ｄ ダイシング領域
１１ 半導体基板
１１ａ 主面
１２ 配線層
１２ａ 上面
１２ｃ 配線
１２ｄ 絶縁層（層間絶縁膜）
１３ 絶縁層（パッシベーション膜）
１３ａ 開口部
１５ 支持部材
１５ａ 接着面
１５ｂ 面
１６ 接着材
１６ａ 紫外線硬化性樹脂層
１６ｂ 光熱変換層
１６ｃ 紫外線硬化性樹脂
１７ ステージ
１８ 保持具
１９ 真空チャンバ（減圧チャンバ）
２０ 紫外線
２１ フレーム
２２ 固定テープ
２３ レーザ
２４ 剥離テープ
２５ 研削部材
２６ 保持治具
２７ ブレード
２８ 保持治具
２９ エッチング材（エッチングガス）
３０ 破砕層
３０ａ 破砕層（裏面側破砕層）
３０ｂ 破砕層（側面側破砕層）
４０ 配線基板（基板）
４０ａ デバイス領域
４０ｂ 枠部（枠体）
４０ｃ ダイシング領域
４１ チップ搭載治具
４２ ヒータ
４３ キャピラリ
５０ 接着テープ
５０ａ 樹脂フィルム（基材）
５０ｂ 糊材
５１ レーザ
６０ 半導体装置
６１ 半導体チップ
６２ バンプ電極（表面側突起電極）
６３ アンダフィル樹脂（封止体）
６４ 接着材
６５ 半導体チップ
６６ バンプ電極（表面側突起電極）
６７ バンプ電極（裏面側突起電極）
６８ 配線（導電性部材）
６８ａ 貫通孔

Claims (10)

  1. 以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ａ）表面、前記表面に形成された複数のチップ領域、前記複数のチップ領域のうちの互いに隣り合うチップ領域間に形成されたダイシング領域、および前記表面とは反対側の裏面を有する半導体ウエハの前記表面を支持部材に固定する工程；
    （ｂ）前記半導体ウエハが前記支持部材に固定された状態で、前記半導体ウエハの前記裏面を研削する工程；
    （ｃ）前記半導体ウエハが前記支持部材に固定された状態で、前記半導体ウエハの前記ダイシング領域にブレードを走行させることで、前記半導体ウエハを前記チップ領域毎に分割する工程；
    （ｄ）前記（ｃ）工程の後、分割された前記複数のチップ領域のそれぞれの側面をエッチングし、前記（ｃ）工程により前記複数のチップ領域のそれぞれの前記側面に形成された破砕層を除去する工程；
    （ｅ）前記（ｄ）工程の後、分割された前記複数のチップ領域を前記支持部材から剥離させて、複数の半導体チップを取得する工程、
    ここで、
    前記（ｃ）工程で、前記ブレードを走行させる前記半導体ウエハの前記ダイシング領域には、金属パターンが配置されている。
  2. 請求項１において、
    前記（ｃ）工程は、前記（ｂ）工程の後に行うことを特徴とする半導体装置の製造方法。
  3. 請求項２において、
    前記支持部材の厚さは、前記（ｂ）工程により研削された後の前記半導体ウエハの厚さよりも厚いことを特徴とする半導体装置の製造方法。
  4. 請求項３において、
    前記支持部材は、前記（ｂ）工程により研削された後の前記半導体ウエハよりも剛性が高いことを特徴とする半導体装置の製造方法。
  5. 請求項４において、
    前記支持部材は、前記半導体ウエハの前記表面と対向させる接着面を有し、
    前記（ａ）工程は、
    前記半導体ウエハの前記表面または前記支持部材の前記接着面のうちいずれか一方または両方に、液状の接着材を塗布する工程、
    前記半導体ウエハと前記支持部材を、前記接着材を介して接着する工程、
    および、前記接着材を硬化させて前記半導体ウエハと前記支持部材を固定する工程を含んでいることを特徴とする半導体装置の製造方法。
  6. 請求項５において、
    前記接着材は、紫外線硬化性樹脂を含み、かつ、前記支持部材はガラス板であることを特徴とする半導体装置の製造方法。
  7. 請求項１において、前記（ｃ）工程では、
    前記ダイシング領域に沿って前記ブレードを一回のみ走行させることで、前記半導体ウエハを前記チップ領域毎に分割することを特徴とする半導体装置の製造方法。
  8. 請求項１において、
    前記（ａ）工程で準備する前記半導体ウエハの前記複数のチップ領域のそれぞれには、前記表面から突出する複数の表面側突起電極が形成されていることを特徴とする半導体装置の製造方法。
  9. 請求項８において、
    さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ｆ）前記（ｂ）工程の後、かつ、前記（ｃ）工程の前に、前記複数のチップ領域の前記裏面側から前記表面側に向かって複数の貫通孔を形成する工程；
    （ｇ）前記（ｆ）工程の後、かつ、前記（ｃ）工程の前に、前記複数の貫通孔のそれぞれに導電性部材を埋め込み、前記複数の表面側突起電極と前記導電性部材を電気的に接続する工程；
    （ｈ）前記（ｇ）工程の後、かつ、前記（ｃ）工程の前に、前記複数のチップ領域の前記裏面のそれぞれに複数の裏面側突起電極を形成し、前記導電性部材と電気的に接続する工程。
  10. 請求項１において、
    さらに以下の工程を含むことを特徴とする半導体装置の製造方法：
    （ｆ）前記（ｅ）工程の後、基板上に前記複数の半導体チップのうちの第１半導体チップを搭載する工程；
    （ｇ）前記（ｆ）工程の後、前記第１半導体チップ上に、第２半導体チップを搭載する工程。
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