JP2001168268A - 半導体モジュールおよび電子回路装置 - Google Patents
半導体モジュールおよび電子回路装置Info
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Abstract
(57)【要約】
【課題】実装基板への接続部のインダクタンスを低減
し、各デバイスからの放熱量を確保した半導体モジュー
ルとそれを実装した電子回路装置を提供する。 【解決手段】半導体装置の回路パターンに接続する第１
突起電極１６ｂを有する第１半導体装置１ａおよび第２
半導体装置１ｂの第１突起電極１６ｂ形成面の反対側の
面同士が放熱性基板１７を介して固着されており、第１
半導体装置１ａと第２半導体装置１ｂの実装部分の間に
おいて湾曲している可撓性基板２に形成された配線部
（２１，２４）に第１半導体装置１ａおよび第２半導体
装置１ｂの各第１突起電極１６ｂが接続して、モジュー
ル化された半導体モジュール。また、このモジュールＭ
の可撓性基板２に形成された配線部２４に第２突起電極
２５が形成されている構成とし、モジュール状態で実装
基板２’に実装した電子回路装置。
し、各デバイスからの放熱量を確保した半導体モジュー
ルとそれを実装した電子回路装置を提供する。 【解決手段】半導体装置の回路パターンに接続する第１
突起電極１６ｂを有する第１半導体装置１ａおよび第２
半導体装置１ｂの第１突起電極１６ｂ形成面の反対側の
面同士が放熱性基板１７を介して固着されており、第１
半導体装置１ａと第２半導体装置１ｂの実装部分の間に
おいて湾曲している可撓性基板２に形成された配線部
（２１，２４）に第１半導体装置１ａおよび第２半導体
装置１ｂの各第１突起電極１６ｂが接続して、モジュー
ル化された半導体モジュール。また、このモジュールＭ
の可撓性基板２に形成された配線部２４に第２突起電極
２５が形成されている構成とし、モジュール状態で実装
基板２’に実装した電子回路装置。
Description
【０００１】
【発明の属する技術分野】本発明は半導体モジュールお
よび電子回路装置に関し、特に、小型化および高密度化
されたパッケージ形態を有する半導体装置をモジュール
化した半導体モジュールと、当該半導体モジュールを実
装基板上に実装した電子回路装置に関する。
よび電子回路装置に関し、特に、小型化および高密度化
されたパッケージ形態を有する半導体装置をモジュール
化した半導体モジュールと、当該半導体モジュールを実
装基板上に実装した電子回路装置に関する。
【０００２】
【従来の技術】デジタルビデオカメラ、ＩＣカード、デ
ジタル携帯電話、ノートパソコンあるいはＰＤＡ（Pers
onal Digital Assistant）など、携帯用電子機器の小型
化、薄型化、軽量化に対する要求は強くなる一方であ
り、これに応えるために近年のＶＬＳＩなどの半導体装
置においては３年で７割の縮小化を実現してきた一方
で、実装基板上の部品実装密度をいかに向上させるかが
重要な課題として研究および開発がなされてきた。
ジタル携帯電話、ノートパソコンあるいはＰＤＡ（Pers
onal Digital Assistant）など、携帯用電子機器の小型
化、薄型化、軽量化に対する要求は強くなる一方であ
り、これに応えるために近年のＶＬＳＩなどの半導体装
置においては３年で７割の縮小化を実現してきた一方
で、実装基板上の部品実装密度をいかに向上させるかが
重要な課題として研究および開発がなされてきた。
【０００３】従来、半導体装置のパッケージ形態として
は、ＤＩＰ（Dual In-line Package）あるいはＰＧＡ
（Pin Grid Array）などのプリント基板に設けたスルー
ホールにリード線を挿入して実装するリード挿入型（Ｔ
ＨＤ：Through Hole Mount Device ）や、ＱＦＰ（Quad
Flat Package ）あるいはＴＣＰ（Tape Carrier Packa
ge）などのリード線を基板の表面にハンダ付けして実装
する表面実装型（ＳＭＤ：Surface Mount Device）が用
いられてきた。
は、ＤＩＰ（Dual In-line Package）あるいはＰＧＡ
（Pin Grid Array）などのプリント基板に設けたスルー
ホールにリード線を挿入して実装するリード挿入型（Ｔ
ＨＤ：Through Hole Mount Device ）や、ＱＦＰ（Quad
Flat Package ）あるいはＴＣＰ（Tape Carrier Packa
ge）などのリード線を基板の表面にハンダ付けして実装
する表面実装型（ＳＭＤ：Surface Mount Device）が用
いられてきた。
【０００４】上記のように装置の小型化および高密度化
を進めるために、半導体装置のパッケージ形態は、パッ
ケージサイズを半導体チップの大きさに限りなく近づけ
たチップサイズパッケージ（ＣＳＰ：Chip Size Packag
e ）と呼ばれるパッケージ形態へと移行し、さらには、
はんだや金などからなる突起電極（バンプ）をパッド電
極に接続するように設けてＣＳＰ化した半導体装置のバ
ンプ形成面側を実装基板に向け、フェースダウンで実装
するフリップチップ実装形態へと移行してきている。さ
らなる小型化および高密度化のために、パッド電極に接
続するように突起電極（バンプ）を設けた半導体チップ
を、ベアチップ状態でフリップチップ実装する方法が開
発され、現在までに活発に研究がなされ、多くの提案が
示されている。
を進めるために、半導体装置のパッケージ形態は、パッ
ケージサイズを半導体チップの大きさに限りなく近づけ
たチップサイズパッケージ（ＣＳＰ：Chip Size Packag
e ）と呼ばれるパッケージ形態へと移行し、さらには、
はんだや金などからなる突起電極（バンプ）をパッド電
極に接続するように設けてＣＳＰ化した半導体装置のバ
ンプ形成面側を実装基板に向け、フェースダウンで実装
するフリップチップ実装形態へと移行してきている。さ
らなる小型化および高密度化のために、パッド電極に接
続するように突起電極（バンプ）を設けた半導体チップ
を、ベアチップ状態でフリップチップ実装する方法が開
発され、現在までに活発に研究がなされ、多くの提案が
示されている。
【０００５】上記のベアチップ状態で半導体チップを実
装基板に実装した電子回路装置について、図面を参照し
て説明する。図８は上記のベアチップ実装用の半導体チ
ップの断面図である。半導体チップ１０’のアルミニウ
ムなどからなるパッド電極１１形成面は、例えば窒化シ
リコン層からなる第１表面保護膜１２とポリイミド膜か
らなる第２表面保護膜１３が被覆しており、パッド電極
１１部分が開口しており、この開口部においてクロム、
銅、金の積層膜などからなる導電膜１４がパッド電極１
１に接続して形成されている。この導電膜は、ＢＬＭ
（Ball Limitting Metal）膜と呼ばれることがある。さ
らに導電膜（ＢＬＭ膜）１４に接続して例えば高融点は
んだボールからなるバンプ１６ｂが形成されている。以
上のようにベアチップ実装用の半導体チップ１が構成さ
れている。
装基板に実装した電子回路装置について、図面を参照し
て説明する。図８は上記のベアチップ実装用の半導体チ
ップの断面図である。半導体チップ１０’のアルミニウ
ムなどからなるパッド電極１１形成面は、例えば窒化シ
リコン層からなる第１表面保護膜１２とポリイミド膜か
らなる第２表面保護膜１３が被覆しており、パッド電極
１１部分が開口しており、この開口部においてクロム、
銅、金の積層膜などからなる導電膜１４がパッド電極１
１に接続して形成されている。この導電膜は、ＢＬＭ
（Ball Limitting Metal）膜と呼ばれることがある。さ
らに導電膜（ＢＬＭ膜）１４に接続して例えば高融点は
んだボールからなるバンプ１６ｂが形成されている。以
上のようにベアチップ実装用の半導体チップ１が構成さ
れている。
【０００６】一方、実装基板２’は、例えばガラスエポ
キシ系材料よりなる実装基板基材２０’の上面におい
て、実装する半導体チップ１のバンプ１６ｂの形成位置
に対応する位置に形成された銅などからなるランド（電
極）を含み、実装基板基材２０’の表面上あるいは裏面
上、もしくは両面上に形成されている配線部２６を有し
ている。配線部２６部分を除く実装基板基材２０’表面
は例えば不図示のソルダーレジストにより被覆されてい
る。
キシ系材料よりなる実装基板基材２０’の上面におい
て、実装する半導体チップ１のバンプ１６ｂの形成位置
に対応する位置に形成された銅などからなるランド（電
極）を含み、実装基板基材２０’の表面上あるいは裏面
上、もしくは両面上に形成されている配線部２６を有し
ている。配線部２６部分を除く実装基板基材２０’表面
は例えば不図示のソルダーレジストにより被覆されてい
る。
【０００７】上記の半導体チップ１は、バンプ１６ｂと
ランドを対応させて実装基板２’上にマウントされてお
り、共晶はんだ層１９あるいはバンプ１６ｂ自身により
バンプ１６ｂとランドとが機械的、電気的に接続されて
いる。さらに、半導体チップ１と実装基板２’の間隙部
は、エポキシ樹脂などからなる封止樹脂３により封止さ
れている。
ランドを対応させて実装基板２’上にマウントされてお
り、共晶はんだ層１９あるいはバンプ１６ｂ自身により
バンプ１６ｂとランドとが機械的、電気的に接続されて
いる。さらに、半導体チップ１と実装基板２’の間隙部
は、エポキシ樹脂などからなる封止樹脂３により封止さ
れている。
【０００８】上記の半導体装置において、はんだバンプ
を所定の位置に形成する方法としては、例えば電解メッ
キを用いる方法が知られているが、この場合にはバンプ
の下地となる材料層の表面状態や電気抵抗のわずかなば
らつきにより成膜されるはんだバンプの膜厚が影響を受
け、半導体チップ内に均一で高さの揃ったはんだボール
バンプを形成することが非常に難しいという問題点を有
している。
を所定の位置に形成する方法としては、例えば電解メッ
キを用いる方法が知られているが、この場合にはバンプ
の下地となる材料層の表面状態や電気抵抗のわずかなば
らつきにより成膜されるはんだバンプの膜厚が影響を受
け、半導体チップ内に均一で高さの揃ったはんだボール
バンプを形成することが非常に難しいという問題点を有
している。
【０００９】真空蒸着によるはんだ層の成膜とフォトレ
ジスト膜のリフトオフとを用いて、はんだボールバンプ
を高さを揃えて形成する方法が開発されている。この方
法について、図面を参照して以下に説明する。まず、図
９（ａ）に示すように、例えばスパッタリング法やエッ
チングなどにより半導体チップの回路パターンが形成さ
れた半導体ウェーハ１０上にアルミニウム−銅合金など
からなるパッド電極１１をパターン形成し、その上層に
例えば窒化シリコン層あるいはポリイミド膜などからな
る表面保護膜１３を全面に被覆して形成する。表面保護
膜１３のパッド電極１１部分を開口した後、例えばスパ
ッタリング法によりクロム、銅、金の積層体である導電
膜（ＢＬＭ膜）１４をパッド電極１１に接続するように
パターン形成する。
ジスト膜のリフトオフとを用いて、はんだボールバンプ
を高さを揃えて形成する方法が開発されている。この方
法について、図面を参照して以下に説明する。まず、図
９（ａ）に示すように、例えばスパッタリング法やエッ
チングなどにより半導体チップの回路パターンが形成さ
れた半導体ウェーハ１０上にアルミニウム−銅合金など
からなるパッド電極１１をパターン形成し、その上層に
例えば窒化シリコン層あるいはポリイミド膜などからな
る表面保護膜１３を全面に被覆して形成する。表面保護
膜１３のパッド電極１１部分を開口した後、例えばスパ
ッタリング法によりクロム、銅、金の積層体である導電
膜（ＢＬＭ膜）１４をパッド電極１１に接続するように
パターン形成する。
【００１０】次に、図９（ｂ）に示すように、フォトリ
ソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成
領域にパターン開口部Ａを有するレジスト膜Ｒをパター
ン形成する。次に、図９（ｃ）に示すように、例えば真
空蒸着法により全面にはんだ層を成膜することで、レジ
スト膜Ｒのパターン開口部Ａ内にはんだ層１６を形成す
る。このとき、レジスト膜Ｒの上層にもはんだ層１６ａ
が形成される。
ソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成
領域にパターン開口部Ａを有するレジスト膜Ｒをパター
ン形成する。次に、図９（ｃ）に示すように、例えば真
空蒸着法により全面にはんだ層を成膜することで、レジ
スト膜Ｒのパターン開口部Ａ内にはんだ層１６を形成す
る。このとき、レジスト膜Ｒの上層にもはんだ層１６ａ
が形成される。
【００１１】次に、図１０（ａ）に示すように、リフト
オフによりレジスト膜Ｒを除去することで、レジスト膜
Ｒの上層に形成されたはんだ層１６ａを同時に除去す
る。これにより、レジスト膜Ｒのパターン開口部Ａ内に
形成されたはんだ層１６のみを残すことができる。次
に、図１０（ｂ）に示すように、熱処理を行ってはんだ
層１６を溶融させ、表面張力により球形となった状態で
冷却、固化することではんだボールのバンプ１６ｂを形
成する。
オフによりレジスト膜Ｒを除去することで、レジスト膜
Ｒの上層に形成されたはんだ層１６ａを同時に除去す
る。これにより、レジスト膜Ｒのパターン開口部Ａ内に
形成されたはんだ層１６のみを残すことができる。次
に、図１０（ｂ）に示すように、熱処理を行ってはんだ
層１６を溶融させ、表面張力により球形となった状態で
冷却、固化することではんだボールのバンプ１６ｂを形
成する。
【００１２】
【発明が解決しようとする課題】しかしながら、上記の
ような半導体装置を用いたＩＣカード、デジタル携帯電
話あるいはＰＤＡなどの携帯用電子機器としては、デバ
イスの実装スペースはできるだけ小型化することが望ま
れており、２次元的な縮小に加えて３次元的な縮小、即
ち薄型化ができるような半導体デバイスの高密度な３次
元実装技術を確立して、より一層の高密度化、高機能化
を実現することが切望されている。
ような半導体装置を用いたＩＣカード、デジタル携帯電
話あるいはＰＤＡなどの携帯用電子機器としては、デバ
イスの実装スペースはできるだけ小型化することが望ま
れており、２次元的な縮小に加えて３次元的な縮小、即
ち薄型化ができるような半導体デバイスの高密度な３次
元実装技術を確立して、より一層の高密度化、高機能化
を実現することが切望されている。
【００１３】上記の半導体デバイスを３次元に実装する
技術が、例えば、特開平６−２４４３６０号公報に開示
されている。即ち、図１１に示すように、実装基板基材
２０’とその表面に形成された配線部２６から構成され
ている実装基板上に、表面に電極１１が形成され、大き
さがほぼ等しい４個の半導体チップ（１０ａ’，１０
ｂ’，１０ｃ’，１０ｄ’）が、各電極１１形成面を上
側にして積層されている。上側から３個の各半導体装置
には、各半導体チップの周辺部（ペリフェラル領域）に
形成された各電極１１を露出させるために切欠部Ｘが設
けられている。半導体チップの各電極１１と実装基板の
配線部２６とがワイヤボンディング２７により接続され
ており、積層された半導体チップ全体を封止樹脂３が被
覆している。
技術が、例えば、特開平６−２４４３６０号公報に開示
されている。即ち、図１１に示すように、実装基板基材
２０’とその表面に形成された配線部２６から構成され
ている実装基板上に、表面に電極１１が形成され、大き
さがほぼ等しい４個の半導体チップ（１０ａ’，１０
ｂ’，１０ｃ’，１０ｄ’）が、各電極１１形成面を上
側にして積層されている。上側から３個の各半導体装置
には、各半導体チップの周辺部（ペリフェラル領域）に
形成された各電極１１を露出させるために切欠部Ｘが設
けられている。半導体チップの各電極１１と実装基板の
配線部２６とがワイヤボンディング２７により接続され
ており、積層された半導体チップ全体を封止樹脂３が被
覆している。
【００１４】また、同様に半導体デバイスを３次元に実
装する技術が、例えば、特開昭６０−９４７５６号公報
に開示されている。即ち、図１２（（ａ）は平面図であ
り、（ｂ）は（ａ）中のＹ−Ｙ’における断面図）に示
すように、表面に電極（１１ａ，１１ｂ，１１ｃ）が形
成された３個の半導体チップ（１０ａ’，１０ｂ’，１
０ｃ’）が、各電極形成面を上側にして積層されてい
る。ここで、３個の各半導体チップは大きさは上側程小
さくなっており、これにより各半導体チップの周辺部に
形成された各電極が露出している。半導体チップの各電
極間、あるいは各電極１１とその外周領域に設けられて
いる配線部２６とがワイヤボンディング２７により接続
されている。
装する技術が、例えば、特開昭６０−９４７５６号公報
に開示されている。即ち、図１２（（ａ）は平面図であ
り、（ｂ）は（ａ）中のＹ−Ｙ’における断面図）に示
すように、表面に電極（１１ａ，１１ｂ，１１ｃ）が形
成された３個の半導体チップ（１０ａ’，１０ｂ’，１
０ｃ’）が、各電極形成面を上側にして積層されてい
る。ここで、３個の各半導体チップは大きさは上側程小
さくなっており、これにより各半導体チップの周辺部に
形成された各電極が露出している。半導体チップの各電
極間、あるいは各電極１１とその外周領域に設けられて
いる配線部２６とがワイヤボンディング２７により接続
されている。
【００１５】しかしながら、上記の半導体デバイスを３
次元に実装した電子回路装置はワイヤボンディングの引
回しのために余分な空間を必要としており、さらに長い
ワイヤボンディングによるインダクタンスのために高周
波デバイスを実装する場合には信号遅延を顕在化させる
という問題があった。さらにまた、半導体デバイスを直
接積層させているために放熱が十分でない場合があり、
ロジック系デバイスなどの消費電力の大きなデバイスに
適用した場合には発熱量が多いために半導体デバイスが
高温となってしまい、電気特性に支障を来すことがある
という問題があった。
次元に実装した電子回路装置はワイヤボンディングの引
回しのために余分な空間を必要としており、さらに長い
ワイヤボンディングによるインダクタンスのために高周
波デバイスを実装する場合には信号遅延を顕在化させる
という問題があった。さらにまた、半導体デバイスを直
接積層させているために放熱が十分でない場合があり、
ロジック系デバイスなどの消費電力の大きなデバイスに
適用した場合には発熱量が多いために半導体デバイスが
高温となってしまい、電気特性に支障を来すことがある
という問題があった。
【００１６】本発明は上記の問題を鑑みなされたもので
あり、本発明は、実装基板への接続部のインダクタンス
による信号遅延の問題を改善でき、各半導体デバイスか
らの放熱量を確保して半導体デバイスが高温となること
を回避することが可能である、複数個の半導体チップを
積層してモジュール化した半導体モジュールと、当該半
導体モジュールを実装した電子回路装置を提供すること
を目的とする。
あり、本発明は、実装基板への接続部のインダクタンス
による信号遅延の問題を改善でき、各半導体デバイスか
らの放熱量を確保して半導体デバイスが高温となること
を回避することが可能である、複数個の半導体チップを
積層してモジュール化した半導体モジュールと、当該半
導体モジュールを実装した電子回路装置を提供すること
を目的とする。
【００１７】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体モジュールは、両面に配線部を有す
る可撓性基板と、半導体装置の回路パターンと、前記回
路パターンに接続する第１突起電極を有し、前記第１突
起電極形成面側から前記配線部に接続するように前記可
撓性基板の一方の面上に実装された第１半導体装置およ
び第２半導体装置と、前記第１半導体装置の上面に固着
された放熱性基板とを有し、前記第１半導体装置と前記
第２半導体装置の実装部分の間における前記可撓性基板
が湾曲しており、前記第２半導体装置の上面が前記放熱
性基板の前記第１半導体装置固着面の反対側の面に固着
されている。
め、本発明の半導体モジュールは、両面に配線部を有す
る可撓性基板と、半導体装置の回路パターンと、前記回
路パターンに接続する第１突起電極を有し、前記第１突
起電極形成面側から前記配線部に接続するように前記可
撓性基板の一方の面上に実装された第１半導体装置およ
び第２半導体装置と、前記第１半導体装置の上面に固着
された放熱性基板とを有し、前記第１半導体装置と前記
第２半導体装置の実装部分の間における前記可撓性基板
が湾曲しており、前記第２半導体装置の上面が前記放熱
性基板の前記第１半導体装置固着面の反対側の面に固着
されている。
【００１８】上記の本発明の半導体モジュールは、好適
には、前記半導体モジュールを実装基板に実装するため
に、前記配線部に接続するように第２突起電極が形成さ
れている。
には、前記半導体モジュールを実装基板に実装するため
に、前記配線部に接続するように第２突起電極が形成さ
れている。
【００１９】上記の本発明の半導体モジュールは、好適
には、前記第１半導体装置および前記第２半導体装置が
それぞれ２００μｍ以下の高さである。
には、前記第１半導体装置および前記第２半導体装置が
それぞれ２００μｍ以下の高さである。
【００２０】上記の本発明の半導体モジュールは、好適
には、前記配線部に接続するように前記可撓性基板の他
方の面上に第３半導体装置が実装されている。さらに好
適には、前記半導体モジュールを実装基板に実装するた
めに、前記配線部に接続するように第２突起電極が形成
されており、前記第１、前記第２および第３半導体装置
の高さがそれぞれ２００μｍ以下であり、前記第２突起
電極の高さが３００μｍ以上である。
には、前記配線部に接続するように前記可撓性基板の他
方の面上に第３半導体装置が実装されている。さらに好
適には、前記半導体モジュールを実装基板に実装するた
めに、前記配線部に接続するように第２突起電極が形成
されており、前記第１、前記第２および第３半導体装置
の高さがそれぞれ２００μｍ以下であり、前記第２突起
電極の高さが３００μｍ以上である。
【００２１】上記の本発明の半導体モジュールは、好適
には、前記第１および第２半導体装置のそれぞれの上面
が、絶縁性接着剤により前記放熱性基板に固着されてい
る。
には、前記第１および第２半導体装置のそれぞれの上面
が、絶縁性接着剤により前記放熱性基板に固着されてい
る。
【００２２】上記の本発明の半導体モジュールは、半導
体装置の回路パターンに接続する第１突起電極を有する
第１半導体装置および第２半導体装置の第１突起電極形
成面の反対側の面同士が放熱性基板を介して固着されて
おり、第１半導体装置と第２半導体装置の実装部分の間
において湾曲している可撓性基板に形成された配線部に
第１半導体装置および第２半導体装置の各第１突起電極
が接続して、モジュール化されており、可撓性基板に形
成された配線部に第２突起電極が形成されている構成と
することで、モジュール状態で実装基板に実装すること
ができる。
体装置の回路パターンに接続する第１突起電極を有する
第１半導体装置および第２半導体装置の第１突起電極形
成面の反対側の面同士が放熱性基板を介して固着されて
おり、第１半導体装置と第２半導体装置の実装部分の間
において湾曲している可撓性基板に形成された配線部に
第１半導体装置および第２半導体装置の各第１突起電極
が接続して、モジュール化されており、可撓性基板に形
成された配線部に第２突起電極が形成されている構成と
することで、モジュール状態で実装基板に実装すること
ができる。
【００２３】上記の本発明の半導体モジュールによれ
ば、ワイヤボンディングを用いずに実装可能であり、実
装基板への接続部のインダクタンスによる信号遅延の問
題を改善できる。また、第１半導体装置および第２半導
体装置は放熱性基板を介して積層された形態であり、各
半導体デバイスからの放熱量を確保して半導体デバイス
が高温となることを回避することが可能である。
ば、ワイヤボンディングを用いずに実装可能であり、実
装基板への接続部のインダクタンスによる信号遅延の問
題を改善できる。また、第１半導体装置および第２半導
体装置は放熱性基板を介して積層された形態であり、各
半導体デバイスからの放熱量を確保して半導体デバイス
が高温となることを回避することが可能である。
【００２４】上記の目的を達成するため、本発明の電子
回路装置は、両面に第１配線部を有する可撓性基板と、
半導体装置の回路パターンと、前記回路パターンに接続
する第１突起電極を有し、前記第１突起電極形成面側か
ら前記第１配線部に接続するように前記可撓性基板の一
方の面上に実装された第１半導体装置および第２半導体
装置と、前記第１半導体装置の上面に固着された放熱性
基板とを有し、前記第１半導体装置と前記第２半導体装
置の実装部分の間における前記可撓性基板が湾曲してお
り、前記第２半導体装置の上面が前記放熱性基板の前記
第１半導体装置固着面の反対側の面に固着されている半
導体モジュールと、第２配線部を有する実装基板とを有
し、前記第１配線部と前記第２配線部が接続して、前記
半導体モジュールが前記実装基板上に実装されている。
回路装置は、両面に第１配線部を有する可撓性基板と、
半導体装置の回路パターンと、前記回路パターンに接続
する第１突起電極を有し、前記第１突起電極形成面側か
ら前記第１配線部に接続するように前記可撓性基板の一
方の面上に実装された第１半導体装置および第２半導体
装置と、前記第１半導体装置の上面に固着された放熱性
基板とを有し、前記第１半導体装置と前記第２半導体装
置の実装部分の間における前記可撓性基板が湾曲してお
り、前記第２半導体装置の上面が前記放熱性基板の前記
第１半導体装置固着面の反対側の面に固着されている半
導体モジュールと、第２配線部を有する実装基板とを有
し、前記第１配線部と前記第２配線部が接続して、前記
半導体モジュールが前記実装基板上に実装されている。
【００２５】上記の本発明の電子回路装置は、好適に
は、前記第１配線部と前記第２配線部が第２突起電極に
より接続されている。
は、前記第１配線部と前記第２配線部が第２突起電極に
より接続されている。
【００２６】上記の本発明の電子回路装置は、好適に
は、前記第１半導体装置および前記第２半導体装置がそ
れぞれ２００μｍ以下の高さである。
は、前記第１半導体装置および前記第２半導体装置がそ
れぞれ２００μｍ以下の高さである。
【００２７】上記の本発明の電子回路装置は、好適に
は、前記第１配線部に接続するように前記可撓性基板の
他方の面上に第３半導体装置が実装されている。さらに
好適には、前記第１配線部と前記第２配線部が第２突起
電極により接続されており、前記第１、前記第２および
第３半導体装置の高さがそれぞれ２００μｍ以下であ
り、前記第２突起電極の高さが３００μｍ以上である。
は、前記第１配線部に接続するように前記可撓性基板の
他方の面上に第３半導体装置が実装されている。さらに
好適には、前記第１配線部と前記第２配線部が第２突起
電極により接続されており、前記第１、前記第２および
第３半導体装置の高さがそれぞれ２００μｍ以下であ
り、前記第２突起電極の高さが３００μｍ以上である。
【００２８】上記の本発明の電子回路装置は、好適に
は、前記第１および第２半導体装置のそれぞれの上面
が、絶縁性接着剤により前記放熱性基板に固着されてい
る。
は、前記第１および第２半導体装置のそれぞれの上面
が、絶縁性接着剤により前記放熱性基板に固着されてい
る。
【００２９】上記の本発明の電子回路装置は、半導体装
置の回路パターンに接続する第１突起電極を有する第１
半導体装置および第２半導体装置の第１突起電極形成面
の反対側の面同士が放熱性基板を介して固着されてお
り、第１半導体装置と第２半導体装置の実装部分の間に
おいて湾曲している可撓性基板に形成された第１配線部
に第１半導体装置および第２半導体装置の各第１突起電
極が接続して、モジュール化された半導体モジュール
が、可撓性基板に形成された配線部に第２突起電極など
により第２配線部を有する実装基板に実装されている。
置の回路パターンに接続する第１突起電極を有する第１
半導体装置および第２半導体装置の第１突起電極形成面
の反対側の面同士が放熱性基板を介して固着されてお
り、第１半導体装置と第２半導体装置の実装部分の間に
おいて湾曲している可撓性基板に形成された第１配線部
に第１半導体装置および第２半導体装置の各第１突起電
極が接続して、モジュール化された半導体モジュール
が、可撓性基板に形成された配線部に第２突起電極など
により第２配線部を有する実装基板に実装されている。
【００３０】上記の本発明の電子回路装置によれば、ワ
イヤボンディングを用いずに実装しており、実装基板へ
の接続部のインダクタンスによる信号遅延の問題を改善
できる。また、第１半導体装置および第２半導体装置は
放熱性基板を介して積層された形態であり、各半導体デ
バイスからの放熱量を確保して半導体デバイスが高温と
なることを回避することが可能である。
イヤボンディングを用いずに実装しており、実装基板へ
の接続部のインダクタンスによる信号遅延の問題を改善
できる。また、第１半導体装置および第２半導体装置は
放熱性基板を介して積層された形態であり、各半導体デ
バイスからの放熱量を確保して半導体デバイスが高温と
なることを回避することが可能である。
【００３１】
【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の実施の形態について、図面を参照して説明す
る。
造方法の実施の形態について、図面を参照して説明す
る。
【００３２】第１実施形態 図１は本実施形態に係る電子回路装置の断面図であり、
図２は図１に示す電子回路装置におけるベアチップ実装
用の半導体チップと可撓性基板との接続部の拡大断面図
である。図２に示すように、半導体チップ１０’のアル
ミニウムなどからなるパッド電極１１形成面は、例えば
窒化シリコン層からなる第１表面保護膜１２とポリイミ
ド膜からなる第２表面保護膜１３が被覆しており、パッ
ド電極１１部分が開口しており、この開口部においてク
ロム、銅、金の積層膜などからなる導電膜１４がパッド
電極１１に接続して形成されている。この導電膜は、Ｂ
ＬＭ（Ball Limitting Metal）膜と呼ばれることがあ
る。さらに導電膜（ＢＬＭ膜）１４に接続して例えば高
融点はんだボールからなる第１バンプ（突起電極）１６
ｂが形成されている。以上のようにベアチップ実装用の
半導体チップ１（１ａ，１ｂ）が構成されている。ここ
で、半導体チップ１（１ａ，１ｂ）はそれぞれ２００μ
ｍ以下に薄膜化されている。
図２は図１に示す電子回路装置におけるベアチップ実装
用の半導体チップと可撓性基板との接続部の拡大断面図
である。図２に示すように、半導体チップ１０’のアル
ミニウムなどからなるパッド電極１１形成面は、例えば
窒化シリコン層からなる第１表面保護膜１２とポリイミ
ド膜からなる第２表面保護膜１３が被覆しており、パッ
ド電極１１部分が開口しており、この開口部においてク
ロム、銅、金の積層膜などからなる導電膜１４がパッド
電極１１に接続して形成されている。この導電膜は、Ｂ
ＬＭ（Ball Limitting Metal）膜と呼ばれることがあ
る。さらに導電膜（ＢＬＭ膜）１４に接続して例えば高
融点はんだボールからなる第１バンプ（突起電極）１６
ｂが形成されている。以上のようにベアチップ実装用の
半導体チップ１（１ａ，１ｂ）が構成されている。ここ
で、半導体チップ１（１ａ，１ｂ）はそれぞれ２００μ
ｍ以下に薄膜化されている。
【００３３】上記のベアチップ実装用の半導体チップ
（１ａ，１ｂ）は、可撓性基板２の一方の面（第１面）
上に実装されている。可撓性基板２は、例えばポリイミ
ドあるいはエポキシ系材料よりなる５０μｍの膜厚の可
撓性基板基材２０の一方の面（第１面）上において、実
装する半導体チップ（１ａ，１ｂ）の第１バンプ１６ｂ
の形成位置に対応する位置に形成された銅などからなる
ランド（電極）などを含む第１面第１配線部２１が形成
され、さらに可撓性基板基材２０の他方の面（第２面）
上において、第１面第１配線部２１に接続する第２面第
１配線部２４が形成されて構成されている。半導体チッ
プ（１ａ，１ｂ）は、第１バンプ１６ｂと第１面第１配
線部２１とが対応するように可撓性基板２上にマウント
され、さらに共晶はんだ層１９により第１バンプ１６ｂ
と第１面第１配線部２１とが機械的、電気的に接続され
ており、さらに、半導体チップ（１ａ，１ｂ）と可撓性
基板２の間隙部は、エポキシ樹脂などからなる封止樹脂
３により封止されている。
（１ａ，１ｂ）は、可撓性基板２の一方の面（第１面）
上に実装されている。可撓性基板２は、例えばポリイミ
ドあるいはエポキシ系材料よりなる５０μｍの膜厚の可
撓性基板基材２０の一方の面（第１面）上において、実
装する半導体チップ（１ａ，１ｂ）の第１バンプ１６ｂ
の形成位置に対応する位置に形成された銅などからなる
ランド（電極）などを含む第１面第１配線部２１が形成
され、さらに可撓性基板基材２０の他方の面（第２面）
上において、第１面第１配線部２１に接続する第２面第
１配線部２４が形成されて構成されている。半導体チッ
プ（１ａ，１ｂ）は、第１バンプ１６ｂと第１面第１配
線部２１とが対応するように可撓性基板２上にマウント
され、さらに共晶はんだ層１９により第１バンプ１６ｂ
と第１面第１配線部２１とが機械的、電気的に接続され
ており、さらに、半導体チップ（１ａ，１ｂ）と可撓性
基板２の間隙部は、エポキシ樹脂などからなる封止樹脂
３により封止されている。
【００３４】上記の可撓性基板２は半導体チップ（１
ａ，１ｂ）の実装部分の間において湾曲されており、可
撓性基板２上に実装された半導体チップ（１ａ，１ｂ）
の第１バンプ１６ｂ形成面の反対側の面同士が、銅ある
いはクロム鋼など金属材料などからなる放熱性基板１７
を挟んで対向するように絶縁性ペーストなどの接着剤層
１８により放熱性基板１７に固着されており、以上のよ
うにして２個の半導体チップ（１ａ，１ｂ）を積層させ
た半導体モジュールＭが構成されている。
ａ，１ｂ）の実装部分の間において湾曲されており、可
撓性基板２上に実装された半導体チップ（１ａ，１ｂ）
の第１バンプ１６ｂ形成面の反対側の面同士が、銅ある
いはクロム鋼など金属材料などからなる放熱性基板１７
を挟んで対向するように絶縁性ペーストなどの接着剤層
１８により放熱性基板１７に固着されており、以上のよ
うにして２個の半導体チップ（１ａ，１ｂ）を積層させ
た半導体モジュールＭが構成されている。
【００３５】上記の半導体モジュールＭは、第２面第１
配線部２４に接続するように、はんだボールなどからな
り、例えば３００μｍ以上の直径を有する第２バンプ２
５が形成されており、実装基板基材２０’とその表面に
形成された第２配線部２６から構成される実装基板２’
上に、第２バンプ２５と第２配線部２６とが対応するよ
うにマウントされ、不図示の共晶はんだ層あるいは第２
バンプ２５自身により第２バンプ２５と第２配線部２６
とが機械的、電気的に接続されている。
配線部２４に接続するように、はんだボールなどからな
り、例えば３００μｍ以上の直径を有する第２バンプ２
５が形成されており、実装基板基材２０’とその表面に
形成された第２配線部２６から構成される実装基板２’
上に、第２バンプ２５と第２配線部２６とが対応するよ
うにマウントされ、不図示の共晶はんだ層あるいは第２
バンプ２５自身により第２バンプ２５と第２配線部２６
とが機械的、電気的に接続されている。
【００３６】上記の本実施形態の電子回路装置によれ
ば、２個の半導体チップ（１ａ，１ｂ）を積層させたモ
ジュールとして実装基板上にワイヤボンディングを用い
ずに実装することにより、デバイスチップ間の配線長を
短縮して、実装基板への接続部のインダクタンスを低減
して高速処理が可能であり、高周波デバイスにおいても
信号遅延の問題を改善できる。また、２個の半導体チッ
プ（１ａ，１ｂ）は放熱性基板１７を介して積層されて
おり、各半導体デバイスからの放熱量を確保して半導体
デバイスが高温となることを回避することが可能であ
る。上記の２個の半導体チップ（１ａ，１ｂ）は２００
μｍ以下に薄膜化されているため、上記のようにそれら
を積層させた半導体モジュールとしても薄膜化を実現で
きる。
ば、２個の半導体チップ（１ａ，１ｂ）を積層させたモ
ジュールとして実装基板上にワイヤボンディングを用い
ずに実装することにより、デバイスチップ間の配線長を
短縮して、実装基板への接続部のインダクタンスを低減
して高速処理が可能であり、高周波デバイスにおいても
信号遅延の問題を改善できる。また、２個の半導体チッ
プ（１ａ，１ｂ）は放熱性基板１７を介して積層されて
おり、各半導体デバイスからの放熱量を確保して半導体
デバイスが高温となることを回避することが可能であ
る。上記の２個の半導体チップ（１ａ，１ｂ）は２００
μｍ以下に薄膜化されているため、上記のようにそれら
を積層させた半導体モジュールとしても薄膜化を実現で
きる。
【００３７】上記の電子回路装置の製造方法について図
面を参照して説明する。各半導体チップのはんだバンプ
の形成工程までは、従来方法と同様にして行う。即ち、
まず、図９（ａ）に示すように、例えばスパッタリング
法やエッチングなどにより半導体チップの回路パターン
が形成された半導体ウェーハ１０上にアルミニウム−銅
合金などからなるパッド電極１１をパターン形成し、そ
の上層に例えば窒化シリコン層あるいはポリイミド膜な
どからなる表面保護膜１３を全面に被覆して形成する。
表面保護膜１３のパッド電極１１部分を開口した後、例
えばスパッタリング法によりクロム、銅、金の積層体で
ある導電膜（ＢＬＭ膜）１４をパッド電極１１に接続す
るようにパターン形成する。
面を参照して説明する。各半導体チップのはんだバンプ
の形成工程までは、従来方法と同様にして行う。即ち、
まず、図９（ａ）に示すように、例えばスパッタリング
法やエッチングなどにより半導体チップの回路パターン
が形成された半導体ウェーハ１０上にアルミニウム−銅
合金などからなるパッド電極１１をパターン形成し、そ
の上層に例えば窒化シリコン層あるいはポリイミド膜な
どからなる表面保護膜１３を全面に被覆して形成する。
表面保護膜１３のパッド電極１１部分を開口した後、例
えばスパッタリング法によりクロム、銅、金の積層体で
ある導電膜（ＢＬＭ膜）１４をパッド電極１１に接続す
るようにパターン形成する。
【００３８】次に、図９（ｂ）に示すように、フォトリ
ソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成
領域にパターン開口部Ａを有するレジスト膜Ｒをパター
ン形成する。次に、図９（ｃ）に示すように、例えば真
空蒸着法により全面にはんだ層を成膜することで、レジ
スト膜Ｒのパターン開口部Ａ内にはんだ層１６を形成す
る。このとき、レジスト膜Ｒの上層にもはんだ層１６ａ
が形成される。
ソグラフィー工程により、導電膜（ＢＬＭ膜）１４形成
領域にパターン開口部Ａを有するレジスト膜Ｒをパター
ン形成する。次に、図９（ｃ）に示すように、例えば真
空蒸着法により全面にはんだ層を成膜することで、レジ
スト膜Ｒのパターン開口部Ａ内にはんだ層１６を形成す
る。このとき、レジスト膜Ｒの上層にもはんだ層１６ａ
が形成される。
【００３９】次に、図１０（ａ）に示すように、リフト
オフによりレジスト膜Ｒを除去することで、レジスト膜
Ｒの上層に形成されたはんだ層１６ａを同時に除去す
る。これにより、レジスト膜Ｒのパターン開口部Ａ内に
形成されたはんだ層１６のみを残すことができる。次
に、図１０（ｂ）に示すように、熱処理を行ってはんだ
層１６を溶融させ、表面張力により球形となった状態で
冷却、固化することで高さが例えば６０μｍのはんだボ
ールからなる第１バンプ１６ｂを形成する。
オフによりレジスト膜Ｒを除去することで、レジスト膜
Ｒの上層に形成されたはんだ層１６ａを同時に除去す
る。これにより、レジスト膜Ｒのパターン開口部Ａ内に
形成されたはんだ層１６のみを残すことができる。次
に、図１０（ｂ）に示すように、熱処理を行ってはんだ
層１６を溶融させ、表面張力により球形となった状態で
冷却、固化することで高さが例えば６０μｍのはんだボ
ールからなる第１バンプ１６ｂを形成する。
【００４０】次に、半導体ウェーハ（ウェーハ膜厚は例
えば６２０μｍ）をデバイス形成面の反対の面から、機
械研削法、化学的機械研磨法あるいはエッチング法など
により、膜厚が２００μｍ以下（例えば１００μｍ程
度）となるまで半導体ウェーハを薄膜化する。上記の薄
膜化工程としては、まず、上記半導体ウェーハ１０の第
１バンプ１６ｂ形成面の全面に保護テープ４５を貼付
し、例えば図３に示す研削装置において、装置基台上に
保護テープ４５貼付面を下にして半導体ウェーハ１０を
戴置し、例えば、その上側から砥石を２５００ｒｐｍの
回転数で回転させながら、１５０μｍ／分の速度で下方
へ送り、例えば５１０μｍの膜厚分研削し、１１０μｍ
の膜厚の半導体ウェーハとする。このとき、これまでの
半導体ウェーハに半導体チップの回路パターンなどを形
成する工程を経ることにより、通常、半導体ウェーハ１
０の裏面に形成されてしまっているキズを研削除去でき
る。
えば６２０μｍ）をデバイス形成面の反対の面から、機
械研削法、化学的機械研磨法あるいはエッチング法など
により、膜厚が２００μｍ以下（例えば１００μｍ程
度）となるまで半導体ウェーハを薄膜化する。上記の薄
膜化工程としては、まず、上記半導体ウェーハ１０の第
１バンプ１６ｂ形成面の全面に保護テープ４５を貼付
し、例えば図３に示す研削装置において、装置基台上に
保護テープ４５貼付面を下にして半導体ウェーハ１０を
戴置し、例えば、その上側から砥石を２５００ｒｐｍの
回転数で回転させながら、１５０μｍ／分の速度で下方
へ送り、例えば５１０μｍの膜厚分研削し、１１０μｍ
の膜厚の半導体ウェーハとする。このとき、これまでの
半導体ウェーハに半導体チップの回路パターンなどを形
成する工程を経ることにより、通常、半導体ウェーハ１
０の裏面に形成されてしまっているキズを研削除去でき
る。
【００４１】次に、例えば図４に示す化学的機械研磨装
置において、ウェーハキャリア４１に上記保護テープ４
５を貼付した半導体ウェーハ１０を取り付け、例えば、
テーブル（定盤）４２上に設けられた研磨布（クロス）
４３上に、研磨スラリ４４を４０ｍｌ／分の供給速度で
供給しながら、研磨圧力４００ｇ／ｃｍ2 で押圧し、ウ
ェーハキャリア４１を８０ｒｐｍ、テーブルを８０ｒｐ
ｍで回転させ、かつ２ｍｍ／秒の揺動速度で揺動させ、
１０μｍの膜厚分研磨して裏面ポリッシュ仕上げとし、
１００μｍの膜厚の半導体ウェーハ１０とする。このと
き、ポリッシュ研磨仕上げとすることで半導体ウェーハ
１０の裏面の細かなキズ（研削処理時のダメージ）まで
も除去でき、薄膜化しても機械的強度の高いウェーハと
することができる。この後の工程としては、上記半導体
ウェーハから表面保護テープを剥離し、ダイシング工程
により個々の半導体チップに分離して、本実施形態にお
いて実装するベアチップ実装用の半導体チップとする。
上記工程においては、ダイシング工程により個々の半導
体チップに分離した後に、上記のように薄膜化すること
も可能である。
置において、ウェーハキャリア４１に上記保護テープ４
５を貼付した半導体ウェーハ１０を取り付け、例えば、
テーブル（定盤）４２上に設けられた研磨布（クロス）
４３上に、研磨スラリ４４を４０ｍｌ／分の供給速度で
供給しながら、研磨圧力４００ｇ／ｃｍ2 で押圧し、ウ
ェーハキャリア４１を８０ｒｐｍ、テーブルを８０ｒｐ
ｍで回転させ、かつ２ｍｍ／秒の揺動速度で揺動させ、
１０μｍの膜厚分研磨して裏面ポリッシュ仕上げとし、
１００μｍの膜厚の半導体ウェーハ１０とする。このと
き、ポリッシュ研磨仕上げとすることで半導体ウェーハ
１０の裏面の細かなキズ（研削処理時のダメージ）まで
も除去でき、薄膜化しても機械的強度の高いウェーハと
することができる。この後の工程としては、上記半導体
ウェーハから表面保護テープを剥離し、ダイシング工程
により個々の半導体チップに分離して、本実施形態にお
いて実装するベアチップ実装用の半導体チップとする。
上記工程においては、ダイシング工程により個々の半導
体チップに分離した後に、上記のように薄膜化すること
も可能である。
【００４２】次に、図５（ａ）に示すように、上記の半
導体チップを可撓性基板２上に実装する。可撓性基板２
は、例えばポリイミドあるいはエポキシ系材料よりなる
５０μｍの膜厚の可撓性基板基材２０の一方の面（第１
面）上において、実装する半導体チップ（１ａ，１ｂ）
の第１バンプ１６ｂの形成位置に対応する位置に形成さ
れた銅などからなるランド（電極）などを含む第１面第
１配線部２１が形成され、さらに可撓性基板基材２０の
他方の面（第２面）上において、第１面第１配線部２１
に接続する第２面第１配線部２４が形成されて構成され
ている。上記の第１バンプ１６ｂと第１配線層２１のラ
ンドを対応させて半導体チップ（１ａ，１ｂ）を可撓性
基板２上にマウントし、共晶はんだ層（不図示）あるい
は第１バンプ自身により第１バンプ１６ｂと第１配線層
２１のランドとを機械的、電気的に接続し、さらに、半
導体チップ（１ａ，１ｂ）と可撓性基板２の間隙部を、
エポキシ樹脂などからなる封止樹脂３により封止する。
導体チップを可撓性基板２上に実装する。可撓性基板２
は、例えばポリイミドあるいはエポキシ系材料よりなる
５０μｍの膜厚の可撓性基板基材２０の一方の面（第１
面）上において、実装する半導体チップ（１ａ，１ｂ）
の第１バンプ１６ｂの形成位置に対応する位置に形成さ
れた銅などからなるランド（電極）などを含む第１面第
１配線部２１が形成され、さらに可撓性基板基材２０の
他方の面（第２面）上において、第１面第１配線部２１
に接続する第２面第１配線部２４が形成されて構成され
ている。上記の第１バンプ１６ｂと第１配線層２１のラ
ンドを対応させて半導体チップ（１ａ，１ｂ）を可撓性
基板２上にマウントし、共晶はんだ層（不図示）あるい
は第１バンプ自身により第１バンプ１６ｂと第１配線層
２１のランドとを機械的、電気的に接続し、さらに、半
導体チップ（１ａ，１ｂ）と可撓性基板２の間隙部を、
エポキシ樹脂などからなる封止樹脂３により封止する。
【００４３】次に、図５（ｂ）に示すように、半導体チ
ップ１ｂの上面に、銅あるいはクロム鋼など金属材料な
どからなる放熱性基板１７を絶縁性ペーストなどにより
固着し、２個の半導体チップ（１ａ，１ｂ）の実装部分
の間における可撓性基板２を湾曲させ、半導体チップ１
ａの上面を放熱性基板１７の半導体チップ１ｂ固着面の
反対側の面に、同様に絶縁性ペーストなどにより固着す
る。以上で、２個の半導体チップ（１ａ，１ｂ）を積層
させた半導体モジュールＭを形成することができる。以
降の工程としては、例えば第２面第１配線部２４に接続
するように、はんだボールなどからなり、例えば３００
μｍ以上の直径を有する第２バンプ２５を形成し、実装
基板基材２０’とその表面に形成された第２配線部２６
とから構成される実装基板２’上に、第２バンプ２５と
第２配線部２６とを対応させてマウントし、不図示の共
晶はんだ層あるいは第２バンプ２５自身により第２バン
プ２５と第２配線部２６とを機械的、電気的に接続し
て、図１に示す電子回路装置を形成することができる。
上記の第２バンプを形成する代わりに、実装基板２’の
第２配線部２６上に予めはんだペースト（クリームはん
だ）を供給しておき、上記半導体モジュールを戴置して
リフローさせることにより同様の構成とすることもでき
る。
ップ１ｂの上面に、銅あるいはクロム鋼など金属材料な
どからなる放熱性基板１７を絶縁性ペーストなどにより
固着し、２個の半導体チップ（１ａ，１ｂ）の実装部分
の間における可撓性基板２を湾曲させ、半導体チップ１
ａの上面を放熱性基板１７の半導体チップ１ｂ固着面の
反対側の面に、同様に絶縁性ペーストなどにより固着す
る。以上で、２個の半導体チップ（１ａ，１ｂ）を積層
させた半導体モジュールＭを形成することができる。以
降の工程としては、例えば第２面第１配線部２４に接続
するように、はんだボールなどからなり、例えば３００
μｍ以上の直径を有する第２バンプ２５を形成し、実装
基板基材２０’とその表面に形成された第２配線部２６
とから構成される実装基板２’上に、第２バンプ２５と
第２配線部２６とを対応させてマウントし、不図示の共
晶はんだ層あるいは第２バンプ２５自身により第２バン
プ２５と第２配線部２６とを機械的、電気的に接続し
て、図１に示す電子回路装置を形成することができる。
上記の第２バンプを形成する代わりに、実装基板２’の
第２配線部２６上に予めはんだペースト（クリームはん
だ）を供給しておき、上記半導体モジュールを戴置して
リフローさせることにより同様の構成とすることもでき
る。
【００４４】第２実施形態 図６は本実施形態に係る電子回路装置の断面図である。
この電子回路装置におけるベアチップ実装用の半導体チ
ップと可撓性基板との接続部は、第１実施形態と同様で
あり、図２にその拡大断面図を示す。本実施形態に係る
電子回路装置は、実質的に第１実施形態の電子回路装置
と同様であるが、可撓性基板基材２０の一方の面（第１
面）上に第１面第１配線部２１が形成され、他方の面
（第２面）上に第２面第１配線部２４が形成された可撓
性基板２の上記一方の面（第１面）上に、第１面第１配
線部２１に接続するように半導体チップ（１ａ，１ｂ）
が実装されており、さらに可撓性基板２の他方の面（第
２面）上であって半導体チップ（１ａ，１ｂ）に対向す
る位置に、第２面第１配線部２４に接続するように半導
体チップ（１ｃ，１ｄ）が実装されていることが異な
る。上記の半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）は
それぞれ２００μｍ以下に薄膜化されている。
この電子回路装置におけるベアチップ実装用の半導体チ
ップと可撓性基板との接続部は、第１実施形態と同様で
あり、図２にその拡大断面図を示す。本実施形態に係る
電子回路装置は、実質的に第１実施形態の電子回路装置
と同様であるが、可撓性基板基材２０の一方の面（第１
面）上に第１面第１配線部２１が形成され、他方の面
（第２面）上に第２面第１配線部２４が形成された可撓
性基板２の上記一方の面（第１面）上に、第１面第１配
線部２１に接続するように半導体チップ（１ａ，１ｂ）
が実装されており、さらに可撓性基板２の他方の面（第
２面）上であって半導体チップ（１ａ，１ｂ）に対向す
る位置に、第２面第１配線部２４に接続するように半導
体チップ（１ｃ，１ｄ）が実装されていることが異な
る。上記の半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）は
それぞれ２００μｍ以下に薄膜化されている。
【００４５】上記の半導体チップ（１ｃ，１ｄ）は、半
導体チップ（１ａ，１ｂ）と同様に可撓性基板２上に実
装されている。即ち、半導体チップ（１ｃ，１ｄ）の第
１バンプ１６ｂと第２面第１配線部２４とが対応するよ
うにマウントされ、さらに共晶はんだ層（不図示）ある
いは第１バンプ１６ｂ自身により第１バンプ１６ｂと第
１配線部２４とが機械的、電気的に接続されており、さ
らに、半導体チップ（１ｃ，１ｄ）と可撓性基板２の間
隙部は、エポキシ樹脂などからなる封止樹脂３により封
止されている。
導体チップ（１ａ，１ｂ）と同様に可撓性基板２上に実
装されている。即ち、半導体チップ（１ｃ，１ｄ）の第
１バンプ１６ｂと第２面第１配線部２４とが対応するよ
うにマウントされ、さらに共晶はんだ層（不図示）ある
いは第１バンプ１６ｂ自身により第１バンプ１６ｂと第
１配線部２４とが機械的、電気的に接続されており、さ
らに、半導体チップ（１ｃ，１ｄ）と可撓性基板２の間
隙部は、エポキシ樹脂などからなる封止樹脂３により封
止されている。
【００４６】上記の可撓性基板２は半導体チップ（１
ａ，１ｄ）と半導体チップ（１ｂ，１ｃ）の実装部分の
間において湾曲されており、可撓性基板２の一方の面上
に実装された半導体チップ（１ａ，１ｂ）の第１バンプ
１６ｂ形成面の反対側の面同士が、銅あるいはクロム鋼
など金属材料などからなる放熱性基板１７を挟んで対向
するように絶縁性ペーストなどの接着剤層１８により放
熱性基板１７に固着されている。このとき、可撓性基板
２の他方の面上に実装された半導体チップ（１ｃ，１
ｄ）は、それぞれ、図６に示すように最上部および最下
部に配置される。以上のようにして４個の半導体チップ
（１ａ，１ｂ，１ｃ，１ｄ）を積層させた半導体モジュ
ールＭが構成されている。
ａ，１ｄ）と半導体チップ（１ｂ，１ｃ）の実装部分の
間において湾曲されており、可撓性基板２の一方の面上
に実装された半導体チップ（１ａ，１ｂ）の第１バンプ
１６ｂ形成面の反対側の面同士が、銅あるいはクロム鋼
など金属材料などからなる放熱性基板１７を挟んで対向
するように絶縁性ペーストなどの接着剤層１８により放
熱性基板１７に固着されている。このとき、可撓性基板
２の他方の面上に実装された半導体チップ（１ｃ，１
ｄ）は、それぞれ、図６に示すように最上部および最下
部に配置される。以上のようにして４個の半導体チップ
（１ａ，１ｂ，１ｃ，１ｄ）を積層させた半導体モジュ
ールＭが構成されている。
【００４７】上記の半導体モジュールＭは、例えば半導
体チップ１ｃの実装位置の外周部において形成された第
２面第１配線部２４に接続するように、はんだボールな
どからなり、例えば３００μｍ以上の直径を有する第２
バンプ２５が形成されており、実装基板基材２０’とそ
の表面に形成された第２配線部２６とから構成される実
装基板２’上に、第２バンプ２５と第２配線部２６とが
対応するようにマウントされ、不図示の共晶はんだ層あ
るいは第２バンプ２５自身により第２バンプ２５と第２
配線部２６とが機械的、電気的に接続されて、モジュー
ル形態で実装されている。
体チップ１ｃの実装位置の外周部において形成された第
２面第１配線部２４に接続するように、はんだボールな
どからなり、例えば３００μｍ以上の直径を有する第２
バンプ２５が形成されており、実装基板基材２０’とそ
の表面に形成された第２配線部２６とから構成される実
装基板２’上に、第２バンプ２５と第２配線部２６とが
対応するようにマウントされ、不図示の共晶はんだ層あ
るいは第２バンプ２５自身により第２バンプ２５と第２
配線部２６とが機械的、電気的に接続されて、モジュー
ル形態で実装されている。
【００４８】上記の本実施形態の電子回路装置によれ
ば、４個の半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）を
積層させたモジュールとして実装基板上にワイヤボンデ
ィングを用いずに実装されており、デバイスチップ間の
配線長を短縮して、実装基板への接続部のインダクタン
スを低減して高速処理が可能であり、高周波デバイスに
おいても信号遅延の問題を改善できる。また、４個のう
ちの２個の半導体チップ（１ａ，１ｂ）は放熱性基板１
７を介して積層されており、他の２個の半導体チップ
（１ｃ，１ｄ）は他の半導体チップと直接接触しておら
ず、各半導体デバイスからの放熱量を確保して半導体デ
バイスが高温となることを回避することが可能である。
上記の４個の半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）
は２００μｍ以下に薄膜化されているため、上記のよう
にそれらを積層させた半導体モジュールとしても薄膜化
を実現できる。また、第２バンプ２５により半導体モジ
ュールと実装基板の間に生じる空間にも半導体チップ１
ｃを実装しており、余分な空間を排除して最小限の高さ
で効率の良い高密度の３次元実装を実現できる。
ば、４個の半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）を
積層させたモジュールとして実装基板上にワイヤボンデ
ィングを用いずに実装されており、デバイスチップ間の
配線長を短縮して、実装基板への接続部のインダクタン
スを低減して高速処理が可能であり、高周波デバイスに
おいても信号遅延の問題を改善できる。また、４個のう
ちの２個の半導体チップ（１ａ，１ｂ）は放熱性基板１
７を介して積層されており、他の２個の半導体チップ
（１ｃ，１ｄ）は他の半導体チップと直接接触しておら
ず、各半導体デバイスからの放熱量を確保して半導体デ
バイスが高温となることを回避することが可能である。
上記の４個の半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）
は２００μｍ以下に薄膜化されているため、上記のよう
にそれらを積層させた半導体モジュールとしても薄膜化
を実現できる。また、第２バンプ２５により半導体モジ
ュールと実装基板の間に生じる空間にも半導体チップ１
ｃを実装しており、余分な空間を排除して最小限の高さ
で効率の良い高密度の３次元実装を実現できる。
【００４９】上記の電子回路装置の製造方法について図
面を参照して説明する。各半導体チップの回路パターン
を形成した半導体ウェーハにはんだからなる第１バンプ
１６ｂを形成し、膜厚が２００μｍ以下（例えば１００
μｍ程度）となるまで薄膜化し、さらにダイシング処理
により個々の半導体チップに分割する工程までは、第１
実施形態と同様にして行う。
面を参照して説明する。各半導体チップの回路パターン
を形成した半導体ウェーハにはんだからなる第１バンプ
１６ｂを形成し、膜厚が２００μｍ以下（例えば１００
μｍ程度）となるまで薄膜化し、さらにダイシング処理
により個々の半導体チップに分割する工程までは、第１
実施形態と同様にして行う。
【００５０】次に、図７（ａ）に示すように、上記の半
導体チップを可撓性基板２上に実装する。可撓性基板２
は、例えばポリイミドあるいはエポキシ系材料よりなる
５０μｍの膜厚の可撓性基板基材２０の一方の面（第１
面）上において、実装する半導体チップ（１ａ，１ｂ）
の第１バンプ１６ｂの形成位置に対応する位置に形成さ
れた銅などからなるランド（電極）などを含む第１面第
１配線部２１が形成され、さらに可撓性基板基材２０の
他方の面（第２面）上において、実装する半導体チップ
（１ｃ，１ｄ）の第１バンプ１６ｂの形成位置に対応す
る位置に形成された銅などからなるランド（電極）など
を含み、第１面第１配線部２１に接続する第２面第１配
線部２４が形成されて構成されている。半導体チップ
（１ａ，１ｂ）の第１バンプ１６ｂと第１面第１配線層
２１のランドを対応させて、半導体チップ（１ａ，１
ｂ）を可撓性基板２上にマウントし、共晶はんだ層（不
図示）あるいは第１バンプ自身により第１バンプ１６ｂ
と第１面第１配線層２１のランドとを機械的、電気的に
接続し、さらに、半導体チップ（１ａ，１ｂ）と可撓性
基板２の間隙部を、エポキシ樹脂などからなる封止樹脂
３により封止する。さらに、上記と同様に、半導体チッ
プ（１ｃ，１ｄ）の第１バンプ１６ｂと第２面第１配線
層２４のランドとを機械的、電気的に接続し、さらに、
半導体チップ（１ｃ，１ｄ）と可撓性基板２の間隙部
を、エポキシ樹脂などからなる封止樹脂３により封止す
る。
導体チップを可撓性基板２上に実装する。可撓性基板２
は、例えばポリイミドあるいはエポキシ系材料よりなる
５０μｍの膜厚の可撓性基板基材２０の一方の面（第１
面）上において、実装する半導体チップ（１ａ，１ｂ）
の第１バンプ１６ｂの形成位置に対応する位置に形成さ
れた銅などからなるランド（電極）などを含む第１面第
１配線部２１が形成され、さらに可撓性基板基材２０の
他方の面（第２面）上において、実装する半導体チップ
（１ｃ，１ｄ）の第１バンプ１６ｂの形成位置に対応す
る位置に形成された銅などからなるランド（電極）など
を含み、第１面第１配線部２１に接続する第２面第１配
線部２４が形成されて構成されている。半導体チップ
（１ａ，１ｂ）の第１バンプ１６ｂと第１面第１配線層
２１のランドを対応させて、半導体チップ（１ａ，１
ｂ）を可撓性基板２上にマウントし、共晶はんだ層（不
図示）あるいは第１バンプ自身により第１バンプ１６ｂ
と第１面第１配線層２１のランドとを機械的、電気的に
接続し、さらに、半導体チップ（１ａ，１ｂ）と可撓性
基板２の間隙部を、エポキシ樹脂などからなる封止樹脂
３により封止する。さらに、上記と同様に、半導体チッ
プ（１ｃ，１ｄ）の第１バンプ１６ｂと第２面第１配線
層２４のランドとを機械的、電気的に接続し、さらに、
半導体チップ（１ｃ，１ｄ）と可撓性基板２の間隙部
を、エポキシ樹脂などからなる封止樹脂３により封止す
る。
【００５１】次に、図７（ｂ）に示すように、半導体チ
ップ１ｂの上面に、銅あるいはクロム鋼など金属材料な
どからなる放熱性基板１７を絶縁性ペーストなどにより
固着し、半導体チップ（１ａ，１ｄ）と半導体チップ
（１ｂ，１ｃ）の実装部分の間における可撓性基板２を
湾曲させ、放熱性基板１７の半導体チップ１ｂ固着面の
反対側の面と半導体チップ１ａの上面とを、上記と同様
に絶縁性ペーストなどにより固着する。以上で、４個の
半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）を積層させた
半導体モジュールＭを形成することができる。以降の工
程としては、例えば可撓性基板２上に形成されている第
２面第１配線部２４に接続するように、はんだボールな
どからなり、例えば３００μｍ以上の直径を有する第２
バンプ２５を形成し、実装基板基材２０’とその表面に
形成された第２配線部２６とから構成されている実装基
板２’上に、第２バンプ２５と第２配線部２６とを対応
させてマウントし、不図示の共晶はんだ層あるいは第２
バンプ２５自身により第２バンプ２５と第２配線部２６
とを機械的、電気的に接続して、図６に示す電子回路装
置を形成することができる。
ップ１ｂの上面に、銅あるいはクロム鋼など金属材料な
どからなる放熱性基板１７を絶縁性ペーストなどにより
固着し、半導体チップ（１ａ，１ｄ）と半導体チップ
（１ｂ，１ｃ）の実装部分の間における可撓性基板２を
湾曲させ、放熱性基板１７の半導体チップ１ｂ固着面の
反対側の面と半導体チップ１ａの上面とを、上記と同様
に絶縁性ペーストなどにより固着する。以上で、４個の
半導体チップ（１ａ，１ｂ，１ｃ，１ｄ）を積層させた
半導体モジュールＭを形成することができる。以降の工
程としては、例えば可撓性基板２上に形成されている第
２面第１配線部２４に接続するように、はんだボールな
どからなり、例えば３００μｍ以上の直径を有する第２
バンプ２５を形成し、実装基板基材２０’とその表面に
形成された第２配線部２６とから構成されている実装基
板２’上に、第２バンプ２５と第２配線部２６とを対応
させてマウントし、不図示の共晶はんだ層あるいは第２
バンプ２５自身により第２バンプ２５と第２配線部２６
とを機械的、電気的に接続して、図６に示す電子回路装
置を形成することができる。
【００５２】本発明により積層して実装する半導体装置
としては、ＭＯＳトランジスタ系半導体装置、バイポー
ラ系半導体装置、ＢｉＣＭＯＳ系半導体装置、ロジック
とメモリを搭載した半導体装置など、半導体装置であれ
ば何でも適用可能である。
としては、ＭＯＳトランジスタ系半導体装置、バイポー
ラ系半導体装置、ＢｉＣＭＯＳ系半導体装置、ロジック
とメモリを搭載した半導体装置など、半導体装置であれ
ば何でも適用可能である。
【００５３】本発明の半導体モジュールおよび電子回路
装置は上記の実施の形態に限定されない。例えば、半導
体ウェーハの薄膜化工程など、各プロセスの条件や材料
の種類や膜厚などは上記の実施の形態で説明した内容に
限らない。上記の半導体モジュールを実装基板上に実装
するために、半導体モジュールにはんだボールからなる
第２バンプを形成しているが、金スタッドバンプ、銅メ
ッキバンプ、異方性導電膜、導電性ペーストなどの種々
の接合手段を用いて実装してもよい。また、例えば第２
実施形態において、第２面第１配線部に接続する半導体
チップとしては１個でもよい。また、半導体ウェーハ上
への第１バンプの形成方法としては、真空蒸着により成
膜とリフトオフによるパターニングによる方法により説
明したが、スクリーン印刷法、電解メッキ法、はんだボ
ール転写法など、種々の方法を用いることができる。そ
の他、本発明の要旨を逸脱しない範囲で種々の変更が可
能である。
装置は上記の実施の形態に限定されない。例えば、半導
体ウェーハの薄膜化工程など、各プロセスの条件や材料
の種類や膜厚などは上記の実施の形態で説明した内容に
限らない。上記の半導体モジュールを実装基板上に実装
するために、半導体モジュールにはんだボールからなる
第２バンプを形成しているが、金スタッドバンプ、銅メ
ッキバンプ、異方性導電膜、導電性ペーストなどの種々
の接合手段を用いて実装してもよい。また、例えば第２
実施形態において、第２面第１配線部に接続する半導体
チップとしては１個でもよい。また、半導体ウェーハ上
への第１バンプの形成方法としては、真空蒸着により成
膜とリフトオフによるパターニングによる方法により説
明したが、スクリーン印刷法、電解メッキ法、はんだボ
ール転写法など、種々の方法を用いることができる。そ
の他、本発明の要旨を逸脱しない範囲で種々の変更が可
能である。
【００５４】
【発明の効果】上記のように、本発明の半導体モジュー
ルおよびそれを実装した電子回路装置によれば、ワイヤ
ボンディングを用いずに実装されており、半導体チップ
間の配線長を短縮し、実装基板への接続部のインダクタ
ンスを低減して高速処理が可能であり、高周波デバイス
においても信号遅延の問題を改善でき、各半導体デバイ
スからの放熱量を確保して半導体デバイスが高温となる
ことを回避することが可能で、さらに各半導体チップを
積層させた半導体モジュールとしても薄膜化を実現で
き、効率の良い高密度の３次元実装を実現できる。本発
明の半導体モジュールを実装して組み立てられる最終的
な製品デバイスとして、ＩＣカード、携帯電話あるいは
ＰＤＡなどの携帯電子機器の更なる高機能化や小型化を
実現できる。
ルおよびそれを実装した電子回路装置によれば、ワイヤ
ボンディングを用いずに実装されており、半導体チップ
間の配線長を短縮し、実装基板への接続部のインダクタ
ンスを低減して高速処理が可能であり、高周波デバイス
においても信号遅延の問題を改善でき、各半導体デバイ
スからの放熱量を確保して半導体デバイスが高温となる
ことを回避することが可能で、さらに各半導体チップを
積層させた半導体モジュールとしても薄膜化を実現で
き、効率の良い高密度の３次元実装を実現できる。本発
明の半導体モジュールを実装して組み立てられる最終的
な製品デバイスとして、ＩＣカード、携帯電話あるいは
ＰＤＡなどの携帯電子機器の更なる高機能化や小型化を
実現できる。
【図１】図１は第１実施形態に係る電子回路装置の断面
図である。
図である。
【図２】図２は第１および第２実施形態に係る電子回路
装置における半導体チップと可撓性基板との接続部の拡
大断面図である。
装置における半導体チップと可撓性基板との接続部の拡
大断面図である。
【図３】図３は研削装置の概略構成を示す斜視図であ
る。
る。
【図４】図４は化学的機械研磨装置の概略構成を示す図
である。
である。
【図５】図５は第１実施形態に係る電子回路装置の製造
方法の製造工程を示す断面図であり、（ａ）は半導体チ
ップを可撓性基板上に実装する工程まで、（ｂ）は放熱
性基板の両面上に２個の半導体チップの上面を固着する
工程までを示す。
方法の製造工程を示す断面図であり、（ａ）は半導体チ
ップを可撓性基板上に実装する工程まで、（ｂ）は放熱
性基板の両面上に２個の半導体チップの上面を固着する
工程までを示す。
【図６】図６は第２実施形態に係る電子回路装置の断面
図である。
図である。
【図７】図７は第２実施形態に係る電子回路装置の製造
方法の製造工程を示す断面図であり、（ａ）は半導体チ
ップを可撓性基板上に実装する工程まで、（ｂ）は放熱
性基板の両面上に２個の半導体チップの上面を固着する
工程までを示す。
方法の製造工程を示す断面図であり、（ａ）は半導体チ
ップを可撓性基板上に実装する工程まで、（ｂ）は放熱
性基板の両面上に２個の半導体チップの上面を固着する
工程までを示す。
【図８】図８は第１従来例に係る電子回路装置の断面図
である。
である。
【図９】図９は本発明および第１従来例に係る半導体装
置の製造方法の製造工程を示す断面図であり、（ａ）は
導電膜（ＢＬＭ膜）の形成工程まで、（ｂ）はレジスト
膜の形成工程まで、（ｃ）ははんだ層の堆積工程までを
示す。
置の製造方法の製造工程を示す断面図であり、（ａ）は
導電膜（ＢＬＭ膜）の形成工程まで、（ｂ）はレジスト
膜の形成工程まで、（ｃ）ははんだ層の堆積工程までを
示す。
【図１０】図１０は図９の続きの工程を示し、（ａ）は
リフトオフによるレジスト膜上のはんだ層の除去工程ま
で、（ｂ）はリフローによりはんだボールバンプの形成
工程までを示す。
リフトオフによるレジスト膜上のはんだ層の除去工程ま
で、（ｂ）はリフローによりはんだボールバンプの形成
工程までを示す。
【図１１】図１１は第２従来例に係る電子回路装置の断
面図である。
面図である。
【図１２】図１２（ａ）は第３従来例に係る電子回路装
置の平面図であり、（ｂ）は（ａ）中のＹ−Ｙ’におけ
る断面図である。
置の平面図であり、（ｂ）は（ａ）中のＹ−Ｙ’におけ
る断面図である。
１（１ａ，１ｂ，１ｃ，１ｄ）…ベアチップ実装用半導
体チップ、２…可撓性基板、２’…実装基板、３…封止
樹脂、１０…半導体ウェーハ、１０’（１０ａ’，１０
ｂ’，１０ｃ’１０ｄ’）…半導体チップ、１１（１１
ａ，１１ｂ，１１ｃ）…（パッド）電極、１２，１３…
表面保護膜、１４…導電膜（ＢＬＭ膜）、１６，１６ａ
…はんだ層、１６ｂ…（第１）バンプ、１７…放熱性基
板、１８…接着剤層、１９…共晶はんだ層、２０…可撓
性基板基材、２０’…実装基板基材、２１…第１面第１
配線部、２４…第２面第１配線部、２５…第２バンプ、
２６…（第２）配線部、２７…ワイヤボンディング、４
０…砥石、４１…ウェーハキャリア、４２…テーブル、
４３…研磨布、４４…研磨スラリ、４５…保護テープ、
Ｒ…レジスト膜、Ａ…開口部、Ｍ…半導体モジュール、
Ｘ…切欠部。
体チップ、２…可撓性基板、２’…実装基板、３…封止
樹脂、１０…半導体ウェーハ、１０’（１０ａ’，１０
ｂ’，１０ｃ’１０ｄ’）…半導体チップ、１１（１１
ａ，１１ｂ，１１ｃ）…（パッド）電極、１２，１３…
表面保護膜、１４…導電膜（ＢＬＭ膜）、１６，１６ａ
…はんだ層、１６ｂ…（第１）バンプ、１７…放熱性基
板、１８…接着剤層、１９…共晶はんだ層、２０…可撓
性基板基材、２０’…実装基板基材、２１…第１面第１
配線部、２４…第２面第１配線部、２５…第２バンプ、
２６…（第２）配線部、２７…ワイヤボンディング、４
０…砥石、４１…ウェーハキャリア、４２…テーブル、
４３…研磨布、４４…研磨スラリ、４５…保護テープ、
Ｒ…レジスト膜、Ａ…開口部、Ｍ…半導体モジュール、
Ｘ…切欠部。
Claims (12)
- 【請求項１】両面に配線部を有する可撓性基板と、 半導体装置の回路パターンと、前記回路パターンに接続
する第１突起電極を有し、前記第１突起電極形成面側か
ら前記配線部に接続するように前記可撓性基板の一方の
面上に実装された第１半導体装置および第２半導体装置
と、 前記第１半導体装置の上面に固着された放熱性基板とを
有し、 前記第１半導体装置と前記第２半導体装置の実装部分の
間における前記可撓性基板が湾曲しており、前記第２半
導体装置の上面が前記放熱性基板の前記第１半導体装置
固着面の反対側の面に固着されている半導体モジュー
ル。 - 【請求項２】前記半導体モジュールを実装基板に実装す
るために、前記配線部に接続するように第２突起電極が
形成されている請求項１記載の半導体モジュール。 - 【請求項３】前記第１半導体装置および前記第２半導体
装置がそれぞれ２００μｍ以下の高さである請求項１記
載の半導体モジュール。 - 【請求項４】前記配線部に接続するように前記可撓性基
板の他方の面上に第３半導体装置が実装されている請求
項１記載の半導体モジュール。 - 【請求項５】前記半導体モジュールを実装基板に実装す
るために、前記配線部に接続するように第２突起電極が
形成されており、 前記第１、前記第２および第３半導体装置の高さがそれ
ぞれ２００μｍ以下であり、 前記第２突起電極の高さが３００μｍ以上である請求項
４記載の半導体モジュール。 - 【請求項６】前記第１および第２半導体装置のそれぞれ
の上面が、絶縁性接着剤により前記放熱性基板に固着さ
れている請求項１記載の半導体モジュール。 - 【請求項７】両面に第１配線部を有する可撓性基板と、
半導体装置の回路パターンと、前記回路パターンに接続
する第１突起電極を有し、前記第１突起電極形成面側か
ら前記第１配線部に接続するように前記可撓性基板の一
方の面上に実装された第１半導体装置および第２半導体
装置と、前記第１半導体装置の上面に固着された放熱性
基板とを有し、前記第１半導体装置と前記第２半導体装
置の実装部分の間における前記可撓性基板が湾曲してお
り、前記第２半導体装置の上面が前記放熱性基板の前記
第１半導体装置固着面の反対側の面に固着されている半
導体モジュールと、 第２配線部を有する実装基板とを有し、 前記第１配線部と前記第２配線部が接続して、前記半導
体モジュールが前記実装基板上に実装されている電子回
路装置。 - 【請求項８】前記第１配線部と前記第２配線部が第２突
起電極により接続されている請求項７記載の電子回路装
置。 - 【請求項９】前記第１半導体装置および前記第２半導体
装置がそれぞれ２００μｍ以下の高さである請求項７記
載の電子回路装置。 - 【請求項１０】前記第１配線部に接続するように前記可
撓性基板の他方の面上に第３半導体装置が実装されてい
る請求項７記載の電子回路装置。 - 【請求項１１】前記第１配線部と前記第２配線部が第２
突起電極により接続されており、 前記第１、前記第２および第３半導体装置の高さがそれ
ぞれ２００μｍ以下であり、 前記第２突起電極の高さが３００μｍ以上である請求項
１０記載の電子回路装置。 - 【請求項１２】前記第１および第２半導体装置のそれぞ
れの上面が、絶縁性接着剤により前記放熱性基板に固着
されている請求項７記載の電子回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34805999A JP4135284B2 (ja) | 1999-12-07 | 1999-12-07 | 半導体モジュールおよび電子回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34805999A JP4135284B2 (ja) | 1999-12-07 | 1999-12-07 | 半導体モジュールおよび電子回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001168268A true JP2001168268A (ja) | 2001-06-22 |
| JP4135284B2 JP4135284B2 (ja) | 2008-08-20 |
Family
ID=18394475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34805999A Expired - Fee Related JP4135284B2 (ja) | 1999-12-07 | 1999-12-07 | 半導体モジュールおよび電子回路装置 |
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| Country | Link |
|---|---|
| JP (1) | JP4135284B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007521636A (ja) * | 2003-09-30 | 2007-08-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 可撓性の重ねられたチップ・アセンブリとその形成方法 |
| US8076772B2 (en) | 2007-06-25 | 2011-12-13 | Samsung Electronics Co., Ltd. | Printed circuit board, memory module having the same and fabrication method thereof |
| US8120921B2 (en) * | 2007-07-19 | 2012-02-21 | Nec Corporation | Device having electronic components mounted therein and method for manufacturing such device |
| WO2013153920A1 (ja) * | 2012-04-11 | 2013-10-17 | 住友電気工業株式会社 | 半導体デバイス |
| JPWO2022249310A1 (ja) * | 2021-05-26 | 2022-12-01 |
-
1999
- 1999-12-07 JP JP34805999A patent/JP4135284B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007521636A (ja) * | 2003-09-30 | 2007-08-02 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 可撓性の重ねられたチップ・アセンブリとその形成方法 |
| US8076772B2 (en) | 2007-06-25 | 2011-12-13 | Samsung Electronics Co., Ltd. | Printed circuit board, memory module having the same and fabrication method thereof |
| US8120921B2 (en) * | 2007-07-19 | 2012-02-21 | Nec Corporation | Device having electronic components mounted therein and method for manufacturing such device |
| WO2013153920A1 (ja) * | 2012-04-11 | 2013-10-17 | 住友電気工業株式会社 | 半導体デバイス |
| JPWO2022249310A1 (ja) * | 2021-05-26 | 2022-12-01 | ||
| WO2022249310A1 (ja) * | 2021-05-26 | 2022-12-01 | 三菱電機株式会社 | マイクロ波モジュールおよびアンテナ装置 |
| JP7412644B2 (ja) | 2021-05-26 | 2024-01-12 | 三菱電機株式会社 | アンテナ装置 |
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| Publication number | Publication date |
|---|---|
| JP4135284B2 (ja) | 2008-08-20 |
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