KR100729079B1 - 반도체패키지 및 그 제조 방법 - Google Patents

Abstract

이 발명은 웨이퍼 레벨 스택형 반도체패키지 및 그 제조 방법에 관한 것으로, 동일한 크기의 반도체칩을 다수 스택하고, 두께를 초박형화하며, 방열 성능 및 전기적 성능을 향상시킬 수 있도록, 하면 중앙에 다수의 입출력패드가 형성되고, 다수의 도전성 비아홀이 형성되어 활성 영역에 연결된 제1반도체칩과; 상기 제1반도체칩의 상면에 위치되고, 하면에 다수의 입출력패드가 형성되며, 상기 입출력패드는 도전성 범프에 의해 상기 제1반도체칩의 도전성 비아홀에 플립칩 형태로 접속된 제2반도체칩과; 상기 제1반도체칩의 입출력패드와 대응되는 영역에 관통공이 형성되고, 상기 관통공의 외주연에는 다수의 배선패턴이 형성된 동시에, 상기 제1반도체칩의 하면에 접착된 써킷필름과; 상기 제1반도체칩의 입출력패드와 상기 써킷필름의 배선패턴을 전기적으로 연결하는 다수의 도전성와이어와; 상기 도전성와이어를 외부 환경으로부터 보호하기 위해 상기 써킷필름의 관통공에 봉지재가 충진되어 형성된 봉지부와; 상기 써킷필름의 배선패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지 및 그 제조 방법{Semiconductor package and its manufacturing method}

도1은 종래의 반도체패키지를 도시한 단면도이다.

도2a 및 도2b는 본 발명에 의한 반도체패키지를 도시한 단면도 및 저면도이다.

도3a 내지 도3g는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 순차 설명도이다.

- 도면중 주요 부호에 대한 설명 -

100; 본 발명에 의한 반도체패키지

1; 제1반도체칩 2; 제2반도체칩

1a,2a; 입출력패드 1c,2c; 활성 영역

3; 도전성비아홀 3a; 홀

3b; 도전체 4; 도전성 범프

5; 도전성와이어 6; 봉지부

7; 접착층 8; 도전성볼

10; 써킷필름 11; 배선패턴

11a; 본드핑거 12a; 볼랜드

12; 커버코트 13; 관통부

w1; 제1웨이퍼 w2; 제2웨이퍼

sl; 스크라이브 라인(Scribe line)

본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 웨이퍼 레벨(Wafer Level)에서 스택형 반도체패키지를 구현할 수 있는 반도체패키지 및 그 제조 방법에 관한 것이다.

통상 반도체패키지는 반도체칩을 외부 환경으로부터 안전하게 보호함은 물론, 그 반도체칩과 마더보드(Mother Board)와의 전기적 신호가 용이하게 교환되도록 한 것을 말한다.

최근에는 상기한 반도체패키지 내부에 다수의 반도체칩을 스택(Stack)함으로써 다기능화 및 고성능화를 구현한 스택형 반도체패키지가 출시되고 있으며, 이러한 종래의 통상적인 스택형 반도체패키지(100')를 도1에 도시하였다.

도시된 바와 같이 통상 수지층(18')을 중심으로 상,하면에 본드핑거(20a') 및 랜드(20b')를 갖는 배선패턴(20')이 형성되어 있고, 상기 배선패턴(20')의 표면은 커버코트(23')로 코팅된 회로기판(16')이 구비되어 있다.

또한, 상기 회로기판(16')의 상면 중앙부에는 제1반도체칩(2')이 접착층(3')에 의해 접착되어 있고, 상기 제1반도체칩(2')의 상면에는 제2반도체칩(6')이 접착 층(3')으로 접착되어 있다. 물론, 상기 제1반도체칩(2') 및 제2반도체칩(6')의 상면 둘레에는 다수의 입출력패드(4',8')가 형성되어 있다(이러한 반도체칩을 통상 엣지패드형 반도체칩이라 함). 상기 제1반도체칩(2') 및 제2반도체칩(6')의 입출력패드(4',8')는 각각 회로기판(16')에 형성된 배선패턴(20')중 본드핑거(20a')에 도전성와이어(60')로 본딩되어 있다. 또한, 제1반도체칩(2'), 제2반도체칩(6'), 도전성와이어(60') 및 회로기판(16')의 상면은 봉지재(40')로 봉지되어 있다. 상기 회로기판(16')의 하면에 형성된 배선패턴(20')중 랜드(20b')에는 다수의 도전성볼(50')이 융착되어 있으며, 이 도전성볼(50')이 차후 마더보드의 소정 패턴에 본딩된다. 도면중 미설명 부호 20c'는 도전성 비아홀이다.

이러한 반도체패키지(100')는 제1반도체칩(2') 및 제2반도체칩(6')의 전기적 신호가 도전성와이어(60'), 회로기판(16')의 본드핑거(20a'), 도전성 비아홀(20c'), 랜드 (20b') 및 도전성볼(50')을 통해서 마더보드와 교환되며, 두개의 반도체칩이 스택된 상태이므로 반도체패키지가 다기능화 및 고성능화되고 또한 실장밀도를 높일 수 있는 장점이 있다.

그러나, 이러한 종래의 반도체패키지는 상기 제2반도체칩의 크기가 상기 제1반도체칩의 크기보다 반듯이 작은 것이 이용되어야 함으로써, 스택될 수 있는 반도체칩의 종류를 극히 제한하고 있다. 즉, 제1반도체칩과 제2반도체칩의 크기가 같을 경우 상기 제2반도체칩의 하면이 상기 제1반도체칩에 본딩된 도전성와이어에 접촉됨으로써, 도전성와이어를 쇼트시켜 반도체패키지의 전기적 기능을 마비시키기 때문이다.

또한, 종래의 반도체패키지는 반도체칩 전체를 봉지재로 감싸서 일정형태의 봉지부를 형성하기 때문에, 상기 반도체칩의 방열 성능이 저하되고, 이에 따라 반도체패키지의 전기적 성능이 저하될 뿐만 아니라, 전체적인 반도체패키지의 두께도 두꺼워지는 단점이 있다.

더불어, 종래의 반도체패키지는 스택된 2개의 반도체칩, 봉지부 및 회로기판 각각의 열팽창 계수가 모두 상이함으로써, 제조 공정중 또는 마더보드에 실장되어 작동하는 중에 워페이지(Warpage, 휘어지는 현상)가 심하게 발생하는 단점이 있다. 상기와 같은 워페이지는 반도체칩 또는 도전성볼의 크랙(Crack)을 유발한다.

마지막으로, 종래의 반도체패키지는 웨이퍼에서 낱개의 반도체칩을 분리하고, 이를 각각의 회로기판에 접착한 후 나머지 제조 공정을 수행하여야 함으로써, 생산성(UPH)이 낮고, 원가가 비싸지는 단점이 있다.

따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 본 발명의 목적은 첫째, 동일한 크기의 반도체칩을 다수 스택할 수 있는 스택형 반도체패키지 및 그 제조 방법을 제공하는데 있다.

둘째, 반도체칩의 스택을 플립칩 기술을 이용함으로써, 두 반도체칩 사이의 열팽창 계수 차이가 없어 도전성 범프의 스탠드오프 하이트(Standoff Height)를 확보하지 않아도 되므로, 반도체패키지의 두께를 더욱 감소시킬 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.

셋째, 봉지부를 최소한의 영역으로 한정하여 형성하고, 또한 반도체칩의 넓 은 영역을 외부 공기중으로 직접 노출시킴으로써, 방열 성능 및 전기적 성능을 최대한 향상시킬 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.

넷째, 웨이퍼 레벨에서 모든 스택킹(Stacking) 및 패키징(Packaging)을 수행함으로써, 생산성(UPH)을 향상시키고, 원가를 대폭 절감할 수 있는 반도체패키지 및 그 제조 방법을 제공하는데 있다.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 하면 중앙에 다수의 입출력패드가 형성되고, 다수의 도전성 비아홀이 활성 영역에 연결된 제1반도체칩과; 상기 제1반도체칩의 상면에 위치되고, 하면에 다수의 입출력패드가 형성되며, 상기 입출력패드는 도전성 범프에 의해 상기 제1반도체칩의 도전성 비아홀에 플립칩 형태로 접속된 제2반도체칩과; 상기 제1반도체칩의 입출력패드와 대응되는 영역에 관통공이 형성되고, 상기 관통공의 외주연에는 다수의 배선패턴이 형성된 동시에, 상기 제1반도체칩의 하면에 접착된 써킷필름과; 상기 제1반도체칩의 입출력패드와 상기 써킷필름의 배선패턴을 전기적으로 연결하는 다수의 도전성와이어와; 상기 도전성와이어를 외부 환경으로부터 보호하기 위해 상기 써킷필름의 관통공에 봉지재가 충진되어 형성된 봉지부와; 상기 써킷필름의 배선패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 것을 특징으로 한다.

여기서, 상기 제2반도체칩은 다수의 도전성 비아홀이 형성되어 상기 제2반도체칩의 활성 영역에 연결되고, 상기 제2반도체칩의 상면에는 하면에 다수의 입출력패드가 형성된 제3반도체칩이 위치되며, 상기 제3반도체칩의 입출력패드는 도전성 범프에 의해 상기 제2반도체칩의 도전성 비아홀에 플립칩 형태로 접속될 수 있다.

또한, 상기 도전성 비아홀은 반도체칩의 상면에서 하면까지 관통된 홀과, 상기 홀에 충진된 도전체로 이루어진다.

또한, 상기 스택된 반도체칩(제2반도체칩 또는 제3반도체칩) 상면에는 방열 성능을 더욱 향상시키기 위해 방열 수단이 더 부착될 수도 있다.

상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지의 제조 방법은 다수의 제1반도체칩이 대략 바둑판 모양으로 형성되고, 상기 각 제1반도체칩은 하면 중앙부에 다수의 입출력패드가 형성되며, 또한 상기 제1반도체칩을 관통하는 다수의 도전성 비아홀이 형성되어 활성 영역에 연결된 제1웨이퍼를 제공하는 단계와; 상기 각 제1반도체칩의 입출력패드와 대응되는 영역에 관통공이 형성되고, 상기 관통공의 외주연으로는 다수의 배선패턴이 형성된 동시에, 접착층의 개재되어 상기 제1웨이퍼에 접착된 써킷필름을 제공하는 단계와; 다수의 제2반도체칩이 대략 바둑판 모양으로 형성되고, 상기 각 제2반도체칩은 하면에 다수의 입출력패드가 형성되며, 또한 상기 입출력패드는 도전성 범프에 의해 상기 제1반도체칩의 도전성 비아홀에 플립칩 형태로 접속된 제2웨이퍼를 제공하는 단계와; 상기 각 제1반도체칩의 입출력패드와 상기 써킷필름의 배선패턴을 도전성와이어로 상호 연결하는 단계와; 상기 써킷필름의 각 관통공에 봉지재를 충진하여 일정 형태의 봉지부를 형성하는 단계와; 상기 써킷필름의 배선패턴에 다수의 도전성볼을 융착하는 단계와; 상기 제1웨이퍼, 써킷필름 및 제2웨이퍼에서 낱개의 반도체패키지로 싱귤레이션 하는 단계를 포함하여 이루어진 것을 특징으로 한다.

여기서, 상기 제2웨이퍼 제공 단계는 각 제2반도체칩에 다수의 도전성 비아홀이 형성되어 상기 제2반도체칩의 활성 영역에 연결된 것이 제공될 수 있다. 이러한 경우, 상기 제2웨이퍼 제공 단계 후에는, 다수의 제3반도체칩이 대략 바둑판 모양으로 형성되고, 상기 각 제3반도체칩은 하면에 다수의 입출력패드가 형성되며, 또한 상기 입출력패드는 도전성 범프에 의해 상기 제2반도체칩의 도전성 비아홀에 플립칩 형태로 접속된 제3웨이퍼를 제공하는 단계가 더 포함될 수도 있다.

한편, 상기 도전성 비아홀은 반도체칩의 상면에서 하면까지 홀을 관통하는 단계와, 상기 홀에 도전체를 충진하는 단계로 형성된다.

또한, 상기 스택된 반도체칩(제2반도체칩 또는 제3반도체칩) 상면에는 방열 성능을 향상시키기 위해 방열 수단이 부착되는 단계가 더 포함될 수도 있다.

상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 첫째, 동일한 크기의 반도체칩을 다수 스택할 수 있음으로써, 더욱 다기능화되고 고성능화된 반도체패키지를 제공하는 장점이 있다.

둘째, 반도체칩의 스택을 플립칩 기술에 의해 구현함으로써, 두 반도체칩 사이의 열팽창 계수 차이가 없어 도전성 범프의 스탠드오프 하이트(Standoff Height)를 확보하지 않아도 되므로, 반도체패키지의 두께가 더욱 감소되는 장점이 있다.

셋째, 봉지부를 최소한의 영역으로 한정하여 형성하고, 또한 반도체칩중 대부분의 영역을 외부 공기중으로 직접 노출시킴으로써, 방열 성능 및 전기적 성능이 최대한 향상되는 장점이 있다.

넷째, 웨이퍼 레벨에서 모든 스택킹(Stacking) 및 패키징(Packaging)을 수행 함으로써, 생산성(UPH)을 향상시키고, 원가를 대폭 절감할 수 있는 장점이 있다.

이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.

도2a 및 도2b는 본 발명에 의한 반도체패키지(100)를 도시한 단면도 및 저면도이다.

도시된 바와 같이 하면 중앙에 다수의 입출력패드(1a)가 형성되어 있고, 그 외측으로는 다수의 도전성비아홀(3)이 형성된 제1반도체칩(1)이 구비되어 있다. 상기 도전성비아홀(3)은 제1반도체칩(1)의 상면에서 하면까지 일직선상으로 형성되어 있으며, 이것은 제1반도체칩(1)의 활성 영역(1c)(각종 집적회로기판 형성된 영역)을 파손하지 인토록 그 외측으로 형성되어 있다. 그러나, 상기 도전성비아홀(3)은 상기 활성 영역(1c)에 연결되어, 전기적으로 도통 가능하게 되어 있다. 또한, 상기 도전성비아홀(3)은 제1반도체칩(1)의 상면에서 하면까지 관통되어 형성된 홀(3a)과, 상기 홀(3a)에 충진된 도전체(3b)로 형성되어 있다. 여기서 상기 도전체(3b)로서는 통상적인 솔더(Solder) 또는 골드(Gold) 등이 바람직하다.

상기 제1반도체칩(1)의 상면에는 제2반도체칩(2)이 위치되어 있으며, 여기서 상기 제1반도체칩(1)과 제2반도체칩(2)의 크기는 동일하다. 그러나, 상기 제2반도체칩(2)은 상기 제1반도체칩(1)보다 크거나 또는 작게 형성될 수도 있으며, 이는 당업자의 선택적 사항이다.

상기 제2반도체칩(2)은 하면 둘레에 다수의 입출력패드(2a)가 형성되어 있으 며, 상기 입출력패드(2a)는 도전성 범프(4)에 의해 상기 제1반도체칩(1)의 도전성비아홀(3)에 플립칩 형태로 접속되어 있다. 여기서, 상기 도전성 범프(4)는 통상적인 솔더(Solder) 또는 골드(Gold) 등이 이용될 수 있다.

계속해서, 상기 제1반도체칩(1)의 입출력패드(1a)와 대응되는 영역에는 일정크기의 관통공(13)이 형성되고, 상기 관통공(13)의 외주연으로는 다수의 배선패턴(11)이 형성된 써킷필름(10)이 구비되고, 이 써킷필름(10)은 상기 제1반도체칩(1)의 하면에 접착층(7)에 의해 접착되어 있다.

상기 써킷필름(10)의 배선패턴(11)은 하기할 도전성와이어(5)에 의해 본딩되는 본드핑거(11a)와, 하기할 도전성볼(8)이 융착되는 볼랜드(12a)로 이루어져 있다. 상기 배선패턴(11)중 본드핑거(11a) 및 볼랜드(12a)를 제외한 표면은 절연성 커버코트(12)로 코팅되어 외부 환경으로부터 보호된다.

상기 제1반도체칩(1)의 입출력패드(1a)와 상기 써킷필름(10)의 배선패턴(11)중 본드핑거(11a)는 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(5)에 의해 상호 연결되어 있다.

상기 제1반도체칩(1)의 입출력패드(1a) 및 이것에 연결된 도전성와이어(5)는 외부 환경으로부터 보호되도록 봉지재로 봉지되어 있으며, 상기 봉지재로 봉지된 영역을 여기서는 봉지부(6)로 정의하기로 한다. 상기 봉지부(6)는 상기 써킷필름(10)의 관통공 및 그 주변 영역에까지 형성되어 있으며, 상기 봉지부(6)에 의해 써킷필름(10)의 본드핑거(11a), 도전성와이어(5), 제1반도체칩(1)의 입출력패드(1a) 등이 외부 환경으로부터 보호된다.

상기 써킷필름(10)의 배선패턴(11)중 볼랜드(12a)에는 솔더볼과 같은 도전성볼(8)이 융착되어 있으며, 이는 차후 마더보드에 실장되는 부분이다.

한편, 도시되어 있지는 않지만, 상기 제2반도체칩(2)에도 다수의 도전성비아홀이 형성되고, 상기 도전성비아홀은 상기 제2반도체칩(2)의 활성 영역(2c)에 연결될 수 있다. 또한, 상기 제2반도체칩(2)의 상면에는 하면에 다수의 입출력패드가 형성된 제3반도체칩이 위치되고, 상기 제3반도체칩의 입출력패드는 도전성 범프에 의해 상기 제2반도체칩(2)의 도전성비아홀에 플립칩 형태로 접속될 수도 있다.

즉, 본 발명에 의한 반도체패키지(100)는 적어도 3개 이상의 반도체칩을 연속적으로 스택할 수 있는 구조를 제공한다.

또한, 상기 스택된 반도체칩 즉, 제2반도체칩(2) 또는 제3반도체칩의 상면에는 방열 성능을 향상시키기 위해 방열 수단을 더 부착시킬 수도 있다.(도시되지 않음) 상기 방열 수단으로는 통상적인 히트싱크, 히트스프레더 또는 프린팅된 열도전체일 수 있다.

도3a 내지 도3g를 참조하여 본 발명에 의한 반도체패키지(100)의 제조 방법을 순차적으로 설명하면 다음과 같다.

1. 제1웨이퍼 제공 단계로서(도3a 참조), 다수의 제1반도체칩(1)이 대략 바둑판 모양으로 형성되고, 상기 각 제1반도체칩(1)은 하면 중앙에 다수의 입출력패드(1a)가 형성되며, 또한 상기 제1반도체칩(1)을 관통하는 다수의 도전성비아홀(3)이 형성되어 활성 영역(1c)에 연결된 제1웨이퍼(w1)를 제공한다.(도면에는 제1웨이퍼(w1)중 일부 영역만이 도시됨)

여기서, 상기 도전성비아홀(3)은 반도체칩의 상면에서 하면까지 레이저 또는 에칭 용액을 이용하여 일정 직경의 홀(3a)을 형성하고, 상기 홀(3a)에는 솔더 또는 골드와 같은 도전성체를 충진하여 형성한다. 또한, 상기 도전성비아홀(3)은 활성 영역(1c)이 파손되지 않도록 그 측면에 형성하지만, 상기 활성 영역(1c)중 소정 부분이 전기적으로 연결되도록 한다.

2. 써킷필름 제공 단계로서(도3b 참조), 상기 각 제1반도체칩(1)의 입출력패드(1a)와 대응되는 영역에 관통공(13)이 형성되고, 상기 관통공(13)의 외주연으로는 다수의 배선패턴(11)이 형성된 동시에, 접착층(7)이 개재되어 상기 제1웨이퍼(w1)에 접착된 써킷필름(10)을 제공한다. 상기 써킷필름(10)의 배선패턴(11)은 하기할 도전성와이어(5)와 본딩되는 본드핑거(11a) 및 도전성볼(8)이 융착되는 볼랜드(12a)를 포함하며, 상기 본드핑거(11a) 및 볼랜드(12a)를 제외한 영역은 커버코트(12)로 코팅되어 있다. 또한, 상기 써킷필름(10)은 상기 제1웨이퍼(w1)의 모양과 같이 대략 바둑판 모양으로 형성되어, 상기 제1웨이퍼(w1)의 각 반도체칩에 대응하도록 형성되어 있다.

3. 제2웨이퍼 제공 단계로서(도3c 참조), 다수의 제2반도체칩(2)이 대략 바둑판 모양으로 형성되고, 상기 각 제2반도체칩(2)은 하면에 다수의 입출력패드(2a)가 형성되며, 또한 상기 입출력패드(2a)는 도전성 범프(4)에 의해 상기 제1반도체칩(1)의 도전성비아홀(3)에 플립칩 형태로 접속된 제2웨이퍼(w2)를 제공한다.

여기서, 상기 도전성 범프(4)는 통상적인 솔더 또는 골드이다. 더불어, 상기 도전성 범프(4)는 통상적인 전해 도금(Electro Plating), 무전해 도금(Electroless Plating), 이베퍼레이션(Evaporation), 스퍼터링(Sputtering), 또는 프린팅(Printing) 중 어느 하나에 의해 형성될 수 있다. 또한, 상기 제시한 것 외에 휘발성 플럭스를 입출력패드(2a) 표면에 돗팅하는 플럭싱(Fluxing), 도전성 금속을 상기 플럭스 상에 임시로 부착시키는 픽엔플레이스(Pick and Place) 및 상기 플럭스를 고온에서 휘발시키는 동시에, 상기 도전성 금속을 융용시켜 상기 입출력패드(2a)에 융착되도록 하는 리플로우(Reflow) 과정을 통하여 범프(4)를 형성하거나, 또는 열압착(Thermo-compression) 방법을 사용할 수도 있을 것이다.

또한, 상기 도전성 범프(4)는 제1웨이퍼(w1)의 제1반도체칩(1)중 도전성비아홀(3)에 미리 형성될 수도 있다.

더불어, 상기 제1웨이퍼(w1) 및 제2웨이퍼(w2)는 그 두께가 더욱 감소될 수 있도록 백그라인딩될 수 있다. 상기와 같은 백그라인딩에 의해 상기 제1웨이퍼(w1) 및 제2웨이퍼(w2)는 최소 6mm 이하의 두께가 되도록 할 수 있다.

4. 와이어 본딩 단계로서(도3d 참조), 상기 각 제1반도체칩(1)의 입출력패드(1a)와 상기 써킷필름(10)의 배선패턴(11)을 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(5)를 이용하여 상호 연결한다.

5. 봉지 단계로서(도3e 참조), 상기 써킷필름(10)의 각 관통공(13)에 봉지재를 충진함으로써, 도전성와이어(5) 등이 외부환경으로부터 보호되도록 일정 형태의 봉지부(6)를 형성한다.

6. 도전성볼 융착 단계로서(도3f 참조), 상기 써킷필름(10)의 배선패턴(11)에 솔더볼과 같은 다수의 도전성볼(8)을 융착한다. 이러한 도전성볼(8) 융착은 주 지된 바와 같이 볼랜드(12a)에 끈적거리는 휘발성 플럭스를 돗팅하는 플럭싱(Fluxing), 도전성볼(8)을 상기 플럭상에 임시 부착하는 픽엔플레이스(Pick and Place), 상기 도전성볼(8)을 고온의 분위기에서 융용하여 상기 플럭스는 휘발되고, 상기 도전성볼(8)은 볼랜드(12a)에 융착되도록 하는 리플로우(Reflow) 단계에 의해 수행될 수 있다.

7. 싱귤레이션(Singulation) 단계로서(도3g 참조), 상기 제1웨이퍼(w1), 써킷필름(10) 및 제2웨이퍼(w2)에서 각 반도체칩의 스크라이브 라인(sl)을 다이아몬드 블레이드 등으로 소잉함으로써, 낱개의 반도체패키지(100)로 분리되도록 한다.

한편, 상기 제2웨이퍼(w2) 제공 단계는 각 제2반도체칩(2)에 다수의 도전성비아홀이 형성되어 상기 제2반도체칩(2)의 활성 영역(2c)에 연결된 것이 제공될 수도 있다. 상기와 같이 제2반도체칩(2)에 다수의 도전성비아홀이 형성된 경우에는, 다수의 제3반도체칩이 대략 바둑판 모양으로 형성되고, 상기 각 제3반도체칩은 하면에 다수의 입출력패드가 형성되며, 또한 상기 입출력패드는 도전성 범프에 의해 상기 제2반도체칩(2)의 도전성비아홀에 플립칩 형태로 접속된 제3웨이퍼를 제공할 수도 있다.(도시되지 않음)

또한, 상기 스택된 반도체칩(제2반도체칩 또는 제3반도체칩)의 상면에는 방열 성능을 향상시키기 위해 일정 두께의 방열수단을 접착시킬 수도 있다. 예를 들면, 히트싱크 또는 히트스프레더를 부착하거나, 열도전체(금속)를 프린팅함으로써, 상기 반도체칩의 방열 성능을 향상시킬 수 있다. 상기와 같은 방열 수단 역시 웨이퍼 모양으로 형성된 것을 구비하고, 싱귤레이션 단계에서 웨이퍼와 함께 일체로 소 잉하여 낱개의 반도체패키지에 포함되도록 할 수 있다.(도시되지 않음)

이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.

따라서, 상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면, 첫째, 동일한 크기의 반도체칩을 다수 스택할 수 있음으로써, 더욱 다기능화되고 고성능화된 반도체패키지를 제공하는 효과가 있다.

둘째, 반도체칩의 스택을 플립칩 기술에 의해 구현함으로써, 두 반도체칩 사이의 열팽창 계수 차이가 없어 도전성 범프의 스탠드오프 하이트(Standoff Height)를 확보하지 않아도 되므로, 반도체패키지의 두께가 더욱 감소되는 효과가 있다.

셋째, 봉지부를 최소한의 영역으로 한정하여 형성하고, 또한 반도체칩중 대부분의 영역을 외부 공기중으로 직접 노출시킴으로써, 방열 성능 및 전기적 성능이 최대한 향상되는 효과가 있다.

넷째, 웨이퍼 레벨에서 모든 스택킹(Stacking) 및 패키징(Packaging)을 수행함으로써, 생산성(UPH)이 향상되고, 원가가 대폭 절감되는 효과가 있다.

Claims (9)

1. 하면 중앙에 다수의 입출력패드가 형성되고, 다수의 도전성 비아홀이 형성되어 활성 영역에 연결된 제1반도체칩과;

   상기 제1반도체칩의 상면에 위치되고, 하면에 다수의 입출력패드가 형성되며, 상기 입출력패드는 도전성 범프에 의해 상기 제1반도체칩의 도전성 비아홀에 플립칩 형태로 접속된 제2반도체칩과;

   상기 제1반도체칩의 입출력패드와 대응되는 영역에 관통공이 형성되고, 상기 관통공의 외주연에는 다수의 배선패턴이 형성된 동시에, 상기 제1반도체칩의 하면에 접착된 써킷필름과;

   상기 제1반도체칩의 입출력패드와 상기 써킷필름의 배선패턴을 전기적으로 연결하는 다수의 도전성와이어와;

   상기 도전성와이어를 외부 환경으로부터 보호하기 위해 상기 써킷필름의 관통공에 봉지재가 충진되어 형성된 봉지부와;

   상기 써킷필름의 배선패턴에 융착된 다수의 도전성볼을 포함하여 이루어진 반도체패키지.
2. 제1항에 있어서, 상기 제2반도체칩은 다수의 도전성 비아홀이 형성되어 상기 제2반도체칩의 활성 영역에 연결되고, 상기 제2반도체칩의 상면에는 하면에 다수의 입출력패드가 형성된 제3반도체칩이 위치되며, 상기 제3반도체칩의 입출력패드는 도전성 범프에 의해 상기 제2반도체칩의 도전성 비아홀에 플립칩 형태로 접속된 것을 특징으로 하는 반도체패키지.
3. 제1항 또는 제2항에 있어서, 상기 도전성 비아홀은 반도체칩의 상면에서 하면까지 관통된 홀과, 상기 홀에 충진된 도전체로 이루어진 것을 특징으로 하는 반도체패키지.
4. 제1항 또는 제2항에 있어서, 상기 스택된 반도체칩(제2반도체칩 또는 제3반도체칩) 상면에는 방열 성능을 향상시키기 위해 방열 수단이 더 부착된 것을 특징으로 하는 반도체패키지.
5. 다수의 제1반도체칩이 형성되고, 상기 각 제1반도체칩은 하면 중앙부에 다수의 입출력패드가 형성되며, 또한 상기 제1반도체칩을 관통하는 다수의 도전성 비아홀이 형성되어 활성 영역에 연결된 제1웨이퍼를 제공하는 단계와;

   상기 각 제1반도체칩의 입출력패드와 대응되는 영역에 관통공이 형성되고, 상기 관통공의 외주연으로는 다수의 배선패턴이 형성된 동시에, 접착층이 개재되어 상기 제1웨이퍼에 접착된 써킷필름을 제공하는 단계와;

   다수의 제2반도체칩이 형성되고, 상기 각 제2반도체칩은 하면에 다수의 입출력패드가 형성되며, 또한 상기 입출력패드는 도전성 범프에 의해 상기 제1반도체칩의 도전성 비아홀에 플립칩 형태로 접속된 제2웨이퍼를 제공하는 단계와;

   상기 각 제1반도체칩의 입출력패드와 상기 써킷필름의 배선패턴을 도전성와이어로 상호 연결하는 단계와;

   상기 써킷필름의 각 관통공에 봉지재를 충진하여 일정 형태의 봉지부를 형성하는 단계와;

   상기 써킷필름의 배선패턴에 다수의 도전성볼을 융착하는 단계와;

   상기 제1웨이퍼, 써킷필름 및 제2웨이퍼에서 낱개의 반도체패키지를 소잉하여 분리해내는 단계;

   를 포함하여 이루어진 반도체패키지의 제조 방법.
6. 제5항에 있어서, 상기 제2웨이퍼 제공 단계는 각 제2반도체칩에 다수의 도전성 비아홀이 형성되어 상기 제2반도체칩의 활성 영역에 연결된 것이 제공됨을 특징으로 하는 반도체패키지의 제조 방법.
7. 제6항에 있어서, 상기 제2웨이퍼 제공 단계 후에는, 다수의 제3반도체칩이 형성되고, 상기 각 제3반도체칩은 하면에 다수의 입출력패드가 형성되며, 또한 상기 입출력패드는 도전성 범프에 의해 상기 제2반도체칩의 도전성 비아홀에 플립칩 형태로 접속된 제3웨이퍼를 제공하는 단계가 더 포함됨을 특징으로 하는 반도체패키지의 제조 방법.
8. 제5항 내지 제7항중 어느 한항에 있어서, 상기 도전성 비아홀은 반도체칩의 상면에서 하면까지 홀을 관통하는 단계와, 상기 홀에 도전체를 충진하는 단계로 형성됨을 특징으로 하는 반도체패키지의 제조 방법.
9. 제5항 내지 제7항중 어느 한항에 있어서, 상기 스택된 반도체칩(제2반도체칩 또는 제3반도체칩) 상면에는 방열 성능을 향상시키기 위해 방열 수단이 부착되는 단계가 더 포함됨을 특징으로 하는 반도체패키지의 제조 방법.

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