KR20230167252A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR20230167252A
KR20230167252A KR1020220066933A KR20220066933A KR20230167252A KR 20230167252 A KR20230167252 A KR 20230167252A KR 1020220066933 A KR1020220066933 A KR 1020220066933A KR 20220066933 A KR20220066933 A KR 20220066933A KR 20230167252 A KR20230167252 A KR 20230167252A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor chip
passivation layer
redistribution
pad
Prior art date
Application number
KR1020220066933A
Other languages
English (en)
Inventor
박지영
고영권
송호신
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020220066933A priority Critical patent/KR20230167252A/ko
Priority to US18/067,060 priority patent/US20230386949A1/en
Publication of KR20230167252A publication Critical patent/KR20230167252A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24101—Connecting bonding areas at the same height
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24155—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/244—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/245—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2499—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
    • H01L2224/24991—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on the semiconductor or solid-state body to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/2499—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids
    • H01L2224/24996—Auxiliary members for HDI interconnects, e.g. spacers, alignment aids being formed on an item to be connected not being a semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 실시예에 따른 반도체 패키지는 재배선 기판, 상기 재배선 기판 상의 반도체 칩, 상기 반도체 칩은 바디, 상기 바디의 하면 상의 칩 패드, 및 상기 칩 패드의 하면 상의 필라(pillar)를 포함할 수 있다. 상기 재배선 기판 상에 제공되고 상기 반도체 칩을 둘러싸는 연결 기판, 상기 연결 기판은 베이스층들, 및 상기 베이스층들 중 최하층의 하면 상에 제공되는 하부 패드를 포함할 수 있다. 상기 반도체 칩과 상기 재배선 기판 사이에 개재되고, 상기 필라의 측면을 덮는 제1 패시베이션 층, 상기 반도체 칩, 상기 연결 기판, 및 상기 재배선 기판을 덮는 몰딩막 및 상기 재배선 기판과 상기 연결 기판 사이에 개재되고, 상기 하부 패드의 측면을 덮는 절연층을 포함할 수 있다. 상기 제1 패시베이션 층 및 상기 절연층은 서로 다른 절연 물질을 포함하고, 상기 필라의 하면, 상기 제1 패시베이션 층의 하면, 상기 몰딩막의 하면, 상기 하부 패드의 하면, 및 상기 절연층의 하면은 모두 공면(coplanar)을 이룰 수 있다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and manufacturing method thereof}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄 회로 기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 최근 전자산업이 발전함에 따라, 반도체 패키지는 소형화, 경량화, 제조비용의 절감에 목표를 두고 다양한 방향으로 발전해 가고 있다. 또한 그 응용분야가 대용량 저장수단 등으로 확장됨에 따라 다양한 종류의 반도체 패키지가 등장하고 있다.
본 발명이 해결하고자 하는 일 과제는 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 또 다른 과제는 재배선 기판의 미세 패턴 형성을 용이하게 하는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
본 발명의 실시예에 따른 반도체 패키지는 재배선 기판, 상기 재배선 기판 상의 반도체 칩, 상기 반도체 칩은 바디, 상기 바디의 하면 상의 칩 패드, 및 상기 칩 패드의 하면 상의 필라(pillar)를 포함하고, 상기 재배선 기판 상에 제공되고 상기 반도체 칩을 둘러싸는 연결 기판, 상기 연결 기판은 베이스층들, 및 상기 베이스층들 중 최하층의 하면 상에 제공되는 하부 패드를 포함하고, 상기 반도체 칩과 상기 재배선 기판 사이에 개재되고, 상기 필라의 측면을 덮는 제1 패시베이션 층, 상기 반도체 칩, 상기 연결 기판, 및 상기 재배선 기판을 덮는 몰딩막 및 상기 재배선 기판과 상기 연결 기판 사이에 개재되고, 상기 하부 패드의 측면을 덮는 절연층을 포함하고, 상기 제1 패시베이션 층 및 상기 절연층은 서로 다른 절연 물질을 포함하고, 상기 필라의 하면, 상기 제1 패시베이션 층의 하면, 상기 몰딩막의 하면, 상기 하부 패드의 하면, 및 상기 절연층의 하면은 모두 공면(coplanar)을 이룰 수 있다.
본 발명의 실시예에 따른 반도체 패키지의 제조 방법은 관통홀 및 하부 패드를 포함하는 연결 기판을 준비하는 것, 상기 하부 패드는 상기 연결 기판의 표면으로부터 돌출되고, 반도체 칩 및 상기 반도체 칩의 활성면 상의 패시베이션 층을 준비하는 것, 상기 반도체 칩은 상기 활성면에 제공되는 칩 패드 및 상기 칩 패드로부터 돌출되는 필라를 포함하되, 상기 패시베이션 층은 상기 필라를 덮고, 상기 관통홀 내에 상기 반도체 칩을 배치하는 것, 상기 반도체 칩, 및 상기 연결 기판을 덮는 몰딩막을 형성하는 것, 상기 하부 패드를 덮는 절연층을 형성하는 것 및 상기 필라 및 상기 하부 패드가 노출될 때까지 상기 패시베이션 층 및 상기 절연층을 표면 평탄화할 수 있다.
일부 실시예에 따른 반도체 패키지는 제1 반도체 패키지 및 상기 제1 반도체 패키지 상의 제2 반도체 패키지를 포함하고, 상기 제1 반도체 패키지는 제1 재배선 기판, 상기 제1 재배선 기판 상에 제공되는 제1 반도체 칩, 상기 제1 반도체 칩은 상기 제1 재배선 기판과 인접한 제1 면 및 상기 제1 면과 마주하는 제2 면을 포함하는 바디, 상기 바디의 상기 제1 면 상의 칩 패드, 상기 바디의 제1 면 및 상기 칩 패드의 측면을 덮는 제1 패시베이션 층, 상기 칩 패드 아래의 필라를 포함하고, 상기 제1 반도체 칩과 상기 제1 재배선 기판 사이에 개재되고, 상기 필라의 측면을 덮는 제2 패시베이션 층, 상기 제1 재배선 기판 상에 제공되고 상기 제1 반도체 칩을 둘러싸는 연결 기판, 상기 제1 반도체 칩, 상기 연결 기판, 및 상기 제1 재배선 기판을 덮는 제1 몰딩막 및 상기 제1 몰딩막 상의 제2 재배선 기판을 포함하고, 상기 제2 반도체 패키지는 상기 제2 재배선 기판 상의 패키지 기판, 상기 패키지 기판 상의 제2 반도체 칩 및 상기 패키지 기판과 상기 제2 반도체 칩을 덮는 제2 몰딩막을 포함하고, 상기 제1 패시베이션 층의 두께는 상기 제2 패시베이션 층의 두께보다 작고, 상기 제1 패시베이션 층과 상기 제2 패시베이션 층은 서로 다른 물질을 포함할 수 있다.
몰딩막이 반도체 칩 아래로 들어가 반도체 칩의 범프(bump)들 사이를 채우는 경우, 이후 공정에서 몰딩막과 반도체 칩 및 범프들의 열팽창계수가 달라 발생하는 벌어짐(delamination) 현상이 나타날 수 있다. 상기 벌어짐 현상은 이후 재배선 형성 공정에서 재배선 기판이 접합되는 것을 방해할 수 있다. 본 발명에서는 제2 패시베이션 층이 필라를 덮고 있어, 제1 몰딩막이 제1 반도체 칩의 아래로 들어가지 않을 수 있다. 따라서 상기 벌어짐 현상이 방지될 수 있으므로, 반도체 패키지의 신뢰성이 향상될 수 있다.
본 발명에서는 제2 패시베이션 층으로 인하여 필라의 단차를 제거할 수 있고, 표면 평탄화로 인하여 절연막에 있었던 함몰부가 제거될 수 있다. 따라서 재배선 기판의 미세 패턴 형성을 용이하게 할 수 있다.
한편, 양면으로 돌출된 패드들을 가지는 패널을 제작하는 경우, 내장형 패드를 가지는 패널을 제작하는 것에 비해 공정 개수가 줄어들 수 있다. 본 발명에 의하면 돌출된 하부 패드들로 인해 절연막에 함몰부가 발생하더라도, 표면 평탄화를 진행하여 함몰부 제거할 수 있다. 따라서 표면으로부터 돌출된 상부 패드들 및 하부 패드들을 포함하는 연결 기판을 사용할 수 있으므로 공정 비용을 절감할 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 1b는 본 발명의 실시예들에 따른 반도체 패키지의 일부를 설명하기 위한 확대도로, 도 1a의 AA 부분에 대응된다.
도 1c는 본 발명의 실시예들에 따른 반도체 패키지의 일부를 설명하기 위한 확대도로, 도 1a의 AA 부분에 대응된다.
도 1d는 본 발명의 실시예들에 따른 반도체 패키지의 일부를 설명하기 위한 확대도로, 도 1a의 BB 부분에 대응된다.
도 2 내지 도 8은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 9a는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 9b는 본 발명의 실시예들에 따른 반도체 패키지의 일부를 설명하기 위한 확대도로, 도 9a의 CC 부분에 대응된다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 1b는 본 발명의 실시예들에 따른 반도체 패키지의 일부를 설명하기 위한 확대도로, 도 1a의 AA 부분에 대응된다. 도 1c는 본 발명의 실시예들에 따른 반도체 패키지의 일부를 설명하기 위한 확대도로, 도 1a의 AA 부분에 대응된다. 도 1d는 본 발명의 실시예들에 따른 반도체 패키지의 일부를 설명하기 위한 확대도로, 도 1a의 BB 부분에 대응된다.
도 1a 및 도 1b를 참조하면, 반도체 패키지(1)는 제1 재배선 기판(100), 제1 반도체 칩(200), 제2 패시베이션 층(240), 연결 기판(300), 절연층(50), 제1 몰딩막(400), 및 외부 연결 단자(130)를 포함할 수 있다.
제1 재배선 기판(100)은 제1 재배선 절연층들(101) 및 제1 재배선 절연층들(101) 내에 개재되는 제1 재배선 패턴들(110)을 포함할 수 있다. 제1 재배선 기판(100)은 그 하부에 언더 범프 패턴들(120)을 더 포함할 수 있다.
제1 재배선 절연층들(101)은 층층이 적층될 수 있다. 도 1a에는 제1 재배선 절연층들(101)이 3개가 제공되는 것으로 도시되어 있으나, 이에 제한되지 않고 제1 재배선 절연층들(101)은 추가되거나 생략될 수 있다. 제1 재배선 절연층들(101) 사이에는 경계면이 관찰되지 않을 수 있다. 즉, 제1 재배선 절연층들(101)은 하나의 절연층으로 관찰될 수 있다. 제1 재배선 절연층들(101)은, 예를 들어, 감광성 절연 물질(Photo-Imageable Dielectric, PID)을 포함할 수 있다. 감광성 절연 물질은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제1 재배선 패턴들(110)의 각각은 일체형으로 연결되는 제1 배선 부분(111) 및 제1 비아 부분(112)을 포함할 수 있다. 제1 배선 부분(111)은 제1 비아 부분(112) 아래에 제공되고, 제1 비아 부분(112)과 연결될 수 있다. 제1 비아 부분(112)은 제1 배선 부분(111)으로부터 제1 재배선 기판(100)의 상면을 향해 돌출된 부분일 수 있다. 제1 배선 부분(111) 및 제1 비아 부분(112)은 동일한 물질을 포함할 수 있으며, 예를 들어, 구리(Cu)를 포함할 수 있다.
언더 범프 패턴들(120)은 제1 재배선 절연층들(101) 중 최하층의 개구부 내에 배치되며, 제1 재배선 패턴들(110)과 전기적으로 연결될 수 있다. 언더 범프 패턴들(120)은 제1 재배선 절연층들(101) 중 최하층의 하면 상으로 연장되어 외부로 노출될 수 있다. 언더 범프 패턴들(120)은 일 예로 구리를 포함할 수 있다.
제1 반도체 칩(200)이 제1 재배선 기판(100) 상에 제공될 수 있다. 제1 반도체 칩(200)은 일 예로 로직 칩(logic chip) 또는 메모리 칩(memory chip)일 수 있다. 제1 반도체 칩(200)은 제1 바디(201), 제1 칩 패드(210), 필라(220), 및 제1 패시베이션 층(230)을 포함할 수 있다.
제1 바디(201)는 제1 재배선 기판(100)에 인접한 제1 면(201a) 및 제1 면(201a)과 마주하는 제2 면(201b)을 포함할 수 있다. 제1 면(201a)은 제1 반도체 칩(200)의 활성면일 수 있다. 제2 면(201b)은 제1 반도체 칩(200)의 비활성면일 수 있다. 제1 면(201a)은 제1 재배선 기판(100)을 향할 수 있다. 제1 바디(201)는 일 예로 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함할 수 있다.
제1 칩 패드(210)가 제1 바디(201)의 제1 면(201a) 상에 제공될 수 있다. 제1 칩 패드(210)는 제1 바디(201)의 제1 면(201a) 상으로 돌출될 수 있다. 제1 칩 패드(210)는 제1 두께(H1)를 가질 수 있다. 상기 제1 두께(H1)는, 예를 들어, 1 μm 내지 4 μm 일 수 있다. 제1 칩 패드(210)는 알루미늄(Al)과 같은 금속 물질을 포함할 수 있다.
필라(pillar)(220)가 제1 칩 패드(210)의 하면 상에 제공될 수 있다. 필라(220)는 제1 칩 패드(210)와 연결될 수 있다. 필라(220)의 폭은 제1 칩 패드(210)의 폭 보다 작을 수 있다. 도 1b를 참조하면, 필라(220)는 제2 두께(H2)를 가질 수 있다. 상기 제2 두께(H2)는 예를 들어, 3 μm 내지 40 μm 일 수 있다. 필라(220)의 하면은 제1 재배선 패턴들(110) 중 최상부의 것들과 접촉할 수 있다. 필라(220)는 제1 칩 패드(210) 및 제1 재배선 패턴들(110)과 전기적으로 연결될 수 있다. 제1 반도체 칩(200)은 제1 재배선 기판(100)과 전기적으로 연결될 수 있다. 필라(220)는, 예를 들어, 구리, 주석(Sn), 또는 주석(Sn)을 포함하는 합금(alloy) 중 적어도 어느 하나를 포함할 수 있다.
도 1a 및 도 1c를 참조하면, 일 예로, 필라(220)는 기둥 부분(220a) 및 솔더(220b)를 포함할 수 있다. 기둥 부분(220a)은 제1 칩 패드(210)의 하면 상에 제공될 수 있다. 기둥 부분(220a)은 제1 칩 패드(210)와 연결될 수 있다. 기둥 부분(220a)의 폭은 제1 칩 패드(210)의 폭 보다 작을 수 있다. 기둥 부분(220a)은 구리, 주석, 또는 주석을 포함하는 합금(alloy) 중 적어도 어느 하나를 포함할 수 있다. 상기 기둥 부분(220a)의 하면 상에 솔더(220b)가 제공될 수 있다. 솔더(220b)는 기둥 부분(220a)과 연결될 수 있다. 솔더(220b)는 일 예로 반구(hemisphere), 또는 타원의 형상을 가질 수 있다. 솔더(220b)의 최대폭은 제1 칩 패드(210)의 폭 보다 작을 수 있다. 솔더(220b)의 최대폭은 기둥 부분(220a)의 폭과 같을 수 있다. 솔더(220b)의 최하면은 제1 재배선 패턴들(110) 중 최상부의 것들과 접촉할 수 있다. 상기 기둥 부분(220a)의 두께와 상기 솔더(220b)의 두께를 합친 값은 제3 두께(H3)일 수 있다. 상기 제3 두께(H3)는 실질적으로 필라(220)의 두께일 수 있다. 제3 두께(H3)는, 예를 들어, 3 μm 내지 40 μm 일 수 있다.
다시 도 1a 및 도 1b를 참조하면, 제1 패시베이션 층(230)이 제1 바디(201)의 제1 면(201a) 상에 제공될 수 있다. 제1 패시베이션 층(230)은 제1 칩 패드(210)의 측면을 덮을 수 있다. 제1 패시베이션 층(230)의 하면의 레벨은 제1 칩 패드(210)의 하면의 레벨보다 높거나 같을 수 있다. 제1 패시베이션 층(230)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다.
제2 패시베이션 층(240)이 제1 바디(201)와 제1 재배선 기판(100) 사이에 제공될 수 있다. 제1 패시베이션 층(230)은 제1 바디(201)와 제2 패시베이션 층(240) 사이에 개재될 수 있다. 제2 패시베이션 층(240)은 필라(220)의 측면을 덮을 수 있다. 일 예로 제2 패시베이션 층(240)은 제1 칩 패드(210)의 상면의 일부 및 제1 칩 패드(210)의 측면의 적어도 일부를 덮을 수 있다. 제2 패시베이션 층(240)의 상면의 레벨은 제1 칩 패드(210)의 하면의 레벨보다 높거나 같을 수 있다. 제2 패시베이션 층(240)의 하면은 필라(220)의 하면과 공면(coplanar)을 이룰 수 있다. 제2 패시베이션 층(240)의 하면은 제1 재배선 기판(100)과 접촉할 수 있다. 제2 패시베이션 층(240)의 두께는 필라(220)의 두께인 제2 두께(H2)보다 클 수 있다. 일 예로, 제2 패시베이션 층(240)의 두께는 제2 두께(H2)와 같을 수도 있다. 제2 패시베이션 층(240)의 두께는 제1 패시베이션 층(230)의 두께보다 클 수 있다.
제2 패시베이션 층(240)은 제1 패시베이션 층(230)과 다른 물질을 포함할 수 있다. 제2 패시베이션 층(240)은 경화된 수지(resin)일 수 있다. 구체적으로 제2 패시베이션 층(240)은 언더필 물질을 포함할 수 있다. 상기 언더필 물질은, 예를 들어, NCF(Non Conductive Film), NCP(Non Conductive Paste), B-stage 언더필, capillary 언더필, 플럭싱 언더필, 하이브리드 언더필 중 적어도 어느 하나를 포함할 수 있다.
관통홀(TH)을 포함하는 연결 기판(300)이 제1 반도체 칩(200)을 둘러쌀 수 있다. 연결 기판(300)의 관통홀(TH) 내에 제1 반도체 칩(200)이 배치될 수 있다. 제1 반도체 칩(200)은 연결 기판(300)과 이격할 수 있다. 연결 기판(300)은 베이스층들(310), 배선 패턴들(321), 비아들(331), 상부 패드들(342), 및 하부 패드들(344)을 포함할 수 있다.
베이스층들(310)은 절연 물질을 포함할 수 있다. 상기 절연 물질은, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다.
배선 패턴들(321)이 베이스층들(310) 사이에 개재될 수 있다. 배선 패턴들(321)은 제1 반도체 칩(200)의 제1 칩 패드(210)를 재배선 하는 역할을 수행할 수 있다. 배선 패턴들(321)은, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
비아들(331)이 베이스층들(310) 중 적어도 하나를 관통하며 제공될 수 있다. 비아들(331)은 배선 패턴들(321) 중 대응되는 것과 연결될 수 있다. 비아들(331)은 서로 다른 층에 형성된 배선 패턴들(321)을 전기적으로 연결시킬 수 있다. 비아들(331)은 일 예로 테이퍼 형상을 가질 수 있다. 비아들(331)은 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
상부 패드들(342)이 베이스층들(310) 중 최상층의 상면 상에 제공될 수 있다. 상부 패드들(342)은 베이스층들(310)의 외부로 돌출될 수 있다. 상부 패드들(342)은 일 예로 비아들(331)과 일체로 형성될 수 있다. 상부 패드들(342)은, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
도 1a 및 도 1d를 참조하면, 하부 패드들(344)이 베이스층들(310) 중 최하층의 하면 상에 제공될 수 있다. 하부 패드들(344)은 베이스층들(310)의 외부로 돌출될 수 있다. 하부 패드들(341)은 비아들(331)과 연결될 수 있다. 하부 패드들(344)의 하면은 제1 재배선 패턴들(110) 중 최상부의 것들과 접촉할 수 있다. 하부 패드들(344)은 비아들(331) 및 제1 재배선 패턴들(110)과 전기적으로 연결될 수 있다. 연결 기판(300)은 하부 패드들(344)을 통하여 제1 재배선 기판(100)과 전기적으로 연결될 수 있다. 연결 기판(300)은 제1 재배선 기판(100)을 통하여 제1 반도체 칩(200)과 전기적으로 연결될 수 있다. 하부 패드들(344) 각각은 제4 두께(H4)를 가질 수 있다. 제4 두께(H4)는, 예를 들어, 3 μm 내지 10 μm 일 수 있다. 다르게 말하면, 하부 패드들(344)의 하면은 베이스층들(310) 중 최하층의 하면으로부터 3 μm 내지 10 μm 의 두께로 돌출될 수 있다.
하부 패드들(344)은 일 예로 비아들(331) 중 대응되는 것과 일체로 형성될 수 있다. 하부 패드들(344)은, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
절연층(50)이 베이스층들(310) 중 최하층의 하면 상에 제공될 수 있다. 절연층(50)은 하부 패드들(344)의 측면의 적어도 일부를 덮을 수 있다. 일 예로, 절연층(50)은 하부 패드들(344)의 측면의 전부를 덮을 수 있다. 절연층(50)의 상면은 베이스층들(310) 중 최하층의 하면을 덮을 수 있다. 절연층(50)의 하면은 제1 재배선 기판(100)의 상면을 덮을 수 있다. 절연층(50)은, 예를 들어, 베이스층들(310) 중 최하층과 제1 재배선 기판(100) 사이에만 제공될 수 있다. 절연층(50)의 두께는 하부 패드들(344)의 각각의 두께와 실질적으로 동일할 수 있다. 절연층(50)은 제2 패시베이션 층(240)과 다른 절연 물질을 포함할 수 있다. 절연층(50)은 감광성 절연 물질(PID)을 포함할 수 있다. 상기 감광성 절연 물질은, 예를 들어, 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 어느 하나를 포함할 수 있다.
다시 도 1a를 참조하면, 제1 몰딩막(400)이 연결 기판(300), 제1 반도체 칩(200), 및 제1 재배선 기판(100)을 덮을 수 있다. 제1 몰딩막(400)은 연결 기판(300)의 베이스층들(310) 중 최상층의 상면을 덮을 수 있다. 제1 몰딩막(400)은 연결 기판(300)의 상부 패드들(342)을 덮을 수 있다. 제1 몰딩막(400)은 상부 패드들(342)의 상면의 일부를 노출시킬 수 있다. 제1 몰딩막(400)은 제1 바디(201)의 제2 면(201b)을 덮을 수 있다. 제1 몰딩막(400)은 연결 기판(300)의 관통홀(TH)의 벽면 및 제1 반도체 칩(200)의 측면 사이의 공간을 채울 수 있다. 제1 몰딩막(400)은 제2 패시베이션 층(240)과 연결 기판(300) 사이, 및 제2 패시베이션 층(240)과 절연층(50) 사이를 채울 수 있다. 제1 몰딩막(400)은 연결 기판(300)의 측면 및 제1 반도체 칩(200)의 측면을 덮을 수 있다. 제1 몰딩막(400)은 제1 및 제2 패시베이션 층(230, 240)의 측면을 덮을 수 있다. 제1 몰딩막(400)은 절연층(50)의 일 측면을 덮을 수 있다. 제1 몰딩막(400)은 제1 반도체 칩(200)과 제1 재배선 기판(100) 사이에는 개재되지 않을 수 있다.
제1 몰딩막(400)은, 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등의 절연 물질들을 포함할 수 있다.
외부 연결 단자(130)가 언더 범프 패턴들(120) 아래에 제공될 수 있다. 외부 연결 단자(130)는 언더 범프 패턴들(120)과 연결될 수 있다. 외부 연결 단자(130)는 언더 범프 패턴들(120)을 통하여 제1 재배선 기판(100)과 전기적으로 연결될 수 있다. 일 예로, 외부 연결 단자(130)는 랜드(land), 볼(ball), 핀(pin) 중 어느 하나 일 수 있다. 외부 연결 단자(130)는 다중층 또는 단일층으로 형성될 수 있다. 외부 연결 단자(130)는 도전성 물질을 포함할 수 있다. 외부 연결 단자(130)는, 예를 들어, 솔더(solder)를 포함할 수 있다.
도 2 내지 도 8은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 집적회로(integrated circuit)가 형성된 웨이퍼(WF)와 상기 웨이퍼(WF) 상에 예비 패시베이션 층(240a)이 제공될 수 있다.
웨이퍼(WF)는 예비 바디(202), 제1 칩 패드(210), 필라(220), 제1 예비 패시베이션 층(230a), 및 금속 회로 패턴들(270)을 포함할 수 있다. 예비 바디(202)는 칩 영역(CA)과 태그 영역(TEG)을 포함할 수 있다. 제1 칩 패드(210) 및 필라(220)가 예비 바디(202)의 칩 영역(CA) 상에 제공될 수 있다. 금속 회로 패턴들(270)이 예비 바디(202)의 태그 영역(TEG) 상에 제공될 수 있다. 상기 금속 회로 패턴들(270)은 금속 물질을 포함할 수 있다. 제1 예비 패시베이션 층(230a)이 예비 바디(202)의 칩 영역(CA) 및 태그 영역(TEG) 상에 제공될 수 있다.
웨이퍼(WF)의 칩 영역(CA)은 후술할 쏘잉(sawing) 공정(SAW)을 진행하여 제1 반도체 칩(200)이 제조될 수 있는 부분일 수 있다. 태그 영역(TEG)은 웨이퍼(WF)의 전기적 특성을 시험할 수 있는 영역일 수 있다. 태그 영역(TEG)은 후술할 쏘잉 공정(SAW)이 진행될 부분과 동일할 수 있다.
제2 예비 패시베이션 층(240a)이 웨이퍼(WF)의 일면 상에 형성될 수 있다. 상기 웨이퍼(WF)의 일면은 이후 제작될 제1 바디(201)의 제1 면(201a)일 수 있다. 다르게 말하면, 상기 웨이퍼(WF)의 일면은 제1 반도체 칩(200)의 활성면일 수 있다. 제2 예비 패시베이션 층(240a)은 필라(220)를 덮을 수 있다. 제2 예비 패시베이션 층(240a)은 필라(220)의 측면 및 상면을 덮을 수 있다. 제2 예비 패시베이션 층(240a)은 라미네이션(lamination) 공정 또는 스프레이(spray) 공정을 통하여 형성될 수 있다. 제2 예비 패시베이션 층(240a)은 제2 패시베이션 층(240)과 동일한 물질을 포함할 수 있다. 예비 패시베이션 층(240a)은 언더필 물질을 도포한 뒤, 이를 경화시켜서 형성될 수 있다. 상기 언더필 물질은 NCF(Non Conductive Film), NCP(Non Conductive Paste), B-stage 언더필, capillary 언더필, 플럭싱 언더필, 하이브리드 언더필 중 적어도 어느 하나를 포함할 수 있다.
웨이퍼(WF)의 타면 상에 백 그라인딩(back grinding) 공정(BG)을 진행할 수 있다. 웨이퍼(WF)의 일면 상에 제2 예비 페시베이션 층(240a)이 있으므로, 보호용 테이프를 사용하지 않고도 백 그라인딩 공정(BG)을 진행할 수 있다. 이로 인해, 공정이 단순화 될 수 있다.
도 3 및 도 4를 참조하면, 백 그라인딩 공정(BG)을 마친 웨이퍼(WF)에 쏘잉 공정(SAW)을 진행하여 제1 반도체 칩(200)을 제조할 수 있다. 쏘잉 공정(SAW)은 태그 영역(TEG)에서 진행될 수 있다. 쏘잉 공정(SAW)이 진행된 후 제1 예비 패시베이션 층(230a)은 제1 패시베이션 층(230)이 될 수 있고, 제2 예비 패시베이션 층(240a)은 제2 패시베이션 층(240)이 될 수 있다. 쏘잉 공정(SAW)이 진행되면서 태그 영역(TEG)은 제거될 수 있다.
본 발명에서는 제2 패시베이션 층(240a)이 있어 쏘잉 공정(SAW)이 진행되는 동안 태그 영역(TEG)의 금속 회로 패턴들(270)이 돌출되는 버(burr) 현상을 방지할 수 있다. 이로 인해 이후에 제작될 제1 재배선 기판(100)이 손상되는 것을 방지할 수 있으므로, 반도체 패키지(1)의 신뢰성이 향상될 수 있다.
도 5를 참조하면, 임시 필름(TEMT) 상에 관통홀(TH)을 포함하는 연결 기판(300)이 제공될 수 있다. 임시 필름(TEMT)은 일 예로 폴리이미드 테이프를 포함할 수 있다. 연결 기판(300)은 베이스층들(310), 배선 패턴들(321), 비아들(331), 상부 패드들(342), 및 하부 패드들(344)을 포함할 수 있다. 상부 패드들(342) 및 하부 패드들(344)은 연결 기판(300)의 표면으로부터 돌출될 수 있다. 하부 패드들(344)의 하면이 임시 테이프(TEMP)의 상면에 접촉할 수 있다.
도 6을 참조하면, 제1 반도체 칩(200)이 연결 기판(300)의 관통홀(TH) 내에 그리고 임시 필름(TEMT) 상에 배치될 수 있다. 제1 반도체 칩(200)은 제1 바디(201)의 제1 면(201a)이 임시 필름(TEMT)의 상면을 향하도록 배치될 수 있다. 제2 패시베이션 층(240)의 하면이 임시 필름(TEMT)의 상면과 접촉할 수 있다.
이후 제1 반도체 칩(200) 및 연결 기판(300)을 덮는 제1 몰딩막(400)이 형성될 수 있다. 제1 몰딩막(400)은 연결 기판(300)의 베이스층들(310) 중 최상층의 상면을 덮을 수 있다. 제1 몰딩막(400)은 연결 기판(300)의 측면을 덮을 수 있다. 제1 몰딩막(400)은 연결 기판(300)의 상부 패드들(342)을 덮을 수 있다. 제1 몰딩막(400)은 제1 바디(201)의 제2 면(201b) 및 측면을 덮을 수 있다. 제1 몰딩막(400)은 제1 및 제2 패시베이션 층(230, 240)의 측면을 덮을 수 있다. 제1 몰딩막(400)은 제1 반도체 칩(200)과 연결 기판(300) 사이, 제2 패시베이션 층(240)과 연결 기판(300) 사이, 및 제2 패시베이션 층(240)과 절연층(50) 사이를 채울 수 있다. 제1 몰딩막(400)이 제1 반도체 칩(200) 아래에는 채우지 않을 수 있다. 제1 몰딩막(400)은 연결 기판(300)과 임시 필름(TEMT) 사이에는 개재되지 않을 수 있다. 제1 몰딩막(400)은 일 예로 하부 패드들(344)의 측면은 덮지 않을 수 있다. 제1 몰딩막(400)은, 예를 들어, 전구체를 라미네이션을 한 후 경화하여 형성할 수 있다.
몰딩막이 반도체 칩 아래로 들어가 반도체 칩의 범프(bump)들 사이를 채우는 경우, 이후 공정에서 몰딩막과 반도체 칩 및 범프들의 열팽창계수가 달라 발생하는 벌어짐(delamination) 현상이 나타날 수 있다. 상기 벌어짐 현상은 이후 재배선 형성 공정에서 재배선 기판이 접합되는 것을 방해할 수 있다. 본 발명에서는 제2 패시베이션 층(240)이 필라(220)를 덮고 있어, 제1 몰딩막(400)이 제1 반도체 칩(200)의 아래로 들어가지 않을 수 있다. 따라서 상기 벌어짐 현상이 방지될 수 있으므로, 반도체 패키지(1)의 신뢰성이 향상될 수 있다.
도 7을 참조하면, 임시 필름(TEMT)이 제거되고, 절연막(50a)이 형성될 수 있다. 절연막(50a)은 제2 패시베이션 층(240)의 하면, 제1 몰딩막(400)의 하면, 연결 기판(300)의 하면, 하부 패드들(344)의 하면 및 측면을 덮을 수 있다. 절연막(50a)은 절연층(50)과 동일한 물질을 포함할 수 있다. 절연막(50a)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정을 이용하여 형성될 수 있다.
하부 패드들(344)이 연결 기판(300)으로부터 돌출되어 있는 것이 원인이 되어, 절연막(50a)에 함몰부(50h)가 생성될 수 있다. 상기 함몰부(50h)로 인한 절연막(50a)의 단차 때문에, 이후 재배선 형성 시 미세 패턴을 구현하는데 어려움이 있을 수 있다.
도 8을 참조하면, 절연막(50a)에 대하여 표면 평탄화가 진행될 수 있다. 표면 평탄화는 필라(220)의 하면 및 하부 패드들(344)의 하면이 노출될 때까지 진행될 수 있다. 일 예로, 표면 평탄화로 인해 절연막(50a)의 일부, 필라(220)의 일부, 제2 패시베이션 층(240)의 일부, 제1 몰딩막(400)의 일부, 하부 패드들(344)의 일부가 제거될 수 있다. 표면 평탄화를 진행한 뒤에 절연막(50a)은 절연층(50)이 될 수 있다. 표면 평탄화로 인하여 절연막(50a)의 함몰부(50h)는 제거될 수 있다. 표면 평탄화를 진행한 뒤에 절연층(50)은 연결 기판(300)의 베이스층들(310) 중 최하층의 아래에만 잔여할 수 있다. 표면 평탄화를 진행한 뒤에 필라(220)의 하면, 제2 패시베이션 층(240)의 하면, 제1 몰딩막(400)의 하면, 하부 패드들(344)의 하면, 및 절연층(50)의 하면이 공면(coplanar)을 이룰 수 있다. 표면 평탄화를 진행하는 것은, 예를 들어, 다이아몬드 바이트(bite)를 사용할 수 있다.
최근 개발되고 있는 프리미엄 어플리케이션 프로세서나 플립-칩 기반의 디바이들은 미세 패턴을 계속해서 요구하고 있다. 이를 위하여 접속패드 상에 최종 패드 메탈(Pad metal)의 형태로 구리 필라(Cu Pillar) 구조를 채용하는 것을 고려해볼 수 있다. 그런데, 칩을 배치하는 공정 후 재배선 공정을 진행할 때 이러한 구리 필라(Cu Pillar)의 단차에 의하여 재배선 형성 시 미세 패턴 구현에 어려움이 발생할 수 있다. 본 발명에서는 제2 패시베이션 층(240)으로 인하여 필라(220)의 단차를 제거할 수 있고, 표면 평탄화로 인하여 절연막(50a)에 있었던 함몰부(50h)가 제거될 수 있다. 따라서 재배선 기판의 미세 패턴 형성을 용이하게 할 수 있다.
한편, 양면으로 돌출된 패드들을 가지는 패널을 제작하는 경우, 내장형 패드를 가지는 패널을 제작하는 것에 비해 공정 개수가 줄어들 수 있다. 본 발명에 의하면 돌출된 하부 패드들(344)로 인해 절연막(50a)에 함몰부(50h)가 발생하더라도, 표면 평탄화를 진행하여 함몰부(50h) 제거할 수 있다. 따라서 표면으로부터 돌출된 상부 패드들(342) 및 하부 패드들(344)을 포함하는 연결 기판(300)을 사용할 수 있으므로 공정 비용을 절감할 수 있다.
다시 도 1a 를 참조하면, 제1 반도체 칩(200)의 아래, 연결 기판(300)의 아래, 및 제1 몰딩막(400)의 아래에 제1 재배선 기판(100)이 형성될 수 있다. 제1 재배선 절연층들(101)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정을 이용하여 형성될 수 있다. 제1 재배선 절연층들(101)에 노광(exposure) 및 현상(development) 공정을 수행하여 비아홀들을 형성할 수 있다. 상기 비아홀들에 제1 비아 부분(112)이 형성될 수 있다. 상기 제1 재배선 절연층들(101)의 하면상에 제1 배선 부분(111)이 형성될 수 있다. 상기 제1 재배선 패턴들(110)은 도금법 또는 펄스 도금법을 이용하는 전기도금(electroplating) 공정을 수행하여 형성될 수 있다.
상기 제1 재배선 기판(100)의 아래에 언더 범프 패턴들(120)이 형성될 수 있다. 언더 범프 패턴들(120)은 전기도금 공정을 수행하여 형성될 수 있다.
상기 제1 몰딩막(400)에 노광 및 현상 공정과 건식 식각(dry etch) 공정을 진행하여 상부 패드들(342)의 상면의 일부를 노출시킬 수 있다. 이로써 반도체 패키지(1)가 제조될 수 있다.
도 9a는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 9b는 본 발명의 실시예들에 따른 반도체 패키지의 일부를 설명하기 위한 확대도로, 도 9a의 CC 부분에 대응된다. 이하에서 설명하는 것들을 제외하고는, 도 1a 내지 도 1d를 참조하여 설명한 것과 중복되므로 생략하도록 한다.
도 9a 및 도 9b를 참조하면, 반도체 패키지(2)는 제1 재배선 기판(100), 제1 반도체 칩(200), 제2 패시베이션 층(240), 연결 기판(300), 제1 몰딩막(400), 및 외부 연결 단자(130)를 포함할 수 있다.
제1 재배선 기판(100)은 제1 재배선 절연층들(101) 및 제1 재배선 절연층들(101) 내에 개재되는 제1 재배선 패턴들(110)을 포함할 수 있다. 제1 재배선 기판(100)은 그 하부에 언더 범프 패턴들(120)을 더 포함할 수 있다.
제1 반도체 칩(200)이 제1 재배선 기판(100) 상에 제공될 수 있다. 제1 반도체 칩(200)은 제1 바디(201), 제1 칩 패드(210), 필라(220), 및 제1 패시베이션 층(230)을 포함할 수 있다.
제2 패시베이션 층(240)이 제1 바디(201)와 제1 재배선 기판(100) 사이에 제공될 수 있다. 제2 패시베이션 층(240)은 필라(220)의 측면을 덮을 수 있다.
관통홀(TH)을 포함하는 연결 기판(300)이 제1 반도체 칩(200)을 둘러쌀 수 있다. 연결 기판(300)의 관통홀(TH) 내에 제1 반도체 칩(200)이 배치될 수 있다. 제1 반도체 칩(200)은 연결 기판(300)과 이격할 수 있다. 연결 기판(300)은 베이스층들(310), 배선 패턴들(321), 비아들(331), 상부 패드들(342), 및 하부 패드들(344)을 포함할 수 있다.
제1 몰딩막(400)이 연결 기판(300), 제1 반도체 칩(200), 및 제1 재배선 기판(100)을 덮을 수 있다. 제1 몰딩막(400)은 연결 기판(300)의 관통홀(TH)의 벽면 및 제1 반도체 칩(200)의 측면 사이의 공간을 채울 수 있다. 제1 몰딩막(400)은 제1 재배선 기판(100)의 상면과 상기 연결 기판(300)의 하면 사이로 연장되어, 상기 하부 패드들(344)의 측면을 덮을 수 있다. 이 경우, 도 1a에서의 절연층(50)은 생략될 수 있다. 제1 몰딩막(400)은 연결 기판(300)의 하면을 덮을 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 이하에서 설명하는 것들을 제외하고는, 도 1a 내지 도 1d를 참조하여 설명한 것과 중복되므로 생략하도록 한다.
도 10을 참조하면, 반도체 패키지(3)는 제1 반도체 패키지(1000) 및 상기 제1 반도체 패키지(1000) 상의 제2 반도체 패키지(2000)를 포함할 수 있다.
제1 반도체 패키지(1000)는 제1 재배선 기판(100), 제1 반도체 칩(200), 제2 패시베이션 층(240), 연결 기판(300), 제1 몰딩막(400), 외부 연결 단자(130), 및 제2 재배선 기판(500)을 포함할 수 있다.
제2 재배선 기판(500)은 제2 재배선 절연층들(501) 및 제2 재배선 절연층들(501) 내에 개재되는 제2 재배선 패턴들(510)을 포함할 수 있다.
제2 재배선 절연층들(501)은 층층이 적층될 수 있다. 도 10에는 제2 재배선 절연층들(501)이 2개가 제공되는 것으로 도시되어 있으나, 이에 제한되지 않고 제2 재배선 절연층들(501)은 추가되거나 생략될 수 있다. 제2 재배선 절연층들(501) 사이에는 경계면이 관찰되지 않을 수 있다. 즉, 제2 재배선 절연층들(501)은 하나의 절연층으로 관찰될 수 있다. 제2 재배선 절연층들(501)은, 예를 들어, 감광성 절연 물질(Photo-Imageable Dielectric, PID)을 포함할 수 있다. 감광성 절연 물질은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.
제2 재배선 패턴들(510)의 각각은 일체형으로 연결되는 제2 배선 부분(512) 및 제2 비아 부분(511)을 포함할 수 있다. 제2 배선 부분(512)은 제2 비아 부분(511) 위에 제공되고, 제2 비아 부분(511)과 연결될 수 있다. 제2 비아 부분(511)은 제2 배선 부분(512)으로부터 제1 재배선 기판(100)의 상면을 향해 돌출된 부분일 수 있다. 제2 재배선 패턴들(510) 중 최하부의 것은 상부 패드들(342)과 연결될 수 있다. 구체적으로, 가장 아래에 있는 제2 비아 부분(511)의 하면은 상부 패드들(342)의 상면과 접촉할 수 있다. 제2 재배선 기판(500)은 연결 기판(300)과 전기적으로 연결될 수 있다. 제2 재배선 기판(500)은 연결 기판(300)을 통하여 제1 재배선 기판(100), 제1 반도체 칩(200)과 전기적으로 연결될 수 있다. 제2 배선 부분(512) 및 제2 비아 부분(511)은 동일한 물질을 포함할 수 있으며, 예를 들어, 구리(Cu)를 포함할 수 있다.
제2 반도체 패키지(2000)는 패키지 기판(601), 제1 연결 단자(520), 제2 반도체 칩(700), 제2 연결 단자(820), 언더필재(810), 및 제2 몰딩막(900)을 포함할 수 있다.
패키지 기판(601)이 제2 재배선 기판(500) 상에 제공될 수 있다. 패키지 기판(601)은 인쇄 회로 기판 또는 재배선 기판일 수 있다. 패키지 기판(601)은 패키지 기판(601)의 상면에 인접한 제1 패드(603) 및 패키지 기판(601)의 하면에 인접한 제2 패드(605)를 포함할 수 있다. 제1 패드(603) 및 제2 패드(605)는 알루미늄과 같은 금속 물질을 포함할 수 있다.
제1 연결 단자(520)가 패키지 기판(601)과 제2 재배선 기판(500) 사이에 개재될 수 있다. 제1 연결 단자(520)는 제2 패드(605) 및 제2 재배선 패턴들(510)과 접촉할 수 있다. 제1 연결 단자(520)는 제2 패드(605) 및 제2 재배선 패턴들(510)과 전기적으로 연결될 수 있다. 제1 연결 단자(520)는 제2 재배선 패턴들(510)을 통하여 제2 재배선 기판(500)과 전기적으로 연결될 수 있다. 제1 연결 단자(520)는 제2 재배선 기판(500)을 통하여 연결 기판(300), 제1 재배선 기판(100), 및 제1 반도체 칩(200)과 전기적으로 연결될 수 있다.
제2 반도체 칩(700)이 패키지 기판(601) 상에 제공될 수 있다. 제2 반도체 칩(700)은 제2 바디(701) 및 상기 제2 바디(701)의 하면에 인접한 제2 칩 패드(710)를 포함할 수 있다. 제2 바디(701)는 일 예로 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함할 수 있다. 제2 칩 패드(710)는 알루미늄과 같은 금속 물질을 포함할 수 있다.
제2 연결 단자(820)가 패키지 기판(601)과 제2 반도체 칩(700) 사이에 개재될 수 있다. 제2 연결 단자(820)는 제1 패드(603) 및 제2 칩 패드(710)와 접촉할 수 있다. 제2 연결 단자(820)는 제1 패드(603)를 통하여 패키지 기판(601)과 전기적으로 연결될 수 있다. 제2 연결 단자(820)는 제2 칩 패드(710)를 통하여 제2 반도체 칩(700)과 전기적으로 연결될 수 있다. 제2 반도체 칩(700)은 제2 연결 단자(820), 패키지 기판(601), 제1 연결 단자(520), 제2 재배선 기판(500), 연결 기판(300), 및 제1 재배선 기판(100)을 통하여 제1 반도체 칩(200) 및 외부 연결 단자(130)와 전기적으로 연결될 수 있다.
언더필재(810)가 제2 반도체 칩(700)과 패키지 기판(601) 사이에 개재될 수 있다. 언더필재(810)는 제2 연결 단자(820)의 측면을 덮을 수 있다. 언더필재(810)는 언더필 물질을 포함할 수 있다. 상기 언더필 물질은, 예를 들어, NCF(Non Conductive Film), NCP(Non Conductive Paste), B-stage 언더필, capillary 언더필, 플럭싱 언더필, 하이브리드 언더필 중 적어도 어느 하나를 포함할 수 있다.
제2 몰딩막(900)이 제2 반도체 칩(700), 언더필재(810), 및 패키지 기판(601)을 덮을 수 있다. 제2 몰딩막(900)은 제2 반도체 칩(700)의 상면 및 측면을 덮을 수 있다. 제2 몰딩막(900)은 언더필재(810)의 측면을 덮을 수 있다. 제2 몰딩막(900)은 패키지 기판(601)의 상면의 일부를 덮을 수 있다. 제2 몰딩막(900)은, 예를 들어, 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등의 절연 물질들을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 재배선 기판;
    상기 재배선 기판 상의 반도체 칩, 상기 반도체 칩은 바디, 상기 바디의 하면 상의 칩 패드, 및 상기 칩 패드의 하면 상의 필라(pillar)를 포함하고;
    상기 재배선 기판 상에 제공되고 상기 반도체 칩을 둘러싸는 연결 기판, 상기 연결 기판은 베이스층들, 및 상기 베이스층들 중 최하층의 하면 상에 제공되는 하부 패드를 포함하고;
    상기 반도체 칩과 상기 재배선 기판 사이에 개재되고, 상기 필라의 측면을 덮는 제1 패시베이션 층;
    상기 반도체 칩, 상기 연결 기판, 및 상기 재배선 기판을 덮는 몰딩막; 및
    상기 재배선 기판과 상기 연결 기판 사이에 개재되고, 상기 하부 패드의 측면을 덮는 절연층을 포함하고,
    상기 제1 패시베이션 층 및 상기 절연층은 서로 다른 절연 물질을 포함하고,
    상기 필라의 하면, 상기 제1 패시베이션 층의 하면, 상기 몰딩막의 하면, 상기 하부 패드의 하면, 및 상기 절연층의 하면은 모두 공면(coplanar)을 이루는 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 필라는 구리(Cu), 주석(Sn), 및 주석을 포함하는 합금(alloy) 중 적어도 어느 하나를 포함하는 반도체 패키지.
  3. 제 1 항에 있어서
    상기 연결 기판은 상기 베이스층들 중 최상층의 상면 상에 제공되는 상부 패드, 상기 베이스층들 중에서 적어도 하나를 관통하는 비아, 및 상기 베이스층들 사이에 개재되며 상기 비아와 접속하는 배선 패턴을 포함하는 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1 패시베이션 층은 NCF(Non Conductive Film), NCP(Non Conductive Paste), B-stage 언더필, capillary 언더필, 플럭싱 언더필, 하이브리드 언더필 중 적어도 어느 하나를 포함하는 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 절연층은 감광성 절연 물질(PID)을 포함하고,
    상기 감광성 절연 물질은 감광성 폴리이미드, 폴리벤조옥사졸, 페놀계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 어느 하나를 포함하는 반도체 패키지.
  6. 제 1 항에 있어서,
    상기 몰딩막은 상기 반도체 칩과 상기 연결 기판 사이를 채우되, 상기 반도체 칩과 상기 재배선 기판 사이에는 개재되지 않는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제1 패시베이션 층의 상면의 레벨은 상기 칩 패드의 하면의 레벨보다 높거나 같은 반도체 패키지.
  8. 관통홀 및 하부 패드를 포함하는 연결 기판을 준비하는 것, 상기 하부 패드는 상기 연결 기판의 표면으로부터 돌출되고;
    반도체 칩 및 상기 반도체 칩의 활성면 상의 패시베이션 층을 준비하는 것, 상기 반도체 칩은 상기 활성면에 제공되는 칩 패드 및 상기 칩 패드로부터 돌출되는 필라를 포함하되, 상기 패시베이션 층은 상기 필라를 덮고;
    상기 관통홀 내에 상기 반도체 칩을 배치하는 것;
    상기 반도체 칩, 및 상기 연결 기판을 덮는 몰딩막을 형성하는 것;
    상기 하부 패드를 덮는 절연층을 형성하는 것; 및
    상기 필라 및 상기 하부 패드가 노출될 때까지 상기 패시베이션 층 및 상기 절연층을 표면 평탄화하는 반도체 패키지의 제조 방법.
  9. 제 8 항에 있어서,
    상기 반도체 칩 및 상기 패시베이션 층을 준비하는 것은:
    집적회로가 형성된 웨이퍼의 일면 상에 예비 패시베이션 층을 형성하는 것;
    상기 예비 패시베이션 층을 경화시켜서 패시베이션 층을 형성하는 것;
    상기 웨이퍼의 타면 상에 백 그라인딩 공정을 진행하는 것; 및
    상기 웨이퍼에 쏘잉(sawing) 공정을 진행하는 것을 포함하는 반도체 패키지 제조 방법.
  10. 제 8 항에 있어서,
    상기 표면 평탄화를 진행한 뒤에 상기 절연층은 상기 베이스층들 중 최하층의 아래에만 잔여하는 반도체 패키지 제조 방법.
KR1020220066933A 2022-05-31 2022-05-31 반도체 패키지 및 그 제조 방법 KR20230167252A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020220066933A KR20230167252A (ko) 2022-05-31 2022-05-31 반도체 패키지 및 그 제조 방법
US18/067,060 US20230386949A1 (en) 2022-05-31 2022-12-16 Semiconductor package and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220066933A KR20230167252A (ko) 2022-05-31 2022-05-31 반도체 패키지 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20230167252A true KR20230167252A (ko) 2023-12-08

Family

ID=88876790

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220066933A KR20230167252A (ko) 2022-05-31 2022-05-31 반도체 패키지 및 그 제조 방법

Country Status (2)

Country Link
US (1) US20230386949A1 (ko)
KR (1) KR20230167252A (ko)

Also Published As

Publication number Publication date
US20230386949A1 (en) 2023-11-30

Similar Documents

Publication Publication Date Title
US11682655B2 (en) Semiconductor packages and methods of forming the same
TWI708291B (zh) 半導體封裝及其製造方法
CN107808870B (zh) 半导体封装件中的再分布层及其形成方法
CN107689333B (zh) 半导体封装件及其形成方法
US9048225B2 (en) Semiconductor device and method for manufacturing semiconductor device
US11728249B2 (en) Semiconductor package and method
TWI582937B (zh) 封裝結構
KR20190003403A (ko) 반도체 패키지 및 방법
TW201814850A (zh) 封裝結構及其形成方法
TWI697085B (zh) 半導體元件及其形成方法
TWI749088B (zh) 半導體裝置的製造方法
TWI739579B (zh) 封裝結構及其形成方法
CN113808960A (zh) 集成电路封装件和方法
TWI821644B (zh) 晶片封裝結構及其形成方法
CN115497916A (zh) 半导体结构及形成半导体器件的方法
US11664301B2 (en) Semiconductor device package
US11404394B2 (en) Chip package structure with integrated device integrated beneath the semiconductor chip
US20230386949A1 (en) Semiconductor package and method of fabricating the same
CN114628340A (zh) 电子封装件及其制法
US11810830B2 (en) Chip package structure with cavity in interposer
US20230335536A1 (en) Semiconductor Packages and Methods of Forming the Same
US11948914B2 (en) Chip package structure with integrated device integrated beneath the semiconductor chip
US20230335471A1 (en) Semiconductor packages
KR101803516B1 (ko) 반도체 칩 구조물, 반도체 패키지 및 이의 제조 방법
KR20240032287A (ko) 반도체 패키지