JP5942823B2 - 電子部品装置の製造方法、電子部品装置及び電子装置 - Google Patents

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Description

本発明は、電子部品装置の製造方法、電子部品装置及び電子装置に関する。
半導体チップ(半導体素子)等の電子部品を含む電子部品装置(パッケージ)の1つとして、WLP(Wafer Level Package)(WL−CSP(Wafer Level-Chip Size Package)、W−CSP(Wafer-Chip Size Package)とも称される)が知られている。WLPは、電子部品の端子をその部品エリア内に再配置(ファンイン(Fan-in))することを可能にする。また、電子部品の多端子化に伴い、その部品エリアだけでは端子の再配置が困難になることに鑑み、部品エリア外に端子を再配置(ファンアウト(Fan-out))するWLPも開発されている。
このようなパッケージの製造に関し、例えば、支持体上に半導体チップを配置し、その半導体チップを樹脂組成物で封止して所謂擬似ウェハとし、その擬似ウェハを支持体から剥離する方法を用いる技術が知られている。その擬似ウェハの、支持体から剥離した面上に配線層が設けられ、ダイシングにより個片化されて、個々の電子部品装置が得られる。
また、支持体上に形成した導電パターンに、半田等を用いて半導体チップ及び柱状導体をそれぞれ配置し、それらを、予め切断等で板形状にした樹脂組成物に埋設した後、支持体を取り去り、電子部品装置を得る技術も知られている。更に、得られた電子部品装置を積層する技術、樹脂組成物の層にレーザー加工等を利用して貫通ビアを形成する技術、樹脂組成物の層の表裏面に導電パターンを設ける技術等も知られている。
米国特許出願公開第2006/0183269号明細書 特開2001−308116号公報 特開2002−134653号公報
電子部品装置において、半導体チップ等の電子部品を封止する樹脂組成物の層に貫通ビアを設けると、複数の電子部品装置を積層したり、樹脂組成物の層の両面に導電パターン、配線層を形成したりすることが可能になる。それにより、実装密度の向上を図ることが可能になる。
しかし、このような貫通ビアを設けるために、樹脂組成物の層にレーザー加工で貫通孔を形成して導電材料を埋め込む方法を用いると、レーザー加工、埋め込みに時間がかかる場合がある。
また、半導体チップ等の電子部品と共に柱状導体を樹脂組成物で封止する方法では、封止の際、柱状導体が配置された導電パターンと支持体との接続が弱いと、封止時の圧力で導電パターンが支持体から剥がれ、柱状導体が倒れてしまう場合がある。
本発明の一観点によれば、支持体上に粘着層を設ける工程と、前記粘着層上に、開口部を有する導電膜を設ける工程と、前記開口部の前記粘着層上に電子部品を設ける工程と、前記導電膜上に柱状導体を立てる工程と、前記粘着層上に、前記導電膜、前記電子部品及び前記柱状導体を樹脂組成物で被覆した基板を形成する工程と、前記基板を前記粘着層から分離する工程と、前記粘着層から分離された前記基板の前記導電膜を部分的に除去し、前記柱状導体に対応する部分を含む導電パターンを形成する工程と、前記基板の前記導電パターンが形成された第1面上に、前記電子部品及び前記導電パターンに電気的に接続された第1導電部を有する第1配線層を形成する工程とを含む電子部品装置の製造方法が提供される。
また、本発明の一観点によれば、上記のような方法を用いて製造される電子部品装置、及びそのような電子部品装置を含む電子装置が提供される。
開示の技術によれば、樹脂組成物の層内に電子部品及び柱状導体を含み、高密度実装が可能な電子部品装置を、柱状導体の倒れを抑えて安定的に製造することが可能になる。
電子部品装置の製造方法の一例を示す図(その1)である。 電子部品装置の製造方法の一例を示す図(その2)である。 電子部品装置の製造方法の別例を示す図(その1)である。 電子部品装置の製造方法の別例を示す図(その2)である。 第1の実施の形態に係る電子部品装置の製造方法の説明図(その1)である。 第1の実施の形態に係る電子部品装置の製造方法の説明図(その2)である。 第1の実施の形態に係る電子部品装置の製造方法の説明図(その3)である。 第1の実施の形態に係る電子部品装置の製造方法の説明図(その4)である。 第1の実施の形態に係る電子部品装置の製造方法の説明図(その5)である。 第1の実施の形態に係る電子部品装置の製造方法の説明図(その6)である。 第1の実施の形態に係る電子部品装置の製造方法の説明図(その7)である。 第1の実施の形態に係る電子部品装置の製造方法の説明図(その8)である。 第1の実施の形態に係る電子部品装置の製造方法の説明図(その9)である。 第2の実施の形態に係る電子部品装置の製造方法の説明図(その1)である。 第2の実施の形態に係る電子部品装置の製造方法の説明図(その2)である。 電子装置の第1構成例を示す図である。 電子装置の第2構成例を示す図である。 電子装置の第3構成例を示す図である。 電子装置の第4構成例を示す図である。 電子装置の別例を示す図である。
図1及び図2は電子部品装置の製造方法の一例を示す図である。尚、図1(A)〜図1(E)はそれぞれ、電子部品装置の各製造工程の要部断面模式図である。図2は、図1(B)に示す製造工程の平面模式図である。
この方法では、まず図1(A)に示すように、支持体10上に粘着層20を設ける。支持体10には、金属基板、ガラス基板、プリント基板、半導体基板、セラミックス基板等が用いられる。粘着層20には、所定の基材上に粘着剤を設けた粘着フィルムのほか、支持体10上に粘着剤をスピンコート法、スプレーコート法、印刷法等で塗布したものが用いられる。粘着層20には、後述のように擬似ウェハ50Aを形成した後、その擬似ウェハ50Aを剥離することができるもの、例えば、剥離時に加熱や紫外線照射でその粘着力を低下させることができるものが用いられる。このような粘着層20として、加熱により発泡して粘着力が低下する熱発泡型粘着層、紫外線照射により発泡して粘着力が低下する紫外線発泡型粘着層が用いられる。また、加熱や紫外線照射といった処理を行わずに擬似ウェハ50Aを剥離することができるものを用いてもよい。
支持体10上に粘着層20を設けた後、図1(B)に示すように、粘着層20上に、半導体素子等の電子部品30を、その電極31が設けられている面(電極面)30aを粘着層20側に向けて設ける。図1(B)には1つの電子部品30を図示しているが、粘着層20上には、図2に示すように、複数(ここでは一例として4つ)の電子部品30が、それぞれ所定の箇所に、図1(B)と同様に各電極面30aを粘着層20側に向けて、設けられる。尚、ここでは便宜上、1つの電子部品30に着目し、以降の工程について説明する。
粘着層20上に電子部品30を設けた後、粘着層20上に樹脂組成物を供給し、それを成型して、図1(C)に示すような樹脂組成物層40を形成する。樹脂組成物層40に用いる樹脂組成物には、絶縁性の樹脂及びフィラーが含まれる。樹脂組成物の樹脂には、熱硬化性樹脂、熱可塑性樹脂、紫外線照射によって硬化する樹脂等が用いられる。樹脂組成物のフィラーには、非導電性フィラー、例えば、酸化アルミニウム、酸化シリコン、水酸化アルミニウム、窒化アルミニウム等の無機フィラーが用いられる。粘着層20上に供給した樹脂組成物を、形成する樹脂組成物層40の形状に合わせて設けられた凹部(内面)を備える金型(モールド)を用いて加圧成型(モールド成型)することで、粘着層20上に樹脂組成物層40を形成する。
形成された樹脂組成物層40は、その樹脂の種類に応じた手法で硬化される。これにより、粘着層20上に、電子部品30が樹脂組成物層40で被覆(封止)された擬似ウェハ(基板)50Aが形成される。尚、樹脂組成物層40は、この段階では必ずしも完全に硬化されていることを要せず、後述のように粘着層20から剥離した擬似ウェハ50Aをそのウェハ状態を保持して取り扱うことができる程度に硬化されていれば足りる。また、この段階での樹脂組成物層40の硬化条件は、樹脂組成物層40及び粘着層20の材料に基づき、粘着層20の粘着力が保持されるような条件に設定される。或いはまた、樹脂組成物層40の材料及び硬化条件に基づき、粘着層20の材料が設定される。
擬似ウェハ50Aの形成後は、図1(D)に示すように、擬似ウェハ50Aを、粘着層20から剥離し、粘着層20及び支持体10から分離する。擬似ウェハ50Aを粘着層20から剥離する際には、例えば、その粘着層20に対し、その粘着力を低下させる処理(加熱、紫外線照射等)を行う。このような処理によって粘着層20の粘着力を低下させ、擬似ウェハ50Aを粘着層20から剥離する。剥離後、擬似ウェハ50Aの樹脂組成物層40は、その樹脂の種類に応じた所定の手法で更に硬化(完全硬化)される。剥離された擬似ウェハ50Aを、粘着層20から剥離された面と反対側の面側から研削(バックグラインド)するようにしてもよい。
擬似ウェハ50Aの、粘着層20から剥離された面には、図1(E)に示すように、配線層(再配線層)60Aを形成する。再配線層60Aは、電子部品30の電極31に電気的に接続されたビア及び配線等の導電部61、並びに、導電部61の周りに設けられた絶縁部62を含む。導電部61には、銅、銅合金、アルミニウム等の導電材料が用いられる。絶縁部62には、エポキシ樹脂、ポリイミド樹脂等の絶縁材料が用いられる。この例に示す擬似ウェハ50Aでは、電子部品30の電極31が、再配線層60Aによってその電子部品30のエリア外の端子63に再配置(Fan-out)されている。
擬似ウェハ50Aには、複数の電子部品30が含まれており、図1(E)に示すような構造部が複数含まれる。再配線層60Aが形成された擬似ウェハ50Aは、この図1(E)に示すような構造部の周囲の位置でダイシングが行われ、それにより、個々の電子部品装置1Aに個片化される。電子部品装置1Aは、再配線層60Aを用いて、他の電子部品装置や回路基板に実装することができる。
上記のような電子部品装置1Aに対し、その樹脂組成物層40を貫通し、再配線層60Aに電気的に接続されるような導体、例えば貫通ビアを設けることもできる。このような貫通ビアを設けると、樹脂組成物層40の、再配線層60Aと反対側の面に露出する貫通ビアを端子に用いることが可能になる。また、貫通ビアを設けると、樹脂組成物層40の、再配線層60Aと反対側の面に、貫通ビアでその再配線層60Aと電気的に接続される別の再配線層を形成し、その再配線層に端子を設けることも可能になる。貫通ビアを設けることで得られる端子を利用することで、その電子部品装置1Aの上にも他の電子部品装置を実装することができるようになるため、高密度実装を実現することが可能になる。
貫通ビアを樹脂組成物層40に形成する方法として、樹脂組成物層40にレーザー加工で貫通孔を形成し、その貫通孔を導電材料で埋め込む方法が考えられる。しかし、この方法では、レーザー加工を行う樹脂組成物層40の厚みによっては、そのレーザー加工に要する時間が長くなったり、貫通孔への導電材料の埋め込みに要する時間が長くなったりする場合がある。
また、別の方法として、樹脂組成物層40内に電子部品30と共に柱状導体を設け、これを貫通ビアとして用いる方法も考えられる。以下に、このような柱状導体を用いる方法について説明する。
図3及び図4は電子部品装置の製造方法の別例を示す図である。尚、図3(A)〜図3(C)はそれぞれ、電子部品装置の各製造工程の要部断面模式図である。図4は、図3(A)に示す製造工程の平面模式図である。
この方法では、図3(A)及び図4に示すように、支持体10上に設けられた粘着層20の上に、電極パッド(導電パターン)70Aを設ける。粘着層20上には、例えば、複数の導電パターン70Aが、後述のように柱状導体80を設ける位置にそれぞれ設けられる。導電パターン70Aには、銅等の金属材料が用いられる。
導電パターン70Aを設けた後、図3(B)に示すように、粘着層20上に半導体チップ等の電子部品30を設け、粘着層20上の導電パターン70Aの上に柱状導体80を設ける。電子部品30は、その電極面30aが粘着層20に貼付され、柱状導体80は、導電材料90を用いて、導電パターン70A上に立てて接合される。柱状導体80には、導電性のピン、例えば、銅等の金属ピンが用いられる。導電材料90には、例えば、半田等の金属材料、金属材料を用いた導電性ペーストが用いられる。
上記のようにして粘着層20上に電子部品30並びに、導電パターン70、導電材料90及び柱状導体80が設けられた後、その粘着層20上に、図3(C)に示すように、樹脂組成物層40を設ける。しかし、この樹脂組成物層40を上記同様モールド成型によって設けようとすると、図3(C)に示すように、柱状導体80が、導電材料90で接合された導電パターン70Aと共に、モールド成型時に加圧される樹脂組成物に押されて倒れてしまう場合がある。
この原因として、樹脂組成物が樹脂にフィラーを含有しているため比較的その粘度が高いこと、及び、柱状導体80の断面サイズに合わせたサイズの導電パターン70Aを設けると導電パターン70Aと粘着層20の接着面積が小さいこと等を挙げることができる。一方、半田等の導電材料90で接合される柱状導体80と導電パターン70Aとの接合強度は、導電パターン70Aと粘着層20との接着強度に比べると高い。そのため、柱状導体80が、モールド成型時に加圧される比較的粘度の高い樹脂組成物に押され、柱状導体80を導電材料90で接合した導電パターン70Aが粘着層20から剥がれ、柱状導体80が倒れてしまう。
1枚の擬似ウェハ50Aについて、このようなモールド成型時の導電パターン70Aの剥離によって全ての柱状導体80が倒れてしまう場合や、倒れたり倒れなかったりした柱状導体80が混在する場合が起こり得る。また、擬似ウェハ50A内の1つの電子部品装置に相当する構造部内に、倒れた柱状導体80と倒れなかった柱状導体80が混在する場合等が起こり得る。図3及び図4に示すような方法では、柱状導体80を上記のように貫通ビアとして用いる電子部品装置を、安定的に製造することができない場合がある。
そこで、このようなモールド成型時の柱状導体80の倒れに鑑み、以下に実施の形態として示すような方法を用いる。
図5〜図13は第1の実施の形態に係る電子部品装置の製造方法の説明図である。以下、図5〜図13を参照して、第1の実施の形態に係る電子部品装置の製造方法の一例について説明する。
図5(A)は第1の実施の形態に係る粘着層配設工程の要部断面模式図、図5(B)は第1の実施の形態に係る導電膜配設工程の要部断面模式図、図5(C)は第1の実施の形態に係る電子部品及び柱状導体配設工程の要部断面模式図である。図6(A)〜図6(C)はそれぞれ、図5(A)〜図5(C)に示す各製造工程の平面模式図である。
この方法では、上記同様、図5(A)及び図6(A)に示すように、支持体10上に粘着層20を設けた後、図5(B)及び図6(B)に示すように、粘着層20上に、開口部71を有する導電膜70aを設ける。導電膜70aには、金属膜を用いることができる。導電膜70aとして用いる金属膜には、銅のほか、アルミニウム、ニッケル等の金属材料が用いられる。導電膜70aの開口部71は、半導体チップ等の電子部品30を配置する領域に設けられる。
金属膜を導電膜70aとして形成する場合、導電膜70aは、粘着層20上に金属箔や金属板を貼付したり、スパッタ法や蒸着法により堆積したりすることで、形成することができる。このような方法を用いて導電膜70aを粘着層20上に形成した後、その導電膜70aに開口部71を形成する。開口部71は、粘着層20上の導電膜70aに対するエッチング加工により、形成することができる。導電膜70aの材料には、良好な導電性を有すると共に、このようなエッチング加工が比較的容易に行える上記のような銅、アルミニウム、ニッケル等の材料が好適である。
尚、開口部71を有する導電膜70aを粘着層20上に設ける方法としては、このほか、予め開口部71を設けた金属箔等の導電膜70aを準備し、それを粘着層20上に貼付する方法を用いることもできる。
上記のようにして粘着層20上に導電膜70aを設けた後、図5(C)及び図6(C)に示すように、その導電膜70aの開口部71に露出する粘着層20上に、電子部品30をその電極面30aを粘着層20側に向けて設ける。電子部品30は、フリップチップボンダーやマウンターを用いて粘着層20上に設けることができる。
導電膜70a上には、図5(C)及び図6(C)に示すように、柱状導体80を、導電材料90を用いて接合する。柱状導体80は、例えば、開口部71の粘着層20上に設けられる電子部品30の周囲に、導電膜70a上の所定の位置に立てて、設ける。柱状導体80を設ける位置は、導電膜70aの開口部71の位置(例えば開口部71の角)を基準にして、設定することができる。
柱状導体80は、例えば、次の図7又は図8に示すような方法を用いて導電膜70a上に設けることができる。
図7は柱状導体配置方法の第1の例を示す図である。
この方法では、まず図7(A)に示すような、ステンレス等の金属板110aに貫通孔110bを形成した金型110を準備する。このような金型110を、支持体10上の粘着層20の上に設けられた導電膜70aに対向させて配置する。柱状導体80の片側の先端部には、図7(B)に示すように、予め半田等の導電材料90を設ける。このように先端部に導電材料90を設けた柱状導体80を、金型110の貫通孔110bに挿通し、導電材料90の溶融、凝固により、導電膜70a上に接合する。
尚、ここでは柱状導体80の先端部に予め導電材料90を設け、それを金型110の貫通孔110bに挿通する場合を例示した。このほか、導電材料90は、予め導電膜70a上に設けておき、金型110の貫通孔110bには単体の柱状導体80を挿通し、導電材料90の溶融と凝固により、柱状導体80を導電膜70a上に接合するようにしてもよい。貫通孔110bは、先端部に導電材料90が設けられた柱状導体80或いは単体の柱状導体80が挿通可能な内径とされる。
図8は柱状導体配置方法の第2の例を示す図である。
この方法では、図8(A)に示すような柱状導体80を用いる。図8(A)に示す柱状導体80は、軸部81と、それよりも大径の頭部82を有する。頭部82には、予め半田等の導電材料90を設ける。このような柱状導体80の軸部81を、ステンレス等の金属板120aに貫通孔120bを形成した金型120の、その貫通孔120bに挿入する。貫通孔120bは、柱状導体80の頭部82よりも小径とされ、貫通孔120bに上方から軸部81が挿入された柱状導体80は、その頭部82で金型120の上面に引っ掛かり、支持される。
図8(A)に示すように、粘着層20及び導電膜70aが設けられた支持体10は、柱状導体80及び導電材料90を設けた金型120の上方(柱状導体80の頭部82側)に、導電膜70aと金型120が対向するように配置される。そして、例えば、柱状導体80及び導電材料90を設けた金型120を導電膜70a側に押圧し、導電材料90の溶融、凝固により、図8(B)に示すように、柱状導体80を導電材料90で導電膜70a上に接合する。
図5(C)及び図6(C)に示す工程では、この図7又は図8のような方法を用いて、柱状導体80を導電材料90で導電膜70a上に接合することができる。
導電材料90には、半田等、比較的低融点の金属材料が用いられる。導電材料90に用いる金属材料としては、例えば、錫、鉛、銀、銅、ビスマス、アンチモン、インジウムのうち少なくとも1種を含む材料を用いることが好ましい。更に、導電材料90には、柱状導体80と導電膜70aとの接合時に、溶融によって融点がその溶融前の融点よりも高温側にシフトするような金属材料を用いることが好ましい。例えば、予め導電材料90に、接合時の溶融、凝固によって、その融点が高温側にシフトするような成分を所定濃度含めておく。
柱状導体80は、開口部71の粘着層20上に電子部品30を設けた後、導電膜70a上に導電材料90で接合することができる。或いは、導電膜70a上に導電材料90で柱状導体80を接合した後、開口部71の粘着層20上に電子部品30を設けることもできる。
尚、図5(C)には1つの電子部品30を図示するが、粘着層20上には、図6(C)に示すように、複数(ここでは一例として4つ)の電子部品30が、それぞれ所定の箇所に、図5(C)と同様に各電極面30aを粘着層20側に向けて設けられる。各電子部品30の周囲に複数の柱状導体80が設けられる。柱状導体80の個数、配置は、図6(C)の例に限定されるものではない。尚、ここでは便宜上、1つの電子部品30とその周囲の柱状導体80に着目し、続く図9及び図10の工程について説明する。
図9(A)は第1の実施の形態に係る樹脂組成物層形成工程の要部断面模式図、図9(B)は第1の実施の形態に係る擬似ウェハ分離工程の要部断面模式図、図9(C)は第1の実施の形態に係るレジストパターン形成工程の要部断面模式図、図9(D)は第1の実施の形態に係る導電パターン形成工程の要部断面模式図である。図10(A)は第1の実施の形態に係るバックグラインド工程の要部断面模式図、図10(B)は第1の実施の形態に係る第1再配線層形成工程の要部断面模式図、図10(C)は第1の実施の形態に係る第2再配線層形成工程の要部断面模式図である。
上記図5(C)及び図6(C)のように、導電膜70aの開口部71の粘着層20上に電子部品30を設け、導電膜70a上に導電材料90で柱状導体80を設けた後、図9(A)に示すように、それらを被覆する樹脂組成物層40を形成する。樹脂組成物層40は、上記同様、絶縁性の樹脂及びフィラーを含む樹脂組成物をモールド成型することで形成する。樹脂組成物層40は、その樹脂の種類に応じた手法で硬化又は半硬化される。これにより、粘着層20上の導電膜70a、その開口部71に設けられた電子部品30、及び導電膜70a上に導電材料90で接合された柱状導体80が、樹脂組成物層40で被覆された擬似ウェハ50が、粘着層20上に形成される。
ここで、柱状導体80は、導電材料90で導電膜70a上に接合されており、この導電膜70aは、上記の図3及び図4に示したような導電パターン70Aに比べ、より大きな面積で粘着層20に接着されている。そのため、導電膜70a上に導電材料90で接合された柱状導体80が、モールド成型時に比較的粘度の高い樹脂組成物で押されても、導電膜70aの粘着層20からの剥離が抑えられ、柱状導体80の倒れが抑えられる。これにより、擬似ウェハ50内、或いは擬似ウェハ50内の1つの電子部品装置に相当する構造部内に、倒れた柱状導体80が含まれるような事態を効果的に抑制することができる。
樹脂組成物層40の形成後、図9(B)に示すように、擬似ウェハ50を粘着層20から分離する。例えば、粘着層20に対し、その粘着力を低下させる処理(加熱、紫外線照射等)を行い、擬似ウェハ50を粘着層20から剥離する。粘着層20から剥離された擬似ウェハ50の一面(表面50a)には、導電膜70a、及び電子部品30の電極面30aが露出する。
擬似ウェハ50の剥離後、図9(C)に示すように、擬似ウェハ50の、導電膜70aが露出する表面50a上に、レジストパターン130を形成する。レジストパターン130は、導電膜70a上で、擬似ウェハ50内の柱状導体80に対応する部分を含む領域に、形成される。レジストパターン130は、導電膜70aの開口部71の位置を基準にして、柱状導体80に対応する部分を含む領域に形成される。また、レジストパターン130は、導電膜70aと共に露出する電子部品30の上にも形成される。
レジストパターン130の形成後、そのレジストパターン130をマスクにして導電膜70aのエッチングを行い、図9(D)に示すように、柱状導体80に対応する部分を含む領域に、導電パターン70を形成する。導電パターン70の形成は、ウェットエッチングで行うことができる。ウェットエッチングの際、図9(C)に示したように、導電パターン70の形成領域のほか、電子部品30の上にもレジストパターン130を設けておくことで、電子部品30の電極面30aがエッチング液から保護される。
図9(D)の工程で形成する導電パターン70としては、柱状導体80に対応する部分に設けられる電極パッドを形成することができる。また、導電パターン70として、柱状導体80に対応する部分に設けられる電極パッドと、その電極パッドから延在された配線とを形成することもできる。更にまた、このような電極パッド、或いは電極パッドから延在された配線のほか、柱状導体80に対応する部分からは独立した配線を導電パターン70として形成することもできる。図9(C)の工程では、この図9(D)の工程で所定の導電パターン70が形成されるように、レジストパターン130が形成される。導電パターン70の形成後、レジストパターン130は除去される。
導電パターン70の形成後、図10(A)に示すように、擬似ウェハ50の、導電パターン70の形成面(表面50a)と反対側の面(裏面50b)を研削し、柱状導体80を露出させる。その際は、柱状導体80の端面が、電子部品30の電極面30aと反対側の面(背面)30bよりも高く残るようにすることが好ましい。これは、金属材料を用いた柱状導体80と、半導体チップ等の電子部品30とを同時に研削すると、柱状導体80の研削屑が、電子部品30の背面30bに付着する可能性があるためである。電子部品30の背面30bに付着した柱状導体80の研削屑は、例えば、その後加熱が行われた時に、その成分が電子部品30の内部等に拡散する可能性があり、その場合、電子部品30の性能劣化が生じる恐れがある。このようなことから、擬似ウェハ50の研削は、柱状導体80の端面が、電子部品30の背面30bよりも高い位置となるように、即ち、電子部品30の背面30bが樹脂組成物層40で被覆されている状態の位置まで、行うことが好ましい。
このように、導電パターン70に導電材料90で接合された柱状導体80の端面を、擬似ウェハ50の研削により、その表面50aと反対側の裏面50bに露出させる。これにより、導電パターン70、導電材料90及び柱状導体80を、擬似ウェハ50を貫通する貫通ビアとして用いることが可能になる。
尚、この図10(A)に示す、柱状導体80を露出させる研削は、次の図10(B)に示す再配線層60の形成後に行うこともできる。
擬似ウェハ50の表面50a、即ち電子部品30の電極面30a及び導電パターン70の形成面の側には、図10(B)に示すように、再配線層60を形成する。再配線層60は、電子部品30の電極31及び導電パターン70に電気的に接続されたビア及び配線等の導電部61、並びに、導電部61の周りに設けられた絶縁部62を含む。導電部61には、銅、銅合金、アルミニウム等の導電材料が用いられる。絶縁部62には、エポキシ樹脂、ポリイミド樹脂等の絶縁材料が用いられる。擬似ウェハ50では、電子部品30の電極31が、再配線層60によってその電子部品30のエリア外の端子63に再配置(Fan-out)される。再配線層60の導電部61は、導電パターン70、導電材料90及び柱状導体80によって、擬似ウェハ50の裏面50bに引き出される。
擬似ウェハ50上の再配線層60は、例えば、次の図11に示すような方法を用いて形成することができる。
図11は再配線層の形成方法の一例を示す図である。ここでは、電子部品30の電極31及び導電パターン70に電気的に接続される導電部61を例に、再配線層60の形成方法を説明する。図11(A)〜図11(E)は再配線層の各形成工程の要部断面模式図である。
まず図11(A)に示すように、擬似ウェハ50の表面50a側、即ち電子部品30の電極面30a及び導電パターン70の側に、感光性エポキシ、感光性ポリベンゾオキサゾール、感光性ポリイミド等の感光性樹脂62aを塗布する。そして、塗布した感光性樹脂62aの露光、現像、キュアを行い、電子部品30の電極31に通じる開口部62b、及び導電パターン70に通じる開口部62cを形成する。尚、感光性樹脂62aのキュア後にはプラズマ処理を行ってもよい。
次いで、チタン、クロム等の金属密着層と、銅をスパッタ法で形成し、シード層を形成する。その後、ビア及び配線が形成される部分を開口したレジストパターン(図示せず)を形成し、先に形成したシード層を用いた銅の電気めっきを行う。そして、レジストパターンの剥離後、そのレジストパターンが形成されていた領域に残存するシード層をエッチングにより除去する。エッチングには、ウェットエッチングを用いてもよいし、ドライエッチングを用いてもよい。このようにして、図11(B)に示すような、電子部品30の電極31に繋がるビア61a及び配線61bを形成する。配線61bには、密着性向上等の目的で、更に表面処理を行ってもよい。図11(A)及び図11(B)に示すような方法により、擬似ウェハ50の表面50a側に、第1層目の配線層が形成される。
第2層目の配線層を形成する場合は、第1層目の配線層上に、上記同様、図11(C)に示すように、感光性樹脂62dの塗布、露光、現像、キュアを行い、配線61bに通じる開口部62eを形成する。次いで、上記同様、シード層の形成、レジストパターンの形成、銅の電気めっき、レジストパターンの剥離、シード層のエッチングを行い、図11(D)に示すようなビア61c及び配線61dを形成する。図11(C)及び図11(D)に示すような方法により、擬似ウェハ50の表面50a側に、第2層目の配線層が形成される。
擬似ウェハ50の表面50a側に3層目以降の配線層を形成する場合には、上記の図11(A)及び図11(B)に示した工程(或いは上記の図11(C)及び図11(D)に示した工程)と同様の工程を繰り返せばよい。
再配線層60の最表面の配線層、この例では第2層目の配線61d上には、図11(E)に示すように、配線61dの一部(外部接続端子)が露出するように保護膜(ソルダーレジスト)62fを形成する。保護膜62fから露出する配線61dの領域には、例えば、図11(E)に示すように、ニッケル61eと金61fの表面処理を行ってもよい。外部接続端子として機能する配線61dの領域(ニッケル61eと金61fの表面処理を行った場合はその処理後の表面)には、例えば、半田ボール等のバンプ(図示せず)が搭載される。
図10(B)に示すように、擬似ウェハ50の表面50a側に再配線層60を形成する場合には、擬似ウェハ50の裏面50b側に露出する柱状導体80の端面は、外部接続端子として利用することができる。
擬似ウェハ50には、このように表面50a側に再配線層60を形成することができるほか、更に図10(C)に示すように、裏面50b側にも同様にして再配線層60を形成することができる。
この場合は、擬似ウェハ50の裏面50b側に対し、上記の図11(A)と同様に、感光性樹脂の塗布、露光、現像、キュアを行い、柱状導体80に通じる開口部を形成する。そして、上記の図11(B)と同様に、シード層の形成、レジストパターンの形成、銅の電気めっき、レジストパターンの剥離、シード層のエッチングを行い、ビア及び配線を形成する。これにより、擬似ウェハ50の裏面50b側に、第1層目の配線層が形成される。擬似ウェハ50の裏面50b側に2層目以降の配線層を形成する場合も、上記の図11(A)及び図11(B)に示した工程(或いは上記の図11(C)及び図11(D)に示した工程)と同様の工程を繰り返せばよい。
導電パターン70、導電材料90及び柱状導体80は、このように擬似ウェハ50の表面50a側と裏面50b側に形成される再配線層60の導電部61同士を電気的に接続する貫通ビアとして機能する。
尚、擬似ウェハ50の表面50a側と裏面50b側の双方に再配線層60を形成する場合には、例えば、次のような手順で各配線層(ビア及び配線)を形成することができる。即ち、表面50a側に1層目の配線層を形成した後、裏面50b側に1層目の配線層を形成し、次いで表面50a側に2層目の配線層を形成するというように、各配線層を表面50a側、裏面50b側に交互に形成していく。このような手順を用いると、再配線層60を形成する際の擬似ウェハ50の反りを抑制することができる。
擬似ウェハ50の表面50a側、又は表面50a側と裏面50b側の双方に再配線層60を形成した後は、擬似ウェハ50及び再配線層60を所定の位置で切断(ダイシング)し、個々の電子部品装置に分割する。
図12及び図13は第1の実施の形態に係るダイシング工程の要部断面模式図である。尚、図12(A)は擬似ウェハの表面側に再配線層を形成した構造体を示す図、図12(B)はダイシング後の電子部品装置を示す図である。図13(A)は擬似ウェハの表面側と裏面側の双方に再配線層を形成した構造体を示す図、図13(B)はダイシング後の電子部品装置を示す図である。
擬似ウェハ50の表面50a側に再配線層60を形成し、裏面50b側に再配線層60を形成しない構造体には、図12(A)に示すように、図10(B)のような構造部1aが複数(ここでは一例として2つ)含まれる。図12(A)の例では、各構造部1aの周囲の位置(図12(A)に鎖線で示す位置)でダイシングが行われ、図12(B)に示すような、個々の電子部品装置1に個片化される。
擬似ウェハ50の表面50a側と裏面50b側の双方に再配線層60を形成した構造体には、図13(A)に示すように、図10(C)のような構造部1bが複数(ここでは一例として2つ)含まれる。図13(A)の例では、各構造部1bの周囲の位置(図13(A)に鎖線で示す位置)でダイシングが行われ、図13(B)に示すような、個々の電子部品装置1に個片化される。
以上説明したように、この第1の実施の形態に係る電子部品装置1の製造方法では、粘着層20上に、電子部品30を配置する開口部71を設けた導電膜70aを形成し、その導電膜70a上に導電材料90で柱状導体80を接合する。柱状導体80が接合される導電膜70aと粘着層20との接着面積を増大させることで、モールド成型時の導電膜70aの剥離、それによる柱状導体80の倒れを効果的に抑制することが可能になる。それにより、貫通ビアとして利用可能な柱状導体80とそれに導電材料90で接合される導電パターン70を、擬似ウェハ50内に安定的に設けることが可能になり、貫通ビアを有する電子部品装置1を安定的に製造することが可能になる。
尚、以上述べた柱状導体80には、円柱状のもののほか、角柱状のものを用いることもできる。また、柱状導体80には、ピン状のもののほか、板状のものを用いることもできる。
また、以上の説明では、各電子部品装置1に半導体チップ等の電子部品30が1つ含まれるものを例にして述べたが、各電子部品装置には複数の電子部品30が含まれていてもよい。また、各電子部品装置には、半導体チップ等の電子部品30のほか、受動部品、例えばチップコンデンサ等のチップ部品が含まれていてもよい。
以下に、半導体チップ等の電子部品やチップコンデンサ等の受動部品といった各種部品を複数含む電子部品装置の製造方法の一例を、第2の実施の形態として述べる。
図14及び図15は第2の実施の形態に係る電子部品装置の製造方法の説明図である。以下、図14及び図15を参照して、第2の実施の形態に係る電子部品装置の製造方法の一例について説明する。
図14(A)は第2の実施の形態に係る部品及び柱状導体配設工程の要部断面模式図、図14(B)は第2の実施の形態に係る樹脂組成物層形成工程の要部断面模式図、図14(C)は第2の実施の形態に係る擬似ウェハ分離工程の要部断面模式図、図14(D)は第2の実施の形態に係るレジストパターン形成工程の要部断面模式図、図14(E)は第2の実施の形態に係る導電パターン形成工程の要部断面模式図である。図15(A)は第2の実施の形態に係るバックグラインド工程の要部断面模式図、図15(B)は第2の実施の形態に係る第1再配線層形成工程の要部断面模式図、図15(C)は第2の実施の形態に係る第2再配線層形成工程の要部断面模式図である。
まず、図14(A)に示すように、支持体10上に設けられた粘着層20の上に、開口部71を有する導電膜70aを設ける。開口部71は、半導体チップ等の電子部品30が配置される領域、及びチップコンデンサ等の受動部品140が配置される領域を包含する領域に設けられる。このような開口部71を有する導電膜70aは、所定の箔、板又は膜を粘着層20上に形成した後、所定の領域に開口部71をエッチング加工で形成することで、設けることができる。或いは、導電膜70aは、予め開口部71を設けた箔等を粘着層20上に貼付することで、設けることができる。
上記のようにして粘着層20上に導電膜70aを設けた後、その導電膜70aの開口部71に露出する粘着層20上に、電子部品30及び受動部品140を設ける。
導電膜70a上には、柱状導体80を、導電材料90を用いて接合する。柱状導体80は、例えば、開口部71の粘着層20上に設けられる電子部品30及び受動部品140の周囲に、導電膜70a上の所定の位置に立てて、設ける。柱状導体80を設ける位置は、導電膜70aの開口部71の位置を基準にして、設定することができる。尚、柱状導体80は、例えば、上記の図7又は図8のような方法を用いて設けることができる。
次いで、図14(B)に示すように、粘着層20上の導電膜70a、電子部品30、受動部品140、並びに、導電膜70a上の導電材料90及び柱状導体80を被覆する樹脂組成物層40を形成し、粘着層20上に擬似ウェハ50を形成する。樹脂組成物層40は、所定の樹脂組成物を用いたモールド成型によって形成される。
ここで、柱状導体80が導電材料90で接合される導電膜70aは、比較的大面積で粘着層20に接着されているため、モールド成型時に柱状導体80が樹脂組成物で押されても、導電膜70aの粘着層20からの剥離、それによる柱状導体80の倒れが抑えられる。これにより、擬似ウェハ50内、或いは擬似ウェハ50内の1つの電子部品装置に相当する構造部内に、倒れた柱状導体80が含まれるような事態が効果的に抑えられる。
擬似ウェハ50の形成後は、図14(C)に示すように、擬似ウェハ50を粘着層20から剥離する。
そして、図14(D)に示すように、擬似ウェハ50の、粘着層20から剥離された表面50a上に、レジストパターン130を形成する。レジストパターン130は、導電膜70a上で、擬似ウェハ50内の柱状導体80に対応する部分を含む領域に、形成される。また、レジストパターン130は、導電膜70aと共に露出する電子部品30及び受動部品140の上にも形成される。
このようなレジストパターン130の形成後、それをマスクにして導電膜70aのエッチングを行い、図14(E)に示すように、柱状導体80に対応する部分を含む領域に、導電パターン70を形成する。導電パターン70の形成後、レジストパターン130は除去される。
導電パターン70の形成後、図15(A)に示すように、擬似ウェハ50の裏面50bを研削し、柱状導体80を露出させる。その際は、柱状導体80の研削屑が電子部品30及び受動部品140に付着するとそれらに悪影響を及ぼす可能性があることに鑑み、柱状導体80の端面が、電子部品30及び受動部品140よりも高く残るようにすることが好ましい。柱状導体80の端面を擬似ウェハ50の裏面50bに露出させことで、導電パターン70、導電材料90及び柱状導体80を、擬似ウェハ50を貫通する貫通ビアとして用いることが可能になる。
尚、この図15(A)に示す、柱状導体80を露出させる研削は、次の図15(B)に示す再配線層60の形成後に行うこともできる。
擬似ウェハ50の表面50a側には、図15(B)に示すように、再配線層60を形成する。再配線層60は、電子部品30の電極31、受動部品140の電極141及び導電パターン70に電気的に接続されたビア及び配線等の導電部61、並びに、導電部61の周りに設けられた絶縁部62を含む。再配線層60の導電部61は、導電パターン70、導電材料90及び柱状導体80によって、擬似ウェハ50の裏面50bに引き出される。擬似ウェハ50の裏面50b側に露出する柱状導体80の端面は、外部接続端子として利用することができる。
擬似ウェハ50には、図15(C)に示すように、擬似ウェハ50の裏面50b側にも同様に、裏面50b側に露出する柱状導体80に電気的に接続された導電部61を有する再配線層60を形成することができる。導電パターン70、導電材料90及び柱状導体80は、擬似ウェハ50の表面50a側と裏面50b側に形成される再配線層60の導電部61同士を電気的に接続する貫通ビアとして機能する。
尚、擬似ウェハ50上の再配線層60は、例えば、上記の図11に示すような方法を用いて形成することができる。また、その際は、表面50a側及び裏面50b側の再配線層60に含まれる各配線層を、表面50a側、裏面50b側に交互に形成していくと、再配線層60を形成する際の擬似ウェハ50の反りを抑制することができる。
擬似ウェハ50の表面50a側、又は表面50a側と裏面50b側の双方に再配線層60を形成した後は、上記の図12及び図13の例に従い、擬似ウェハ50及び再配線層60を所定の位置で切断し、個々の電子部品装置に分割する。
このように、電子部品30及び受動部品140を含む電子部品装置を製造する場合にも、粘着層20上に、電子部品30及び受動部品140を配置する開口部71を設けた導電膜70aを形成し、その上に導電材料90で柱状導体80を接合する。これにより、モールド成型時の導電膜70aの剥離、それによる柱状導体80の倒れを効果的に抑制することが可能になり、擬似ウェハ50内に貫通ビアを安定的に設け、貫通ビアを有する電子部品装置を安定的に製造することが可能になる。
尚、ここでは、導電膜70aに1つの開口部を設け、そこに電子部品30と受動部品140を共に配置する場合を例示したが、導電膜70aには、電子部品30を配置する開口部と、受動部品140を配置する開口部とを、それぞれ設けるようにしてもよい。
また、擬似ウェハ50内の個々の電子部品装置に相当する構造部内、擬似ウェハ50とその上の再配線層60を分割して得られる個々の電子部品装置内には、複数の電子部品30が含まれていてもよく、複数の受動部品140が含まれていてもよい。このような場合も、上記同様の方法を用いることで、貫通ビアを設けた電子部品装置を安定的に製造することが可能である。
上記のようにして得られる電子部品装置は、他の電子部品装置や回路基板に実装することができる。また、上記のようにして得られる電子部品装置に、他の電子部品装置を積層し、実装することができる。
ここで、電子部品装置を積層したデバイス(電子装置)の構成例を図16〜図19に示す。
図16は電子装置の第1構成例を示す図である。尚、図16には、第1構成例の電子装置の要部断面を模式的に図示している。
図16に示す電子装置200Aは、下側の電子部品装置210と、その上に積層、実装された上側の電子部品装置220を備えている。
下側の電子部品装置210は、上記第1及び第2の実施の形態で述べたような方法を用いて形成される。電子部品装置210は、樹脂組成物層40内に複数の半導体チップ等の電子部品30(ここでは一例として2つを図示)、及び複数のチップコンデンサ等の受動部品140(ここでは一例として3つを図示)を含み、樹脂組成物層40を貫通する貫通ビア150を含む。貫通ビア150には、上記のような柱状導体80が含まれる。このような樹脂組成物層40の一面に電子部品30、受動部品140及び貫通ビア150に電気的に接続された導電部を有する再配線層60が形成されている。尚、図16において、電子部品装置210の貫通ビア150及び再配線層60は、便宜上、簡略化して図示している。
このような下側の電子部品装置210の再配線層60に設けられる端子上に、半田ボール等のバンプ151が搭載される。再配線層60と反対の側で樹脂組成物層40から露出する貫通ビア150は、上側の電子部品装置220と電気的に接続される端子152となる。
上側の電子部品装置220は、基板(パッケージ基板)221と、その上に搭載されてワイヤ222で接続された半導体チップ223とを含む。パッケージ基板221上のワイヤ222及び半導体チップ223は、樹脂組成物層224で被覆されている。例えば、この上側の電子部品装置220は、その半導体チップ223として半導体メモリを用いたメモリパッケージである。
このような上側の電子部品装置220のパッケージ基板221に設けられる端子上に、半田ボール等のバンプ225が搭載される。上側の電子部品装置220のバンプ225は、下側の電子部品装置210の端子152(貫通ビア150)に接合され、これにより、下側の電子部品装置210と上側の電子部品装置220とが電気的に接続される。
図17は電子装置の第2構成例を示す図である。尚、図17には、第2構成例の電子装置の要部断面を模式的に図示している。
図17に示す電子装置200Bは、下側と上側に同種の電子部品装置210を備えている。下側と上側の電子部品装置210は、いずれも上記図16に示したものと同様の構造を有している。下側と上側の電子部品装置210は、いずれも上記第1及び第2の実施の形態で述べたような方法を用いて形成される。
下側の電子部品装置210の再配線層60に設けられる端子上、上側の電子部品装置210の再配線層60に設けられる端子上には、それぞれ所定数のバンプ151が搭載される。上側の電子部品装置210のバンプ151は、下側の電子部品装置210の端子152(貫通ビア150)に接合され、これにより、下側の電子部品装置210と上側の電子部品装置210とが電気的に接続される。
図18は電子装置の第3構成例を示す図である。尚、図18には、第3構成例の電子装置の要部断面を模式的に図示している。
図18に示す電子装置200Cは、下側の電子部品装置210aと、その上に積層、実装された上側の電子部品装置220を備えている。下側の電子部品装置210aは、樹脂組成物層40の、上側の電子部品装置220が積層される側に、端子152(貫通ビア150)に電気的に接続される導電部を有する再配線層60が設けられている点で、上記図16に示した電子部品装置210と相違する。下側の電子部品装置210aは、上記第1及び第2の実施の形態で述べたような方法を用いて形成される。
上側の電子部品装置220のバンプ225は、下側の電子部品装置210aの再配線層60に設けられる端子に接合され、これにより、下側の電子部品装置210aと上側の電子部品装置220とが電気的に接続される。
図19は電子装置の第4構成例を示す図である。尚、図19には、第4構成例の電子装置の要部断面を模式的に図示している。
図19に示す電子装置200Dは、下側の電子部品装置210aと、その上に積層、実装された上側の電子部品装置210を備えている。下側の電子部品装置210aは、上記図18に示したものと同様の構造を有している。上側の電子部品装置210は、上記図17に示したものと同様の構造を有している。下側の電子部品装置210a及び上側の電子部品装置210は、いずれも上記第1及び第2の実施の形態で述べたような方法を用いて形成される。
上側の電子部品装置210のバンプ151は、下側の電子部品装置210aの再配線層60に設けられる端子に接合され、これにより、下側の電子部品装置210aと上側の電子部品装置210とが電気的に接続される。
尚、図16〜図19に示した電子装置200A,200B,200C,200Dの、上側の電子部品装置220,210の更に上には、他の電子部品装置を積層、実装することが可能である。
また、図16〜図19に示した電子装置200A,200B,200C,200Dはいずれも、下側の電子部品装置210,210aのバンプ151を用いて、回路基板に実装することが可能である。
図20は電子装置の別例を示す図である。
図20には、第1構成例の電子装置200Aを、下側の電子部品装置210のバンプ151を用いて、回路基板230に実装した場合の電子装置の要部断面を模式的に図示している。ここでは電子装置200Aを回路基板230に実装した場合を例示したが、他の電子装置200B,200C,200Dも同様に、回路基板230に実装することが可能である。
上記第1及び第2の実施の形態で述べた方法を用いることで、電子部品装置内に貫通ビアを安定的に設けることができ、貫通ビアを利用して複数の電子部品装置を積層し、実装密度の高い電子装置を実現することができる。
以下、電子部品装置及び電子装置の実施例について述べる。
〔実施例1〕
支持体として縦170mm×横170mm×厚さ0.3mmのステンレス基板を用い、そのステンレス基板上に熱発泡型の粘着層を貼付し、その粘着層上に、厚さ3μmの銅箔を貼付した。その銅箔上にドライフィルムレジストを形成し、ドライフィルムレジストに縦6mm×横6mmの開口パターンを12mmピッチで10行×10列形成し、これをマスクにして銅箔をエッチングし、銅箔に縦6mm×横6mmの開口部を形成した。
このようにして形成した銅箔の開口部から露出する粘着層上にそれぞれ、フリップチップボンダーを用いて、縦5mm×横5mm×厚さ0.4mmのベアチップ(半導体チップ)をその電極面が粘着層の表面に接するように配置した。また、直径0.2mm、長さ0.5mmの銅ピンを準備し、その片側の先端部に、銅と錫とビスマスを含む半田(低融点金属)を設け、これを、ステンレス板に貫通孔を形成した金型を用いて、ベアチップ周囲の銅箔上の所定位置に接合した。
その後、モールド成型用の金型を用いて樹脂組成物層を形成し、その樹脂組成物層を硬化して、粘着層上に、厚さ0.6mm、直径150mmの擬似ウェハを形成した。このモールド成型時には、粘着層とその上の銅箔との接着面積が比較的大きく、このような銅箔に接合された銅ピンは、樹脂組成物層に押されても倒れることがなかった。
モールド成型後、180℃で加熱し、熱発泡型の粘着層の粘着力を低下させ、粘着層から擬似ウェハを剥離した。その後、200℃、1時間で加熱処理を行い、擬似ウェハを完全硬化した。この擬似ウェハの銅箔の、銅ピンを立てた部分に対応する領域に、その銅箔の開口部の角で位置合わせを行って直径0.3mmのレジストパターンを形成し、これをマスクにして銅箔をエッチングし、銅ピンを立てた部分に対応する領域に電極パッドを形成した。このエッチングの際には、銅箔の開口部に設けられているベアチップの電極面にもレジストパターンを形成しておき、電極面をエッチングから保護するようにした。
次いで、擬似ウェハの、ベアチップの電極面が露出する表面側に、感光性エポキシワニスをスピンコート法で塗布し、プリベーク、露光、現像、キュアを行い、更に酸素プラズマ処理を行った。これにより、膜厚8μmで、ベアチップの電極に通じる直径30μmの開口部を設けた絶縁層を形成した。次いで、スパッタ法でチタンと銅をそれぞれ0.1μm、0.3μmの厚さで形成し、シード層を形成した。その後、ビア及び配線を形成する領域を開口したレジストパターンを形成し、先に形成したシード層を用いて銅の電気めっきを行い、ビア及び配線を形成した。電気めっき後、レジストパターンを剥離し、そのレジストパターンで覆われていた部分のシード層を、ウェットエッチングとドライエッチングで除去した。その後、配線を部分的に露出させてソルダーレジストを形成し、露出する配線表面にニッケルと金の表面処理を行った。
その後、このようにして配線層を設けた擬似ウェハの裏面側から樹脂組成物層を厚さ0.11mm研削し、銅ピンの端面を露出させた。そして、このようにして擬似ウェハに配線層を設け、銅ピンを露出させた基板を、所定の位置で切断し、個片化された電子部品装置(パッケージ)を得た。
〔実施例2〕
支持体として縦170mm×横170mm×厚さ0.3mmのガラス基板を用い、そのガラス基板上に紫外線発泡型の粘着層を貼付した。その粘着層上に、厚さ7μmの銅箔であって、予めドライフィルムレジストを用いたエッチングによって縦6mm×横6mmの開口部を12mmピッチで10行×10列形成した銅箔を貼付した。
この銅箔の開口部から露出する粘着層上にそれぞれ、マウンターを用いて、縦4mm×横4mm×厚さ0.5mmのベアチップ(半導体チップ)と、0603型(縦0.6mm×横0.3mm×厚さ0.3mm)のチップコンデンサをそれらの電極面が粘着層の表面に接するように配置した。また、直径0.15mm、長さ0.6mmの銅ピンを準備し、その片側の先端部に、銅と錫と銀とビスマスを含む低融点金属を設け、これを、ステンレス板に貫通孔を形成した金型を用いて、ベアチップ及びチップコンデンサ周囲の銅箔上の所定位置に接合した。
その後、モールド成型用の金型を用いて樹脂組成物層を形成し、その樹脂組成物層を硬化して、粘着層上に、厚さ0.7mm、直径150mmの擬似ウェハを形成した。このモールド成型時には、粘着層とその上の銅箔との接着面積が比較的大きく、このような銅箔に接合された銅ピンは、樹脂組成物層に押されても倒れることがなかった。
モールド成型後、ガラス基板側から紫外線を照射し、紫外線発泡型の粘着層の粘着力を低下させ、粘着層から擬似ウェハを剥離した。その後、200℃、1時間で加熱処理を行い、擬似ウェハを完全硬化した。この擬似ウェハの銅箔の、銅ピンを立てた部分に対応する領域に、その銅箔の開口部の角で位置合わせを行って直径0.3mmのレジストパターンを形成し、これをマスクにして銅箔をエッチングし、銅ピンを立てた部分に対応する領域に電極パッドを形成した。このエッチングの際には、銅箔の開口部に設けられているベアチップ及びチップコンデンサの電極面にもレジストパターンを形成しておき、電極面をエッチングから保護するようにした。
次いで、擬似ウェハの、ベアチップ及びチップコンデンサの電極面が露出する表面側と反対の裏面側から樹脂組成物層を厚さ0.11mm研削し、銅ピンの端面を露出させた。その後、擬似ウェハの表面側に、感光性エポキシワニスをスピンコート法で塗布し、プリベーク、露光、現像、キュアを行い、更に酸素プラズマ処理を行った。これにより、膜厚8μmで、ベアチップ及びチップコンデンサの電極に通じる直径50μmの開口部を設けた絶縁層を形成した。次いで、スパッタ法でチタンと銅をそれぞれ0.1μm、0.3μmの厚さで形成し、シード層を形成した。その後、ビア及び配線を形成する領域を開口したレジストパターンを形成し、先に形成したシード層を用いて銅の電気めっきを行い、ビア及び配線を形成した。電気めっき後、レジストパターンを剥離し、そのレジストパターンで覆われていた部分のシード層を、ウェットエッチングとドライエッチングで除去した。擬似ウェハの裏面側にも同様にして、銅ピンに接続されるビア及び配線を形成した。その後、表裏面の配線をそれぞれ部分的に露出させてソルダーレジストを形成し、露出する配線表面にニッケルと金の表面処理を行った。
擬似ウェハにこのようにして配線層を設けた基板を、所定の位置で切断し、個片化された電子部品装置(パッケージ)を得た。更に、このパッケージ上に、FBGA(Fine pitch Ball Grid Array)のパッケージを、半田バンプを用いて積層接合し、積層パッケージ型の電子装置を得た。
〔実施例3〕
支持体として縦170mm×横170mm×厚さ0.3mmのガラス基板を用い、そのガラス基板上に紫外線発泡型の粘着層を貼付し、その粘着層上に、真空蒸着によって厚さ0.2μmのニッケル膜を形成した。そのニッケル膜上にドライフィルムレジストを形成し、ドライフィルムレジストに縦7mm×横7mmの開口パターンを12mmピッチで10行×10列形成し、これをマスクにしてニッケル膜をエッチングし、銅箔に縦7mm×横7mmの開口部を形成した。
このニッケル膜の開口部から露出する粘着層上にそれぞれ、マウンターを用いて、縦5mm×横5mm×厚さ0.5mmのベアチップ(半導体チップ)と、1005型(縦1.0mm×横0.5mm×厚さ0.5mm)のチップコンデンサをそれらの電極面が粘着層の表面に接するように配置した。また、直径0.2mm、長さ0.6mmの銅ピンを準備し、その片側の先端部に銀ペーストを設け、これを、ステンレス板に貫通孔を形成した金型を用いて、ベアチップ及びチップコンデンサ周囲のニッケル膜上の所定位置に接合した。
その後、モールド成型用の金型を用いて樹脂組成物層を形成し、その樹脂組成物層を硬化して、粘着層上に、厚さ0.6mm、直径150mmの擬似ウェハを形成した。このモールド成型時には、粘着層とその上のニッケル膜との接着面積が比較的大きく、このようなニッケル膜に接合された銅ピンは、樹脂組成物層に押されても倒れることがなかった。
モールド成型後、ガラス基板側から紫外線を照射し、紫外線発泡型の粘着層の粘着力を低下させ、粘着層から擬似ウェハを剥離した。その後、200℃、1時間で加熱処理を行い、擬似ウェハを完全硬化した。この擬似ウェハのニッケル膜の、銅ピンを立てた部分に対応する領域に、そのニッケル膜の開口部の角で位置合わせを行って直径0.3mmのレジストパターンを形成し、これをマスクにしてニッケル膜をエッチングし、銅ピンを立てた部分に対応する領域に電極パッドを形成した。このエッチングの際には、ニッケル膜の開口部に設けられているベアチップ及びチップコンデンサの電極面にもレジストパターンを形成しておき、電極面をエッチングから保護するようにした。
次いで、擬似ウェハの、ベアチップ及びチップコンデンサの電極面が露出する表面側と反対の裏面側から樹脂組成物層を厚さ0.15mm研削し、銅ピンの端面を露出させた。その後、擬似ウェハの表面側に、感光性エポキシワニスをスピンコート法で塗布し、プリベーク、露光、現像、キュアを行い、更に酸素プラズマ処理を行った。これにより、膜厚8μmで、ベアチップ及びチップコンデンサの電極に通じる直径50μmの開口部を設けた絶縁層を形成した。次いで、スパッタ法でチタンと銅をそれぞれ0.1μm、0.3μmの厚さで形成し、シード層を形成した。その後、ビア及び配線を形成する領域を開口したレジストパターンを形成し、先に形成したシード層を用いて銅の電気めっきを行い、ビア及び配線を形成した。電気めっき後、レジストパターンを剥離し、そのレジストパターンで覆われていた部分のシード層を、ウェットエッチングとドライエッチングで除去した。擬似ウェハの裏面側にも同様にして、銅ピンに接続されるビア及び配線を形成した。その後、表裏面の配線をそれぞれ部分的に露出させてソルダーレジストを形成し、露出する配線表面にニッケルと金の表面処理を行った。
擬似ウェハにこのようにして配線層を設けた基板を、所定の位置で切断し、個片化された電子部品装置(パッケージ)を得た。更に、このようにして得られたパッケージ同士を、半田バンプを用いて積層接合し、積層パッケージ型の電子装置を得た。
以上説明した実施の形態に関し、更に以下の付記を開示する。
(付記1) 支持体上に粘着層を設ける工程と、
前記粘着層上に、開口部を有する導電膜を設ける工程と、
前記開口部の前記粘着層上に電子部品を設ける工程と、
前記導電膜上に柱状導体を立てる工程と、
前記粘着層上に、前記導電膜、前記電子部品及び前記柱状導体を樹脂組成物で被覆した基板を形成する工程と、
前記基板を前記粘着層から分離する工程と、
前記粘着層から分離された前記基板の前記導電膜を部分的に除去し、前記柱状導体に対応する部分を含む導電パターンを形成する工程と、
前記基板の前記導電パターンが形成された第1面上に、前記電子部品及び前記導電パターンに電気的に接続された第1導電部を有する第1配線層を形成する工程と
を含むことを特徴とする電子部品装置の製造方法。
(付記2) 前記柱状導体を立てる工程は、前記導電膜上に導電材料を用いて前記柱状導体を固定する工程を含むことを特徴とする付記1に記載の電子部品装置の製造方法。
(付記3) 前記導電膜上に前記導電材料を用いて前記柱状導体を固定する工程は、
流動性の前記導電材料を介して前記柱状導体を前記導電膜上に配置する工程と、
前記導電材料を凝固させて前記柱状導体を前記導電膜上に固定する工程と
を含むことを特徴とする付記2に記載の電子部品装置の製造方法。
(付記4) 前記導電材料は、溶融する材料であって、溶融し凝固することによって溶融前よりも融点が高温側に変化する材料であることを特徴とする付記2又は3に記載の電子部品装置の製造方法。
(付記5) 前記第1配線層を形成する工程前、又は、前記第1配線層を形成する工程後に、前記基板の前記第1面と反対側の第2面を研削する工程を更に含むことを特徴とする付記1乃至4のいずれかに記載の電子部品装置の製造方法。
(付記6) 前記第1配線層を形成する工程後に、前記電子部品、前記柱状導体、前記導電パターン及び前記第1導電部を含む領域の周囲で、前記樹脂組成物の層及び前記第1配線層を切断する工程を更に含むことを特徴とする付記1乃至5のいずれかに記載の電子部品装置の製造方法。
(付記7) 前記第1配線層を形成する工程後に、前記基板の前記第1面と反対側の第2面上に、前記柱状導体に電気的に接続された第2導電部を有する第2配線層を形成する工程を更に含むことを特徴とする付記1乃至5のいずれかに記載の電子部品装置の製造方法。
(付記8) 前記第2配線層を形成する工程後に、前記電子部品、前記柱状導体、前記導電パターン、前記第1導電部及び前記第2導電部を含む領域の周囲で、前記樹脂組成物の層、前記第1配線層及び前記第2配線層を切断する工程を更に含むことを特徴とする付記7に記載の電子部品装置の製造方法。
(付記9) 樹脂組成物層と、
前記樹脂組成物層内に設けられ、前記樹脂組成物層の第1面に電極が露出する電子部品と、
前記樹脂組成物層内に設けられた柱状導体と、
前記柱状導体上に設けられ、前記第1面から上面及び側面が露出する導電パターンと、
前記第1面上に設けられ、前記電極及び前記導電パターンに電気的に接続された第1導電部を有する第1配線層と
を含むことを特徴とする電子部品装置。
(付記10) 前記樹脂組成物層の前記第1面と反対側の第2面上に設けられ、前記柱状導体に電気的に接続された第2導電部を有する第2配線層を更に含むことを特徴とする付記9に記載の電子部品装置。
(付記11) 第1電子部品装置と、
前記第1電子部品装置に実装された第2電子部品装置と
を有し、
前記第1電子部品装置は、
樹脂組成物層と、
前記樹脂組成物層内に設けられ、前記樹脂組成物層の第1面に電極が露出する電子部品と、
前記樹脂組成物層内に設けられた柱状導体と、
前記柱状導体上に設けられ、前記第1面から上面及び側面が露出する導電パターンと、
前記第1面上に設けられ、前記電極及び前記導電パターンに電気的に接続された第1導電部を有する第1配線層と
を含み、
前記第2電子部品装置は、前記樹脂組成物層の前記第1面と反対の第2面側に実装され、前記柱状導体を用いて前記第1電子部品装置と電気的に接続されていることを特徴とする電子装置。
(付記12) 前記柱状導体の端面が前記第2面に露出し、
前記第2電子部品装置は、前記第2面に露出する前記端面に電気的に接続されていることを特徴とする付記11に記載の電子装置。
(付記13) 前記第1電子部品装置は、前記第2面上に設けられ、前記柱状導体に電気的に接続された第2導電部を有する第2配線層を更に含み、
前記第2電子部品装置は、前記第2配線層に電気的に接続されていることを特徴とする付記11に記載の電子装置。
(付記14) 前記第1電子部品装置の前記第1配線層側に配置され、前記第1配線層に電気的に接続された回路基板を更に含むことを特徴とする付記11乃至13のいずれかに記載の電子装置。
1,1A,210,210a,220 電子部品装置
1a,1b 構造部
10 支持体
20 粘着層
30 電子部品
30a 電極面
30b 背面
31,141 電極
40,224 樹脂組成物層
50,50A 擬似ウェハ
50a 表面
50b 裏面
60,60A 再配線層
61 導電部
61a,61c ビア
61b,61d 配線
61e ニッケル
61f 金
62 絶縁部
62a,62d 感光性樹脂
62b,62c,62e,71 開口部
62f 保護膜
63,152 端子
70,70A 導電パターン
70a 導電膜
80 柱状導体
81 軸部
82 頭部
90 導電材料
110,120 金型
110a,120a 金属板
110b,120b 貫通孔
130 レジストパターン
140 受動部品
150 貫通ビア
151,225 バンプ
200A,200B,200C,200D 電子装置
221 パッケージ基板
222 ワイヤ
223 半導体チップ
230 回路基板

Claims (8)

  1. 支持体上に粘着層を設ける工程と、
    前記粘着層上に、開口部を有する導電膜を設ける工程と、
    前記開口部の前記粘着層上に電子部品を設ける工程と、
    前記導電膜上に柱状導体を立てる工程と、
    前記粘着層上に、前記導電膜、前記電子部品及び前記柱状導体を樹脂組成物で被覆した基板を形成する工程と、
    前記基板を前記粘着層から分離する工程と、
    前記粘着層から分離された前記基板の前記導電膜を部分的に除去し、前記柱状導体に対応する部分を含む導電パターンを形成する工程と、
    前記基板の前記導電パターンが形成された第1面上に、前記電子部品及び前記導電パターンに電気的に接続された第1導電部を有する第1配線層を形成する工程と
    を含むことを特徴とする電子部品装置の製造方法。
  2. 前記柱状導体を立てる工程は、前記導電膜上に導電材料を用いて前記柱状導体を固定する工程を含むことを特徴とする請求項1に記載の電子部品装置の製造方法。
  3. 前記第1配線層を形成する工程前、又は、前記第1配線層を形成する工程後に、前記基板の前記第1面と反対側の第2面を研削する工程を更に含むことを特徴とする請求項1又は2に記載の電子部品装置の製造方法。
  4. 前記第1配線層を形成する工程後に、前記電子部品、前記柱状導体、前記導電パターン及び前記第1導電部を含む領域の周囲で、前記樹脂組成物の層及び前記第1配線層を切断する工程を更に含むことを特徴とする請求項1乃至3のいずれかに記載の電子部品装置の製造方法。
  5. 前記第1配線層を形成する工程後に、前記基板の前記第1面と反対側の第2面上に、前記柱状導体に電気的に接続された第2導電部を有する第2配線層を形成する工程を更に含むことを特徴とする請求項1乃至3のいずれかに記載の電子部品装置の製造方法。
  6. 前記第2配線層を形成する工程後に、前記電子部品、前記柱状導体、前記導電パターン、前記第1導電部及び前記第2導電部を含む領域の周囲で、前記樹脂組成物の層、前記第1配線層及び前記第2配線層を切断する工程を更に含むことを特徴とする請求項5に記載の電子部品装置の製造方法。
  7. 樹脂組成物層と、
    前記樹脂組成物層内に設けられ、前記樹脂組成物層の第1面に電極が露出する電子部品と、
    前記樹脂組成物層内に設けられた柱状導体と、
    前記柱状導体上に設けられ、前記第1面から上面及び側面が露出する導電パターンと、
    前記第1面上に設けられ、前記電極及び前記導電パターンに電気的に接続された第1導電部を有する第1配線層と
    を含むことを特徴とする電子部品装置。
  8. 第1電子部品装置と、
    前記第1電子部品装置に実装された第2電子部品装置と
    を有し、
    前記第1電子部品装置は、
    樹脂組成物層と、
    前記樹脂組成物層内に設けられ、前記樹脂組成物層の第1面に電極が露出する電子部品と、
    前記樹脂組成物層内に設けられた柱状導体と、
    前記柱状導体上に設けられ、前記第1面から上面及び側面が露出する導電パターンと、
    前記第1面上に設けられ、前記電極及び前記導電パターンに電気的に接続された第1導電部を有する第1配線層と
    を含み、
    前記第2電子部品装置は、前記樹脂組成物層の前記第1面と反対の第2面側に実装され、前記柱状導体を用いて前記第1電子部品装置と電気的に接続されていることを特徴とする電子装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016139752A (ja) * 2015-01-29 2016-08-04 日立化成株式会社 半導体装置の製造方法
TW201724291A (zh) * 2015-09-01 2017-07-01 Lintec Corp 黏著薄片及半導體裝置之製造方法
JP6632324B2 (ja) * 2015-10-28 2020-01-22 リンテック株式会社 粘着シート及び半導体装置製造方法
US10373884B2 (en) * 2016-03-31 2019-08-06 Samsung Electronics Co., Ltd. Fan-out semiconductor package for packaging semiconductor chip and capacitors
WO2018150724A1 (ja) * 2017-02-17 2018-08-23 株式会社村田製作所 回路モジュールおよび回路モジュールの製造方法
CN110800101B (zh) * 2017-06-30 2023-09-15 株式会社村田制作所 电子部件模块
JP2019149507A (ja) 2018-02-28 2019-09-05 東芝メモリ株式会社 半導体装置及びその製造方法
WO2020129808A1 (ja) * 2018-12-21 2020-06-25 株式会社村田製作所 電子部品モジュールの製造方法及び電子部品モジュール
US11296030B2 (en) * 2019-04-29 2022-04-05 Advanced Semiconductor Engineering, Inc. Embedded component package structure and manufacturing method thereof
JPWO2020250660A1 (ja) * 2019-06-14 2020-12-17

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134653A (ja) * 2000-10-23 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置とその製造方法
JP4627957B2 (ja) * 2002-05-29 2011-02-09 日立化成工業株式会社 半導体装置の製造方法及び積層型半導体装置
JP4268560B2 (ja) * 2004-04-27 2009-05-27 大日本印刷株式会社 電子部品内蔵モジュールおよびその製造方法
JP2010067916A (ja) * 2008-09-12 2010-03-25 Panasonic Corp 集積回路装置
TWI492349B (zh) * 2010-09-09 2015-07-11 矽品精密工業股份有限公司 晶片尺寸封裝件及其製法
JP5696462B2 (ja) * 2010-12-13 2015-04-08 住友ベークライト株式会社 半導体パッケージの製造方法
US8535980B2 (en) * 2010-12-23 2013-09-17 Stmicroelectronics Pte Ltd. Method for producing vias in fan-out wafers using dry film and conductive paste, and a corresponding semiconductor package
JP5810957B2 (ja) * 2012-02-17 2015-11-11 富士通株式会社 半導体装置の製造方法及び電子装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11626367B2 (en) 2020-01-03 2023-04-11 Samsung Electronics Co., Ltd. Semiconductor package

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