JP2007005402A - 半導体基板への貫通配線の形成方法 - Google Patents

半導体基板への貫通配線の形成方法 Download PDF

Info

Publication number
JP2007005402A
JP2007005402A JP2005181073A JP2005181073A JP2007005402A JP 2007005402 A JP2007005402 A JP 2007005402A JP 2005181073 A JP2005181073 A JP 2005181073A JP 2005181073 A JP2005181073 A JP 2005181073A JP 2007005402 A JP2007005402 A JP 2007005402A
Authority
JP
Japan
Prior art keywords
semiconductor substrate
hole
forming
metal layer
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2005181073A
Other languages
English (en)
Other versions
JP4552770B2 (ja
Inventor
Masanao Kamakura
將有 鎌倉
Kaoru Tone
薫 戸根
Akira Tomoida
亮 友井田
Norihiro Yamauchi
規裕 山内
Hisatoku Shiroishi
久徳 城石
Takumi Taura
巧 田浦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Electric Works Co Ltd
Original Assignee
Matsushita Electric Works Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Works Ltd filed Critical Matsushita Electric Works Ltd
Priority to JP2005181073A priority Critical patent/JP4552770B2/ja
Publication of JP2007005402A publication Critical patent/JP2007005402A/ja
Application granted granted Critical
Publication of JP4552770B2 publication Critical patent/JP4552770B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】半導体基板に貫設した貫通孔の内側への埋め込み性が良好で且つ貫通孔の内周面に形成された絶縁層との密着性が良好な貫通配線を形成可能な半導体基板への貫通配線の形成方法を提供する。
【解決手段】半導体基板1に貫通孔2を形成し(図1(a))、半導体基板1の一表面および他表面および貫通孔2の内周面に絶縁層3を形成する(図1(b))。半導体基板1の上記一表面側に金属層4を形成する際に上記一表面側と貫通孔2の内側とで金属層4が絶縁層3に積層され、且つ、金属層4のうち貫通孔2の内側で絶縁層3に積層される部位の厚みが半導体基板1の上記一表面から上記他表面に近づくにつれて徐々に薄くなるようにする(図1(c))。金属層4をシード層として電解メッキ法により貫通孔2の内側を埋め込む金属部5を半導体基板1の厚み方向に沿って析出させる(図1(e))。
【選択図】 図1

Description

本発明は、半導体基板への貫通配線の形成方法に関し、例えば、ウェハレベルパッケージングなどで用いられる貫通配線の形成方法に関するものである。
従来から、半導体基板への貫通配線の形成方法が各所で研究開発されている(例えば、特許文献1参照)。
以下、上述の半導体基板への貫通配線の形成方法について図3に基づいて説明するが、図3(a)〜(c)における半導体基板1はダイシング工程により個々のチップに分離する前のウェハである。
まず、半導体基板1の一表面(図3(a)の上面)における貫通孔形成予定部位にエッチング加工などによって貫通孔用の凹部1aを形成してから、CVD法や熱酸化法などによって半導体基板1の上記一表面および凹部1aの内面に絶縁層3aを形成するとともに半導体基板1の他表面(図3(a)の下面)に絶縁層3bを形成することにより、図3(a)に示す構造を得る。
その後、半導体基板1の上記一表面および凹部1aの内面に形成されている絶縁層3aに金属材料(例えば、銅、ニッケルなど)からなる金属薄膜4をCVD法やスパッタ法などによって積層してから、当該金属薄膜4をシード層として電解メッキ法などによって金属材料(例えば、銅、ニッケルなど)からなる金属部5を析出(堆積)させることにより、図3(b)に示す構造を得る。
次に、半導体基板1の上記他表面側を化学的機械的研磨(Chemical Mechanical Polishing:CMP)技術などによって研磨して金属薄膜4を露出させるとともに貫通孔2’を完成させ、続いて、金属部5および金属薄膜4のうち半導体基板1の上記一表面側における不要部分を除去することによって、図3(c)に示す構造を得る。ここに、図3(c)では、金属部5のうち貫通孔2’に埋め込まれている部分と金属薄膜4のうち貫通孔2’に埋め込まれている部分とで貫通配線6を構成している。
ところで、上述の電解メッキ法により金属部5を析出させる工程においては、図4(a)に示すように半導体基板1の上記一表面および凹部1aの内面に形成されている絶縁層3aに積層された金属薄膜4をシード層として利用しているので、金属部5は図4(b)に示すように均一に成長するコンフォーマル成長により析出することとなる。
しかしながら、上述のコンフォーマル成長により金属部5を析出させる方法では、凹部1aのアスペクト比が高くなるにつれて凹部1aの内側にボイド(空洞)が形成されてしまう(言い換えれば、凹部1aの内側を隙間なく埋め込むことができない)という問題が起こりやすかった。また、上述のコンフォーマル成長により金属部5を析出させる方法では、凹部1aが半導体基板1の上記一表面側において上記一表面に近づくにつれて開口面積が徐々に小さくなる形状に形成されている場合に、金属部5の成長途中で凹部1aの内側が完全に埋め込まれないうちに半導体基板1の一表面側において凹部1aの開口面が金属部5によって塞がれてしまって凹部1aの内側にボイドが形成されてしまうという問題があった。
そこで、ボイドの発生が起こりにくい貫通配線の形成方法として、半導体基板の厚み方向に沿って金属部が成長するボトムアップ成長により金属部を析出させる方法が提案されている。
以下、ボトムアップ成長により金属部を析出させる方法を採用した貫通配線の形成方法の一例について図5に基づいて説明する。
まず、図5(a)の上側に示すようにエッチング加工などによって貫通孔2を形成した半導体基板1と、図5(a)の下側に示すように金属材料などからなる導電層14が一表面上に形成された基板15とを用意し、半導体基板1と基板15とを導電層14を介在させた形で接合あるいは貼り合わせることにより、図5(b)に示す構造を得る。
その後、導電層14をシード層として電解メッキ法により金属部5を析出させることにより、図5(c)に示す構造を得る。ここにおいて、金属部5は導電層14の表面から半導体基板1の厚み方向に沿って成長するボトムアップ成長により形成されることとなるので、貫通孔2の内側にボイドが発生しにくくなる。
さらにその後、上述の導電層14が一表面側に形成されている基板15を半導体基板1から剥離することにより、図5(d)に示す構造を得る。ここにおいて、金属部5のうち貫通孔2の内側に形成されている部分が貫通配線となる。その後は、例えば、半導体基板1の裏面(図5(d)における下面)に電極層用の導体層を形成し、当該導体層の不要部分を除去すればよい。
次に、ボトムアップ成長により金属部を析出させる方法を採用した貫通配線の形成方法の他の例について図6に基づいて説明する。
まず、半導体基板1にエッチング加工などによって厚み方向に貫通する貫通孔2を形成することにより、図6(a)に示す構造を得る。その後、CVD法や熱酸化法などによって半導体基板1の一表面(図6(a)における下面)および他表面(図6(a)における上面)および貫通孔2の内周面に絶縁層3を形成することにより、図6(b)に示す構造を得る。
続いて、半導体基板1の上記一表面側に金属材料(例えば、銅、ニッケルなど)からなる金属層4をスパッタ法などによって形成することにより、図6(c)に示す構造を得る。続いて、金属層4をシード層として電解メッキ法によって、貫通孔2の内側が埋め込まれるように金属部5を析出させることにより、図6(e)に示す構造を得る。ここにおいて、金属部5は、図6(d)に示すように半導体基板1の上記一表面側に析出して半導体基板1の上記一表面側において貫通孔2の開口面を塞ぐように成長した部分5aと、引き続いて、ボトムアップ成長により半導体基板1の厚み方向に沿って成長した部分5b(図6(e)参照)とで構成されている。金属部5を形成した後、不要部分の除去や平坦化を目的としたCMPを行うことによって、金属部5のうち貫通孔2の内側に形成されている部分からなる貫通配線が完成する。その後は、例えば、半導体基板1の上記一表面側に電極層用の導体層を形成し、当該導体層の不要部分を除去すればよい。
特開2003−328180号公報
ところで、上述の図5や図6のようにボトムアップ成長により金属部を析出させる方法を採用した貫通配線の形成方法では、コンフォーマル成長による埋め込みが困難な貫通孔(高アスペクト比の微細孔)への埋め込み性が改善される。しかしながら、ボトムアップ成長により形成された貫通配線では、コンフォーマル成長により成長された金属部5と当該金属部5の析出時のシード層たる金属層4とで構成される貫通配線6に比較して、貫通配線の下地である絶縁層3との密着性が低いので、金属部5の不要部分の除去や平坦化を目的としたCMPを行った場合に、金属部5のうち貫通孔2の内側に形成されている部分の一部が剥離してチップ歩留まりが低下してしまう可能性があった。また、ボトムアップ成長により形成された貫通配線では、絶縁層3のうち貫通孔2の内周面に形成されている部位と金属部5との間に空隙が生じる可能性もあり、パッケージング時に上記空隙に起因して気密性が損なわれてしまう可能性があった。
本発明は上記事由に鑑みて為されたものであり、その目的は、半導体基板に貫設した貫通孔の内側への埋め込み性が良好で且つ貫通孔の内周面に形成された絶縁層との密着性が良好な貫通配線を形成可能な半導体基板への貫通配線の形成方法を提供することにある。
請求項1の発明は、半導体基板への貫通配線の形成方法であって、半導体基板に厚み方向に貫通する貫通孔を形成する貫通孔形成工程と、半導体基板の一表面および他表面および貫通孔の内周面に絶縁層を形成する絶縁層形成工程と、半導体基板の前記一表面側に金属層を形成する金属層形成工程と、金属層をシード層として電解メッキ法により貫通孔の内側を埋め込む金属部を析出させる電解メッキ工程とを備え、金属層形成工程では、半導体基板の前記一表面側と貫通孔の内側とで金属層が絶縁層に積層され、且つ、金属層のうち貫通孔の内側で絶縁層に積層される部位の厚みが半導体基板の前記一表面から前記他表面に近づくにつれて徐々に薄くなるようにすることを特徴とする。
この発明によれば、電解メッキ工程においてシード層として利用する金属層が、絶縁層のうち半導体基板の一表面に形成された部位だけでなく貫通孔の内側に形成された部位にも積層されているので、従来のボトムアップ成長により金属部を析出させる場合に比べて絶縁層のうち貫通孔の内側に形成されている部位と貫通配線との密着性を向上させることができ、しかも、金属層のうち貫通孔の内側で絶縁層に積層される部位の厚みが半導体基板の前記一表面から他表面に近づくにつれて徐々に薄くなるので、貫通孔の内側が金属部によって完全に埋め込まれないうちに半導体基板の前記他表面側において貫通孔の開口面が金属部によって塞がれるのを防止することができるから、半導体基板に貫設した貫通孔の内側への埋め込み性が良好で且つ貫通孔の内周面に形成された絶縁層との密着性が良好な貫通配線を形成可能になる。
請求項2の発明は、請求項1の発明において、前記金属層形成工程では、前記金属層をCVD法により形成することを特徴とする。
この発明によれば、前記金属層をスパッタ法や真空蒸着法などによって形成する場合に比べて、前記貫通孔の内側での前記金属層の被覆性を向上させることができ、結果的に、貫通配線の埋め込み性および密着性を高めることができる。
請求項3の発明は、請求項1または請求項2の発明において、前記貫通孔形成工程では、前記貫通孔を、前記半導体基板の前記一表面から前記他表面に近づくにつれて開口面積が徐々に大きくなる形状に形成することを特徴とする。
この発明によれば、前記電解メッキ工程において前記貫通孔の内側が前記金属部によって完全に埋め込まれないうちに前記半導体基板の前記他表面側において前記貫通孔の開口面が前記金属部によって塞がれるのをより確実に防止することができる。
請求項1の発明では、半導体基板に貫設した貫通孔の内側への埋め込み性が良好で且つ貫通孔の内周面に形成された絶縁層との密着性が良好な貫通配線を形成可能になるという効果がある。
(実施形態1)
以下、本実施形態における半導体基板への貫通配線の形成方法について図1に基づいて説明するが、図1(a)〜(f)における半導体基板1はダイシング工程を行う前のウェハである。また、本実施形態では、半導体基板1としてシリコン基板を用いる場合について例示する。
まず、半導体基板1における貫通孔形成予定部位を反応性イオンエッチング装置や誘導結合プラズマ(ICP)型のドライエッチング装置などを利用してドライエッチングすることで半導体基板1の厚み方向に貫通する貫通孔2を形成する貫通孔形成工程を行うことにより、図1(a)に示す構造を得る。なお、貫通孔形成工程では、当該ドライエッチング前に貫通孔形成予定部位に対応する開孔窓を有するエッチングマスク層を形成することは勿論であり、図1(a)は当該ドライエッチング後にエッチングマスク層を除去した状態を示している。
その後、熱酸化法やCVD法などによって半導体基板1の一表面(図1(a)における下面)および他表面(図1(a)における上面)および貫通孔2の内周面にシリコン酸化膜からなる絶縁層3を形成する絶縁層形成工程を行うことにより、図1(b)に示す構造を得る。なお、絶縁層3をCVD法によって形成する場合には、絶縁層3をシリコン酸化膜に限らず、シリコン窒化膜により構成するようにしてもよい。
続いて、半導体基板1の上記一表面側にCVD法、スパッタ法、真空蒸着法などによって金属材料(例えば、銅、ニッケルなど)からなる金属層4を形成する金属層形成工程を行うことにより、図1(c)に示す構造を得る。ここにおいて、金属層形成工程では、半導体基板1の上記一表面側と貫通孔2の内側とで金属層4が絶縁層3に積層され、且つ、金属層4のうち貫通孔2の内側で絶縁層3に積層される部位の厚みが半導体基板1の上記一表面から上記他表面に近づくにつれて徐々に薄くなるようにする。このような金属層4を形成するには、CVD法、スパッタ法、真空蒸着法などの成膜方法があるが、CVD法を採用すれば、金属層4をスパッタ法や真空蒸着法などによって形成する場合に比べて、貫通孔2の内側での金属層4の被覆性を向上させることができ、より微細で高アスペクト比の貫通孔2にも対応することが可能となる。また、金属層4の成膜方法にCVD法を採用する場合には、成膜条件を適宜設定することによって貫通孔2の内側での金属層4の膜厚を容易に制御することができる。
上述の金属層4を形成した後、金属層4をシード層として電解メッキ法によって、貫通孔2の内側が埋め込まれるように配線材料(例えば、銅、ニッケルなど)からなる金属部5を半導体基板1の厚み方向に沿って析出させる電解メッキ工程を行うことにより、図1(e)に示す構造を得る。ここで、金属部5は、図1(d)に示すように半導体基板1の上記一表面側に析出して半導体基板1の上記一表面側において貫通孔2の開口面を塞ぐように成長した部分5aと、引き続いて、ボトムアップ成長により半導体基板1の厚み方向に沿って成長した部分5b(図1(e)参照)とで構成されている。要するに、電解メッキ工程では、まず半導体基板1の上記一表面側からメッキが行われ、続いて、半導体基板1の上記他表面側からメッキが行われる。なお、配線材料としては、例えば、メッキ材料として一般的に用いられ且つ低抵抗な銅を用いればよい。
上述の電解メッキ工程の後、半導体基板1の上記一表面側および上記他表面側それぞれの不要部分をCMPによって除去する研磨工程を行うことにより、図1(f)に示す構造を得る。ここにおいて、研磨工程では、半導体基板1の上記一表面側において絶縁層3が露出するまでCMPを行うことにより金属部5および金属層4それぞれの不要部分を除去し、また、半導体基板1の上記他表面側において絶縁層3のうち金属部5により覆われている部位の表面が露出するまでCMPを行うことにより金属部5の不要部分を除去しており、金属部5の残りの部分と金属層4の残りの部分とで貫通配線6を構成している。
なお、研磨工程の後は、例えば、半導体基板1の上記一表面側で貫通配線6に電気的に接続されるパッドを形成したり、半導体基板1の上記他表面側で貫通配線6に電気的に接続されるパッドを形成したりすればよい。
以上説明した半導体基板1への貫通配線6の形成方法によれば、電解メッキ工程においてシード層として利用する金属層4が、絶縁層3のうち半導体基板1の上記一表面に形成された部位だけでなく貫通孔2の内側に形成された部位にも積層されているので、従来のボトムアップ成長により金属部5を析出させる場合に比べて絶縁層3のうち貫通孔2の内側に形成されている部位と貫通配線6との密着性を向上させることができる。しかも、金属層4のうち貫通孔2の内側で絶縁層3に積層される部位の厚みが半導体基板1の上記一表面から上記他表面に近づくにつれて徐々に薄くなるので、電解メッキを行う際に金属層4の膜厚が薄くなっている部位ほど電流が流れにくくなり、半導体基板1の上記一表面側での析出速度が上記他表面側での析出速度よりも速くなって、金属部5は図1(d)のように成長してから図1(e)のように成長することとなり、貫通孔2の内側が金属部5によって完全に埋め込まれないうちに半導体基板1の上記他表面側において貫通孔2の開口面が金属部5によって塞がれるのを防止することができる。したがって、本実施形態では、半導体基板1に貫設した貫通孔2の内側への埋め込み性が良好で且つ貫通孔2の内周面に形成された絶縁層3との密着性が良好な貫通配線6を形成可能になる。
また、上述のように、金属層形成工程において金属層4をCVD法により形成するようにすれば、金属層4をスパッタ法や真空蒸着法などによって形成する場合に比べて、貫通孔2の内側での金属層4の被覆性を向上させることができるので、結果的に、貫通配線6の埋め込み性および密着性を高めることができる。なお、金属層形成工程において形成する金属層4は、絶縁層3のうち貫通孔2の内側に形成されている部位の全面を覆うように形成されている方が望ましいが、貫通孔2の内側の絶縁層3のうち半導体基板1の上記他表面に近い部位を覆っていなくても(つまり、金属層4が半導体基板1の厚み方向の途中までしか形成されておらず、金属層4が絶縁層3のうち貫通孔2の内側に形成されている部位の全面を覆っていなくても)、従来のボトムアップ成長により金属部5を析出させる場合に比べて絶縁層3のうち貫通孔2の内側に形成されている部位と貫通配線6との密着性を向上させることができる。
(実施形態2)
以下、本実施形態における半導体基板への貫通配線の形成方法について図2に基づいて説明するが、基本的には実施形態1と略同じなので、実施形態1と同様の工程については説明を適宜省略する。
まず、半導体基板1における貫通孔形成予定部位を反応性イオンエッチング装置や誘導結合型のドライエッチング装置などを利用してドライエッチングすることで半導体基板1の厚み方向に貫通する貫通孔2を形成する貫通孔形成工程を行うことにより、図2(a)に示す構造を得る。ここで、実施形態1での貫通孔形成工程では、円形状の貫通孔2の内径を半導体基板1の厚み方向の位置によらず一定の値に設定してあったが、本実施形態での貫通孔形成工程では、円形状の貫通孔2の内径を半導体基板1の一表面(図2(a)における下面)から他表面(図2(a)における上面)に近づくにつれて徐々に大きくなる形状に形成する。つまり、本実施形態では、貫通孔2を、半導体基板1の上記一表面から上記他表面に近づくにつれて開口面積が徐々に大きくなる形状に形成する。なお、このような形状の貫通孔2は、エッチング条件やエッチングマスク層のパターンなどを適宜設定することにより容易に形成することができる。
貫通孔形成工程の後、熱酸化法やCVD法などによって半導体基板1の上記一表面および上記他表面および貫通孔2の内周面にシリコン酸化膜からなる絶縁層3を形成する絶縁層形成工程を行うことにより、図2(b)に示す構造を得る。
続いて、半導体基板1の上記一表面側にCVD法、スパッタ法、真空蒸着法などによって金属材料(例えば、銅、ニッケルなど)からなる金属層4を形成する金属層形成工程を行うことにより、図2(c)に示す構造を得る。ここにおいて、金属層形成工程では、半導体基板1の上記一表面側と貫通孔2の内側とで金属層4が絶縁層3に積層され、且つ、金属層4のうち貫通孔2の内側で絶縁層3に積層される部位の厚みが半導体基板1の上記一表面から上記他表面に近づくにつれて徐々に薄くなるようにする。このような金属層4を形成するには、CVD法、スパッタ法、真空蒸着法などの成膜方法があるが、CVD法を採用すれば、金属層4をスパッタ法や真空蒸着法などによって形成する場合に比べて、貫通孔2の内側での金属層4の被覆性を向上させることができる。
上述の金属層4を形成した後、金属層4をシード層として電解メッキ法によって、貫通孔2の内側が埋め込まれるように配線材料(例えば、銅、ニッケルなど)からなる金属部5を半導体基板1の厚み方向に沿って析出させる電解メッキ工程を行うことにより、図2(e)に示す構造を得る。ここで、金属部5は、図2(d)に示すように半導体基板1の上記一表面側に析出して半導体基板1の上記一表面側において貫通孔2の開口面を塞ぐように成長した部分5aと、引き続いて、ボトムアップ成長により半導体基板1の厚み方向に沿って成長した部分5b(図2(e)参照)とで構成されている。要するに、電解メッキ工程では、まず半導体基板1の上記一表面側からメッキが行われ、続いて、半導体基板1の上記他表面側からメッキが行われるが、上記他表面側では貫通孔2の開口面積が上記一表面側に比べて大きくなっているので、実施形態1での電解メッキ工程に比べて、メッキ液が貫通孔2の内側の空間に入り易くなり、メッキが容易になる。また、貫通孔2の内側が金属部5によって完全に埋め込まれないうちに半導体基板1の上記他表面側において貫通孔2の開口面が金属部5によって塞がれるのをより確実に防止することができる。
上述の電解メッキ工程の後は、実施形態1と同様に研磨工程を行うことにより、貫通配線を完成すればよい。また、研磨工程の後は、例えば、半導体基板1の上記一表面側で貫通配線に電気的に接続されるパッドを形成したり、半導体基板の上記他表面側で貫通配線に電気的に接続されるパッドを形成したりすればよい。
しかして、本実施形態の半導体基板1への貫通配線の形成方法によれば、実施形態1と同様に、半導体基板1に貫設した貫通孔2の内側への埋め込み性が良好で且つ貫通孔2の内周面に形成された絶縁層3との密着性が良好な貫通配線を形成可能になる。なお、金属層形成工程において形成する金属層4は、絶縁層3のうち貫通孔2の内側に形成されている部位の全面を覆うように形成されている方が望ましいが、貫通孔2の内側の絶縁層3のうち半導体基板1の上記他表面に近い部位を覆っていなくても、従来のボトムアップ成長により金属部5を析出させる場合に比べて絶縁層3のうち貫通孔2の内側に形成されている部位と貫通配線との密着性を向上させることができる。
なお、上記各実施形態では、半導体基板1としてシリコン基板を採用しているが、半導体基板1はシリコン基板に限らず、例えば、ガリウム砒素基板、インジウム燐基板などを採用してもよい。
実施形態1における半導体基板への貫通配線の形成方法を説明するための主要工程断面図である。 実施形態2における半導体基板への貫通配線の形成方法を説明するための主要工程断面図である。 従来例における半導体基板への貫通配線の形成方法を説明するための主要工程断面図である。 同上における半導体基板への貫通配線の形成方法を説明するための主要工程断面図である。 他の従来例における半導体基板への貫通配線の形成方法を説明するための主要工程断面図である。 別の従来例における半導体基板への貫通配線の形成方法を説明するための主要工程断面図である。
符号の説明
1 半導体基板
2 貫通孔
3 絶縁層
4 金属層
5 金属部
6 貫通配線

Claims (3)

  1. 半導体基板への貫通配線の形成方法であって、半導体基板に厚み方向に貫通する貫通孔を形成する貫通孔形成工程と、半導体基板の一表面および他表面および貫通孔の内周面に絶縁層を形成する絶縁層形成工程と、半導体基板の前記一表面側に金属層を形成する金属層形成工程と、金属層をシード層として電解メッキ法により貫通孔の内側を埋め込む金属部を析出させる電解メッキ工程とを備え、金属層形成工程では、半導体基板の前記一表面側と貫通孔の内側とで金属層が絶縁層に積層され、且つ、金属層のうち貫通孔の内側で絶縁層に積層される部位の厚みが半導体基板の前記一表面から前記他表面に近づくにつれて徐々に薄くなるようにすることを特徴とする半導体基板への貫通配線の形成方法。
  2. 前記金属層形成工程では、前記金属層をCVD法により形成することを特徴とする請求項1記載の半導体基板への貫通配線の形成方法。
  3. 前記貫通孔形成工程では、前記貫通孔を、前記半導体基板の前記一表面から前記他表面に近づくにつれて開口面積が徐々に大きくなる形状に形成することを特徴とする請求項1または請求項2記載の半導体基板への貫通配線の形成方法。
JP2005181073A 2005-06-21 2005-06-21 半導体基板への貫通配線の形成方法 Expired - Fee Related JP4552770B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005181073A JP4552770B2 (ja) 2005-06-21 2005-06-21 半導体基板への貫通配線の形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005181073A JP4552770B2 (ja) 2005-06-21 2005-06-21 半導体基板への貫通配線の形成方法

Publications (2)

Publication Number Publication Date
JP2007005402A true JP2007005402A (ja) 2007-01-11
JP4552770B2 JP4552770B2 (ja) 2010-09-29

Family

ID=37690753

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005181073A Expired - Fee Related JP4552770B2 (ja) 2005-06-21 2005-06-21 半導体基板への貫通配線の形成方法

Country Status (1)

Country Link
JP (1) JP4552770B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013021253A (ja) * 2011-07-14 2013-01-31 Seiko Epson Corp 半導体装置の製造方法
WO2013018258A1 (ja) * 2011-07-29 2013-02-07 新明和工業株式会社 成膜装置および成膜方法
JP2013077807A (ja) * 2011-09-13 2013-04-25 Hoya Corp 基板製造方法および配線基板の製造方法
JP2015211077A (ja) * 2014-04-24 2015-11-24 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP2016072449A (ja) * 2014-09-30 2016-05-09 大日本印刷株式会社 導電材充填貫通電極基板及びその製造方法
WO2018092480A1 (ja) * 2016-11-17 2018-05-24 大日本印刷株式会社 貫通電極基板、貫通電極基板を用いた半導体装置、および貫通電極基板の製造方法
US10083893B2 (en) 2014-01-30 2018-09-25 Toshiba Memory Corporation Semiconductor device and semiconductor device manufacturing method

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101992352B1 (ko) 2012-09-25 2019-06-24 삼성전자주식회사 반도체 장치

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346353A (ja) * 1989-07-14 1991-02-27 Nec Corp 配線形成方法
JPH0358421A (ja) * 1989-07-26 1991-03-13 Nec Corp 半導体装置の製造方法
JP2000277689A (ja) * 1999-03-29 2000-10-06 Sony Corp 半導体装置及びその製造方法
JP2002517904A (ja) * 1998-06-04 2002-06-18 ゲーエフデー−ゲゼルシャフト フュア ディアマントプロドゥクテ エムベーハー 背面に接触子のある素子およびその素子の製造方法
JP2003168859A (ja) * 2001-09-20 2003-06-13 Fujikura Ltd 金属充填方法及び充填金属部付き部材
JP2003318178A (ja) * 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004022990A (ja) * 2002-06-19 2004-01-22 Shinko Electric Ind Co Ltd シリコン基板のスルーホールプラギング方法
JP2004527903A (ja) * 2001-02-08 2004-09-09 マイクロン テクノロジー インコーポレイテッド フリップチップ用高性能シリコンコンタクト
JP2006351968A (ja) * 2005-06-17 2006-12-28 Shinko Electric Ind Co Ltd 貫通電極を有する半導体装置の製造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0346353A (ja) * 1989-07-14 1991-02-27 Nec Corp 配線形成方法
JPH0358421A (ja) * 1989-07-26 1991-03-13 Nec Corp 半導体装置の製造方法
JP2002517904A (ja) * 1998-06-04 2002-06-18 ゲーエフデー−ゲゼルシャフト フュア ディアマントプロドゥクテ エムベーハー 背面に接触子のある素子およびその素子の製造方法
JP2000277689A (ja) * 1999-03-29 2000-10-06 Sony Corp 半導体装置及びその製造方法
JP2004527903A (ja) * 2001-02-08 2004-09-09 マイクロン テクノロジー インコーポレイテッド フリップチップ用高性能シリコンコンタクト
JP2003168859A (ja) * 2001-09-20 2003-06-13 Fujikura Ltd 金属充填方法及び充填金属部付き部材
JP2003318178A (ja) * 2002-04-24 2003-11-07 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
JP2004022990A (ja) * 2002-06-19 2004-01-22 Shinko Electric Ind Co Ltd シリコン基板のスルーホールプラギング方法
JP2006351968A (ja) * 2005-06-17 2006-12-28 Shinko Electric Ind Co Ltd 貫通電極を有する半導体装置の製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013021253A (ja) * 2011-07-14 2013-01-31 Seiko Epson Corp 半導体装置の製造方法
WO2013018258A1 (ja) * 2011-07-29 2013-02-07 新明和工業株式会社 成膜装置および成膜方法
JP2013030679A (ja) * 2011-07-29 2013-02-07 Shin Meiwa Ind Co Ltd 成膜装置および成膜方法
JP2013077807A (ja) * 2011-09-13 2013-04-25 Hoya Corp 基板製造方法および配線基板の製造方法
US10083893B2 (en) 2014-01-30 2018-09-25 Toshiba Memory Corporation Semiconductor device and semiconductor device manufacturing method
JP2015211077A (ja) * 2014-04-24 2015-11-24 新光電気工業株式会社 配線基板及び配線基板の製造方法
JP2016072449A (ja) * 2014-09-30 2016-05-09 大日本印刷株式会社 導電材充填貫通電極基板及びその製造方法
WO2018092480A1 (ja) * 2016-11-17 2018-05-24 大日本印刷株式会社 貫通電極基板、貫通電極基板を用いた半導体装置、および貫通電極基板の製造方法

Also Published As

Publication number Publication date
JP4552770B2 (ja) 2010-09-29

Similar Documents

Publication Publication Date Title
JP4581864B2 (ja) 半導体基板への貫通配線の形成方法
JP4552770B2 (ja) 半導体基板への貫通配線の形成方法
JP2007005404A (ja) 半導体基板への貫通配線の形成方法
US8455357B2 (en) Method of plating through wafer vias in a wafer for 3D packaging
TWI483312B (zh) 使用電鍍之導電通孔之形成
EP2463896B1 (en) Method for forming through-substrate vias surrounded by isolation trenches with an airgap and corresponding device
TWI293793B (en) Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
JP5498751B2 (ja) 半導体装置の製造方法
JP2008053568A (ja) 半導体装置および半導体装置の製造方法
EP2826066B1 (en) Semiconductor devices with close-packed via structures having in-plane routing and method of making same
JP2008198933A (ja) 半導体装置およびその製造方法
US9330975B2 (en) Integrated circuit substrates comprising through-substrate vias and methods of forming through-substrate vias
CN101877328B (zh) 用于制造导电连接的方法
US9418933B2 (en) Through-substrate via formation with improved topography control
JP2006222138A (ja) 貫通電極の形成方法
CN110021553B (zh) 一种通孔结构及其方法
KR100572825B1 (ko) 반도체 소자의 금속배선 형성방법
KR100749367B1 (ko) 반도체 소자의 금속배선 및 그의 제조방법
JP2009302570A (ja) 半導体装置の製造方法
JP2012169669A (ja) 半導体装置
JP5228094B2 (ja) 半導体装置および半導体装置の製造方法
JP2003218201A (ja) 半導体装置およびその製造方法
CN117457580A (zh) 半导体制造方法及半导体结构
KR101165217B1 (ko) 반도체 소자의 금속 배선 형성 방법
JPH0590262A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080319

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091225

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100105

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100308

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100330

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100531

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100622

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100705

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130723

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130723

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees