JPH10223833A - マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップおよびその形成方法 - Google Patents
マルチチップ半導体装置、ならびにマルチチップ半導体装置用チップおよびその形成方法Info
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- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
- H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
- H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】装置の平面面積が小さく、構造が単純で、かつ
厚さが薄いマルチチップ半導体装置を実現すること。 【解決手段】素子が集積形成されたシリコン基板２を有
するチップ１1 ，１2 ，１3 が積層されたマルチチップ
半導体装置において、各チップ１1 ，１2 ，１3は、そ
れぞれ、シリコン基板２を貫通する貫通孔内に金属プラ
グ４が形成された構造を有し、かつこの金属プラグ４を
介してチップ間の電気的接続がとられている。
厚さが薄いマルチチップ半導体装置を実現すること。 【解決手段】素子が集積形成されたシリコン基板２を有
するチップ１1 ，１2 ，１3 が積層されたマルチチップ
半導体装置において、各チップ１1 ，１2 ，１3は、そ
れぞれ、シリコン基板２を貫通する貫通孔内に金属プラ
グ４が形成された構造を有し、かつこの金属プラグ４を
介してチップ間の電気的接続がとられている。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のチップを用
いた半導体装置であるマルチチップ半導体装置、ならび
にマルチチップ半導体層用チップおよびその形成方法に
関する。
いた半導体装置であるマルチチップ半導体装置、ならび
にマルチチップ半導体層用チップおよびその形成方法に
関する。
【０００２】
【従来の技術】近年、コンピュ−タ−や通信機器の重要
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、半導体基板上に集積化して形
成した大規模集積回路（チップ）が多用されている。こ
のため、機器全体の性能は、チップ単体の性能と大きく
結び付いている。
部分には、多数のトランジスタや抵抗等を電気回路を達
成するようにむすびつけ、半導体基板上に集積化して形
成した大規模集積回路（チップ）が多用されている。こ
のため、機器全体の性能は、チップ単体の性能と大きく
結び付いている。
【０００３】一方、複数のチップを用いて、機器全体の
性能を図ったいわゆるマルチチップ半導体装置も提案さ
れている。図２５〜図２７に、従来のマルチチップ半導
体装置の断面図を示す。
性能を図ったいわゆるマルチチップ半導体装置も提案さ
れている。図２５〜図２７に、従来のマルチチップ半導
体装置の断面図を示す。
【０００４】図２５は、例えば、積層の配線基板８１上
に複数のチップ８２を平面配置するタイプのマルチチッ
プ半導体装置を示している。なお、図中、８３は半田バ
ンプを示している。また、図２６は、表面を向かい合わ
せ（Ｆａｃｅ ｔｏ Ｆａｃｅ）にしてチップ同士を接
続するタイプのマルチチップ半導体装置を示している。
また、図２７は、複数のチップ８２を積層板８４を用い
て積層配置するタイプのマルチチップ半導体装置を示し
ている。
に複数のチップ８２を平面配置するタイプのマルチチッ
プ半導体装置を示している。なお、図中、８３は半田バ
ンプを示している。また、図２６は、表面を向かい合わ
せ（Ｆａｃｅ ｔｏ Ｆａｃｅ）にしてチップ同士を接
続するタイプのマルチチップ半導体装置を示している。
また、図２７は、複数のチップ８２を積層板８４を用い
て積層配置するタイプのマルチチップ半導体装置を示し
ている。
【０００５】
【発明が解決しようとする課題】しかしながら、これら
の従来のマルチチップ半導体装置には、以下のような問
題がある。
の従来のマルチチップ半導体装置には、以下のような問
題がある。
【０００６】すなわち、図２５の従来のマルチチップ半
導体装置は、複数のチップ８２を平面配置するため、装
置の平面面積が大きいという問題がある。
導体装置は、複数のチップ８２を平面配置するため、装
置の平面面積が大きいという問題がある。
【０００７】また、図２６の従来のマルチチップ半導体
装置は、複数のチップ８２を積層するため、装置の平面
面積が大きくなるという問題はないが、積層枚数が２枚
に限定されるという問題がある。また、それぞれのチッ
プを電気的にテストすることが困難である。
装置は、複数のチップ８２を積層するため、装置の平面
面積が大きくなるという問題はないが、積層枚数が２枚
に限定されるという問題がある。また、それぞれのチッ
プを電気的にテストすることが困難である。
【０００８】また、図２７の従来のマルチチップ半導体
装置は、複数のチップ８２を積層できるので、装置の平
面面積が大きくなる問題や、積層枚数が２枚に限定され
るという問題はないが、チップ間に積層板８４を設ける
必要があるため、構造が複雑になったり、コストや厚さ
が増大したりする。
装置は、複数のチップ８２を積層できるので、装置の平
面面積が大きくなる問題や、積層枚数が２枚に限定され
るという問題はないが、チップ間に積層板８４を設ける
必要があるため、構造が複雑になったり、コストや厚さ
が増大したりする。
【０００９】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、装置の平面面積が小さ
く、構造が単純で、かつ厚さが薄いマルチチップ半導体
装置を提供することにある。また、本発明の他の目的
は、このようなマルチチップ半導体装置の実現を可能と
するマルチチップ半導体装置用チップおよびその形成方
法を提供することにある。
ので、その目的とするところは、装置の平面面積が小さ
く、構造が単純で、かつ厚さが薄いマルチチップ半導体
装置を提供することにある。また、本発明の他の目的
は、このようなマルチチップ半導体装置の実現を可能と
するマルチチップ半導体装置用チップおよびその形成方
法を提供することにある。
【００１０】
［構成］上記目的を達成するために、本発明に係るマル
チチップ半導体装置（請求項１）は、表面に素子が集積
形成された半導体基板と、この半導体基板表面上に形成
された層間絶縁膜とを有するチップを複数積層してなる
マルチチップ半導体装置において、少なくとも１つのチ
ップが、その半導体基板および層間絶縁膜を貫通する貫
通孔内に金属からなる接続プラグが形成された構造を有
し、かつこの接続プラグを有する少なくとも１つのチッ
プが、前記接続プラグを介して他のチップと電気的に接
続されていることを特徴とする。
チチップ半導体装置（請求項１）は、表面に素子が集積
形成された半導体基板と、この半導体基板表面上に形成
された層間絶縁膜とを有するチップを複数積層してなる
マルチチップ半導体装置において、少なくとも１つのチ
ップが、その半導体基板および層間絶縁膜を貫通する貫
通孔内に金属からなる接続プラグが形成された構造を有
し、かつこの接続プラグを有する少なくとも１つのチッ
プが、前記接続プラグを介して他のチップと電気的に接
続されていることを特徴とする。
【００１１】上記層間絶縁膜は、素子を覆う第１層目の
層間絶縁膜である。
層間絶縁膜である。
【００１２】また、本発明に係る他のマルチチップ半導
体装置（請求項２）は、上記マルチチップ装置（請求項
１）において、前記接続プラグを有するチップが、該チ
ップの直上および直下のチップの少なくとも一方のチッ
プに対して、接続部材、または接続部材および実装部材
を介して、電気的に接続されていることを特徴とする。
体装置（請求項２）は、上記マルチチップ装置（請求項
１）において、前記接続プラグを有するチップが、該チ
ップの直上および直下のチップの少なくとも一方のチッ
プに対して、接続部材、または接続部材および実装部材
を介して、電気的に接続されていることを特徴とする。
【００１３】接続部材は例えば金属バンプであり、また
実装部材は例えば配線基板またはＴＡＢテープである。
実装部材は例えば配線基板またはＴＡＢテープである。
【００１４】また、本発明に係る他のマルチチップ半導
体装置（請求項３）は、表面に素子が集積形成された半
導体基板と、この半導体基板表面上に形成された層間絶
縁膜と、この層間絶縁膜および前記半導体基板を貫通す
る貫通孔内に形成され、他のチップと電気的に接続する
ための金属からなる接続プラグとを備えていることを特
徴とする。
体装置（請求項３）は、表面に素子が集積形成された半
導体基板と、この半導体基板表面上に形成された層間絶
縁膜と、この層間絶縁膜および前記半導体基板を貫通す
る貫通孔内に形成され、他のチップと電気的に接続する
ための金属からなる接続プラグとを備えていることを特
徴とする。
【００１５】また、本発明に係る他のマルチチップ半導
体装置（請求項４）は、上記マルチチップ半導体装置用
チップ（請求項３）において、前記接続プラグが、前記
貫通孔内に設けられた金属プラグと、この金属プラグと
前記貫通孔の側壁との間に設けられた絶縁膜とから構成
されていることを特徴とする。
体装置（請求項４）は、上記マルチチップ半導体装置用
チップ（請求項３）において、前記接続プラグが、前記
貫通孔内に設けられた金属プラグと、この金属プラグと
前記貫通孔の側壁との間に設けられた絶縁膜とから構成
されていることを特徴とする。
【００１６】また、本発明に係る他のマルチチップ半導
体装置用チップ（請求項５）は、上記マルチチップ半導
体装置用チップ（請求項３）において、前記接続プラグ
が、前記貫通孔内に設けられ、中空部を有する金属プラ
グと、この金属プラグと前記貫通孔の側壁との間に設け
られた絶縁膜と、前記中空部内に設けられ、前記半導体
基板との熱膨脹係数の差が、前記金属プラグよりも小さ
い低ストレス膜とから構成されていることを特徴とす
る。
体装置用チップ（請求項５）は、上記マルチチップ半導
体装置用チップ（請求項３）において、前記接続プラグ
が、前記貫通孔内に設けられ、中空部を有する金属プラ
グと、この金属プラグと前記貫通孔の側壁との間に設け
られた絶縁膜と、前記中空部内に設けられ、前記半導体
基板との熱膨脹係数の差が、前記金属プラグよりも小さ
い低ストレス膜とから構成されていることを特徴とす
る。
【００１７】本発明に係るマルチチップ半導体装置用チ
ップ（請求項６）は、上記マルチチップ半導体装置用チ
ップ（請求項３）において、前記接続プラグが、前記貫
通孔の前記半導体基板の表面側の途中の深さまで設けれ
た金属プラグと、この金属プラグと前記貫通孔の側壁と
の間に設けられた絶縁膜と、前記金属プラグ上に設けら
れ、前記貫通孔を充填するキャップ膜とから構成されて
いることを特徴とする。
ップ（請求項６）は、上記マルチチップ半導体装置用チ
ップ（請求項３）において、前記接続プラグが、前記貫
通孔の前記半導体基板の表面側の途中の深さまで設けれ
た金属プラグと、この金属プラグと前記貫通孔の側壁と
の間に設けられた絶縁膜と、前記金属プラグ上に設けら
れ、前記貫通孔を充填するキャップ膜とから構成されて
いることを特徴とする。
【００１８】また、本発明に係る他のマルチチップ半導
体装置用チップ（請求項７）は、上記マルチチップ半導
体装置用チップ（請求項３）において、前記接続プラグ
が、前記貫通孔の前記半導体基板の裏面側の途中の深さ
まで設けれた金属プラグと、この金属プラグと前記貫通
孔の側壁との間に設けられた絶縁膜とから構成され、前
記貫通孔の未充填部分に、他のチップと電気的に接続す
るための接続部材が設けられることを特徴とする。
体装置用チップ（請求項７）は、上記マルチチップ半導
体装置用チップ（請求項３）において、前記接続プラグ
が、前記貫通孔の前記半導体基板の裏面側の途中の深さ
まで設けれた金属プラグと、この金属プラグと前記貫通
孔の側壁との間に設けられた絶縁膜とから構成され、前
記貫通孔の未充填部分に、他のチップと電気的に接続す
るための接続部材が設けられることを特徴とする。
【００１９】ここで、前記接続部材が設けられた側の前
記半導体基板の裏面は、前記接続部材の部分を除いて絶
縁膜で覆われていることが好ましい。
記半導体基板の裏面は、前記接続部材の部分を除いて絶
縁膜で覆われていることが好ましい。
【００２０】また、本発明に係るマルチチップ半導体装
置用チップの形成方法（請求項８）は、半導体基板表面
に素子を集積形成する工程と、前記半導体基板表面上に
層間絶縁膜を形成する工程と、この層間絶縁膜および前
記半導体基板をエッチングし、前記層間絶縁膜を貫通
し、かつ前記半導体基板を貫通しない孔を形成する工程
と、この孔の側壁および底部に、該孔を充填しない厚さ
の絶縁膜を形成する工程と、前記絶縁膜で被覆された前
記孔内に金属プラグとしての金属を充填する工程と、前
記半導体基板裏面から、前記半導体基板および前記絶縁
膜を後退させて、前記孔の底部の前記金属プラグを露出
させる工程とを有することを特徴とする。また、本発明
に係る他のマルチチップ半導体装置用チップの形成方法
（請求項９）は、半導体基板表面に素子を集積形成する
工程と、前記半導体基板表面上に層間絶縁膜を形成する
工程と、この層間絶縁膜および前記半導体基板をエッチ
ングし、前記層間絶縁膜を貫通し、かつ前記半導体基板
を貫通しない孔を形成する工程と、この孔の側壁および
底部に、該孔を充填しない厚さの第１の絶縁膜を形成す
る工程と、前記孔内を前記第１の絶縁膜よりもエッチン
グ速度の速い第２の絶縁膜で充填する工程と、前記層間
絶縁膜に接続孔を形成し、この接続孔を介して前記素子
と接続する配線層を形成する工程と、前記半導体基板裏
面から、前記半導体基板および前記第１の絶縁膜を後退
させて、前記孔の底部の前記第２の絶縁膜を露出させる
工程と、前記孔内の前記第２の絶縁膜を選択的にエッチ
ング除去した後、前記第１の絶縁膜で被覆された前記孔
内に金属プラグとしての金属を充填する工程とを有する
ことを特徴とする。
置用チップの形成方法（請求項８）は、半導体基板表面
に素子を集積形成する工程と、前記半導体基板表面上に
層間絶縁膜を形成する工程と、この層間絶縁膜および前
記半導体基板をエッチングし、前記層間絶縁膜を貫通
し、かつ前記半導体基板を貫通しない孔を形成する工程
と、この孔の側壁および底部に、該孔を充填しない厚さ
の絶縁膜を形成する工程と、前記絶縁膜で被覆された前
記孔内に金属プラグとしての金属を充填する工程と、前
記半導体基板裏面から、前記半導体基板および前記絶縁
膜を後退させて、前記孔の底部の前記金属プラグを露出
させる工程とを有することを特徴とする。また、本発明
に係る他のマルチチップ半導体装置用チップの形成方法
（請求項９）は、半導体基板表面に素子を集積形成する
工程と、前記半導体基板表面上に層間絶縁膜を形成する
工程と、この層間絶縁膜および前記半導体基板をエッチ
ングし、前記層間絶縁膜を貫通し、かつ前記半導体基板
を貫通しない孔を形成する工程と、この孔の側壁および
底部に、該孔を充填しない厚さの第１の絶縁膜を形成す
る工程と、前記孔内を前記第１の絶縁膜よりもエッチン
グ速度の速い第２の絶縁膜で充填する工程と、前記層間
絶縁膜に接続孔を形成し、この接続孔を介して前記素子
と接続する配線層を形成する工程と、前記半導体基板裏
面から、前記半導体基板および前記第１の絶縁膜を後退
させて、前記孔の底部の前記第２の絶縁膜を露出させる
工程と、前記孔内の前記第２の絶縁膜を選択的にエッチ
ング除去した後、前記第１の絶縁膜で被覆された前記孔
内に金属プラグとしての金属を充填する工程とを有する
ことを特徴とする。
【００２１】また、本発明に係る他のマルチチップ半導
体装置用チップの形成方法（請求項１０）は、半導体基
板表面に素子を集積形成する工程と、前記半導体基板表
面上に層間絶縁膜を形成する工程と、この層間絶縁膜お
よび前記半導体基板をエッチングし、前記層間絶縁膜を
貫通し、かつ前記半導体基板を貫通しない孔を形成する
工程と、この孔の側壁および底部に、該孔を充填しない
厚さの第１の絶縁膜を形成する工程と、前記第１の絶縁
膜で被覆された前記孔内に金属プラグとしての金属を充
填する工程と、前記孔内の底部の前記第１の絶縁膜が露
出するまで、前記半導体基板裏面から、前記半導体基板
を後退させる工程と、前記孔の底部の前記第１の絶縁膜
より上の、前記孔の側壁の前記第１の絶縁膜が露出する
まで、前記孔の底部側の前記半導体基板を選択的にエッ
チングする工程と、前記孔の底部側の前記半導体基板裏
面全面に第２の絶縁膜を形成する工程と、前記孔の底部
の前記金属プラグが露出するまで、前記第１および第２
の絶縁膜を後退させて、前記孔の底部側の前記半導体基
板裏面に、前記第２の絶縁膜を選択的に残置させる工程
とを有することを特徴とする。
体装置用チップの形成方法（請求項１０）は、半導体基
板表面に素子を集積形成する工程と、前記半導体基板表
面上に層間絶縁膜を形成する工程と、この層間絶縁膜お
よび前記半導体基板をエッチングし、前記層間絶縁膜を
貫通し、かつ前記半導体基板を貫通しない孔を形成する
工程と、この孔の側壁および底部に、該孔を充填しない
厚さの第１の絶縁膜を形成する工程と、前記第１の絶縁
膜で被覆された前記孔内に金属プラグとしての金属を充
填する工程と、前記孔内の底部の前記第１の絶縁膜が露
出するまで、前記半導体基板裏面から、前記半導体基板
を後退させる工程と、前記孔の底部の前記第１の絶縁膜
より上の、前記孔の側壁の前記第１の絶縁膜が露出する
まで、前記孔の底部側の前記半導体基板を選択的にエッ
チングする工程と、前記孔の底部側の前記半導体基板裏
面全面に第２の絶縁膜を形成する工程と、前記孔の底部
の前記金属プラグが露出するまで、前記第１および第２
の絶縁膜を後退させて、前記孔の底部側の前記半導体基
板裏面に、前記第２の絶縁膜を選択的に残置させる工程
とを有することを特徴とする。
【００２２】また、本発明に係る他のマルチチップ半導
体装置用チップの形成方法（請求項１１）は、上記マル
チチップ半導体装置用チップの形成方法（請求項８〜１
０）において、前記孔の形成を、前記半導体基板上に形
成する配線のうち、最も融点の低い配線を形成する前に
行なうことを特徴とする。
体装置用チップの形成方法（請求項１１）は、上記マル
チチップ半導体装置用チップの形成方法（請求項８〜１
０）において、前記孔の形成を、前記半導体基板上に形
成する配線のうち、最も融点の低い配線を形成する前に
行なうことを特徴とする。
【００２３】また、本発明に係る他のマルチチップ半導
体装置用チップの形成方法（請求項１２）は、上記マル
チチップ半導体装置用チップの形成方法（請求項９〜１
０）において、前記半導体基板の後退を、該半導体基板
をウェハから切り出した後に行なうことを特徴とする。
体装置用チップの形成方法（請求項１２）は、上記マル
チチップ半導体装置用チップの形成方法（請求項９〜１
０）において、前記半導体基板の後退を、該半導体基板
をウェハから切り出した後に行なうことを特徴とする。
【００２４】［作用］本発明（請求項１，２）によれ
ば、複数のチップを積層しているので、複数のチップを
平面位置する従来のマルチチップ半導体装置とは異な
り、装置の平面面積が増大するという問題はない。
ば、複数のチップを積層しているので、複数のチップを
平面位置する従来のマルチチップ半導体装置とは異な
り、装置の平面面積が増大するという問題はない。
【００２５】また、本発明によれば、半導体基板および
層間絶縁膜を貫通する貫通孔内に形成された金属からな
る接続プラグにより、チップ同士を接続しているので、
Ｆａｃｅ ｔｏ Ｆａｃｅによりチップ同士を接続する
従来のマルチチップ半導体装置とは異なり、チップの積
層枚数が２枚に限定されるという問題はない。
層間絶縁膜を貫通する貫通孔内に形成された金属からな
る接続プラグにより、チップ同士を接続しているので、
Ｆａｃｅ ｔｏ Ｆａｃｅによりチップ同士を接続する
従来のマルチチップ半導体装置とは異なり、チップの積
層枚数が２枚に限定されるという問題はない。
【００２６】さらに、チップ同士の接続に積層板を用い
ていないので、積層板によりチップ同士を接続する従来
のマルチチップ半導体装置とは異なり、構造が複雑にな
ったり、厚みが増大するという問題はない。
ていないので、積層板によりチップ同士を接続する従来
のマルチチップ半導体装置とは異なり、構造が複雑にな
ったり、厚みが増大するという問題はない。
【００２７】したがって、本発明によれば、装置の平面
面積が小さく、構造が単純で、かつ厚さが薄いマルチチ
ップ半導体装置を実現できるようになる。
面積が小さく、構造が単純で、かつ厚さが薄いマルチチ
ップ半導体装置を実現できるようになる。
【００２８】また、本発明（請求項３〜７）のマルチチ
ップ半導体装置用チップは、半導体基板および層間絶縁
膜を貫通する貫通孔内に形成され、他のチップと電気的
に接続するための金属からなる接続プラグを有してい
る。
ップ半導体装置用チップは、半導体基板および層間絶縁
膜を貫通する貫通孔内に形成され、他のチップと電気的
に接続するための金属からなる接続プラグを有してい
る。
【００２９】したがって、このようなマルチチップ半導
体装置用チップを用いたマルチチップ半導体装置は、本
発明（請求項１，２）と同じ作用により、装置の平面面
積が小さく、構造が単純で、かつ厚さが薄いものとな
る。
体装置用チップを用いたマルチチップ半導体装置は、本
発明（請求項１，２）と同じ作用により、装置の平面面
積が小さく、構造が単純で、かつ厚さが薄いものとな
る。
【００３０】また、上記本発明（請求項１〜７）におい
て、接続プラグは、チップの放熱を促進するという効果
がある。また、チップ裏面から接続プラグに検査プロー
ブをあてることにより装置またはチップの検査を行なう
ことができる。
て、接続プラグは、チップの放熱を促進するという効果
がある。また、チップ裏面から接続プラグに検査プロー
ブをあてることにより装置またはチップの検査を行なう
ことができる。
【００３１】また、本発明（請求項８）では、半導体基
板および層間絶縁膜を貫通する貫通孔を直接開孔するこ
とはしない。何故なら、半導体基板は一般に厚く、貫通
孔を直接開孔することは困難であるからである。
板および層間絶縁膜を貫通する貫通孔を直接開孔するこ
とはしない。何故なら、半導体基板は一般に厚く、貫通
孔を直接開孔することは困難であるからである。
【００３２】すなわち、本発明では、まず、層間絶縁膜
は貫通するが半導体基板は貫通しない孔を形成し、次に
この孔内に絶縁膜を介して接続プラグとしての金属膜を
形成する。
は貫通するが半導体基板は貫通しない孔を形成し、次に
この孔内に絶縁膜を介して接続プラグとしての金属膜を
形成する。
【００３３】このような工程の後、本発明では、孔が形
成された表面と反対側の表面から、半導体基板および絶
縁膜を後退させて、孔の底部側の金属膜を露出させるこ
とにより、貫通孔を形成する。したがって、本発明によ
れば、もとの半導体基板の厚くても、貫通孔を容易に形
成できるようになる。
成された表面と反対側の表面から、半導体基板および絶
縁膜を後退させて、孔の底部側の金属膜を露出させるこ
とにより、貫通孔を形成する。したがって、本発明によ
れば、もとの半導体基板の厚くても、貫通孔を容易に形
成できるようになる。
【００３４】また、本発明（請求項９）では、孔内を第
１の絶縁膜よりもエッチング速度の速い第２の絶縁膜で
充填した状態で、層間絶縁膜に接続孔を形成し、この接
続孔を介して素子と接続する配線層を形成し、その後第
２の絶縁膜を選択的にエッチング除去して孔内に金属膜
を形成する。このため、金属膜は、配線層を形成する際
の高温の工程の影響を受けずに済む。
１の絶縁膜よりもエッチング速度の速い第２の絶縁膜で
充填した状態で、層間絶縁膜に接続孔を形成し、この接
続孔を介して素子と接続する配線層を形成し、その後第
２の絶縁膜を選択的にエッチング除去して孔内に金属膜
を形成する。このため、金属膜は、配線層を形成する際
の高温の工程の影響を受けずに済む。
【００３５】これにより、金属膜の構成元素が半導体基
板に拡散することによるチップの特性劣化を防止するこ
とができる。また、金属膜の構成元素の拡散を防止する
ためにバリア膜などの拡散防止構造を形成する場合とは
異なり、プロセスが複雑化になることも無い。
板に拡散することによるチップの特性劣化を防止するこ
とができる。また、金属膜の構成元素の拡散を防止する
ためにバリア膜などの拡散防止構造を形成する場合とは
異なり、プロセスが複雑化になることも無い。
【００３６】また、本発明（請求項１０）によれば、貫
通孔を容易に形成できるとともに、孔の底部側の半導体
基板の露出面を第２の絶縁膜により容易に被覆できるよ
うになる。
通孔を容易に形成できるとともに、孔の底部側の半導体
基板の露出面を第２の絶縁膜により容易に被覆できるよ
うになる。
【００３７】また、半導体基板の後退は、本発明（請求
項１２）のように、半導体基板をウェハから切り出した
後に行なうことが好ましい。何故なら、ウェハは一般に
大きく、機械的強度が弱いので、研磨やエッチングによ
り均一に後退を行なうのが困難であるからである。
項１２）のように、半導体基板をウェハから切り出した
後に行なうことが好ましい。何故なら、ウェハは一般に
大きく、機械的強度が弱いので、研磨やエッチングによ
り均一に後退を行なうのが困難であるからである。
【００３８】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施の形態（以下、実施形態という）を説明する。
の実施の形態（以下、実施形態という）を説明する。
【００３９】（第１の実施形態）図１は、本発明の第１
の実施形態に係るマルチチップ半導体装置の断面図であ
る。
の実施形態に係るマルチチップ半導体装置の断面図であ
る。
【００４０】このマルチチップ半導体装置は、３つのチ
ップ１1 ，１2 ，１3 が積層された構成となっている。
各チップ１1 ，１2 ，１3 は、それぞれ、大きく分け
て、表面に素子が集積形成されたシリコン基板２と、集
積形成された素子を所定の関係に接続するための多層配
線層３と、この多層配線層３の第１の層間絶縁膜および
シリコン基板１を貫通する貫通孔内に形成され、チップ
同士を電気的に接続するための接続プラグ（金属プラグ
４、絶縁膜５）とから構成されている。
ップ１1 ，１2 ，１3 が積層された構成となっている。
各チップ１1 ，１2 ，１3 は、それぞれ、大きく分け
て、表面に素子が集積形成されたシリコン基板２と、集
積形成された素子を所定の関係に接続するための多層配
線層３と、この多層配線層３の第１の層間絶縁膜および
シリコン基板１を貫通する貫通孔内に形成され、チップ
同士を電気的に接続するための接続プラグ（金属プラグ
４、絶縁膜５）とから構成されている。
【００４１】多層配線層３は、素子を覆う第１の層間絶
縁膜と、この第１の層間絶縁膜に形成されたコンタクト
ホール（第１の接続孔）を介して素子に接続する第１の
配線層と、第１の層間絶縁膜上に形成され、第１の配線
層を覆う第２の層間絶縁膜と、この第２の層間絶縁膜に
形成されたヴィアホール（第２の接続孔）を介して第１
の配線層と接続する第２の配線層とを有する。なお、３
層以上の多層配線層であっても良い。
縁膜と、この第１の層間絶縁膜に形成されたコンタクト
ホール（第１の接続孔）を介して素子に接続する第１の
配線層と、第１の層間絶縁膜上に形成され、第１の配線
層を覆う第２の層間絶縁膜と、この第２の層間絶縁膜に
形成されたヴィアホール（第２の接続孔）を介して第１
の配線層と接続する第２の配線層とを有する。なお、３
層以上の多層配線層であっても良い。
【００４２】金属プラグ４は素子形成領域の外側に形成
されている。また、金属プラグ４とシリコン基板１およ
び第１の層間絶縁膜との間、言い換えれば金属プラグ４
と貫通孔との間には絶縁膜５が設けられている。この絶
縁膜５と金属プラグ４とで接続プラグが構成されてい
る。
されている。また、金属プラグ４とシリコン基板１およ
び第１の層間絶縁膜との間、言い換えれば金属プラグ４
と貫通孔との間には絶縁膜５が設けられている。この絶
縁膜５と金属プラグ４とで接続プラグが構成されてい
る。
【００４３】また、各チップ１1 ，１2 ，１3 の多層配
線層３には、それぞれ、パッド６が設けれている。ま
た、各チップ１1 ，１2 ，１3 のパッド６とは反対側の
シリコン基板２の裏面のシリコン領域、言い換えれば接
続プラグ（金属プラグ４、絶縁膜５）以外の領域は絶縁
膜７で被覆されている。
線層３には、それぞれ、パッド６が設けれている。ま
た、各チップ１1 ，１2 ，１3 のパッド６とは反対側の
シリコン基板２の裏面のシリコン領域、言い換えれば接
続プラグ（金属プラグ４、絶縁膜５）以外の領域は絶縁
膜７で被覆されている。
【００４４】チップ１1 の金属プラグ４は、半田バンプ
８を介して、チップ１2 の多層配線層３に設けられたパ
ッド６に電気的に接続している。これにより、チップ１
1 はチップ１2 と電気的に接続することになる。なお、
半田バンプ８以外のバンプを用いても良い。
８を介して、チップ１2 の多層配線層３に設けられたパ
ッド６に電気的に接続している。これにより、チップ１
1 はチップ１2 と電気的に接続することになる。なお、
半田バンプ８以外のバンプを用いても良い。
【００４５】同様に、チップ１2 の金属プラグ４は、半
田バンプ８を介して、チップ１3 の多層配線層３に設け
られたパッド６に電気的に接続し、チップ１2 はチップ
１3と電気的に接続している。このようにしてチップ１
1 ，１2 ，１3 間は電気的に接続されることになる。
田バンプ８を介して、チップ１3 の多層配線層３に設け
られたパッド６に電気的に接続し、チップ１2 はチップ
１3と電気的に接続している。このようにしてチップ１
1 ，１2 ，１3 間は電気的に接続されることになる。
【００４６】本実施形態によれば、チップ１1 ，１2 ，
１3 を積層しているので、複数のチップを平面位置する
従来のマルチチップ半導体装置とは異なり、装置の平面
面積が増大するという問題はない。
１3 を積層しているので、複数のチップを平面位置する
従来のマルチチップ半導体装置とは異なり、装置の平面
面積が増大するという問題はない。
【００４７】また、本実施形態によれば、シリコン基板
２および第１の層間絶縁膜を貫通する金属プラグ４によ
り、チップ同士を接続しているので、Ｆａｃｅ ｔｏ
Ｆａｃｅによりチップ同士を接続する従来のマルチチッ
プ半導体装置とは異なり、チップの積層枚数が２枚に限
定されるという問題はない。
２および第１の層間絶縁膜を貫通する金属プラグ４によ
り、チップ同士を接続しているので、Ｆａｃｅ ｔｏ
Ｆａｃｅによりチップ同士を接続する従来のマルチチッ
プ半導体装置とは異なり、チップの積層枚数が２枚に限
定されるという問題はない。
【００４８】さらに、チップ同士の接続に積層板を用い
ていないので、積層板によりチップ同士を接続する従来
のマルチチップ半導体装置とは異なり、構造が複雑にな
ったり、厚みが増大するという問題はない。
ていないので、積層板によりチップ同士を接続する従来
のマルチチップ半導体装置とは異なり、構造が複雑にな
ったり、厚みが増大するという問題はない。
【００４９】さらにまた、金属プラグ４には、放熱を促
進する効果がある。
進する効果がある。
【００５０】したがって、本実施形態によれば、装置の
平面面積が小さく、構造が単純で、厚さが薄く、かつ放
熱性に優れたマルチチップ半導体装置を実現できるよう
になる。
平面面積が小さく、構造が単純で、厚さが薄く、かつ放
熱性に優れたマルチチップ半導体装置を実現できるよう
になる。
【００５１】なお、実施形態では、チップ数が３の場合
について説明したが、本実施形態のチップ構造であれ
ば、４個以上のチップも同様にして接続できる。また、
金属プラグ４を有するチップの全てが必ずしも金属プラ
グ４を介して接続する必要はない。すなわち、放熱性の
改善の目的のみで金属プラグ４を形成したチップがあっ
ても良い。
について説明したが、本実施形態のチップ構造であれ
ば、４個以上のチップも同様にして接続できる。また、
金属プラグ４を有するチップの全てが必ずしも金属プラ
グ４を介して接続する必要はない。すなわち、放熱性の
改善の目的のみで金属プラグ４を形成したチップがあっ
ても良い。
【００５２】（第２の実施形態）図２は、本発明の第２
の実施形態に係るマルチチップ半導体装置の断面図であ
る。なお、図１のマルチチップ半導体装置と対応する部
分には図１と同一符号を付してあり、詳細な説明は省略
する。
の実施形態に係るマルチチップ半導体装置の断面図であ
る。なお、図１のマルチチップ半導体装置と対応する部
分には図１と同一符号を付してあり、詳細な説明は省略
する。
【００５３】本実施形態は、真中のチップ１2 だけが接
続プラグ（金属プラグ４、絶縁膜５）を有する例であ
る。
続プラグ（金属プラグ４、絶縁膜５）を有する例であ
る。
【００５４】チップ1 の多層配線層３に設けられたパッ
ド６は、半田バンプ８を介して、チップ１2 の多層配線
層３に設けられたパッド６に電気的に接続している。こ
れにより、チップ1 はチップ１2 と電気的に接続するこ
とになる。また、チップ１2の金属プラグ４は、半田バ
ンプ８を介して、チップ１3 の多層配線層３に設けられ
たパッド６に電気的に接続し、チップ１2 はチップ１3
と電気的に接続している。このようにしてチップ１1 ，
１2 ，１3 間は電気的に接続されることになる。
ド６は、半田バンプ８を介して、チップ１2 の多層配線
層３に設けられたパッド６に電気的に接続している。こ
れにより、チップ1 はチップ１2 と電気的に接続するこ
とになる。また、チップ１2の金属プラグ４は、半田バ
ンプ８を介して、チップ１3 の多層配線層３に設けられ
たパッド６に電気的に接続し、チップ１2 はチップ１3
と電気的に接続している。このようにしてチップ１1 ，
１2 ，１3 間は電気的に接続されることになる。
【００５５】本実施形態でも第１の実施形態と同様な効
果が得られる。ただし、真中のチップ１2 だけしか接続
プラグ（金属プラグ４、絶縁膜５）を有していないの
で、４個以上のチップを積層することはできない。しか
し、接続プラグは１個で済むので、コスト的に有利であ
る。
果が得られる。ただし、真中のチップ１2 だけしか接続
プラグ（金属プラグ４、絶縁膜５）を有していないの
で、４個以上のチップを積層することはできない。しか
し、接続プラグは１個で済むので、コスト的に有利であ
る。
【００５６】（第３の実施形態）図３は、本発明の第３
の実施形態に係るマルチチップ半導体装置の断面図であ
る。なお、図１のマルチチップ半導体装置と対応する部
分には図１と同一符号を付してあり、詳細な説明は省略
する。
の実施形態に係るマルチチップ半導体装置の断面図であ
る。なお、図１のマルチチップ半導体装置と対応する部
分には図１と同一符号を付してあり、詳細な説明は省略
する。
【００５７】本実施形態は、２つのチップ１1 ，１2 が
セラミック製の積層配線基板９を介して接続する例であ
る。
セラミック製の積層配線基板９を介して接続する例であ
る。
【００５８】チップ1 の多層配線層３に設けられたパッ
ド６は、半田バンプ８を介して、積層配線基板９に設け
られたパッド６に電気的に接続している。このパッド６
に電気的に接続している積層配線基板９に設けられた他
のパッド６は、チップ１2 の多層配線層３に設けられた
パッド６に電気的に接続している。これにより、チップ
1 はチップ１2 と電気的に接続することになる。
ド６は、半田バンプ８を介して、積層配線基板９に設け
られたパッド６に電気的に接続している。このパッド６
に電気的に接続している積層配線基板９に設けられた他
のパッド６は、チップ１2 の多層配線層３に設けられた
パッド６に電気的に接続している。これにより、チップ
1 はチップ１2 と電気的に接続することになる。
【００５９】本実施形態でも第１の実施形態と同様な効
果が得られる。さらに、本実施形態によれば、チップ１
2 の多層配線層３に設けられたパッド６に検査プローブ
をあてて装置の検査を行なうことができる。
果が得られる。さらに、本実施形態によれば、チップ１
2 の多層配線層３に設けられたパッド６に検査プローブ
をあてて装置の検査を行なうことができる。
【００６０】これに対して、図２に示すように、金属プ
ラグ４を有するチップ１2 がチップ間にある構成だと、
検査プローブをあてることができないので、このような
検査は行なうことができない。
ラグ４を有するチップ１2 がチップ間にある構成だと、
検査プローブをあてることができないので、このような
検査は行なうことができない。
【００６１】（第４の実施形態）図４、図５は、本発明
の第４の実施形態に係るマルチチップ半導体装置用チッ
プの形成方法を示す工程断面図である。
の第４の実施形態に係るマルチチップ半導体装置用チッ
プの形成方法を示す工程断面図である。
【００６２】まず、図４（ａ）に示すように、シリコン
基板１０を用意する。このシリコン基板１０は素子形成
後のものであり、その表面は第１の層間絶縁膜１１で覆
われている。この第１の層間絶縁膜１１の材料には、窒
化シリコンのようにＳｉＯ2とエッチング選択比が取れ
るものが選ばれている。
基板１０を用意する。このシリコン基板１０は素子形成
後のものであり、その表面は第１の層間絶縁膜１１で覆
われている。この第１の層間絶縁膜１１の材料には、窒
化シリコンのようにＳｉＯ2とエッチング選択比が取れ
るものが選ばれている。
【００６３】次に図４（ｂ）に示すように、ＳｉＯ2 か
らなる厚さ１μｍのマスクパターン１２を第１の層間絶
縁膜１１上に形成した後、マスクパターン１２をマスク
にして、エッチングガスがＦ系ガスのＲＩＥ法にて、第
１の層間絶縁膜１１およびシリコン基板１０をエッチン
グすることにより、第１の層間絶縁膜１１を貫通し、か
つシリコン基板１０を貫通しない孔１３を形成する。こ
の後、孔１３の形成の際に生じたシリコン基板１０の欠
陥を回復するためのアニールを行なうことが好ましい。
らなる厚さ１μｍのマスクパターン１２を第１の層間絶
縁膜１１上に形成した後、マスクパターン１２をマスク
にして、エッチングガスがＦ系ガスのＲＩＥ法にて、第
１の層間絶縁膜１１およびシリコン基板１０をエッチン
グすることにより、第１の層間絶縁膜１１を貫通し、か
つシリコン基板１０を貫通しない孔１３を形成する。こ
の後、孔１３の形成の際に生じたシリコン基板１０の欠
陥を回復するためのアニールを行なうことが好ましい。
【００６４】シリコン基板１０における孔の深さは１０
０μｍである。これに第１の層間絶縁膜１１の厚さを加
えたものが孔１３の全体の深さとなる。孔１３は最終的
には貫通孔となる。
０μｍである。これに第１の層間絶縁膜１１の厚さを加
えたものが孔１３の全体の深さとなる。孔１３は最終的
には貫通孔となる。
【００６５】なお、シリコン基板１０をＲＩＥ法にてエ
ッチングして孔を形成し、次に第１の層間絶縁膜１１を
形成し、次に第１の層間絶縁膜１１、または第１の層間
絶縁膜１１およびシリコン基板１０をＲＩＥ法にてエッ
チングして、孔１３を形成することも可能である。
ッチングして孔を形成し、次に第１の層間絶縁膜１１を
形成し、次に第１の層間絶縁膜１１、または第１の層間
絶縁膜１１およびシリコン基板１０をＲＩＥ法にてエッ
チングして、孔１３を形成することも可能である。
【００６６】この場合、最初のエッチングの際に用いる
マスクパターンとしては、ＳｉＯ2やＡｌやＡｌ2 Ｏ3
などの材料からなるものが使用できる。
マスクパターンとしては、ＳｉＯ2やＡｌやＡｌ2 Ｏ3
などの材料からなるものが使用できる。
【００６７】また、孔１３（貫通孔）を形成する加工技
術はＲＩＥに限定されるものではなく、光エッチング、
ウエットエッチング、超音波加工、放電加工を用いるこ
ともできる。さらに、上記加工技術を適宜組み合わせて
も良い。なお、ＲＩＥまたは光エッチングと、ウエット
エッチングとを組み合わせた方法については後で説明す
る。
術はＲＩＥに限定されるものではなく、光エッチング、
ウエットエッチング、超音波加工、放電加工を用いるこ
ともできる。さらに、上記加工技術を適宜組み合わせて
も良い。なお、ＲＩＥまたは光エッチングと、ウエット
エッチングとを組み合わせた方法については後で説明す
る。
【００６８】次に図４（ｃ）に示すように、全面に厚さ
１００ｎｍのＳｉＯ2 膜、厚さ１００ｎｍのＳｉ3 Ｎ4
膜をＬＰＣＶＤ法を用いて順次堆積して、ＳｉＯ2 ／Ｓ
ｉ3Ｎ4 の積層絶縁膜１４（第１の絶縁膜）を形成す
る。なお、積層絶縁膜１４の代わりに、単層の絶縁膜を
用いても良い。
１００ｎｍのＳｉＯ2 膜、厚さ１００ｎｍのＳｉ3 Ｎ4
膜をＬＰＣＶＤ法を用いて順次堆積して、ＳｉＯ2 ／Ｓ
ｉ3Ｎ4 の積層絶縁膜１４（第１の絶縁膜）を形成す
る。なお、積層絶縁膜１４の代わりに、単層の絶縁膜を
用いても良い。
【００６９】次に図４（ｄ）に示すように、金属プラグ
となる金属膜１５を孔１３から溢れる厚さに全面に形成
して、孔１３を金属膜１５で埋め込む。
となる金属膜１５を孔１３から溢れる厚さに全面に形成
して、孔１３を金属膜１５で埋め込む。
【００７０】ここで、金属膜１５としては、例えばＷ
膜、Ｍｏ膜、Ｎｉ膜、Ｔｉ膜、これらの金属シリサイド
膜があげられる。また、金属膜１５の形成方法として
は、例えばＣＶＤ法、スパッタ法またはメッキ法があげ
られる。
膜、Ｍｏ膜、Ｎｉ膜、Ｔｉ膜、これらの金属シリサイド
膜があげられる。また、金属膜１５の形成方法として
は、例えばＣＶＤ法、スパッタ法またはメッキ法があげ
られる。
【００７１】次に図５（ｅ）に示すように、ＣＭＰ法や
エッチバック法等の方法を用いて、第１の層間絶縁膜１
１の表面が露出するまで、金属膜１５、積層絶縁膜１４
を後退させる。
エッチバック法等の方法を用いて、第１の層間絶縁膜１
１の表面が露出するまで、金属膜１５、積層絶縁膜１４
を後退させる。
【００７２】この結果、孔１３に金属膜（金属プラグ）
１５が埋め込まれた構造が形成される。このような構造
は他の形成方法でも形成できる。その形成方法は後で説
明する（図１４、図１５）。
１５が埋め込まれた構造が形成される。このような構造
は他の形成方法でも形成できる。その形成方法は後で説
明する（図１４、図１５）。
【００７３】次に図５（ｆ）に示すように、シリコン基
板１０上に第１の層間絶縁膜１１とともに多層配線層を
構成する多層配線構造１６を形成する。多層配線構造１
６は金属配線（配線層）、層間絶縁膜、プラグなどから
構成される。この後、多層配線構造１６の表面に溝を形
成した後、この溝にパッド１７を形成する。
板１０上に第１の層間絶縁膜１１とともに多層配線層を
構成する多層配線構造１６を形成する。多層配線構造１
６は金属配線（配線層）、層間絶縁膜、プラグなどから
構成される。この後、多層配線構造１６の表面に溝を形
成した後、この溝にパッド１７を形成する。
【００７４】図６、図７に、それぞれ、孔１３の領域の
多層配線層、素子領域の多層配線層の具体的な構造の一
例を示す。
多層配線層、素子領域の多層配線層の具体的な構造の一
例を示す。
【００７５】素子領域にはＭＯＳトランジスタが形成さ
れている。また、図において、１１ａは第２の層間絶縁
膜、１１ｂは第３の層間絶縁膜、１１ｃは第４の層間絶
縁膜、１１ｎはｎ番目の層間絶縁膜、１９ａおよび２０
ａは第１の金属配線、１９ｂおよび２０ｂは第２の金属
配線、２０ｃは第３の金属配線を示している。
れている。また、図において、１１ａは第２の層間絶縁
膜、１１ｂは第３の層間絶縁膜、１１ｃは第４の層間絶
縁膜、１１ｎはｎ番目の層間絶縁膜、１９ａおよび２０
ａは第１の金属配線、１９ｂおよび２０ｂは第２の金属
配線、２０ｃは第３の金属配線を示している。
【００７６】次に図５（ｇ）に示すように、孔１３の底
部の絶縁膜１４が露出するまで、孔１３が形成された表
面と反対側のシリコン基板裏面から、シリコン基板１０
を後退させる。
部の絶縁膜１４が露出するまで、孔１３が形成された表
面と反対側のシリコン基板裏面から、シリコン基板１０
を後退させる。
【００７７】ここで、シリコン基板１０の後退（薄化）
は、例えば、ＣＭＰ、化学研磨、機械研磨、ウエットエ
ッチング、プラズマエッチングまたはガスエッチングの
加工技術を用いた方法、またはこれら加工技術を組み合
わせた方法により行なう。これらの中ではＣＭＰが最も
代表的な方法であり、また好ましい。
は、例えば、ＣＭＰ、化学研磨、機械研磨、ウエットエ
ッチング、プラズマエッチングまたはガスエッチングの
加工技術を用いた方法、またはこれら加工技術を組み合
わせた方法により行なう。これらの中ではＣＭＰが最も
代表的な方法であり、また好ましい。
【００７８】この図５（ｇ）の工程は、シリコン基板１
０と絶縁膜１４の間で選択比が取れる条件で行なうこと
が好ましい。このような条件で行なえば、絶縁膜１４の
ところで自動的に同工程を終了することが可能となる。
０と絶縁膜１４の間で選択比が取れる条件で行なうこと
が好ましい。このような条件で行なえば、絶縁膜１４の
ところで自動的に同工程を終了することが可能となる。
【００７９】次に図５（ｈ）に示すように、孔１３の底
部の絶縁膜１４より上の、孔１３の側壁の絶縁膜１４が
露出するまで、孔１３の底部側のシリコン基板１０の裏
面を選択的にエッチングする。このエッチングには、例
えば、ＣＤＥ、ＲＩＥ等のドライエッチングまたはウエ
ットエッチングを用いる。なお、エッチングの代りにＣ
ＭＰを用いても良い。
部の絶縁膜１４より上の、孔１３の側壁の絶縁膜１４が
露出するまで、孔１３の底部側のシリコン基板１０の裏
面を選択的にエッチングする。このエッチングには、例
えば、ＣＤＥ、ＲＩＥ等のドライエッチングまたはウエ
ットエッチングを用いる。なお、エッチングの代りにＣ
ＭＰを用いても良い。
【００８０】この後、上記エッチングまたはＣＭＰによ
り生じたダメージ層を例えばウエットエッチングにより
除去する。なお、この除去工程は、ダメージ層が生じな
い場合には不要である。ダメージ層を除去する理由は、
ダメージ層は次のＳｉＯ2 膜１８の形成工程に影響を与
えるからである。
り生じたダメージ層を例えばウエットエッチングにより
除去する。なお、この除去工程は、ダメージ層が生じな
い場合には不要である。ダメージ層を除去する理由は、
ダメージ層は次のＳｉＯ2 膜１８の形成工程に影響を与
えるからである。
【００８１】次に同図（ｈ）に示すように、プラズマＣ
ＶＤ法を用いて、孔１３の底部側ののシリコン基板１０
の裏面全面にＳｉＯ2 膜１８（第２の絶縁膜）を形成す
る。なお、低温プロセスが要求される場合には、ＳｉＯ
2 膜１８の代わりに、ＳＯＧ膜等の塗布膜を用いると良
い。また、シリコン基板１０が受ける応力を小さくした
い場合には、ＳｉＯ2 膜１８の代わりに、ポリイミド膜
等の有機膜を用いると良い。
ＶＤ法を用いて、孔１３の底部側ののシリコン基板１０
の裏面全面にＳｉＯ2 膜１８（第２の絶縁膜）を形成す
る。なお、低温プロセスが要求される場合には、ＳｉＯ
2 膜１８の代わりに、ＳＯＧ膜等の塗布膜を用いると良
い。また、シリコン基板１０が受ける応力を小さくした
い場合には、ＳｉＯ2 膜１８の代わりに、ポリイミド膜
等の有機膜を用いると良い。
【００８２】次に図５（ｉ）に示すように、金属プラグ
１５を露出するまで、ＣＭＰ法を用いてＳｉＯ2 膜１
８、積層絶縁膜１４を研磨する。
１５を露出するまで、ＣＭＰ法を用いてＳｉＯ2 膜１
８、積層絶縁膜１４を研磨する。
【００８３】この結果、貫通孔（孔１３）内に絶縁膜１
４と金属プラグ１５からなる接続プラグが埋め込まれ、
かつシリコン基板１０の裏面のシリコン領域がＳｉＯ2
膜１８で被覆された構造が完成する。
４と金属プラグ１５からなる接続プラグが埋め込まれ、
かつシリコン基板１０の裏面のシリコン領域がＳｉＯ2
膜１８で被覆された構造が完成する。
【００８４】以上述べたように、本実施形態では、シリ
コン基板１０の表面に該シリコン基板１０を貫通しない
孔１３を形成した後、裏面からシリコン基板１０等を研
磨することにより、貫通孔（孔１３）内が接続プラグ
（絶縁膜１４、金属プラグ１５）で埋め込まれた構造を
形成している。
コン基板１０の表面に該シリコン基板１０を貫通しない
孔１３を形成した後、裏面からシリコン基板１０等を研
磨することにより、貫通孔（孔１３）内が接続プラグ
（絶縁膜１４、金属プラグ１５）で埋め込まれた構造を
形成している。
【００８５】したがって、本実施形態によれば、もとの
シリコン基板１が厚くても（通常は厚い）、深い貫通孔
を形成する必要がないので、貫通孔（孔１３）が接続プ
ラグ（絶縁膜１４、金属プラグ１５）で埋め込まれた構
造を容易に形成できるようになる。
シリコン基板１が厚くても（通常は厚い）、深い貫通孔
を形成する必要がないので、貫通孔（孔１３）が接続プ
ラグ（絶縁膜１４、金属プラグ１５）で埋め込まれた構
造を容易に形成できるようになる。
【００８６】また、本実施形態の方法は、厚いシリコン
基板の裏面からエッチングして深い貫通孔を形成する方
法の場合とは異なり、表／裏のパターンの位置合わせが
必要なフォトリソグラフィが不要となるので、接続プラ
グの形成プロセスは簡単で工程数も少なくて済む。
基板の裏面からエッチングして深い貫通孔を形成する方
法の場合とは異なり、表／裏のパターンの位置合わせが
必要なフォトリソグラフィが不要となるので、接続プラ
グの形成プロセスは簡単で工程数も少なくて済む。
【００８７】なお、裏面のシリコン領域をＳｉＯ2 膜１
８で覆う必要がない場合には、図５（ｇ）の工程で、金
属プラグ１５が露出するまで、シリコン基板１０および
積層絶縁膜１４を研磨することで、貫通孔（孔１３）が
接続プラグ（絶縁膜１４、金属プラグ１５）で埋め込ま
れた構造が完成する。
８で覆う必要がない場合には、図５（ｇ）の工程で、金
属プラグ１５が露出するまで、シリコン基板１０および
積層絶縁膜１４を研磨することで、貫通孔（孔１３）が
接続プラグ（絶縁膜１４、金属プラグ１５）で埋め込ま
れた構造が完成する。
【００８８】また、シリコン基板１０の研磨（後退）
は、シリコン基板１０をウェハから切り出した後に行な
うことが好ましい。何故なら、ウェハは一般に大きく、
機械的強度が弱いので、均一に研磨（後退）を行なうの
が困難であるからである。
は、シリコン基板１０をウェハから切り出した後に行な
うことが好ましい。何故なら、ウェハは一般に大きく、
機械的強度が弱いので、均一に研磨（後退）を行なうの
が困難であるからである。
【００８９】また、金属配線の形成前に孔１３を形成
し、その内部に金属膜を埋め込んで金属プラグ１５を形
成しているので、金属配線は金属プラグ１５を形成する
際の熱工程の影響を受けずに済む。さらに、金属配線は
孔１３をＲＩＥにより形成した後に行なう欠陥回復のた
めのアニールの影響も受けずに済む。
し、その内部に金属膜を埋め込んで金属プラグ１５を形
成しているので、金属配線は金属プラグ１５を形成する
際の熱工程の影響を受けずに済む。さらに、金属配線は
孔１３をＲＩＥにより形成した後に行なう欠陥回復のた
めのアニールの影響も受けずに済む。
【００９０】これにより、例えば金属配線としてＡｌ配
線（Ａｌの融点は６６０℃）を用いた場合に、金属プラ
グ１５を抵抗の低いＡｕ等の導電ペースト（焼結温度は
６００℃程度）で形成することが可能となる。
線（Ａｌの融点は６６０℃）を用いた場合に、金属プラ
グ１５を抵抗の低いＡｕ等の導電ペースト（焼結温度は
６００℃程度）で形成することが可能となる。
【００９１】また、素子形成後に金属プラグ１５を形成
しているので、金属プラグ１５の構成金属の拡散による
素子特性の劣化を防止できる。
しているので、金属プラグ１５の構成金属の拡散による
素子特性の劣化を防止できる。
【００９２】逆に、金属プラグ１５を形成した後に素子
を形成すると、素子を形成するために必要な高温の熱工
程で、金属プラグ１５の構成金属が素子領域にまで拡散
し、素子特性が劣化するという問題が生じる。
を形成すると、素子を形成するために必要な高温の熱工
程で、金属プラグ１５の構成金属が素子領域にまで拡散
し、素子特性が劣化するという問題が生じる。
【００９３】図８に、種々の構造の接続プラグの断面図
を示す。これは図５（ｆ）の工程に相当する断面図であ
る。なお、図において、１９は金属配線を示している。
を示す。これは図５（ｆ）の工程に相当する断面図であ
る。なお、図において、１９は金属配線を示している。
【００９４】図８（ａ）は、本実施形態の接続プラグを
示している。
示している。
【００９５】図８（ｂ）は、低ストレス膜１８を有する
接続プラグを示している。
接続プラグを示している。
【００９６】すなわち、この接続プラグでは、貫通孔内
に未充填部分ができるように金属プラグ１５が形成さ
れ、そして未充填部分に半導体基板１０ａとの熱膨脹係
数の差が金属プラグ１５よりも小さい低ストレス膜１８
が形成され、貫通孔が充填されている。
に未充填部分ができるように金属プラグ１５が形成さ
れ、そして未充填部分に半導体基板１０ａとの熱膨脹係
数の差が金属プラグ１５よりも小さい低ストレス膜１８
が形成され、貫通孔が充填されている。
【００９７】低ストレス膜１８は、絶縁膜、半導体膜、
金属膜のいずれでも良い。具体的には、導電ペースト
膜、ＦＯＸ膜、ＳＯＧ膜、ＨＤＰ（High Density Plasm
a ）−ＣＶＤ法で形成したＳｉＯ2 膜などがあげられ
る。
金属膜のいずれでも良い。具体的には、導電ペースト
膜、ＦＯＸ膜、ＳＯＧ膜、ＨＤＰ（High Density Plasm
a ）−ＣＶＤ法で形成したＳｉＯ2 膜などがあげられ
る。
【００９８】このような接続プラグを用いることによ
り、接続プラグの形成部分に大きなストレスがかかり、
シリコン基板１０中に欠陥が発生することによる素子特
性の劣化を防止することができる。
り、接続プラグの形成部分に大きなストレスがかかり、
シリコン基板１０中に欠陥が発生することによる素子特
性の劣化を防止することができる。
【００９９】図８（ｃ）は、キャップ金属膜４５を有す
る接続プラグを示している。
る接続プラグを示している。
【０１００】すなわち、金属プラグ１５は、貫通孔の途
中の深さまでしか形成されておらず、この金属プラグ１
５の上面には、貫通孔を充填するキャップ金属膜４５が
形成されている。また、図８（ｄ）は、キャップ金属膜
４５の代わりに、キャップ絶縁膜４６を用いた接続プラ
グを示している。
中の深さまでしか形成されておらず、この金属プラグ１
５の上面には、貫通孔を充填するキャップ金属膜４５が
形成されている。また、図８（ｄ）は、キャップ金属膜
４５の代わりに、キャップ絶縁膜４６を用いた接続プラ
グを示している。
【０１０１】このようなキャップ金属膜４５、キャップ
絶縁膜４６により、金属プラグ１５の表面を平坦にで
き、これにより金属プラグ１５上に微細な金属配線１９
を容易に形成することができるようになる。
絶縁膜４６により、金属プラグ１５の表面を平坦にで
き、これにより金属プラグ１５上に微細な金属配線１９
を容易に形成することができるようになる。
【０１０２】また、低温で形成できるキャップ絶縁膜４
６を用いることにより、後工程で金属プラグ１５の表面
が酸化されるなどの不都合を防止することができる。
６を用いることにより、後工程で金属プラグ１５の表面
が酸化されるなどの不都合を防止することができる。
【０１０３】図９は、孔１３の他の形成方法を示す工程
断面図である。これは、ＲＩＥまたは光エッチングと、
ウエットエッチングとを組み合わせた形成方法である。
断面図である。これは、ＲＩＥまたは光エッチングと、
ウエットエッチングとを組み合わせた形成方法である。
【０１０４】まず、図９（ａ）に示すように、主面が
｛１００｝のシリコン基板１０上に第１の層間絶縁膜１
１を形成する。次に同図（ａ）に示すように、第１の層
間絶縁膜１１上にマスクパターン１２を形成した後、こ
のマスクパターン１２をマスクにして第１の層間絶縁膜
１１およびシリコン基板１０をエッチングして、断面形
状が長方形の孔１３1 を形成する。
｛１００｝のシリコン基板１０上に第１の層間絶縁膜１
１を形成する。次に同図（ａ）に示すように、第１の層
間絶縁膜１１上にマスクパターン１２を形成した後、こ
のマスクパターン１２をマスクにして第１の層間絶縁膜
１１およびシリコン基板１０をエッチングして、断面形
状が長方形の孔１３1 を形成する。
【０１０５】ここで、エッチングとしては、ＲＩＥ、ま
たは光エッチング（光化学エッチング、光溶発（光アブ
レーション）エッチング）を用いる。特に光エッチング
は、高速エッチング、低ダメージという利点を有するの
で、深い孔１３1 を形成するのに適している。光化学エ
ッチングの場合には、例えば、エッチングガスとしてＣ
ｌ2 ガス、励起光として紫外線を用いる。
たは光エッチング（光化学エッチング、光溶発（光アブ
レーション）エッチング）を用いる。特に光エッチング
は、高速エッチング、低ダメージという利点を有するの
で、深い孔１３1 を形成するのに適している。光化学エ
ッチングの場合には、例えば、エッチングガスとしてＣ
ｌ2 ガス、励起光として紫外線を用いる。
【０１０６】次に図９（ｂ）に示すように、マスクパタ
ーン１２をマスクにしてシリコン基板１０をウエットエ
ッチングして、｛１１１｝面を露出させる。この結果、
断面形状が三角形の孔１３2 が形成される。エッチング
液としては、例えば、温度が６０〜９０℃のＫＯＨ溶液
を用いる。
ーン１２をマスクにしてシリコン基板１０をウエットエ
ッチングして、｛１１１｝面を露出させる。この結果、
断面形状が三角形の孔１３2 が形成される。エッチング
液としては、例えば、温度が６０〜９０℃のＫＯＨ溶液
を用いる。
【０１０７】次に同図（ｂ）に示すように、孔１３2 内
に、例えば、Ｎｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ等の金属２１
を配置する。具体的には、金属２１を孔１３2 の底の部
分に配置する。
に、例えば、Ｎｉ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ等の金属２１
を配置する。具体的には、金属２１を孔１３2 の底の部
分に配置する。
【０１０８】次に図９（ｃ）に示すように、熱処理によ
り、金属２１とシリコン基板１０とを反応させて、孔１
３2 の下部のシリコン基板１０に金属シリサイド膜２２
を形成する。
り、金属２１とシリコン基板１０とを反応させて、孔１
３2 の下部のシリコン基板１０に金属シリサイド膜２２
を形成する。
【０１０９】次に図９（ｄ）に示すように、金属シリサ
イド膜２２を選択的にエッチング除去して、より深い孔
１３3 を形成する。最後に、絶縁膜形成および金属埋め
込みを行なった後、基板裏面を研磨することにより、深
い貫通孔が得られる。
イド膜２２を選択的にエッチング除去して、より深い孔
１３3 を形成する。最後に、絶縁膜形成および金属埋め
込みを行なった後、基板裏面を研磨することにより、深
い貫通孔が得られる。
【０１１０】このように孔を段階的に深くすることによ
り、深い孔を容易に形成できるようになり、これにより
貫通孔を容易に形成できるようになる。
り、深い孔を容易に形成できるようになり、これにより
貫通孔を容易に形成できるようになる。
【０１１１】図１０に、金属プラグの他の形成方法を示
す。
す。
【０１１２】図１０（ａ）は、全面に導電ペースト２３
を塗布した後、熱処理により導電ペースト２３を流動化
させて、孔内に導電ペースト２３を埋め込むという方法
を示している。孔外の余剰な導電ペースト２３は、例え
ばＣＭＰ法を用いて除去する。
を塗布した後、熱処理により導電ペースト２３を流動化
させて、孔内に導電ペースト２３を埋め込むという方法
を示している。孔外の余剰な導電ペースト２３は、例え
ばＣＭＰ法を用いて除去する。
【０１１３】図１０（ｂ）は、全面に金属微粒子２４を
堆積して、孔内を微粒子２４で埋め込んだ後、孔外の余
剰な金属微粒子２４をＣＭＰ法等を用いて除去するとい
う方法を示している。
堆積して、孔内を微粒子２４で埋め込んだ後、孔外の余
剰な金属微粒子２４をＣＭＰ法等を用いて除去するとい
う方法を示している。
【０１１４】なお、金属微粒子２９の代わりに、金属粒
が分散された溶剤（懸濁液）を用いても良い。
が分散された溶剤（懸濁液）を用いても良い。
【０１１５】図１０（ｃ）は、全面にシリコン膜２５を
堆積し、次にシリコン膜２５上にＴｉ膜等の高融点金属
膜（不図示）を堆積した後、熱処理により高融点金属膜
とシリコン膜２５とを反応させて、金属シリサイド膜２
６を形成するという方法を示している。孔外の余剰な金
属シリサイド膜２６は、例えばＣＭＰ法等を用いて除去
する。
堆積し、次にシリコン膜２５上にＴｉ膜等の高融点金属
膜（不図示）を堆積した後、熱処理により高融点金属膜
とシリコン膜２５とを反応させて、金属シリサイド膜２
６を形成するという方法を示している。孔外の余剰な金
属シリサイド膜２６は、例えばＣＭＰ法等を用いて除去
する。
【０１１６】シリコン膜は絶縁膜上にコンフォーマルに
堆積する。また、シリコン膜と金属膜の密着性は高い。
したがって、図１０（ｃ）の方法の場合、孔が深くて
も、孔内の積層絶縁膜１４の全面はシリコン膜２５で覆
われるので、孔内の積層絶縁膜１４の全面を覆う金属シ
リサイド膜３１が形成される。なお、孔内に空胴部が残
った場合には、例えば、低ストレス膜で埋めると良い。
堆積する。また、シリコン膜と金属膜の密着性は高い。
したがって、図１０（ｃ）の方法の場合、孔が深くて
も、孔内の積層絶縁膜１４の全面はシリコン膜２５で覆
われるので、孔内の積層絶縁膜１４の全面を覆う金属シ
リサイド膜３１が形成される。なお、孔内に空胴部が残
った場合には、例えば、低ストレス膜で埋めると良い。
【０１１７】図１１に、金属プラグのさらに別の形成方
法を示す。
法を示す。
【０１１８】まず、図１１（ａ）に示すように、孔１３
の側壁および底部の全面を被覆し、空胴部を有するシリ
コン膜２７を形成する。この後、同図（ａ）に示すよう
に、孔１３内に直径１０μｍ程度のＮｉ粒２８（金属ボ
ール）を配置する。
の側壁および底部の全面を被覆し、空胴部を有するシリ
コン膜２７を形成する。この後、同図（ａ）に示すよう
に、孔１３内に直径１０μｍ程度のＮｉ粒２８（金属ボ
ール）を配置する。
【０１１９】次に図１１（ｂ）に示すように、熱処理に
よりシリコン膜２７とＮｉ粒２８とを反応させ、孔１３
内にニッケルシリサイド膜２９を形成する。孔１３内に
は十分な量のシリコン膜２７およびＮｉ粒２８がないの
で、ニッケルシリサイド膜２９の上部には空胴部が残
る。
よりシリコン膜２７とＮｉ粒２８とを反応させ、孔１３
内にニッケルシリサイド膜２９を形成する。孔１３内に
は十分な量のシリコン膜２７およびＮｉ粒２８がないの
で、ニッケルシリサイド膜２９の上部には空胴部が残
る。
【０１２０】最後に、図１１（ｃ）に示すように、全面
にキャップ膜３０となる絶縁膜または金属膜を堆積した
後、この絶縁膜または金属膜を研磨して、ニッケルシリ
サイド膜３０の上部の空胴部をキャップ膜３５で埋め
る。
にキャップ膜３０となる絶縁膜または金属膜を堆積した
後、この絶縁膜または金属膜を研磨して、ニッケルシリ
サイド膜３０の上部の空胴部をキャップ膜３５で埋め
る。
【０１２１】なお、金属プラグを形成する方法はこれま
でに述べた方法（ＣＶＤ法、スパッタ法、メッキ法、導
電ペーストを用いた方法、金属微粒子を用いた方法、金
属ボールを用いた方法、懸濁液を用いた方法）に限定さ
れるものではなく、これらの方法を適宜組み合わせた方
法など種々の方法が可能である。
でに述べた方法（ＣＶＤ法、スパッタ法、メッキ法、導
電ペーストを用いた方法、金属微粒子を用いた方法、金
属ボールを用いた方法、懸濁液を用いた方法）に限定さ
れるものではなく、これらの方法を適宜組み合わせた方
法など種々の方法が可能である。
【０１２２】図１２に、接続プラグの他の形成方法を示
す。この方法がこれまでの方法と異なる点は、シリコン
基板１１の裏面を研磨して貫通孔を形成した後、金属プ
ラグ１５を形成することにある。
す。この方法がこれまでの方法と異なる点は、シリコン
基板１１の裏面を研磨して貫通孔を形成した後、金属プ
ラグ１５を形成することにある。
【０１２３】まず、図１２（ａ）に示すように、表面に
素子が形成されたシリコン基板１０上にＡｌからなるマ
スクパターン１２ａを形成した後、このマスクパターン
１２ａをマスクにして、第１の層間絶縁膜１１およびシ
リコン基板１０をエッチングし、孔１３を形成する。こ
の後、マスクパターン１２ａを除去する。
素子が形成されたシリコン基板１０上にＡｌからなるマ
スクパターン１２ａを形成した後、このマスクパターン
１２ａをマスクにして、第１の層間絶縁膜１１およびシ
リコン基板１０をエッチングし、孔１３を形成する。こ
の後、マスクパターン１２ａを除去する。
【０１２４】次に図１２（ｂ）に示すように、全面にＳ
ＯＧ膜３１を形成した後、孔１３が完全に埋め込まれる
ように全面にＦＯＸ膜３２を形成する。
ＯＧ膜３１を形成した後、孔１３が完全に埋め込まれる
ように全面にＦＯＸ膜３２を形成する。
【０１２５】次に図１２（ｃ）に示すように、孔１３外
のＳＯＧ膜３１およびＦＯＸ膜３２を例えばＣＭＰ法ま
たはエッチバック法を用いて除去する。
のＳＯＧ膜３１およびＦＯＸ膜３２を例えばＣＭＰ法ま
たはエッチバック法を用いて除去する。
【０１２６】この後、図５（ｅ）〜図５（ｉ）に示した
工程を行なう。
工程を行なう。
【０１２７】次に図１２（ｄ）に示すように、孔１３内
のＦＯＸ膜３２を例えばＣＤＥ法を用いて除去した後、
図４（ｄ）、図５（ｅ）の工程と同様に、孔１３内に金
属膜からなる金属プラグ１５を埋込み形成する。
のＦＯＸ膜３２を例えばＣＤＥ法を用いて除去した後、
図４（ｄ）、図５（ｅ）の工程と同様に、孔１３内に金
属膜からなる金属プラグ１５を埋込み形成する。
【０１２８】なお、図１３に示すような接続構造の場合
には、金属プラグ１５の形成後にパッド３３、Ａｕボー
ルなどの金属ボール３４を形成する。
には、金属プラグ１５の形成後にパッド３３、Ａｕボー
ルなどの金属ボール３４を形成する。
【０１２９】図１４および図１５に、接続プラグのさら
に別の形成方法を示す。この方法がこれまでの方法と異
なる点は、シリコン基板１０とは別のところであらかじ
め形成された金属プラグ１５を孔１３内に埋め込むこと
にある。
に別の形成方法を示す。この方法がこれまでの方法と異
なる点は、シリコン基板１０とは別のところであらかじ
め形成された金属プラグ１５を孔１３内に埋め込むこと
にある。
【０１３０】最初に、金属プラグ１５の形成方法につい
て説明する。
て説明する。
【０１３１】まず、図１４（ａ）に示すように、ＳｉＯ
2 からなる基板３５の表面に溝３６を形成する。
2 からなる基板３５の表面に溝３６を形成する。
【０１３２】次に同図（ａ）に示すように、溝３６内に
金属ボール３７を埋め込む。
金属ボール３７を埋め込む。
【０１３３】最後に、図１４（ｂ）に示すように、熱処
理により金属ボール３７を溶融することにより、溝３６
内に金属膜からなる金属プラグ１５を形成する。
理により金属ボール３７を溶融することにより、溝３６
内に金属膜からなる金属プラグ１５を形成する。
【０１３４】次にこのようにあらかじめ形成された金属
プラグ１５を利用して、接続プラグを形成する方法につ
いて説明する。
プラグ１５を利用して、接続プラグを形成する方法につ
いて説明する。
【０１３５】まず、図１４（ｃ）に示すように、粘着フ
ィルム３８に金属プラグ１５を接着させる。
ィルム３８に金属プラグ１５を接着させる。
【０１３６】次に図１５（ｄ）に示すように、粘着フィ
ルム３８に接着された金属プラグ１５を溝３６から取り
出す。
ルム３８に接着された金属プラグ１５を溝３６から取り
出す。
【０１３７】次に図１５（ｅ）に示すように、図４
（ｃ）の工程の段階のシリコン基板１０の孔１３内に、
粘着フィルム３８に接着された金属プラグ１５を埋め込
む。この後、粘着フィルム３８を除去する。
（ｃ）の工程の段階のシリコン基板１０の孔１３内に、
粘着フィルム３８に接着された金属プラグ１５を埋め込
む。この後、粘着フィルム３８を除去する。
【０１３８】次に図１５（ｆ）に示すように、熱処理に
より金属プラグ１５を溶融させることにより、金属プラ
グ１５を孔１３内に固定する。
より金属プラグ１５を溶融させることにより、金属プラ
グ１５を孔１３内に固定する。
【０１３９】このような基板１５にあらかじめ形成され
た金属プラグ１５を利用する方法の場合、スパッタ法や
ＣＶＤ法などの成膜法を用いて、シリコン基板１０上に
金属プラグ４となる金属膜を形成する方法の場合に比べ
て、スループットが高くなり、またプロセス温度も低く
て済む。
た金属プラグ１５を利用する方法の場合、スパッタ法や
ＣＶＤ法などの成膜法を用いて、シリコン基板１０上に
金属プラグ４となる金属膜を形成する方法の場合に比べ
て、スループットが高くなり、またプロセス温度も低く
て済む。
【０１４０】なお、ここでは基板３５の材料としてＳｉ
Ｏ2 を選んだが、金属ボール３７と反応しない材料であ
れば他の材料を用いても良い。
Ｏ2 を選んだが、金属ボール３７と反応しない材料であ
れば他の材料を用いても良い。
【０１４１】なお、金属ボール３７の代わりに、Ａｕま
たはＰｄ等の低抵抗の導電ペーストを用いても良い。こ
の場合、スクリーン印刷法を用いて溝３６内に導電性ペ
ーストを埋め込んだ後、導電ペーストを焼結して金属プ
ラグ１５を形成する。
たはＰｄ等の低抵抗の導電ペーストを用いても良い。こ
の場合、スクリーン印刷法を用いて溝３６内に導電性ペ
ーストを埋め込んだ後、導電ペーストを焼結して金属プ
ラグ１５を形成する。
【０１４２】ここで、ＡｕまたはＰｄ等の導電ペースト
は焼結温度の高いものであるが、導電ペーストの焼結
は、シリコン基板１０とは別のとろである基板３５で行
なうので問題はない。また、導電ペーストは通常のもの
とは異なり、樹脂やガラスなどを含んでいる必要はな
い。
は焼結温度の高いものであるが、導電ペーストの焼結
は、シリコン基板１０とは別のとろである基板３５で行
なうので問題はない。また、導電ペーストは通常のもの
とは異なり、樹脂やガラスなどを含んでいる必要はな
い。
【０１４３】また、粘着フィルム３８を用いて金属プラ
グ１５を溝３６から取り出したが、ピンセット等の他の
手段により取り出しても良い。
グ１５を溝３６から取り出したが、ピンセット等の他の
手段により取り出しても良い。
【０１４４】また、孔１３内にあらかじめ接着層を形成
することにより、金属プラグ１５を孔１３内に固定して
も良い。具体的には、例えばＳＯＧまたはＦＯＸなどを
孔１３内に塗布して接着層を形成した後、孔１３内に金
属プラグ１５を埋め込む。その後、接着層を硬化させ
る。
することにより、金属プラグ１５を孔１３内に固定して
も良い。具体的には、例えばＳＯＧまたはＦＯＸなどを
孔１３内に塗布して接着層を形成した後、孔１３内に金
属プラグ１５を埋め込む。その後、接着層を硬化させ
る。
【０１４５】（第５の実施形態）図１６は、本発明の第
５の実施形態に係るマルチチップ半導体装置用チップの
形成方法を示す断面図である。なお、図４、図５のマル
チチップ半導体装置用チップと対応する部分には図４、
図５と同一符号を付してあり、詳細な説明は省略する。
５の実施形態に係るマルチチップ半導体装置用チップの
形成方法を示す断面図である。なお、図４、図５のマル
チチップ半導体装置用チップと対応する部分には図４、
図５と同一符号を付してあり、詳細な説明は省略する。
【０１４６】本実施形態では、第４の実施形態の図５
（ｉ）の工程の後、図１６（ａ）に示すように、シリコ
ン基板１０の裏面から、金属プラグ１５をエッチングし
て、貫通孔に未充填部分を形成する。
（ｉ）の工程の後、図１６（ａ）に示すように、シリコ
ン基板１０の裏面から、金属プラグ１５をエッチングし
て、貫通孔に未充填部分を形成する。
【０１４７】次に図１６（ｂ）に示すように、金属プラ
グ１５（貫通孔の未充填部分の凹部）と半田バンプ８と
を位置合せした後、金属プラグ１５と半田バンプ８とを
接続する。
グ１５（貫通孔の未充填部分の凹部）と半田バンプ８と
を位置合せした後、金属プラグ１５と半田バンプ８とを
接続する。
【０１４８】ここで、金属プラグ１５と半田バンプ８と
の位置合せは、画像処理により行なうことが好ましい。
何故なら、画面上で、未充填部分の凹部とそうでないと
ころで濃淡の差が明確になるので、正確な位置合せを容
易に行なえるからである。
の位置合せは、画像処理により行なうことが好ましい。
何故なら、画面上で、未充填部分の凹部とそうでないと
ころで濃淡の差が明確になるので、正確な位置合せを容
易に行なえるからである。
【０１４９】また、バンプ８の側面が貫通孔の側面と接
触することにより、未充填部分の凹部がない場合に比べ
て、バンプ８はより強固に固定されることになる。
触することにより、未充填部分の凹部がない場合に比べ
て、バンプ８はより強固に固定されることになる。
【０１５０】なお、逆に金属プラグ１５が貫通孔から突
出する凸構造にしても良い。この場合、バンプ８はシリ
コン基板１０とは接しないので、バンプ８によるシリコ
ン基板１０の汚染を効果的に防止することができる。
出する凸構造にしても良い。この場合、バンプ８はシリ
コン基板１０とは接しないので、バンプ８によるシリコ
ン基板１０の汚染を効果的に防止することができる。
【０１５１】（第６の実施形態）図１７は、本発明の第
６の実施形態に係るマルチチップ半導体装置の断面図で
ある。なお、図１のマルチチップ半導体装置と対応する
部分には図１と同一符号を付してある。また、チップ１
1 ，１2 において、多層配線層３や絶縁膜５，７やパッ
ド６などは省略してある。
６の実施形態に係るマルチチップ半導体装置の断面図で
ある。なお、図１のマルチチップ半導体装置と対応する
部分には図１と同一符号を付してある。また、チップ１
1 ，１2 において、多層配線層３や絶縁膜５，７やパッ
ド６などは省略してある。
【０１５２】本実施形態の特徴は、チップ１1 上に放熱
フィン３９を設けたことにある。この放熱フィン３９は
接着剤４０によりチップ１1 に固定されている。なお、
絶縁膜上にメタライズすることにより固定するなど他の
固定方法を用いても良い。
フィン３９を設けたことにある。この放熱フィン３９は
接着剤４０によりチップ１1 に固定されている。なお、
絶縁膜上にメタライズすることにより固定するなど他の
固定方法を用いても良い。
【０１５３】本実施形態によれば、金属プラグ４および
放熱ファン３９によって装置の放熱性を十分に高くする
ことができるようになる。
放熱ファン３９によって装置の放熱性を十分に高くする
ことができるようになる。
【０１５４】（第７の実施形態）図１８は、本発明の第
７の実施形態に係るマルチチップ半導体装置の断面図で
ある。なお、図１のマルチチップ半導体装置と対応する
部分には図１と同一符号を付してある。図中、７ａは絶
縁膜、４２はソルダーを示している。
７の実施形態に係るマルチチップ半導体装置の断面図で
ある。なお、図１のマルチチップ半導体装置と対応する
部分には図１と同一符号を付してある。図中、７ａは絶
縁膜、４２はソルダーを示している。
【０１５５】本実施形態の特徴は、チップ１1 とチップ
１2 との間に放熱用のダミーバンプ８ｄを設けたことに
ある。
１2 との間に放熱用のダミーバンプ８ｄを設けたことに
ある。
【０１５６】チップ１1 とチップ１2 とはダミーバンプ
８ｄを介して機械的には接続するが電気的には接続しな
い。ダミーバンプ８ｄは、例えば図示しない金属膜を介
してチップ１1 およびチップ１2 と接続させる。
８ｄを介して機械的には接続するが電気的には接続しな
い。ダミーバンプ８ｄは、例えば図示しない金属膜を介
してチップ１1 およびチップ１2 と接続させる。
【０１５７】ダミーバンプ８ｄの材料としては、例えば
Ａｕ等の金属があげられる。金属でなくても、熱伝導の
良い材料であれば、半導体や絶縁体を用いても良い。ま
た、充填剤でも良い。また、ダミーバンプ８ｄと配線用
バンプ８とを同じ材料で形成すれば、これらのバンプを
同時に形成でき、工程数の増加を防止することができ
る。
Ａｕ等の金属があげられる。金属でなくても、熱伝導の
良い材料であれば、半導体や絶縁体を用いても良い。ま
た、充填剤でも良い。また、ダミーバンプ８ｄと配線用
バンプ８とを同じ材料で形成すれば、これらのバンプを
同時に形成でき、工程数の増加を防止することができ
る。
【０１５８】なお、ダミーバンプ８ｄだけでも放熱性は
改善されるが、放熱性を効果的に高めるためには、ダミ
ーバンプ８ｄを放熱フィンに繋げる構成にすることが好
ましい。
改善されるが、放熱性を効果的に高めるためには、ダミ
ーバンプ８ｄを放熱フィンに繋げる構成にすることが好
ましい。
【０１５９】（第８の実施形態）図１９は、本発明の第
８の実施形態に係るマルチチップ半導体装置の製造方法
を示す図である。
８の実施形態に係るマルチチップ半導体装置の製造方法
を示す図である。
【０１６０】図１６に示した方法では、金属プラグ１５
に半田バンプ８を形成したが、本実施形態では、逆に、
接続先の部材４７（例えば金属プラグを有するチップ、
金属プラグを有しないチップまたは積層配線基板）に半
田バンプ８を形成し、この半田バンプ８と、シリコン基
板２の裏面から突出した金属プラグ４を接続する。
に半田バンプ８を形成したが、本実施形態では、逆に、
接続先の部材４７（例えば金属プラグを有するチップ、
金属プラグを有しないチップまたは積層配線基板）に半
田バンプ８を形成し、この半田バンプ８と、シリコン基
板２の裏面から突出した金属プラグ４を接続する。
【０１６１】この場合も、バンプ８はシリコン基板１０
とは接しないので、バンプ８によるシリコン基板１０の
汚染を効果的に防止することができる。
とは接しないので、バンプ８によるシリコン基板１０の
汚染を効果的に防止することができる。
【０１６２】（第９の実施形態）図２０は、本発明の第
９の実施形態に係るマルチチップ半導体装置を示す模式
図である。
９の実施形態に係るマルチチップ半導体装置を示す模式
図である。
【０１６３】なお、図１のマルチチップ半導体装置と対
応する部分には図１と同一符号を付してある。また、チ
ップ１1 ，１2 ，１3 において、多層配線層３や絶縁膜
５，７やパッド６などは省略してある。また、チップ１
3 は金属プラグ４が有っても無くても良い。
応する部分には図１と同一符号を付してある。また、チ
ップ１1 ，１2 ，１3 において、多層配線層３や絶縁膜
５，７やパッド６などは省略してある。また、チップ１
3 は金属プラグ４が有っても無くても良い。
【０１６４】本実施形態は、実装部材としてＴＡＢテー
プを用いた例である。図中、４３はプラスチックテー
プ、４４はリード端子を示している。なお、図２１に、
ＴＡＢテープを用いた従来のマルチチップ半導体装置の
模式図を示す。図から、本実施形態に比べて平面面積が
大きいことが分かる。
プを用いた例である。図中、４３はプラスチックテー
プ、４４はリード端子を示している。なお、図２１に、
ＴＡＢテープを用いた従来のマルチチップ半導体装置の
模式図を示す。図から、本実施形態に比べて平面面積が
大きいことが分かる。
【０１６５】本実施形態によれば、チップ同士を積層で
き、平面面積を小さくできるという効果の他に、金属プ
ラグ４を用いて全てのチップ、一部のチップまたは各チ
ップの検査を行なうことができる。
き、平面面積を小さくできるという効果の他に、金属プ
ラグ４を用いて全てのチップ、一部のチップまたは各チ
ップの検査を行なうことができる。
【０１６６】装置全体の検査であれば、図２０に示した
状態で、チップ１1 の多層配線層に設けられたパッド
（不図示）に検査プローブをあてて行なう。また、チッ
プ１1，１2 の検査であれば、チップ１1 ，１2 を接続
した後、チップ１2 の多層配線層に設けられたパッド
（不図示）に検査プローブをあてて行なう。
状態で、チップ１1 の多層配線層に設けられたパッド
（不図示）に検査プローブをあてて行なう。また、チッ
プ１1，１2 の検査であれば、チップ１1 ，１2 を接続
した後、チップ１2 の多層配線層に設けられたパッド
（不図示）に検査プローブをあてて行なう。
【０１６７】（第１０の実施形態）図２２〜図２４は、
本発明の第１０の実施形態に係るマルチチップ半導体装
置の製造方法を示す図である。
本発明の第１０の実施形態に係るマルチチップ半導体装
置の製造方法を示す図である。
【０１６８】まず、周知の方法に従って、図２２（ａ）
に示すように、シリコン基板５０にＮＡＮＤ型ＥＥＰＲ
ＯＭのメモリセルおよび図示しない周辺素子を形成した
後、第１の層間絶縁膜５６を形成する。
に示すように、シリコン基板５０にＮＡＮＤ型ＥＥＰＲ
ＯＭのメモリセルおよび図示しない周辺素子を形成した
後、第１の層間絶縁膜５６を形成する。
【０１６９】なお、図中、５１はトンネル酸化膜、５２
F は浮遊ゲート電極、５３はゲート電極間絶縁膜、５２
C は制御ゲート電極、５４はソース拡散層、５５はドレ
イン拡散層を示している。また、実際には複数のメモリ
セルを形成するが、図には簡単なために１個のメモリセ
ルしか示していない。
F は浮遊ゲート電極、５３はゲート電極間絶縁膜、５２
C は制御ゲート電極、５４はソース拡散層、５５はドレ
イン拡散層を示している。また、実際には複数のメモリ
セルを形成するが、図には簡単なために１個のメモリセ
ルしか示していない。
【０１７０】次に同図（ａ）に示すように、第１の層間
絶縁膜５６にコンタクトホールを形成した後、Ｔｉ・Ｔ
ｉＮ積層膜５７、Ｗビット線プラグ５８を形成する。
絶縁膜５６にコンタクトホールを形成した後、Ｔｉ・Ｔ
ｉＮ積層膜５７、Ｗビット線プラグ５８を形成する。
【０１７１】具体的には、まず、コンタクトホールを形
成し、次にＴｉ膜、ＴｉＮ膜を順次全面に形成した後、
ブランケットＣＶＤ法を用いてＷ膜を全面に形成する。
最後に、ＣＭＰ法を用いてコンタクトホール外のＷ膜、
Ｔｉ膜およびＴｉＮ膜を除去する。
成し、次にＴｉ膜、ＴｉＮ膜を順次全面に形成した後、
ブランケットＣＶＤ法を用いてＷ膜を全面に形成する。
最後に、ＣＭＰ法を用いてコンタクトホール外のＷ膜、
Ｔｉ膜およびＴｉＮ膜を除去する。
【０１７２】次に図２２（ｂ）に示すように、第１の層
間絶縁膜５６上に例えばＡｌからなるマスクパターン５
９を形成し、このマスクパターン５９をマスクにして、
接続プラグが形成される領域の第１の層間絶縁膜５６お
よびシリコン基板５０をエッチングすることにより、深
さが１５０〜２００μｍで、１００μｍ×１００μｍ角
の孔６０を形成する。この後、マスクパターン５９を除
去する。
間絶縁膜５６上に例えばＡｌからなるマスクパターン５
９を形成し、このマスクパターン５９をマスクにして、
接続プラグが形成される領域の第１の層間絶縁膜５６お
よびシリコン基板５０をエッチングすることにより、深
さが１５０〜２００μｍで、１００μｍ×１００μｍ角
の孔６０を形成する。この後、マスクパターン５９を除
去する。
【０１７３】次に図２２（ｃ）に示すように、孔６０内
を覆うＳｉＯ2 膜６１を形成し、その上に密着膜として
の厚さ５００ｎｍの多結晶シリコン膜６２を形成した
後、孔６０内に金属プラグとしてのＮｉ膜６３を埋め込
む。
を覆うＳｉＯ2 膜６１を形成し、その上に密着膜として
の厚さ５００ｎｍの多結晶シリコン膜６２を形成した
後、孔６０内に金属プラグとしてのＮｉ膜６３を埋め込
む。
【０１７４】具体的には、厚さ５００ｎｍのＳｉＯ2 膜
６１、厚さ５００ｎｍの多結晶シリコン膜６２、Ｎｉ膜
６３を全面に順次形成した後、ＣＭＰ法を用いて孔６０
外の余剰なＳｉＯ2 膜６１、多結晶シリコン膜６２、Ｎ
ｉ膜６３を除去する。
６１、厚さ５００ｎｍの多結晶シリコン膜６２、Ｎｉ膜
６３を全面に順次形成した後、ＣＭＰ法を用いて孔６０
外の余剰なＳｉＯ2 膜６１、多結晶シリコン膜６２、Ｎ
ｉ膜６３を除去する。
【０１７５】また、Ｎｉ膜６３は、例えばスクリーン印
刷法を用いて孔６０内にＮｉペーストを埋め込んだ後、
６００℃の熱処理によりＮｉペーストを焼結することに
より形成する。
刷法を用いて孔６０内にＮｉペーストを埋め込んだ後、
６００℃の熱処理によりＮｉペーストを焼結することに
より形成する。
【０１７６】次に図２３（ｄ）に示すように、周知の方
法に従って、ビット線６４、第１の配線層６５を形成す
る。
法に従って、ビット線６４、第１の配線層６５を形成す
る。
【０１７７】具体的には、例えばビット線６４、第１の
配線層６５となる厚さ１０ｎｍのＴｉ膜、厚さ１０ｎｍ
のＴｉＮ膜、厚さ４００ｎｍのＡｌＣｕ膜、厚さ４０ｎ
ｍのＴｉＮ膜の積層膜を形成した後、この積層膜をフォ
トリソグラフィとエッチングを用いて加工することによ
り形成する。
配線層６５となる厚さ１０ｎｍのＴｉ膜、厚さ１０ｎｍ
のＴｉＮ膜、厚さ４００ｎｍのＡｌＣｕ膜、厚さ４０ｎ
ｍのＴｉＮ膜の積層膜を形成した後、この積層膜をフォ
トリソグラフィとエッチングを用いて加工することによ
り形成する。
【０１７８】次に同図（ｄ）に示すように、第２の層間
絶縁膜６６を形成し、この第２の層間絶縁膜６６にヴィ
アホールを形成した後、プラグ６７を介して第１の配線
層６５と接続する第２の配線層６８を形成する。
絶縁膜６６を形成し、この第２の層間絶縁膜６６にヴィ
アホールを形成した後、プラグ６７を介して第１の配線
層６５と接続する第２の配線層６８を形成する。
【０１７９】第２の配線層６８の形成方法は第１の配線
層６５のそれと同じである。また、プラグ６７として
は、例えばＷ膜を用いる。なお、メモリセルの領域の第
２の配線層は省略してある。
層６５のそれと同じである。また、プラグ６７として
は、例えばＷ膜を用いる。なお、メモリセルの領域の第
２の配線層は省略してある。
【０１８０】次に同図（ｄ）に示すように、第２の配線
層６８を覆うパッシベーション膜としての厚さ４５０ｎ
ｍの感光性のポリイミド膜６９をプラズマＣＶＤ法を用
いて形成した後、フォトリソグラフィとエッチングを用
いて第２の配線層６８上に開孔（パッド孔）を形成す
る。この後、パッド（不図示）にプローブをあてて、ウ
ェハに形成された各チップについてその良品、不良品の
判別を行なうことが望ましい。
層６８を覆うパッシベーション膜としての厚さ４５０ｎ
ｍの感光性のポリイミド膜６９をプラズマＣＶＤ法を用
いて形成した後、フォトリソグラフィとエッチングを用
いて第２の配線層６８上に開孔（パッド孔）を形成す
る。この後、パッド（不図示）にプローブをあてて、ウ
ェハに形成された各チップについてその良品、不良品の
判別を行なうことが望ましい。
【０１８１】次に図２３（ｅ）に示すように、シリコン
基板５０の裏面を機械的に研磨してＮｉ膜６３を露出さ
せる。
基板５０の裏面を機械的に研磨してＮｉ膜６３を露出さ
せる。
【０１８２】この研磨工程は、シリコン基板５０をウェ
ハから切り出した後に行なうことが好ましい。その理由
は先に述べたように、ウェハの状態では均一な研磨が困
難であるからである。この後、研磨で生じたダメージを
ウエットエッチングにより除去する。なお、ウェハの表
面に浅いスクライブラインを予め入れておき、裏面の研
磨によってウェハが薄くなったときに、チップ分割が自
動的に行なわれるようにすることが好ましい。
ハから切り出した後に行なうことが好ましい。その理由
は先に述べたように、ウェハの状態では均一な研磨が困
難であるからである。この後、研磨で生じたダメージを
ウエットエッチングにより除去する。なお、ウェハの表
面に浅いスクライブラインを予め入れておき、裏面の研
磨によってウェハが薄くなったときに、チップ分割が自
動的に行なわれるようにすることが好ましい。
【０１８３】次に図２３（ｆ）に示すように、第２の配
線層６８上にＡｕボールバンプ７０を形成した後、転写
法を用いてＡｕボールバンプ７０上に半田７１を形成す
る。このとき、プローブ測定により良品のチップが予め
分かっている場合には、その良品のチップのみにＡｕボ
ールバンプ７０を形成することで、歩留まりや生産効率
の向上を図ることができる。
線層６８上にＡｕボールバンプ７０を形成した後、転写
法を用いてＡｕボールバンプ７０上に半田７１を形成す
る。このとき、プローブ測定により良品のチップが予め
分かっている場合には、その良品のチップのみにＡｕボ
ールバンプ７０を形成することで、歩留まりや生産効率
の向上を図ることができる。
【０１８４】最後に、図２４に示すように、半田７１
（Ａｕボールバンプ７０）とＮｉ膜（金属プラグ）６３
との位置合わせを行なった後、半田７１とＮｉ膜（金属
プラグ）６３とを接続し、シリコン基板５０同士を接続
することにより、ＥＥＰＲＯＭのマルチチップ半導体装
置が完成する。その後、電気特性評価を行ない、積層し
たチップに不良がある場合には、ハンダ７１をメルト温
度まで加熱することで、チップ同士の接続を切断し、不
良チップを良品チップと交換する。
（Ａｕボールバンプ７０）とＮｉ膜（金属プラグ）６３
との位置合わせを行なった後、半田７１とＮｉ膜（金属
プラグ）６３とを接続し、シリコン基板５０同士を接続
することにより、ＥＥＰＲＯＭのマルチチップ半導体装
置が完成する。その後、電気特性評価を行ない、積層し
たチップに不良がある場合には、ハンダ７１をメルト温
度まで加熱することで、チップ同士の接続を切断し、不
良チップを良品チップと交換する。
【０１８５】なお、本実施形態では、ＮＡＮＤ型ＥＥＰ
ＲＯＭのマルチチップ半導体装置について説明したが、
本実施形態と同様な方法により、ＮＯＲ型ＥＥＰＲＯＭ
のマルチチップ半導体装置、ＤＲＡＭのマルチチップ半
導体装置も製造することができる。さらには、ＥＥＰＲ
ＯＭ、ＤＲＡＭもしくはその他の半導体メモリまたはこ
れらの組み合わせと、ＣＰＵとから構成されたパーソナ
ルコンピュータ等の情報処理装置のマルチチップ半導体
装置も製造することができる。
ＲＯＭのマルチチップ半導体装置について説明したが、
本実施形態と同様な方法により、ＮＯＲ型ＥＥＰＲＯＭ
のマルチチップ半導体装置、ＤＲＡＭのマルチチップ半
導体装置も製造することができる。さらには、ＥＥＰＲ
ＯＭ、ＤＲＡＭもしくはその他の半導体メモリまたはこ
れらの組み合わせと、ＣＰＵとから構成されたパーソナ
ルコンピュータ等の情報処理装置のマルチチップ半導体
装置も製造することができる。
【０１８６】
【発明の効果】以上詳述したように本発明（請求項１，
２）によれば、少なくとも１つのチップがその半導体基
板および層間絶縁膜を貫通する貫通孔内に金属からなる
接続プラグが形成された構造を有し、かつこの接続プラ
グを有するチップが該接続プラグを介して他のチップと
電気的に接続されているので、装置の平面面積が小さ
く、構造が単純で、かつ厚さが薄いマルチチップ半導体
装置を実現できるようになる。
２）によれば、少なくとも１つのチップがその半導体基
板および層間絶縁膜を貫通する貫通孔内に金属からなる
接続プラグが形成された構造を有し、かつこの接続プラ
グを有するチップが該接続プラグを介して他のチップと
電気的に接続されているので、装置の平面面積が小さ
く、構造が単純で、かつ厚さが薄いマルチチップ半導体
装置を実現できるようになる。
【０１８７】また、本発明（請求項３〜７）では、マル
チチップ半導体装置用チップとして、素子が形成された
半導体基板と、この半導体基板およびその上に形成され
た層間絶縁膜を貫通する貫通孔内に形成され、他のチッ
プと電気的に接続するための金属からなる接続プラグと
からなる構成のもの用いている。
チチップ半導体装置用チップとして、素子が形成された
半導体基板と、この半導体基板およびその上に形成され
た層間絶縁膜を貫通する貫通孔内に形成され、他のチッ
プと電気的に接続するための金属からなる接続プラグと
からなる構成のもの用いている。
【０１８８】したがって、このような構成のマルチチッ
プ半導体装置用チップを用いることにより、本発明（請
求項１，２）に係るマルチチップ半導体装置を実現でき
るようになる。
プ半導体装置用チップを用いることにより、本発明（請
求項１，２）に係るマルチチップ半導体装置を実現でき
るようになる。
【０１８９】また、本発明（請求項８〜請求項１２）で
は、層間絶縁膜は貫通するが半導体基板は貫通しない孔
を形成した後、裏面から半導体基板を後退させて貫通孔
を形成しているので、もとの半導体基板が厚くても貫通
孔を容易に形成できる。
は、層間絶縁膜は貫通するが半導体基板は貫通しない孔
を形成した後、裏面から半導体基板を後退させて貫通孔
を形成しているので、もとの半導体基板が厚くても貫通
孔を容易に形成できる。
【０１９０】したがって、半導体基板が厚くても、本発
明（請求項３〜７）に係るマルチチップ半導体装置用チ
ップを容易に形成できるようになる。
明（請求項３〜７）に係るマルチチップ半導体装置用チ
ップを容易に形成できるようになる。
【図１】本発明の第１の実施形態に係るマルチチップ半
導体装置の断面図
導体装置の断面図
【図２】本発明の第２の実施形態に係るマルチチップ半
導体装置の断面図
導体装置の断面図
【図３】本発明の第３の実施形態に係るマルチチップ半
導体装置の断面図
導体装置の断面図
【図４】本発明の第４の実施形態に係るマルチチップ半
導体装置用チップの形成方法を示す前半の工程断面図
導体装置用チップの形成方法を示す前半の工程断面図
【図５】本発明の第４の実施形態に係るマルチチップ半
導体装置用チップの形成方法を示す後半の工程断面図
導体装置用チップの形成方法を示す後半の工程断面図
【図６】孔領域の多層配線層の具体的な構造例を示す断
面図
面図
【図７】素子領域の多層配線層の具体的な構造例を示す
断面図
断面図
【図８】貫通プラグを示す断面図
【図９】孔の他の形成方法を示す工程断面図
【図１０】金属プラグの他の形成方法を示す断面図
【図１１】金属プラグのさらに別の形成方法を示す断面
図
図
【図１２】接続プラグの他の形成方法を示す工程断面図
【図１３】マルチチップの他の接続構造を示す断面図
【図１４】接続プラグのさらに別の方法を示す前半の工
程断面図
程断面図
【図１５】接続プラグのさらに別の方法を示す後半の工
程断面図
程断面図
【図１６】本発明の第５の実施形態に係るマルチチップ
半導体装置用チップの形成方法を示す断面図
半導体装置用チップの形成方法を示す断面図
【図１７】本発明の第６の実施形態に係るマルチチップ
半導体装置の断面図
半導体装置の断面図
【図１８】本発明の第７の実施形態に係るマルチチップ
半導体装置の断面図
半導体装置の断面図
【図１９】本発明の第８の実施形態に係るマルチチップ
半導体装置の製造方法を示す図
半導体装置の製造方法を示す図
【図２０】本発明の第９の実施形態に係るマルチチップ
半導体装置を示す模式図
半導体装置を示す模式図
【図２１】ＴＡＢテープを用いた従来のマルチチップ半
導体装置を示す模式図
導体装置を示す模式図
【図２２】本発明の第１０の実施形態に係るマルチチッ
プ半導体装置の製造方法を示す前半の工程断面図
プ半導体装置の製造方法を示す前半の工程断面図
【図２３】本発明の第１０の実施形態に係るマルチチッ
プ半導体装置の製造方法を示す後半の工程断面図
プ半導体装置の製造方法を示す後半の工程断面図
【図２４】本発明の第１０の実施形態に係るマルチチッ
プ半導体装置の製造方法を示す断面図
プ半導体装置の製造方法を示す断面図
【図２５】従来のマルチチップ半導体装置の断面図
【図２６】従来の他のマルチチップ半導体装置の断面図
【図２７】従来のさらに別のマルチチップ半導体装置の
断面図
断面図
１1 ，１2 ，１3 …チップ ２…シリコン基板 ３…多層配線層 ４…金属膜（金属プラグ） ５…絶縁膜 ６…パッド ７…絶縁膜 ７ａ…絶縁膜 ８…半田バンプ（接続部材） ８ｄ…ダミーバンプ ９…積層配線基板（実装部材） １０…シリコン基板 １１…第１の層間絶縁膜 １１ａ…第２の層間絶縁膜 １１ｂ…第３の層間絶縁膜 １１ｃ…第４の層間絶縁膜 １１ｎ…第ｎの層間絶縁膜 １２…マスクパターン １２ａ…マスクパターン １３，１３1 〜１３3 …孔（貫通孔） １４…積層絶縁膜（第１の絶縁膜） １５…金属膜（金属プラグ） １６…多層配線構造 １７…パッド １８…ＳｉＯ2 膜（第２の絶縁膜） １９…金属配線 １９ａ…第１の金属配線 １９ｂ…第２の金属配線 ２０ａ…第１の金属配線 ２０ｂ…第２の金属配線 ２０ｃ…第３の金属配線 ２１…金属 ２２…金属シリサイド膜 ２３…導電ペースト ２４…金属粒子 ２５…シリコン膜 ２６…金属シリサイド膜 ２７…シリコン膜 ２８…Ｎｉ粒 ２９…ニッケルシリサイド膜 ３０…キャップ膜 ３１…ＳＯＧ膜 ３２…ＦＯＸ膜 ３３…パッド ３４…金属ボール ３５…基板 ３６…溝 ３７…金属ボール ３８…接着フィルム ３９…放熱フィン ４０…接着剤 ４１…絶縁膜 ４２…ソルダー ４３…プラスチックテープ ４４…リード端子 ４５…キャップ金属膜 ４６…キャップ絶縁膜 ４７…接続先の部材 ５０…シリコン基板 ５１…トンネル酸化膜 ５２F …浮遊ゲート電極 ５３C …制御ゲート電極 ５３…ゲート電極間絶縁膜 ５４…ソース拡散層 ５５…ドレイン拡散層 ５６…第１の層間絶縁膜 ５７…Ｔｉ・ＴｉＮ積層膜 ５８…Ｗビット線プラグ ５９…マスクパターン ６０…孔 ６１…ＳｉＯ2 膜 ６２…多結晶シリコン膜 ６３…Ｎｉ膜 ６４…ビット線 ６５…第１の配線層 ６６…第２の層間絶縁膜 ６７…プラグ ６８…第２の配線層 ６９…ポリイミド膜 ７０…Ａｕボールバンプ
Claims (12)
- 【請求項１】表面に素子が集積形成され半導体基板と、 この半導体基板表面上に形成された層間絶縁膜とを有す
るチップを複数積層してなるマルチチップ半導体装置に
おいて、 少なくとも１つのチップは、その半導体基板および層間
絶縁膜を貫通する貫通孔内に、金属からなる接続プラグ
が形成された構造を有し、かつこの接続プラグを有する
少なくとも１つのチップは、前記接続プラグを介して他
のチップと電気的に接続されていることを特徴とするマ
ルチチップ半導体装置。 - 【請求項２】前記接続プラグを有するチップは、該チッ
プの直上および直下のチップの少なくとも一方のチップ
に対して、接続部材、または接続部材および実装部材を
介して、電気的に接続されていることを特徴とする請求
項１に記載のマルチチップ半導体装置。 - 【請求項３】表面に素子が集積形成された半導体基板
と、 この半導体基板表面上に形成された層間絶縁膜と、 この層間絶縁膜および前記半導体基板を貫通する貫通孔
内に形成され、他のチップと電気的に接続するための金
属からなる接続プラグとを具備してなることを特徴とす
るマルチチップ半導体装置用チップ。 - 【請求項４】前記接続プラグは、前記貫通孔内に設けら
れた金属プラグと、この金属プラグと前記貫通孔の側壁
との間に設けられた絶縁膜とから構成されていることを
特徴とする請求項３に記載のマルチチップ半導体装置用
チップ。 - 【請求項５】前記接続プラグは、前記貫通孔内に設けら
れ、中空部を有する金属プラグと、この金属プラグと前
記貫通孔の側壁との間に設けられた絶縁膜と、前記中空
部内に設けられ、前記半導体基板との熱膨脹係数の差
が、前記金属プラグよりも小さい低ストレス膜とから構
成されていることを特徴とする請求項３に記載のマルチ
チップ半導体装置用チップ。 - 【請求項６】前記接続プラグは、前記貫通孔の前記半導
体基板表面側の途中の深さまで設けられた金属プラグ
と、この金属プラグと前記貫通孔の側壁との間に設けら
れた絶縁膜と、前記金属プラグ上に設けられ、前記貫通
孔を充填するキャップ膜とから構成されていることを特
徴とする請求項３に記載のマルチチップ半導体装置用チ
ップ。 - 【請求項７】前記接続プラグは、前記貫通孔の前記半導
体基板表面側の途中の深さまで設けれた金属プラグと、
この金属プラグと前記貫通孔の側壁との間に設けられた
絶縁膜とから構成され、前記貫通孔の未充填部分に、他
のチップと電気的に接続するための接続部材が設けられ
ることを特徴とする請求項３に記載のマルチチップ半導
体装置用チップ。 - 【請求項８】半導体基板表面に素子を集積形成する工程
と、 前記半導体基板表面上に層間絶縁膜を形成する工程と、 この層間絶縁膜および前記半導体基板をエッチングし、
前記層間絶縁膜を貫通し、かつ前記半導体基板を貫通し
ない孔を形成する工程と、 この孔の側壁および底部に、該孔を充填しない厚さの絶
縁膜を形成する工程と、 前記絶縁膜で被覆された前記孔内に金属プラグとしての
金属を充填する工程と、 前記半導体基板裏面から、前記半導体基板および前記絶
縁膜を後退させて、前記孔の底部の前記金属プラグを露
出させる工程とを有することを特徴とするマルチチップ
半導体装置用チップの形成方法。 - 【請求項９】半導体基板表面に素子を集積形成する工程
と、 前記半導体基板表面上に層間絶縁膜を形成する工程と、 この層間絶縁膜および前記半導体基板をエッチングし、
前記層間絶縁膜を貫通し、かつ前記半導体基板を貫通し
ない孔を形成する工程と、 この孔の側壁および底部に、該孔を充填しない厚さの第
１の絶縁膜を形成する工程と、 前記孔内を前記第１の絶縁膜よりもエッチング速度の速
い第２の絶縁膜で充填する工程と、 前記層間絶縁膜に接続孔を形成し、この接続孔を介して
前記素子と接続する配線層を形成する工程と、 前記半導体基板裏面から、前記半導体基板および前記第
１の絶縁膜を後退させて、前記孔の底部の前記第２の絶
縁膜を露出させる工程と、 前記孔内の前記第２の絶縁膜を選択的にエッチング除去
した後、前記第１の絶縁膜で被覆された前記孔内に金属
プラグとしての金属を充填する工程とを有することを特
徴とするマルチチップ半導体装置用チップの形成方法。 - 【請求項１０】半導体基板表面に素子を集積形成する工
程と、 前記半導体基板表面上に層間絶縁膜を形成する工程と、 この層間絶縁膜および前記半導体基板をエッチングし、
前記層間絶縁膜を貫通し、かつ前記半導体基板を貫通し
ない孔を形成する工程と、 この孔の側壁および底部に、該孔を充填しない厚さの第
１の絶縁膜を形成する工程と、 前記第１の絶縁膜で被覆された前記孔内に金属プラグと
しての金属を充填する工程と、 前記孔内の底部の前記第１の絶縁膜が露出するまで、前
記半導体基板裏面から、前記半導体基板を後退させる工
程と、 前記孔の底部の前記第１の絶縁膜より上の、前記孔の側
壁の前記第１の絶縁膜が露出するまで、前記孔の底部側
の前記半導体基板を選択的にエッチングする工程と、 前記孔の底部側の前記半導体基板裏面全面に第２の絶縁
膜を形成する工程と、 前記孔の底部の前記金属プラグが露出するまで、前記第
１および第２の絶縁膜を後退させて、前記孔の底部側の
前記半導体基板裏面に、前記第２の絶縁膜を選択的に残
置させる工程とを有することを特徴とするマルチチップ
半導体装置用チップの形成方法。 - 【請求項１１】前記孔の形成は、前記半導体基板上に形
成する配線層のうち、最も融点の低い配線層を形成する
前に行なうことを特徴とする請求項８、請求項９および
請求項１０のいずれかに記載のマルチチップ半導体装置
用チップの形成方法。 - 【請求項１２】前記半導体基板の後退は、該半導体基板
をウェハから切り出した後に行なうことを特徴とする請
求項８、請求項９および請求項１０のいずれかに記載の
マルチチップ半導体装置用チップの形成方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30578497A JP4011695B2 (ja) | 1996-12-02 | 1997-11-07 | マルチチップ半導体装置用チップおよびその形成方法 |
| US09/377,486 US6809421B1 (en) | 1996-12-02 | 1999-08-20 | Multichip semiconductor device, chip therefor and method of formation thereof |
| US10/902,391 US7335517B2 (en) | 1996-12-02 | 2004-07-30 | Multichip semiconductor device, chip therefor and method of formation thereof |
| US11/980,641 US7829975B2 (en) | 1996-12-02 | 2007-10-31 | Multichip semiconductor device, chip therefor and method of formation thereof |
| US12/926,104 US8174093B2 (en) | 1996-12-02 | 2010-10-26 | Multichip semiconductor device, chip therefor and method of formation thereof |
| US13/067,180 US8283755B2 (en) | 1996-12-02 | 2011-05-13 | Multichip semiconductor device, chip therefor and method of formation thereof |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8-321931 | 1996-12-02 | ||
| JP32193196 | 1996-12-02 | ||
| JP30578497A JP4011695B2 (ja) | 1996-12-02 | 1997-11-07 | マルチチップ半導体装置用チップおよびその形成方法 |
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| JP2007122807A Division JP2007201512A (ja) | 1996-12-02 | 2007-05-07 | マルチチップ半導体装置、マルチチップ半導体装置用チップおよびその形成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10223833A true JPH10223833A (ja) | 1998-08-21 |
| JP4011695B2 JP4011695B2 (ja) | 2007-11-21 |
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| JP4011695B2 (ja) | 2007-11-21 |
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Legal Events
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| A621 | Written request for application examination |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
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|
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|
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|
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110914 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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