CN102122661A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法。该半导体器件包括在水平方向上延伸的半导体材料的基板。多个层间电介质层在基板上。提供多个栅图案，每个栅图案在相邻的下层间电介质层与相邻的上层间电介质层之间。半导体材料的垂直沟道在基板上并沿垂直方向延伸穿过多个层间电介质层和多个栅图案。垂直沟道具有外侧壁，外侧壁具有多个沟道凹陷，每个沟道凹陷对应于多个栅图案中的栅图案。垂直沟道具有内侧壁，内侧壁在垂直方向线形延伸。信息存储层存在于每个栅图案与垂直沟道之间在凹陷中，使栅图案与垂直沟道绝缘。

Description

半导体器件及其制造方法
技术领域
本公开涉及半导体器件及其制造方法，更具体地，涉及垂直型非易失存储器件(vertical type nonvolatile memory device)及其制造方法。
背景技术
为了满足消费者对优异性能和低廉价格的需要，要求提高半导体器件的集成度。在半导体存储器的情况下，由于集成度是确定产品价格的重要因素，所以提高集成度尤其重要。在典型的二维或平面半导体存储器的情况下，由于器件的集成度主要由单位存储单元占据的电路面积决定，所以集成度受到形成精细图案的能力很大影响。然而，由于需要极其昂贵的半导体设备来进一步提升图案精细度，所以二维半导体存储器的进一步集成是不实用的。
已经提出了三维半导体存储器作为替代者来解决与二维器件相关的限制。然而，为了实现三维半导体存储器的批量生产，需要能降低每位的制造成本又能实现可靠的产品特性的工艺技术。
发明内容
在一方面，一种半导体器件包括：在水平方向上延伸的半导体材料的基板；在所述基板上的多个层间电介质层；多个栅图案，每个栅图案在相邻的下层间电介质层与相邻的上层间电介质层之间；半导体材料的垂直沟道，在所述基板上并沿垂直方向延伸穿过所述多个层间电介质层与所述多个栅图案，该垂直沟道具有外侧壁，该外侧壁具有多个沟道凹陷，每个沟道凹陷对应于所述多个栅图案中的一栅图案，所述垂直沟道具有内侧壁；以及信息存储层，在每个栅图案与所述垂直沟道之间在所述凹陷中，使所述栅图案与所述垂直沟道绝缘。
在一实施方式中，所述垂直沟道具有杯形且该器件还包括填充所述垂直沟道中的垂直腔的垂直沟道绝缘体。
在另一实施方式中，所述垂直沟道包括彼此间隔开的第一和第二相对板，该器件还包括在该第一和第二相对板之间的垂直沟道绝缘体。
在另一实施方式中，该器件还包括位于所述多个栅图案中的最下面的栅图案与所述基板之间的蚀刻停止层。
在另一实施方式中，该多个栅图案中的最下面的栅图案位于所述基板的顶表面中的基板凹陷中。
在另一实施方式中，每个沟道凹陷具有圆化凹入表面，该圆化凹入表面对着具有配合的圆化凸起表面的对应一个栅图案，每个栅图案的圆化凸起表面位于对应沟道凹陷的圆化凹入表面中。
在另一实施方式中，位于所述沟道凹陷中的栅图案的配合的圆化凸起表面在所述垂直方向上的宽度大于位于所述栅图案的所述相邻下层间电介质层与所述相邻上层间电介质层之间的所述栅图案的体部分的厚度。
在另一实施方式中，位于所述沟道凹陷中的栅图案的配合的圆化凸起表面在所述垂直方向上的宽度小于位于所述栅图案的所述相邻下层间电介质层与所述相邻上层间电介质层之间的所述栅图案的体部分的厚度。
在另一实施方式中，所述垂直沟道的在所述水平方向上与所述沟道凹陷相邻的第一部分的外侧壁与内侧壁之间的第一距离小于所述垂直沟道的在所述水平方向上与所述层间电介质层相邻的第二部分的外侧壁与内侧壁之间的第二距离。
在另一实施方式中，所述信息存储层还沿水平方向在所述栅图案与所述相邻的上层间电介质层之间延伸，并且在所述水平方向上在所述栅图案与所述相邻的下层间电介质层之间延伸。
在另一实施方式中，所述多个栅图案中的最上面的栅图案包含上选择晶体管的上选择栅；所述多个栅图案中的最下面的栅图案包含下选择晶体管的下选择栅；所述多个栅图案中在所述上选择栅与所述下选择栅之间的剩余栅图案包含所述半导体器件的公共串的存储单元晶体管的控制栅；沿所述半导体器件的第一水平方向布置的共用所述半导体器件的同一层的存储单元晶体管的控制栅被连接从而提供所述半导体器件的字线；所述半导体器件的公共串的存储单元晶体管通过所述垂直沟道串联耦接在一起；沿所述半导体器件的第二水平方向布置的多个垂直沟道的上部分被连接以提供所述半导体器件的位线；以及所述半导体器件包括半导体存储器。
在另一实施方式中，所述内侧壁在所述垂直方向上线形延伸。
在另一方面，一种半导体器件包括：在水平方向上延伸的半导体材料的基板；在所述基板上的多个层间电介质层；多个栅图案，每个栅图案在相邻的下层间电介质层与相邻的上层间电介质层之间；半导体材料的垂直沟道，在所述基板上并沿垂直方向延伸穿过所述多个层间电介质层和所述多个栅图案，所述垂直沟道具有外侧壁，该外侧壁具有多个沟道凹陷，每个沟道凹陷对应于所述多个栅图案中的一栅图案，所述多个栅图案中的最下面的栅图案位于所述基板的顶表面中的基板凹陷中；以及信息存储层，在每个栅图案与所述垂直沟道之间在所述沟道凹陷中，使所述栅图案与所述垂直沟道绝缘。
在一实施方式中，所述垂直沟道还具有内侧壁，该内侧壁在所述垂直方向上线形延伸。
在另一实施方式中，所述垂直沟道具有杯形，且所述半导体器件还包括填充所述垂直沟道中的垂直腔的垂直沟道绝缘体。
在另一实施方式中，所述垂直沟道在所述外侧壁之间是实心的。
在另一实施方式中，所述垂直沟道包括第一和第二相对板，该第一和第二相对板彼此间隔开，且所述半导体器件还包括在所述第一和第二相对板之间的垂直沟道绝缘体。
在另一实施方式中，所述半导体器件还包括位于所述多个栅图案中的最下面的栅图案与所述基板之间的蚀刻停止层。
在另一实施方式中，每个沟道凹陷具有圆化凹入表面，该圆化凹入表面与具有配合的圆化凸起表面的对应一个栅图案相对，其中每个栅图案的所述圆化凸起表面位于对应的沟道凹陷的圆化凹入表面中。
在另一实施方式中，位于所述沟道凹陷中的所述栅图案的所述配合的圆化凸起表面在所述垂直方向上的宽度大于位于所述栅图案的所述相邻的下层间电介质层与所述相邻的上层间电介质层之间的所述栅图案的体部分的厚度。
在另一实施方式中，位于所述沟道凹陷中的所述栅图案的所述配合的圆化凸起表面在所述垂直方向上的宽度小于位于所述栅图案的所述相邻的下层间电介质层与所述相邻的上层间电介质层之间的所述栅图案的体部分的厚度。
在另一实施方式中，所述垂直沟道还具有内侧壁，其中所述垂直沟道的在水平方向上与所述沟道凹陷相邻的第一部分的外侧壁与内侧壁之间的第一距离小于所述垂直沟道的在所述水平方向上与所述层间电介质层相邻的第二部分的外侧壁与内侧壁之间的第二距离。
在另一实施方式中，所述信息存储层还沿水平方向在所述栅图案与所述相邻的上层间电介质层之间延伸，并且在水平方向上在所述栅图案与所述相邻的下层间电介质层之间延伸。
在另一实施方式中，所述多个栅图案中的最上面的栅图案包含上选择晶体管的上选择栅；所述多个栅图案中的最下面的栅图案包含下选择晶体管的下选择栅；所述多个栅图案中的在所述上选择栅与所述下选择栅之间的剩余栅图案包含所述半导体器件的公共串的存储单元晶体管的控制栅；沿所述半导体器件的第一水平方向布置的共用所述半导体器件的同一层的存储单元晶体管的控制栅被连接以提供所述半导体器件的字线；所述半导体器件的公共串的存储单元晶体管通过所述垂直沟道串联耦接在一起；沿所述半导体器件的第二水平方向布置的多个垂直沟道的上部分被连接以提供所述半导体器件的位线；以及所述半导体器件包括半导体存储器。
在另一方面，一种半导体器件包括：在水平方向上延伸的半导体材料的基板；在所述基板上的多个层间电介质层；多个栅图案，每个栅图案在相邻的下层间电介质层与相邻的上层间电介质层之间；半导体材料的垂直沟道，在所述基板上并沿垂直方向延伸穿过所述多个层间电介质层和所述多个栅图案，所述垂直沟道具有外侧壁，该外侧壁具有多个沟道凹陷，每个沟道凹陷对应于所述多个栅图案中的一栅图案，其中每个沟道凹陷具有圆化凹入表面，其对着具有配合的圆化凸起表面的对应一个栅图案，且其中每个栅图案的圆化凸起表面位于对应沟道凹陷的圆化凹入表面中；以及信息存储层，在每个栅图案与该垂直沟道之间的该沟道凹陷中，是该栅图案与该垂直沟道绝缘。
在一实施方式中，所述垂直沟道还具有内侧壁，该内侧壁在所述垂直方向上线形延伸。
在另一实施方式中，所述多个栅图案的最下面的栅图案位于所述基板的顶表面中的基板凹陷中。
在另一实施方式中，所述垂直沟道具有杯形，且所述半导体器件还包括填充所述垂直沟道中的垂直腔的垂直沟道绝缘体。
在另一实施方式中，所述垂直沟道在所述外侧壁之间是实心的。
在另一实施方式中，所述垂直沟道包括第一和第二相对板，该第一和第二相对板彼此间隔开，且所述半导体器件还包括在所述第一和第二相对板之间的垂直沟道绝缘体。
在另一实施方式中，所述半导体器件还包括位于所述多个栅图案中的最下面的栅图案与所述基板之间的蚀刻停止层。
在另一实施方式中，位于所述沟道凹陷中的所述栅图案的所述配合的圆化凸起表面在所述垂直方向上的宽度大于位于所述栅图案的所述相邻的下层间电介质层与所述相邻的上层间电介质层之间的所述栅图案的体部分的厚度。
在另一实施方式中，位于所述沟道凹陷中的所述栅图案的所述配合的圆化凸起表面在所述垂直方向上的宽度小于位于所述栅图案的所述相邻的下层间电介质层与所述相邻的上层间电介质层之间的所述栅图案的体部分的厚度。
在另一实施方式中，所述垂直沟道还具有内侧壁，其中所述垂直沟道的在水平方向上与所述沟道凹陷相邻的第一部分的外侧壁与内侧壁之间的第一距离小于所述垂直沟道的在所述水平方向上与所述层间电介质层相邻的第二部分的外侧壁与内侧壁之间的第二距离。
在另一实施方式中，所述信息存储层还沿水平方向在所述栅图案与所述相邻的上层间电介质层之间延伸，并且在水平方向上在所述栅图案与所述相邻的下层间电介质层之间延伸。
在另一实施方式中，所述多个栅图案中的最上面的栅图案包含上选择晶体管的上选择栅；所述多个栅图案中的最下面的栅图案包含下选择晶体管的下选择栅；所述多个栅图案中的在所述上选择栅与所述下选择栅之间的剩余栅图案包含所述半导体器件的公共串的存储单元晶体管的控制栅；沿所述半导体器件的第一水平方向布置的共用所述半导体器件的同一层的存储单元晶体管的控制栅被连接以提供所述半导体器件的字线；所述半导体器件的公共串的存储单元晶体管通过所述垂直沟道串联耦接在一起；沿所述半导体器件的第二水平方向布置的多个垂直沟道的上部分被连接以提供所述半导体器件的位线；以及所述半导体器件包括半导体存储器。
在另一方面，一种制造半导体器件的方法包括：提供沿水平方向延伸的基板；在所述基板上提供多个层间电介质层；在所述基板上提供多个牺牲层，每个牺牲层在相邻的下层间电介质层与相邻的上层间电介质层之间；提供沿垂直方向延伸穿过所述多个层间电介质层和所述多个牺牲层的垂直沟道；提供穿过所述多个层间电介质层和所述多个牺牲层的垂直开口；提供第一蚀刻工艺以移除所述牺牲层的通过所述垂直开口暴露的剩余部分，该第一蚀刻工艺暴露所述垂直沟道的外侧壁的部分；提供第二蚀刻工艺以在所述垂直沟道的暴露的外侧壁中形成沟道凹陷；在所述垂直沟道的沟道凹陷上提供信息存储层；以及在所述垂直沟道的沟道凹陷中提供多个栅图案。
在另一实施方式中，提供用于形成沟道凹陷的第二蚀刻工艺形成了这样的沟道凹陷，即每个沟道凹陷具有圆化的凹入表面，该圆化的凹入表面对着具有配合的圆化凸起表面的对应一个栅图案，其中每个栅图案的圆化凸起表面位于对应的沟道凹陷的圆化凹入表面中。
在另一实施方式中，位于所述沟道凹陷中的所述栅图案的配合圆化凸起表面在所述垂直方向上的宽度大于位于所述栅图案的所述相邻下层间电介质层与所述相邻上层间电介质层之间的所述栅图案的体部分的厚度。
在另一实施方式中，位于所述沟道凹陷中的所述栅图案的配合圆化凸起表面在所述垂直方向上的宽度小于位于所述栅图案的所述相邻下层间电介质层与所述相邻上层间电介质层之间的所述栅图案的体部分的厚度。
在另一实施方式中，在所述沟道凹陷上提供信息存储层包括：提供在每个栅图案与对应的沟道凹陷之间沿所述垂直方向延伸的第一部分；提供在每个栅图案与所述相邻的上层间电介质层之间沿所述水平方向延伸的第二部分；以及提供在每个栅图案与所述相邻的下层间电介质层之间沿水平方向延伸的第三部分。
在另一实施方式中，提供所述垂直沟道提供了具有杯形的垂直沟道，且所述方法还包括提供填充所述垂直沟道中的垂直腔的垂直沟道绝缘体。
在另一实施方式中，提供所述垂直沟道提供了包括彼此间隔开的第一和第二相对板的垂直沟道，且所述方法还包括在所述第一和第二相对板之间提供垂直沟道绝缘体。
在另一实施方式中，在所述基板上提供多个层间电介质层之前在所述基板上提供蚀刻停止层。
在另一实施方式中，提供第二蚀刻工艺以在所述垂直沟道的暴露的外侧壁中形成沟道凹陷还在所述基板的顶表面中提供基板凹陷，其中所述多个栅图案中的最下面的栅图案位于所述基板凹陷中。
附图说明
包括附图以提供对本发明概念的进一步理解，附图并入本说明书中且构成本说明书的一部分。附图示出本发明概念的示范性实施方式，且与文字描述一起用于说明本发明概念的原理。附图中：
图1是根据发明概念的实施方式的垂直型半导体器件的示意性电路图；
图2是根据发明概念第一实施方式的垂直型半导体器件的透视图；
图3是在图2中的部分A的详细视图；
图4A至4H是图2的X-Z平面中的横截面图，依次示出用于制造半导体器件的方法；
图5是根据发明概念第二实施方式的垂直型半导体器件的透视图；
图6A至6D是图5的X-Z平面中的横截面图，依次示出用于制造半导体器件的方法；
图7是根据发明概念第三实施方式的垂直型半导体器件的透视图；
图8是图7的部分A的详细视图；
图9A至9F是图7的X-Z平面中的横截面图，依次示出用于制造半导体器件的方法；
图10是根据发明概念第四实施方式的垂直型半导体器件的透视图；
图11是根据发明概念第五实施方式的垂直型半导体器件的透视图；
图12是根据发明概念第六实施方式的垂直型半导体器件的透视图；
图13是沿图12的线II-II截取的横截面图；
图14是根据发明概念第七实施方式的垂直型半导体器件的透视图；
图15是根据发明概念第八实施方式的垂直型半导体器件的横截面图；
图16是图15的部分A的详细视图；
图17A至17F是横截面图，依次示出用于制造图15的半导体器件的方法；
图18是图17D的部分A的详细视图；
图19是根据发明概念第九实施方式的垂直型半导体器件的横截面图；
图20是包括根据发明概念的实施方式的垂直型半导体器件的存储***的方块图；
图21是包括根据发明概念的实施方式的垂直型半导体器件的存储卡的方块图；
图22是包括根据发明概念的实施方式的垂直型半导体器件的信息处理***的方块图。
具体实施方式
下面将参照附图更全面地描述本发明概念的实施方式，在附图中示出本发明的优选实施方式。然而，本发明概念可以以不同形式体现且不应解释为局限于这里阐述的实施方式。相似的附图标记始终表示相似的元件。
将理解，尽管术语第一、第二等可在这里用来描述各种元件，但是这些元件不应受到这些术语限制。这些术语用于将一个元件与另一元件区别开。例如，第一元件可以被称为第二元件，类似地，第二元件可以被称为第一元件，而不脱离本发明的范围。如在此所使用的，术语“和/或”包括相关列举项目的一个或多个的任何和所有组合。
将理解，当元件被称为“在”另一元件“上”或者“连接”或“耦接”到另一元件时，它能直接在另一元件上或者直接连接到或耦接到另一元件，或者还可存在居间元件。相反，当元件被称为“直接在”或者“直接连接”或“直接耦接”到另一元件时，则没有居间元件存在。用于描述元件之间的关系的其它词语应该以相似的方式理解(例如，“在......之间”与“直接在......之间”、“相邻”与“直接相邻”等)。当元件在此被称为“在”另一元件“上”时，它可以在另一元件上或下，或者直接耦接到其它元件，或者可存在居间元件，或者元件可通过孔洞(void)或间隙被间隔开。
在此使用的术语用于描述特定实施方式的目的而非意欲限制本发明。如在此所使用的，单数形式也意欲包括复数形式，除非上下文清晰地指示其它含义。还将理解，当在此使用术语“包含”和/或“包括”时，说明存在所述的特征、整体、步骤、操作、元件和/或组件，但是不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组。
另外，将参考截面图和/或平面图作为发明概念的理想示例性视图来描述在具体描述中的实施方式。在图中，为了图示清晰，夸大了层和区域的尺寸。因此，可以根据制造技术和/或允许的误差修改示例性视图的形状。因此，发明概念的实施方式不限制在示例性视图中示出的特定形状，而是可包括能根据制造工艺产生的其它形状。在图中示范的区域具有一般性能，用于示出半导体封装区域的特定形状。因而，不应该理解为限制发明概念的范围。
虽然发明概念的实施方式描述了信息存储层，但是信息存储层可以对应于栅电介质层。另外，包括在信息存储层中的隧道电介质可对应于栅电介质层。
下面将参照附图更详细地描述发明概念的示例性实施方式。根据本发明概念的实施方式的半导体器件具有三维结构。
实施方式1
图1是根据本发明概念的实施方式的垂直型半导体器件的示意性电路图。图2是根据本发明概念的第一实施方式的垂直型半导体器件的透视图。
参见图1和图2，根据本发明概念第一实施方式的垂直型半导体器件可包括公共源极线CSL、多条位线BL0、BL1、BL2和设置在公共源极线CSL与多条位线BL0、BL1、BL2之间的多个单元串。
公共源极线CSL可包含设置在半导体层1上的导电薄膜或形成在半导体层1中的第一杂质注入区3。半导体层1可以是半导体基板或外延半导体层。位线BL0、BL1、BL2可包含与半导体层1间隔开并设置在半导体层1上的导电图案30。位线BL0、BL1、BL2二维地布置以在x轴的方向上延伸，且多个单元串CSTR并联连接到每条位线BL0、BL1、BL2。因此，多个单元串CSTR布置成二维以沿z轴方向在半导体层1上延伸。
多个单元串CSTR中的每个可由连接到公共源极线CSL的接地选择晶体管GST、连接到位线BL0、BL1、BL2之一的串选择晶体管SST、以及设置在接地选择晶体管GST与串选择晶体管SST之间的多个存储单元晶体管MCT组成。接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT可以彼此串联连接。另外，设置在公共源极线CSL与多条位线BL0、BL1、BL2之间的多条接地选择线GSL、多条字线WL0-WL3和多条串选择线SSL0-SSL2可以分别用作或连接到接地选择晶体管GST、存储单元晶体管MCT和串选择晶体管SST的栅极。
在一实施方式中，接地选择晶体管GST设置在距离半导体层1基本相等的距离处，接地选择晶体管GST的栅电极共同地连接到接地选择线GSL，因而可以处于等势状态。类似地，设置在距离公共源极线CSL基本相等距离处的多个存储单元晶体管MCT的栅电极共同地连接到字线WL0-WL3之一，因而可以处于等势状态。每个单元串CSTR由距离公共源极线CSL具有不同距离的两个或更多存储单元晶体管MCT组成，字线WL0-WL3设置在公共源极线CSL与位线BL0-BL2之间，每条字线服务于器件的公共层的存储单元晶体管。
每个单元串CSTR可包括在一端从半导体层1垂直延伸并在第二端连接到位线BL0-BL2的有源柱9a。有源柱9a可以形成为沿z轴在垂直方向上穿透串选择线SSL0-SSL2之一、字线WL0-WL3以及接地选择线GSL0-GLS2之一。
信息存储层20能设置在字线WL0-WL3与有源柱9a之间。根据本发明概念一实施方式，信息存储层20可包括隧道电介质层、电荷捕获层(charge trapping layer)以及阻挡层。在某些实施方式中，在接地选择线GSL与有源柱9a之间以及在串选择线SSL与有源柱9a之间不存在电荷捕获层。
接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MCT能包含利用有源柱9a作为沟道区的MOSFET。
继续参考图2，栅极图案25g、25w、25s和栅间电介质图案121a、122a、123a、124a、125a、126a交替并重复地堆叠在半导体层1上。半导体层1具有沿第一方向X并沿垂直于第一方向X的第二方向Y延伸的上平面，栅极图案25g、25w、25s和栅间电介质图案121a、122a、123a、124a、125a、126a沿垂直于第一方向X和第二方向Y的第三方向Z堆叠。虽然在图中没有示出，但是可以在半导体层1中形成阱区。例如，作为阱区操作的P型杂质层能形成在半导体层1中。第一杂质注入区3可以以沿第二方向Y延伸的线形式设置在半导体层1中的预定区处。在一实施方式中，第一杂质注入区3可以是N+型杂质层。第一杂质注入区3可以在预定区域处彼此连接。第一杂质注入区3可以设置在基板中的在垂直方向上与栅极图案25g、25w、25s交迭的位置处。
有源柱9a穿透栅极图案25g、25w、25s和栅间电介质图案121a、122a、123a、124a、125a、126a以接触半导体层1。有源柱9a可以设置成与第一杂质注入区3间隔开。有源柱9a可以由例如杂质掺杂的多晶硅或未掺杂的多晶硅形成。在所示实施方式中，有源柱9a具有中空的杯形。有源柱9a的内部能由内绝缘图案11填充。替代地，有源柱可具有实心柱形。栅极图案25g、25w、25s可包含杂质掺杂的多晶硅层和/或含金属层诸如金属层、金属氮化物层和金属硅化物层。栅极图案25g、25w、25s能包括接地选择栅图案25g、字线栅图案25w和串选择栅图案25s。如图2所示，穿透栅图案25s、25w、25g和栅间电介质图案121a、122a、123a、124a、125a、126a的掩埋绝缘图案27设置在沿第一方向X彼此相邻的有源柱9a之间。在一实施方式中，掩埋绝缘图案27不穿透接地选择栅图案25g；在另一些实施方式中，掩埋绝缘图案27能可选地穿透接地选择栅图案25g。掩埋绝缘图案27能具有沿第二方向Y延伸的线形形式。串选择栅图案25s能被掩埋绝缘图案27分隔开从而在单一平面上形成沿第二方向Y延伸的两条或更多条线。另外，字线栅图案25w能被掩埋绝缘图案分隔开从而在单一平面上形成沿第二方向Y延伸的两条或更多条线。然而，在图2中未示出的器件的预定区处，在单一平面上被掩埋绝缘图案27分隔开的字线栅图案25w的两条或更多条相邻线能可选性地彼此连接，于是位于单一平面(即X-Y平面)上的字线栅极25w可因此共同连接，如图1的电路图所示。第二杂质注入区7可以设置在有源柱9a之下的半导体层中。第二杂质注入区7可以由导电类型与第一杂质注入区3的导电类型不同的杂质掺杂。第二杂质注入区7可以设置来控制包括接地选择栅图案25g的接地选择晶体管的阈值电压。第三杂质注入区28可以设置在有源柱9a的上端。第三杂质注入区28可以由导电类型与第一杂质注入区3的导电类型相同的杂质掺杂。第三杂质注入区28能起存储单元串CSTR的漏极的作用。栅间电介质图案121a、122a、123a、124a、125a、126a可包括从第一栅间电介质图案121a开始依次堆叠的第一至第六栅间电介质图案121a、122a、123a、124a、125a、126a。沿第一方向延伸并接触每个柱9a的第三杂质注入区28的导线30设置在第六栅间电介质图案126a上，第六栅间电介质图案126a是第一至第六栅间电介质图案121a、122a、123a、124a、125a、126a中的最上层。导线30能对应于位线BL0-BL2。
图3是在图2中的部分A的详细视图。
参见图2和图3，信息存储层20能设置在有源柱9a与栅极图案25s、25w、25g之间。信息存储层20能包括隧道电介质层21、电荷捕获层22和阻挡层23。与接地选择栅图案25g相关的在最下层的信息存储层20能在半导体层1与接地选择栅图案25g之间延伸。有源柱9a具有与信息存储层20接触的外侧壁S1以及与内绝缘图案11接触的内侧壁S2。外侧壁S1具有不规则结构。也就是说，栅间电介质图案121a、122a、123a、124a、125a、126a的在第一方向X(参见图2)上的宽度W1小于栅图案25g、25w、25s在第一方向X上的宽度W2。如此，栅图案25g、25w、25s的与有源柱9a的侧壁邻近的一端在垂直方向上交迭有源柱9a的外侧壁S2。换句话说，栅图案25g、25w、25s的一部分被认为突出到有源柱9a的外侧壁S1中。在各种实施方式中，有源柱的外侧壁S1被认为具有凹陷(recess)，这里也被称为沟道凹陷(channel recess)，其是凹的(concave)，栅图案的外侧壁是凸的且与有源柱的沟道凹陷匹配。信息存储层位于它们之间。在各种实施方式中，沟道凹陷在形状上是圆化的。
返回图3，在该实施方式中，有源柱9a的在水平方向上与栅图案25g、25w、25s相邻的部分的壁在第一方向X上的第一厚度T1小于有源柱9a的在水平方向上与栅间电介质图案121a、122a、123a、124a、125a、126a相邻的部分的壁在第一方向X上的第二厚度T2。这样，有源柱9a的侧壁能被认为具有不规则结构。因而，由于有源柱9a的外侧壁S1具有不规则结构，所以与其中栅图案25g、25w、25s未突出到有源柱的外侧壁中的结构相比，由于凹陷的存在，在当前结构中从有源柱9a的外侧壁S1上的点到栅极图案25g、25w、25s之一的上表面或下表面上的点的距离相对更近。因此，当电压施加到栅极图案25g、25w、25s时，在当前结构中能相对地增大所得的弥散场(fringe field)F对有源柱9a的影响。因而，反型区I可以更容易地形成在有源柱9a的外侧壁S1中。因此，沟道区中的ON电流的量增大，从而能增加所得器件的感测裕度(margin)。此外，在当前结构中，由于将成为沟道区的有源柱9a的第一厚度T1被制得相对更薄，所以在多晶硅晶粒之间存在边界的可能性降低。在一实施方式中，第一厚度T1小于多晶硅晶粒大小的平均尺寸。因此，随着第一厚度T1减小，电荷能被捕获在多晶硅的晶粒中的可能性也降低。也就是说，沟道区中的陷阱密度减小。因此，包括栅极图案25s、25w、25g的晶体管的阈值电压是变化同样地减小。
同时，有源柱9a的与栅间电介质图案121a、122a、123a、124a、125a、126a相邻并对应于存储单元晶体管的源/漏极区的部分具有第二厚度T2。因为第二厚度T2相对地大于第一厚度T1，所以有源柱9a的与栅间电介质图案121a、122a、123a、124a、125a、126a相邻的部分的横截面积相对大。因此，当电荷迁移通过该部分时，电阻减小。因此，当半导体器件运行时，能增加电信号的传输速率。此外，因为有源柱9a与信息存储层20之间的接触面积由于凹口(indentation)而相对地增大，所以沟道长度有效地增大，并因而能控制由于短沟道效应引起的限制。此外，在本实施方式中，有源柱9a与信息存储层20之间的接触边界面通常是圆化的，而没有任何尖锐成角部分。结果，电场不集中在一处，而是分散；因而，能防止信息存储层20随时间劣化。结果，能提高所得垂直型半导体存储器的可靠性。在本实施方式中，有源柱9a的内侧壁S2在延伸的垂直方向Z上是基本直形，在该意义上，有源柱9a的内侧壁S2是线形。
接下来，将参考图4A至图4H描述半导体器件的制造方法。图4A至图4H是图2的X-Z平面中的横截面图，依次示出用于制造半导体器件的方法。
参见图4A，第一杂质注入区3形成在具有P型阱的半导体层1中。在一实施方式中，第一杂质注入区3能是掺有N型杂质的区域。牺牲层111-116和栅间电介质层121-126交替地堆叠在半导体层1上。牺牲层可包括第一至第六牺牲层111-116。栅间电介质层121-126可包括第一至第六栅间电介质层121-126。牺牲层111-116能包含相对于栅间电介质层121-126和半导体层1具有蚀刻选择性的材料。牺牲层111-116可包含例如硅氮化物层或硅锗层。
参见图4B，栅间电介质层121-126和牺牲层111-116被依次图案化以形成暴露半导体层1的第一开口5。由此，栅间电介质层121-126变成栅间电介质图案121a-126a，牺牲层变成牺牲层图案111a-116a。在该实施方式中，第一开口5可具有孔形。第二杂质注入区7通过使用离子注入工艺形成在经由第一开口5暴露的半导体层1中。第二杂质注入区7可以掺有P型杂质或N型杂质。
参见图4C，形成杯形有源柱9，覆盖第一开口5的侧壁和底部。然后提供填充有源柱9内侧的内绝缘图案11。在一实施方式中，有源柱9和内绝缘图案11能根据以下方法形成。首先，例如使用沉积工艺诸如CVD在包括第一开口5的半导体层1的整个表面上共形地形成多晶硅层，然后形成电介质层以填充第一开口5。其后，执行平坦化工艺使得有源柱9和内绝缘图案11保留在第一开口5中。通过用沉积工艺沉积多晶硅层并执行固相外延(SPE)工艺，有源柱9可以形成为单晶体硅层。为此，通过选择性地辐射激光束到多晶硅层以施加热，多晶硅层可以再结晶，产生单晶层。
参见图4D，在相邻的有源柱9之间的栅间电介质图案121a-126a和牺牲层图案112a-116a被图案化以形成暴露位于最下层的第一牺牲层图案111a的第二开口13。第二开口13可具有槽形，且可以形成在交迭第一杂质注入区3的位置处。替代地，当形成第二开口13时，第一牺牲层图案111a也可以被图案化以暴露半导体层1。在该情形下，第一杂质注入区3不是如图4A所示地提前形成在半导体层1中，而是改为在图4D中所示的步骤期间经由第二开口13形成。
参见图4E，选择性地移除被第二开口13暴露的牺牲层图案111a-116a。此时，牺牲层图案111a-116a的移除可以通过使用能选择性地仅移除牺牲层图案111a-116a而不蚀刻栅间电介质图案121a-126a和半导体层1的蚀刻气体或蚀刻剂来执行。当移除牺牲层图案111a-116a时，在牺牲层图案111a-16a先前位于的部分处形成栅形成区15。在栅形成区15处，暴露有源柱9的外侧壁、栅间电介质图案121a-126a的顶表面、侧表面和底表面以及半导体层1的顶表面。
参见图4F，有源柱9的被栅形成区15暴露的外侧壁被使用各向同性蚀刻工艺移除第三厚度T3，从而形成第一凹陷区R1。在有源柱9由多晶硅或单晶硅形成且半导体层1由单晶硅形成的情形下，当有源柱9的侧壁凹陷时，半导体层1的顶表面也凹陷第一深度D1，从而还能在半导体层1顶部形成第二凹陷区R2，也称为基板凹陷。第三厚度T3可以等于或近似于第一深度D1。替代地，第三厚度T3可以大于第一深度D1。各向同性蚀刻工艺的特性允许凹陷区R1和R2具有如图4F所示的圆化表面。由于各向同性蚀刻工艺，有源柱9具有在栅间电介质图案121a-126a之间的凹陷区R1，在该意义上，有源柱9转变成侧壁具有不规则表面的有源柱9a。
参见图4G，信息存储层20共形地形成在所得结构上。如参考图3所述的那样，信息存储层20可包括隧道电介质层(参见图3的21)、电荷捕获层(参见图3的22)以及阻挡层(参见图3的23)。隧道电介质层21能使用热氧化工艺或沉积工艺诸如CVD形成。隧道电介质层21可形成在有源柱9a的暴露侧壁上以及半导体层1的在有源柱9a两侧的表面上。电荷捕获层22可以通过沉积工艺由硅氮化物等形成。阻挡层23可以通过沉积工艺由硅氧化物或高k电介质材料诸如铝氧化物形成。电荷捕获层22以及阻挡层23可以共形地形成在图4F的结构中暴露的所有表面上。也就是说，电荷捕获层22和阻挡层23共形地形成在有源柱9a的侧壁和顶表面上、半导体层1的在有源柱9a两侧的表面上、以及栅间电介质图案121a-126a的侧壁、顶表面和底表面上。在信息存储层20形成之后，沉积栅层25以填充第二开口13和栅形成区15。在各种实施方式中，栅层25可以是杂质掺杂的多晶硅层和/或含金属层。
参见图4H，在第六栅间电介质图案126a上的栅层25和信息存储层20通过平坦化工艺被移除以暴露第六栅间电介质图案126a的顶表面，第六栅间电介质图案126a是栅间电介质图案121a-126a中的最上层。结果，栅层25保持在第二开口13和栅形成区15中。栅层25在交迭第二开口13的位置处被再次蚀刻以形成第三开口16。在一实施方式中，第三开口16能暴露形成在半导体层1中的第一杂质注入区3。替代地，当形成第三开口16时，多个栅形成区15中位于最低层面的栅形成区15中的栅层25不被蚀刻。也就是说，第三开口16可暴露多个栅形成区15中位于最低层面的栅形成区15中的栅层25的顶表面。由于形成第三开口16，所以接地选择栅图案25g形成在多个栅形成区15中的位于最低层面的栅形成区15中，串选择栅图案25s形成在多个栅形成区15中的最高层面处，字线栅图案25w形成在位于最高栅形成区与最低栅形成区之间的栅形成区15中。在接地选择栅图案25g不被掩模绝缘图案27分隔开的情形下，接地选择栅图案25g在单个X-Y平面上公共连接。
接下来，再返回参考图2，关于有源柱9a的上部分执行离子注入工艺以形成第三杂质注入区28。其后，导电层沉积在第六栅间电介质图案126a上且然后被图案化以形成沿第一方向X延伸并接触位于有源柱9a的上部分处的第三杂质注入区28的导线30。虽然在附图中没有示出，但是可以增加用于形成互连的后续工艺，该互连用于施加电信号到每层的字线栅图案25w。此时，定位在单个X-Y平面上的字线图案25w可公共地连接。
实施方式2
图5是根据本发明概念的第二实施方式的垂直型半导体器件的透视图。
参见图5，在根据该实施方式的垂直型半导体器件中，蚀刻停止层2设置在位于接地选择栅图案25g之下的信息存储层20与半导体层1之间。有源柱9a穿透蚀刻停止层2以接触半导体层1。在该实施方式中，半导体层1的顶表面没有凹陷。除了前述之外的其余元件与第一实施方式的那些类似。
图6A至6D是图5的X-Z平面中的横截面图，依次示出用于制造半导体器件的方法。
参见图6A，蚀刻停止层2堆叠在半导体层1上。蚀刻停止层2可以由相对于半导体层1以及将在制造工艺的后续步骤期间形成的牺牲层111-116和有源柱9具有蚀刻选择性的材料形成。在该实施方式中，蚀刻停止层2可包含例如硅氧化物层。其后，第一杂质注入区3形成在半导体层1中。替代地，可以在形成蚀刻停止层2之前进行第一杂质注入区3的形成。牺牲层111-116和栅间电介质层121-126交替地堆叠在蚀刻停止层2上。牺牲层可包括第一至第六牺牲层111-116。栅间电介质层121-126可包括第一至第六栅间电介质层121-126。牺牲层111-116可包含相对于栅间电介质层121-126和半导体层1具有蚀刻选择性的材料。牺牲层111-116可以是例如硅氮化物层或硅锗层。
参见图6B，栅间电介质层121-126、牺牲层111-116和蚀刻停止层2被依次图案化以形成暴露半导体层1的第一开口5(参见上面的图4B)。结果，栅间电介质层121-126变成栅间电介质图案121a-126a，牺牲层变成牺牲层图案111a-116a。在该实施方式中，第一开口5可具有孔形。第二杂质注入区7利用离子注入工艺形成在经由第一开口5暴露的半导体层1中。接下来，形成覆盖第一开口5的侧壁和底部的杯状有源柱9以及填充有源柱9内侧的内绝缘图案11。返回图6B，接下来，在相邻的有源柱9之间的栅间电介质图案121a-126a和牺牲层图案112a-116a被图案化以形成暴露位于最低层面的第一牺牲层图案11 1a的第二开口13。第二开口13可具有槽形，且可形成在交迭第一杂质注入区3的位置处。替代地，当形成第二开口13时，第一牺牲层图案111a也可以被图案化以暴露蚀刻停止层2。在该情形下，第一杂质注入区3不是如图6A所示地提前形成在半导体层1中，而可以在图6B的工艺期间通过第二开口13形成。
参见图6C，选择性地移除被第二开口13暴露的牺牲层图案111a-116a。作为示例，牺牲层图案111a-116a的移除可使用能选择性地仅移除牺牲层图案111a-116a而不蚀刻栅间电介质图案121a-126a和半导体层1的蚀刻气体或蚀刻剂来执行。当移除牺牲层图案111a-116a时，在牺牲层图案111a-116a曾位于的部分处形成栅形成区15。在栅形成区15中，暴露有源柱9的侧壁、栅间电介质图案121a-126a的顶表面和底表面以及蚀刻停止层2的顶表面。
参见图6D，有源柱9的侧壁的被栅形成区15暴露的部分利用各向同性蚀刻工艺移除第三厚度T3，从而形成凹陷区R1。因为蚀刻停止层2位于半导体层1上，所以虽然半导体层1由单晶硅形成，但是由于蚀刻停止层2的存在，半导体层1不被各向同性蚀刻工艺蚀刻。各向同性蚀刻工艺产生具有圆化表面的凹陷区R，如图6D所示。由于各向同性蚀刻工艺，有源柱9变成凹陷的有源柱9a，具有带不规则外侧壁表面的侧壁。如上所述，外侧壁表面中有凹口或凹陷，在该意义上，外侧壁表面是不规则的。
其后，利用与上述第一实施方式相同的工艺，形成信息存储层20，栅图案25s、25w和25g，掩埋绝缘图案27，第三杂质注入区28以及导线30，从而完成具有图5的结构的半导体器件。
关于本实施方式，以上没有详细描述的任何工艺或结构可以与关于第一实施方式描述的那些相同。
实施方式3
图7是根据本发明概念第三实施方式的垂直型半导体器件的透视图，图8是图7的部分A的详细视图。
参见图7和图8，在根据该实施方式的垂直型半导体器件中，有源柱9b具有与信息存储层20接触的外侧壁S1和与内绝缘图案11接触的内侧壁S2，外侧壁和内侧壁都具有不规则结构。在该情况中，内侧壁S1和外侧壁S2都不是线形的，而是，两侧壁都是蛇形或蜿蜒形状，在该意义上，内侧壁S1和外侧壁S2是不规则的。有源柱9b的与栅极图案25g、25w、25s的内侧壁相邻的第一部分在第一水平方向X上具有第一厚度T1，有源柱9b的与栅间电介质图案121b-126b的内侧壁相邻的第二部分在第一水平方向X上具有第二厚度T2。在一实施方式中，第一厚度T1小于第二厚度T2。另外，栅间电介质图案121b-126b在第一水平方向X上具有第一宽度W1，栅极图案25g、25w、25s在第一水平方向X上具有第二宽度W2，第一宽度W1与第二宽度W2之间的差大于第一实施方式中这些宽度之间的差。栅图案25g、25w、25s每个可包括彼此连接例如彼此一体的第一子栅图案SW1和第二子栅图案SW2。第一子栅图案SW1位于相邻的栅间电介质图案121b-126b之间使得栅间电介质图案121b-126b在垂直方向上交迭第一子栅图案SW1，第一子栅图案SW1在第三方向Z(其是垂直方向)上具有第四厚度T4。第二子栅图案SW2位于有源柱9b的与栅间电介质图案121b-126b相邻的部分之间，从而其在垂直方向上交迭有源柱9b，第二子栅图案SW2在第三垂直方向Z上具有第五厚度T5。在一实施方式中，第五厚度T5大于第四厚度T4，从而第二子栅图案SW2相对于第一子栅图案SW1是球根形(bulbous)。
因为有源柱9b的外侧壁S1具有蜿蜒形或蛇形不规则结构，所以与其中栅图案25g、25w、25s未突出到有源柱的外侧壁中的结构相比，在当前结构中，由于凹陷的存在，从有源柱9b的外侧壁S1上的点到栅图案25g、25w、25s之一的上表面或下表面上的点的距离相对更近。因此，当电压施加到栅图案25g、25w、25s时，在当前结构中能相对地增大所得弥散场F对有源柱9b的影响。因而，反型区I可以更容易地形成在有源柱9a的外侧壁S1中。结果，沟道区中的ON电流的量增大，从而能增加所得器件的感测裕度。此外，在当前结构中，随着将成为沟道区的有源柱9b的第一厚度T1被制得相对更薄，在多晶硅的晶粒之间存在边界的可能性降低。在一实施方式中，第一厚度T1小于多晶硅晶粒尺寸的平均尺寸。因此，随着第一厚度T1减小，电荷能被捕获在多晶硅晶粒中的所致可能性也降低。也就是说，沟道区中的陷阱密度减小。结果，包括栅图案25s、25w、25g的晶体管的阈值电压变化同样地减小。同时，有源柱9b的与栅间电介质图案121a、122a、123a、124a、125a、126a相邻并与所得器件的源/漏极区对应的侧壁部分具有第二厚度T2。因为第二厚度T2相对地大于第一厚度T1，所以有源柱9b的与栅间电介质图案121a、122a、123a、124a、125a、126a相邻的侧壁部分的横截面积增大。因此，当电荷穿过第二厚度T2的该侧壁部分移动时，电阻减小。因此，当半导体器件运行时，能增大电信号的传输速率。此外，因为有源柱9b与信息存储层20之间的接触面积由于围绕部分第二子栅图案SW2的有源柱而增大，所以有效沟道长度增大，且因而能缓和由于短沟道效应引起的限制。此外，有源柱9b与信息存储层20之间的接触边界面被圆化，具有微小的成角部分到没有成角部分。结果，电场不集中在一处，而是分散；因而，能防止信息存储层20随时间劣化。结果，能提高所得垂直型半导体存储器的可靠性。
以上没有关于当前实施方式详细描述的任何工艺或结构可以与关于第一或第二实施方式描述的那些相同，或者与这里描述的其它实施方式相同。
图9A至9F是图7的X-Z平面中的横截面图，依次示出用于制造半导体器件的方法。
参见图9A，执行上面关于图4A和图4B的第一实施方式描述的工艺。接下来，栅间电介质图案(见图4B的121a-126a)的被杯状第一开口5暴露的侧壁部分被移除第六厚度T6，如在图9A中所示。这样，牺牲层图案111a-116a的顶表面和底表面被部分地暴露。另外，栅间电介质图案(见图4B的121a-126a)可变成具有相对减小的宽度的栅间电介质图案121b-126b。因此，第一开口5的内侧壁具有不规则结构，因为它不是线形，而是蜿蜒形的。
参见图9B，有源柱层共形地形成在开口的整个内表面上，包括半导体层1的上表面和牺牲层图案111a-116a的暴露表面，牺牲层图案111a-116a的顶表面和底表面被部分暴露。因为第一开口5的内侧壁具有不规则结构，所以所得有源柱9也形成为不规则形状，具有不规则形状的内侧壁S2和外侧壁S1。有源柱9的内部填充有内绝缘层，执行平坦化工艺从而致使形成有源柱9和内绝缘图案11。
参见图9C，然后通过图案化和移除栅间电介质图案121a-126a和牺牲层图案112a-116a的位于相邻有源柱9之间的半导体层1的第一杂质注入区3之上并与之交迭的部分，形成第二开口13。
参见图9D，选择性地移除被第二开口13暴露的牺牲层图案111a-116a。这样，有源柱9的外侧壁和半导体层1的顶表面被暴露。假设牺牲层图案111a-116a曾位于的部分是将形成栅极的栅形成区15，则有源柱9的通过栅形成区15暴露的外侧壁的横截面具有凹的、成角的
Figure BDA0000038629240000191
形。也就是说，有源柱9的被栅形成区15之一暴露的外侧壁S1可包括平行于第三方向Z(其是垂直方向)的垂直表面‘sv’、与垂直表面‘sv’正交并沿第一水平方向X延伸且位于栅形成区15上侧的上表面‘su’、以及与垂直表面‘sv’正交并沿第一水平方向X延伸且位于栅形成区15下侧的下表面‘sb’。
参见图9E，执行各向同性蚀刻工艺，从而将有源柱9的外侧壁S1的暴露部分移除第七厚度T7。此时，因为被栅形成区15暴露的外侧壁S1最初具有
Figure BDA0000038629240000192
形状，所以上表面‘su’和下表面‘sb’以及垂直表面‘sv’被同时移除以形成第三凹陷区R3。在本实施方式中，第三凹陷区R3的垂直宽度大于相邻的栅间电介质图案121b-126b之间的垂直间距。此外，各向同性蚀刻工艺产生有源柱9b的具有圆化的侧壁轮廓的第三凹陷区R3。半导体层1的通过各向同性蚀刻工艺暴露的顶表面也可以变得凹陷第二深度D2。第二深度D2可以等于或小于第七厚度T7。
参见图9F，信息存储层20，栅图案25g、25w、25s和掩埋绝缘图案27以与第一实施方式相同的方式形成，例如，如上面关于图4G-4H描述的那样。信息存储层20和栅图案25g、25w、25s的所得形状受第三凹陷区R3的轮廓影响。
其后，可以形成第三杂质注入区28和导线30以提供具有图7结构的半导体器件。
以上没有关于本实施方式详细描述的任何工艺或结构可以与关于第一实施方式描述的那些相同，或者与在此公开的其它实施方式相同。
实施方式4
图10是根据本发明概念第四实施方式的垂直型半导体器件的透视图。
参见图10，根据本实施方式的半导体器件在许多方面与以上关于图7描述的第三实施方式的器件相似。例外在于，在本第四实施方式中，蚀刻停止层2位于接地选择栅图案25g之下的信息存储层20与半导体层1之间。蚀刻停止层2能由例如相对于半导体层1以及将在后面的工艺步骤期间形成的牺牲层111-116、有源柱9b和栅间电介质图案121b-126b具有蚀刻选择性的材料形成。因此，当栅间电介质图案的侧壁(参见图9A的121b-126b)被如图9A所示地部分移除时，蚀刻停止层2没有被移除，而是保留。替代地，在蚀刻停止层2和栅间电介质图案(参见图9A的121b-126b)由相同材料形成的情况下，当栅间电介质图案(参见图9A的121b-126b)的侧壁如图9A所示地被部分移除时，蚀刻停止层2应形成至考虑蚀刻停止层2的上部分将要被部分移除的厚度。有源柱9b穿透蚀刻停止层2以接触半导体层1。在该实施方式中，由于存在蚀刻停止层2，半导体层1的顶表面没有凹陷。
实施方式5
图11是根据本发明概念第五实施方式的垂直型半导体器件的透视图。
参见图11，根据本实施方式的半导体器件在许多方面与以上关于图7描述的第三实施方式的器件相似。例外在于，在本第五实施方式中，外侧壁S1不包括如同第一、第二、第三和第四实施方式中的圆化凹陷区域。代替地，在本实施方式中，有源柱9b共形地形成以在其整个长度上具有基本相同的厚度。在本实施方式中，形成信息存储层20，栅图案25g、25w、25s和掩埋绝缘图案27而没有执行各向同性蚀刻工艺以使有源柱9b的外侧壁S1部分凹陷，如上面关于图9D显示和描述的那样。代替地，通过不执行该额外的各向同性蚀刻工艺，在该实施方式中有源柱9b的外侧壁S1不变得凹陷。
实施方式6
图12是根据本发明概念第六实施方式的垂直型半导体器件的透视图。图13是沿图12的线II-II截取的在图12的X-Z平面中的横截面图，示出用于制造半导体器件的方法。
参见图12和13，根据本实施方式的半导体器件在许多方面与以上关于图2所描述的第一实施方式的器件相似。例外在于，在本第六实施方式中，有源柱9b不以杯形或面条形形成，在X-Y水平面内具有环形或椭圆形横截面，如图2所示的那样。代替地，在本第六实施方式中，有源柱9a包含在底部连接的第一和第二线形相对板，在该底部处该第一和第二线形相对板与半导体层相遇。相对板沿第二水平方向Y延伸，如图12和13所示。在第二水平方向Y上彼此相邻的有源柱9a通过分隔绝缘图案29彼此分隔开，分隔绝缘图案29设置在相邻有源柱9a之间的分隔孔227中。分隔孔227还操作来使栅图案25g、25w、25s的部分分隔开，使得公共平面的栅图案25g、25w、25s在第一水平方向X上彼此分隔开且在第二水平方向Y上成线形延伸。如在以上实施方式中那样，有源柱9a的内部填充有内绝缘图案11。在本实施方式中，有源柱9a的内侧壁在延伸的垂直方向Z上基本为直形，在该意义上，有源柱9a的内侧壁是线形。在根据本实施方式的半导体器件中，两个或更多单元串能彼此共用一个公共有源柱9a。第一单元串能对应于柱9a的第一腿(leg)，第二单元串能对应于柱9a的第二腿。因此，与以上第一至第五实施方式的结构相比，能提高集成水平。有源柱能包含相对板的本实施方式能应用于第一至第五实施方式中的任一个以及这里公开的其它实施方式。
以上没有关于本实施方式详细描述的任何工艺或结构可以与关于第一实施方式描述的那些相同，或者与在此公开的其它实施发方式相同。
实施方式7
图14是根据本发明概念第七实施方式的垂直型半导体器件的透视图。
参见图14，根据本实施方式的半导体器件在许多方面与以上关于图2-11描述的第一至第五实施方式的器件以及以上关于图12和图13描述的第六实施方式的器件相似。例外在于，在本第七实施方式中，有源柱9b不以杯形或面条(noodle)形形成，在X-Y水平面中具有环形或椭圆形横截面，如图2-11所示的那样，有源柱9b也不形成得包括第一和第二线形相对板，第一和第二线形相对板在它们与半导体层相遇的底部分处连接，如图12和13所示的那样。代替地，在本第七实施方式中，有源柱9a形成为填充第一开口5，不存在图12所示的内绝缘图案11。在该实施方式的情形下，如第六实施方式中那样，在第二水平方向Y上彼此相邻的有源柱9a通过分隔绝缘图案29彼此分隔开，分隔绝缘图案29设置在相邻有源柱9a之间的分隔孔227中。分隔孔227还操作来使栅图案25g、25w、25s的部分分隔开，使得公共平面的栅图案25g、25w、25s在第一水平方向X上彼此分隔开且在第二水平方向Y上成线形延伸。在根据本实施方式的半导体器件中，两个或更多单元串能彼此共用一个公共有源柱9a。第一单元串能与柱9a的第一外侧壁对应，同时第二单元串能与柱9a的与第一外侧壁相对的第二外侧壁对应。因此，与以上的第一至第五实施方式的结构相比，能提高集成水平。其中有源柱能包含实心结构的本实施方式能应用于第一至第五实施方式中的任一个，并能应用于在此公开的其它实施方式。
以上没有关于本实施方式详细描述的任何工艺或结构可以与关于第一实施方式描述的那些相同，或者与在此公开的其它实施发方式相同。
实施方式8
图15是根据本发明概念第八实施方式的垂直型半导体器件的横截面图。图16是图15中的部分A的详细视图。
参见图15和图16，在根据该实施方式的半导体器件中，缓冲层205b位于半导体层201上。用作公共源极区的第一杂质注入区203设置在半导体层201中。栅图案211g-216g和栅间电介质图案221b-226b交替地堆叠在缓冲层205b上。栅图案211g-216g能包含例如杂质掺杂的多晶硅层。提供有源柱250a，其穿透栅间电介质图案221b-226b、栅图案211g-216g以及缓冲层205b以接触半导体层201。有源柱250a可具有杯形或通心粉壳体形状(macaroni shell shape)。有源柱250a的内部能填充有内电介质图案260a。信息存储层240设置在有源柱250a与栅图案211g-216g的内侧表面之间。有源柱250a具有与信息存储层240接触的外侧壁和与内电介质图案260a接触的内侧壁。外侧壁S1和内侧壁S2二者均不是线形，而是代替地两者均具有蜿蜒形或蛇形，在该意义上，外侧壁S1和内侧壁S2二者均具有不规则结构。外侧壁S1与内侧壁S2之间的间距在其整个长度上基本恒定。栅图案211g-216g可包括彼此连接例如彼此一体的第一子栅图案SW1和第二子栅图案SW2。
第一子栅图案SW1位于相邻的栅间电介质图案221b-226b之间使得栅间电介质图案221b-226b在垂直方向上交迭第一子栅图案SW1，第一子栅图案SW1在第三方向Z(其是垂直方向)上具有第九厚度T9。第二子栅图案SW2位于有源柱250a的邻近栅间电介质图案221b-226b的部分之间，从而它在垂直方向上交迭有源柱250a，第二子栅图案SW2在第三垂直方向Z上具有第十厚度T10。在一实施方式中，第九厚度T9大于第十厚度T10，从而第二子栅图案SW2的垂直横截面尺寸相对于第一子栅图案SW1减小。
信息存储层240可包括接触栅图案211g-216g的阻挡电介质241、接触有源柱250a的隧道电介质243以及设置在阻挡电介质241与隧道电介质243之间的电荷捕获层。在该实施方式中，与上述实施方式不同，信息存储层240不在栅图案211g-216g与栅间电介质图案221b-226b之间延伸。此外，与栅图案211g-216g的第二子栅图案SW2的端部对应且邻近有源柱250a的栅图案211g-216g的端部不具有成尖锐角的表面，而是代替地被圆化以具有平滑外形。此外，有源柱250a的邻近栅图案211g-216g的外侧壁S1同样地不成角，而是代替地被圆化。结果，电场不集中在一处，而是分散；因而，能防止信息存储层20随时间劣化。结果，能提高所得垂直型半导体存储器的可靠性。
用作漏极区的第三杂质注入区252设置在有源柱250a的上部。接触第三杂质注入区252并沿第一方向X延伸以连接在第一水平方向X上相邻的有源柱的导线270设置在最上面的栅间电介质图案226b上。
图17A至17F是横截面图，依次示出图15的半导体器件的制造方法。图18是图17D的部分A的详细视图。
参见图17A，能被用作公共源极区的第一杂质注入区203形成在其中形成阱的半导体层201中。缓冲层205形成在半导体层201上。第一杂质注入区203可以在形成缓冲层205之后形成。缓冲层205可保护半导体层201的顶表面或可用作蚀刻停止层。栅层211-216和栅间电介质221-226交替堆叠在缓冲层205上。在一实施方式中，栅间电介质221-226和缓冲层205能由硅氧化物形成，同时栅层211-216能包含杂质掺杂的多晶硅层。
参见图17B，栅间电介质221-226、栅极层211-216以及缓冲层205被依次图案化以形成暴露半导体层201的第一开口230。第一开口230可具有孔形。此时，可以形成栅图案211g-216g、栅间电介质图案221a-226a以及缓冲图案205a。
参见图17C，通过第一开口230暴露的栅间电介质图案221b-226b的侧壁在第一水平方向X上被移除第八厚度T8。这样做时，栅图案211g-216g的顶表面和底表面部分暴露。此时，暴露的栅图案211g-216g的内端EP，即暴露的侧壁和顶表面以及暴露的侧壁和底表面以尖锐角相遇，从而形成角部分C。在缓冲层205由与栅间电介质221-226相同的材料形成的情形下，缓冲图案205a的侧壁的一部分可以通过蚀刻工艺被移除至相同厚度。这样，栅间电介质图案221a-226a和缓冲图案205a能变成侧壁被部分移除的栅间电介质图案221b-226b和缓冲图案205b。
参见图17D和图18，执行用于倒圆成角端EP的工艺，成角端EP包括栅图案211g-216g的通过第一开口230暴露的尖锐角C。也就是说，为此，首先执行热氧化工艺以在栅图案211g-216g的通过第一开口230暴露的成角端部上形成第一氧化物层234a。第一氧化物层234a如图18所示地形成。也就是说，在由多晶硅层制成的栅图案211g-216g的端部中硅(Si)和氧(O)成键以形成二氧化硅(SiO2)。这时，因为氧可容易地穿透栅图案211g-216g的角部分C，所以硅氧化物层容易地形成，从而相对地增大硅氧化物层的厚度。同时，因为氧具有穿透栅图案211g-216g与栅间电介质图案221b-226b之间的接触部分的困难期，所以在这些区域中不容易形成硅氧化物层，从而在这些区域中硅氧化物层相对薄。因此，使栅图案211g-216g的成角端部EP圆化。也就是说，通过形成第一氧化物层234a、栅图案211g-216g具有圆化的表面R4。由于该氧化工艺，第二氧化物层234b形成在暴露的半导体层201的表面上。
参见图17E，氧化物层234a、234b被选择性移除。这时，在相同的氧化物序列中的栅间电介质图案221b-226b和缓冲图案205b的侧壁被部分地移除。通过移除第二氧化层234b，凹陷区R5可形成在半导体层201的表面上。
参见图17F，信息存储层240共形地形成在所得结构的整个表面上。信息存储层240形成为包括阻挡电介质241、电荷捕获层242和隧道电介质243，如图16所示。阻挡电介质241可通过利用热氧化工艺由热氧化物层形成。栅图案211g-216g的圆化端部R4可通过由热氧化工艺形成的阻挡电介质241进一步圆化。在半导体层201上的信息存储层240被部分地移除以暴露半导体层201。其后，有源柱层250共形地形成在半导体层201和信息存储层240的剩余部分，包括第一开口230的侧壁上。接下来，内电介质260施加到所得结构以填充第一开口230。
再次参见图15，执行平坦化工艺以移除设置在最上面的栅间电介质图案226b上的信息存储层240、有源柱层250和内电介质260，使得信息存储层240、有源柱250a和内电介质图案260a保留在第一开口230中。其后，第三杂质注入区252形成在有源柱250a的上部分，导线270形成在其上，如上所述。
实施方式9
图19是根据本发明概念第九实施方式的垂直型半导体器件的横截面图。本实施方式示例性地示出以上第一至第八实施方式中公开的垂直型存储单元结构与器件的***电路区之间的连接关系。
参见图19，存储单元结构350堆叠在***电路部分302上。***电路部分302可包括设置在半导体基板300上的***电路晶体管310，第一下层间电介质324和第二下层间电介质330，以及***电路互连322、326、328。设置在***电路部分302上的存储单元结构350可具有与沿图2的第一实施方式的线I-I截取的截面相似或相同的截面。包括在存储单元结构350中并设置在半导体层1上的栅图案25g、25w、25s的第一端可关于其各自的层具有台阶图案。栅图案25g、25w、25s的另一端可以垂直地对准。与栅图案25g、25w、25s的第一端相比，半导体层1的邻近栅图案25g、25w、25s另一端的一部分可以被成形为在水平方向突出。能被用作公共源极线的第一杂质注入区3可以设置在半导体层1的预定部分中。存储单元结构350被上层间电介质340覆盖。上互连344设置在上层间电介质340上。具有台阶形状的栅图案25g、25w、25s的一端的每个和设置在半导体层1的预定部分的第一杂质注入区3通过上接触插塞343与上互连344电连接。上互连344通过穿透上层间电介质340和下层间电介质330的连接接触插塞342与***电路互连328电连接。
本实施方式示出其中垂直型存储单元结构设置在***电路区上的结构。这样，能提高半导体器件的所得集成水平。在其它实施方式中，垂直型存储单元结构和***电路区能二维地设置在公共平面上。也就是说，***电路区和存储单元结构可以设置在一个平面上，使得***电路区围绕存储单元结构，或者替代地，使得存储单元区围绕***电路区。
图20是包括根据本发明概念的实施方式的垂直型半导体器件的存储***的方块图。
参见图20，存储***1100可以应用到PDA、便携式计算机、上网本(Web tablet)、无线电话、移动电话、数字音乐播放器、存储卡或能在无线环境中传输和/或接收信息的任何器件。
存储***1100包括控制器1110、输入/输出器件1120(例如键区(keypad)、键盘(keyboard)和显示器)、存储器1130、接口1140和汇流线1150。存储器1130和接口1140通过汇流线1150彼此通信。
控制器1110包括至少一个微处理器、数字信号处理器、微控制器或其它类似的处理器。存储器1130可用于存储由控制器1110执行的指令。输入/输出器件1120可接收来自存储***1100外部的数据或信号，或可输出数据或信号到存储***1100外部。例如，输入/输出器件1120可包括键盘单元、键区单元或显示器单元。
存储器1130包括根据本发明概念的实施方式的非易失性存储器。存储器1130还可包括随机存取易失性存储器和其它各种类型的存储器。
接口1140操作来传输数据到通信网络或者接收来自通信网络的数据。
图21是具有根据本发明概念的实施方式的垂直型半导体器件的存储卡的方块图。
参见图21，存储卡1200具有根据本发明概念的快闪存储器1210以支持大容量数据存储能力。存储卡1200包括控制主机与快闪存储器1210之间的数据交换的存储控制器1220。
SRAM 1221用作中央处理单元(CPU)1222的工作存储器。主机接口(I/F)1223利用连接到存储卡1200的主机的数据交换协议。纠错块(ECC)1224检测并纠正从多位快闪存储器1210读取的数据中的错误。存储(I/F)接口1225与快闪存储器1210连接。CPU 1222执行用于存储控制器1220的数据交换的总体控制操作。虽然在图2中没有示出，但是对于本领域的技术人员将显而易见的是，存储卡1200还可以包括存储代码数据的ROM以用于与主机连接。
根据本发明概念的快闪存储器和存储卡或存储***，能通过其中改善了虚设单元(dummy cell)的擦除特征的快闪存储器1210来提供具有高可靠性的存储***。尤其是，根据本发明概念的实施方式的快闪存储器能设置于诸如固态盘(以下称为‘SSD’)的存储***中，固态盘将在产业上变得流行。在该情形下，能防止由虚设单元引起的读误差，从而实现具有高可靠性的存储***。
图22是具有根据本发明概念的实施方式的垂直型半导体器件的信息处理***的方块图。
参见图22，信息处理***1300诸如移动装置和桌面计算机具有根据本发明概念的快闪存储***1310。信息处理***1300包括电连接到***汇流线1360的快闪存储***1310、调制解调器1320、中央处理单元(CPU)1330、RAM 1340和用户接口1350。快闪存储***1310可具有与上述存储***或快闪存储***基本相同的结构。由CPU 1330处理的数据或外部输入数据存储在快闪存储***1310中。快闪存储***1310可以配置有半导体盘设备(SSD)。在该情形下，信息处理***1300能在快闪存储***1310中稳定地存储大容量数据。此外，因为改善了半导体器件的可靠性，所以快闪存储***1310能保存在错误纠正中消耗的资源，从而向信息处理***1300提供高速数据交换功能。虽然在图22中没有示出，但是对于本领域的技术人员来说显而易见的是，信息处理***1300还可包括应用芯片组(application chipset)、摄影图像处理器(CIS)和输入/输出设备。
此外，根据发明概念的快闪存储器或存储***可以被安装在各种类型的封装中。根据发明概念的快闪存储器或存储***的封装的实例包括：层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、带引线的塑料芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件中芯片封装(Die in Waffle Pack)、晶圆形式芯片封装(Die in Wafer Form)、板上芯片封装(COB)、陶瓷双列直插式封装(CERDIP)、公制塑料四方扁平封装(Plastic Metric Quad Flat Pack(MQFP))、薄型四方扁平封装(TQFP)、小外型集成电路封装(small outline(SOIC))、窄节距小外形封装(SSOP)、薄小外型封装(Thin Small Outline(TSOP))、薄型四方扁平封装(TQFP)、***级封装(SIP)、多芯片封装(MCP)，晶圆级制造封装(Wafer-level Fabricated Package(WFP))或晶圆级处理堆叠封装(Wafer-level Processed Stack Package(WSP))。
在根据本发明概念的实例的半导体器件中，有源柱具有带不规则形状的侧壁，因而从有源柱的邻近栅图案的表面上的点到栅图案的侧壁的距离相对更近。因此，弥散场相对更强，且更容易形成所得的反型区。此外，在一些实施方式中，邻近栅图案的有源柱(即沟道区)的厚度可以比邻近栅极电介质图案的有源柱(即源/漏极区)的厚度更薄。在一些实施方式中，因为有源柱的沟道区的厚度相对地薄，所以电荷的陷阱密度减小，因而能改善单元存储晶体管的阈值电压分布。此外，因为有源柱的源/漏极区的厚度相对地厚，所以能提高电荷的转移速率。在一些实施方式中，因为有源柱与栅电介质层之间的接触面积增大，所以能增大沟道长度以缓和或消除短沟道效应。此外，在一些实施方式中，因为有源柱的接触栅电介质层的表面未尖锐地成角，而是替代地被圆化，所以能防止电场集中，从而提高栅电介质层的可靠性。在这种情况下，能提高感测裕度并能实现可靠的垂直型半导体器件。
以上公开的主题被认为是说明性的而非限制性的，附属的权利要求书意欲覆盖落入发明概念的实际精神和范围的所有修改、改进和其它实施方式。因而，发明概念的范围将有权利要求书及其等效物的最宽的可允许解释来确定，而不应受到前述详细描述的约束和限制。
本申请要求享有2009年12月16日提交的韩国专利申请No.10-2009-0125618的优先权，其全部内容通过引用合并于此。

Claims (24)

1.一种半导体器件，包括：
在水平方向上延伸的半导体材料的基板；
在所述基板上的多个层间电介质层；
多个栅图案，每个栅图案在相邻的下层间电介质层与相邻的上层间电介质层之间；
半导体材料的垂直沟道，在所述基板上并沿垂直方向延伸穿过所述多个层间电介质层和所述多个栅图案，所述垂直沟道具有外侧壁，该外侧壁具有多个沟道凹陷，每个沟道凹陷对应于所述多个栅图案中的栅图案，所述垂直沟道具有内侧壁；以及
信息存储层，在每个栅图案与所述垂直沟道之间在所述凹陷中，使所述栅图案与所述垂直沟道绝缘。
2.根据权利要求1所述的半导体器件，其中所述垂直沟道具有杯形，且所述半导体器件还包括填充所述垂直沟道中的垂直腔的垂直沟道绝缘体。
3.根据权利要求1所述的半导体器件，其中所述垂直沟道包括第一和第二相对板，该第一和第二相对板彼此间隔开，且所述半导体器件还包括在所述第一和第二相对板之间的垂直沟道绝缘体。
4.根据权利要求1所述的半导体器件，还包括位于所述多个栅图案中的最下面的栅图案与所述基板之间的蚀刻停止层。
5.根据权利要求1所述的半导体器件，其中所述多个栅图案中的最下面的栅图案位于所述基板的顶表面中的基板凹陷中。
6.根据权利要求1所述的半导体器件，其中每个沟道凹陷具有圆化凹入表面，该圆化凹入表面与具有配合的圆化凸起表面的对应一个栅图案相对，其中每个栅图案的圆化凸起表面位于对应沟道凹陷的圆化凹入表面中。
7.根据权利要求6所述的半导体器件，其中位于所述沟道凹陷中的所述栅图案的所述配合的圆化凸起表面在所述垂直方向上的宽度大于位于所述栅图案的所述相邻的下层间电介质层与所述相邻的上层间电介质层之间的所述栅图案的体部分的厚度。
8.根据权利要求6所述的半导体器件，其中位于所述沟道凹陷中的所述栅图案的所述配合的圆化凸起表面在所述垂直方向上的宽度小于位于所述栅图案的所述相邻的下层间电介质层与所述相邻的上层间电介质层之间的所述栅图案的体部分的厚度。
9.根据权利要求1所述的半导体器件，其中所述垂直沟道的在水平方向上与所述沟道凹陷相邻的第一部分的外侧部与内侧壁之间的第一距离小于所述垂直沟道的在所述水平方向上与所述层间电介质层相邻的第二部分的外侧壁与内侧壁之间的第二距离。
10.根据权利要求1所述的半导体器件，其中所述信息存储层还沿水平方向在所述栅图案与所述相邻的上层间电介质层之间延伸，并且在水平方向上在所述栅图案与所述相邻的下层间电介质层之间延伸。
11.根据权利要求1所述的半导体器件，其中：
所述多个栅图案中的最上面的栅图案包含上选择晶体管的上选择栅；
所述多个栅图案中的最下面的栅图案包含下选择晶体管的下选择栅；
所述多个栅图案中在所述上选择栅与所述下选择栅之间的剩余栅图案包含所述半导体器件的公共串的存储单元晶体管的控制栅；
沿所述半导体器件的第一水平方向布置的共用所述半导体器件的同一层的存储单元晶体管的控制栅被连接从而提供所述半导体器件的字线；
所述半导体器件的公共串的存储单元晶体管通过所述垂直沟道串联耦接在一起；
沿所述半导体器件的第二水平方向布置的多个垂直沟道的上部分被连接以提供所述半导体器件的位线；以及
所述半导体器件包括半导体存储器。
12.根据权利要求1所述的半导体器件，其中所述内侧壁在所述垂直方向上线形延伸。
13.一种半导体器件，包括：
在水平方向上延伸的半导体材料的基板；
在所述基板上的多个层间电介质层；
多个栅图案，每个栅图案在相邻的下层间电介质层与相邻的上层间电介质层之间；
半导体材料的垂直沟道，在所述基板上并沿垂直方向延伸穿过所述多个层间电介质层和所述多个栅图案，所述垂直沟道具有外侧壁，该外侧壁具有多个沟道凹陷，每个沟道凹陷对应于所述多个栅图案中的一栅图案，所述多个栅图案中的最下面的栅图案位于所述基板的顶表面中的基板凹陷中；以及
信息存储层，在每个栅图案与所述垂直沟道之间在所述沟道凹陷中，使所述栅图案与所述垂直沟道绝缘。
14.根据权利要求13所述的半导体器件，其中所述垂直沟道还具有内侧壁，该内侧壁在所述垂直方向上线形延伸。
15.根据权利要求13所述的半导体器件，其中所述垂直沟道具有杯形，且所述半导体器件还包括填充所述垂直沟道中的垂直腔的垂直沟道绝缘体。
16.根据权利要求13所述的半导体器件，其中所述垂直沟道在所述外侧壁之间是实心的。
17.根据权利要求13所述的半导体器件，其中所述垂直沟道包括第一和第二相对板，该第一和第二相对板彼此间隔开，且所述半导体器件还包括在所述第一和第二相对板之间的垂直沟道绝缘体。
18.根据权利要求13所述的半导体器件，还包括位于所述多个栅图案中的最下面的栅图案与所述基板之间的蚀刻停止层。
19.根据权利要求13所述的半导体器件，其中每个沟道凹陷具有圆化凹入表面，该圆化凹入表面与具有配合的圆化凸起表面的对应一个栅图案相对，其中每个栅图案的所述圆化凸起表面位于对应的沟道凹陷的圆化凹入表面中。
20.根据权利要求19所述的半导体器件，其中位于所述沟道凹陷中的所述栅图案的所述配合的圆化凸起表面在所述垂直方向上的宽度大于位于所述栅图案的所述相邻的下层间电介质层与所述相邻的上层间电介质层之间的所述栅图案的体部分的厚度。
21.根据权利要求19所述的半导体器件，其中位于所述沟道凹陷中的所述栅图案的所述配合的圆化凸起表面在所述垂直方向上的宽度小于位于所述栅图案的所述相邻的下层间电介质层与所述相邻的上层间电介质层之间的所述栅图案的体部分的厚度。
22.根据权利要求19所述的半导体器件，其中所述垂直沟道还具有内侧壁，其中所述垂直沟道的在水平方向上与所述沟道凹陷相邻的第一部分的外侧壁与内侧壁之间的第一距离小于所述垂直沟道的在所述水平方向上与所述层间电介质层相邻的第二部分的外侧壁与内侧壁之间的第二距离。
23.根据权利要求13所述的半导体器件，其中所述信息存储层还沿水平方向在所述栅图案与所述相邻的上层间电介质层之间延伸，并且在水平方向上在所述栅图案与所述相邻的下层间电介质层之间延伸。
24.根据权利要求13所述的半导体器件，其中：
所述多个栅图案中的最上面的栅图案包含上选择晶体管的上选择栅；
所述多个栅图案中的最下面的栅图案包含下选择晶体管的下选择栅；
所述多个栅图案中的在所述上选择栅与所述下选择栅之间的剩余栅图案包含所述半导体器件的公共串的存储单元晶体管的控制栅；
沿所述半导体器件的第一水平方向布置的共用所述半导体器件的同一层的存储单元晶体管的控制栅被连接以提供所述半导体器件的字线；
所述半导体器件的公共串的存储单元晶体管通过所述垂直沟道串联耦接在一起；
沿所述半导体器件的第二水平方向布置的多个垂直沟道的上部分被连接以提供所述半导体器件的位线；以及
所述半导体器件包括半导体存储器。
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